JP2017183958A - ホールドオーバ制御回路、およびホールドオーバ制御方法 - Google Patents

Abstract

【課題】ホールドオーバ制御を行った際に発生する急激な周波数変化の発生を抑圧できる、ホールドオーバ制御回路、およびホールドオーバ制御方法を提供する。【解決手段】ホールドオーバ制御回路は、入力データからホールドオーバ制御値を演算する演算回路と、位相比較して得た位相比較データと固定の位相比較データとを切り替えて、上記演算回路へ入力するセレクタ回路であって、入力クロックが失われた際には、上記位相比較データの代わりに上記固定の位相比較データを上記演算回路へ入力するセレクタ回路とを、含み、ディジタル制御発振器への発振器制御信号を生成する。【選択図】 図２

Description

本発明は、ホールドオーバ制御回路、およびホールドオーバ制御方法に関し、特に基準クロックを生成するＰＬＬ回路のホールドオーバ制御に関する。

ディジタル同期網では、その信号同期のため高精度な基準クロックの生成や供給が重要である。基準クロックの生成には、ディジタルＰＬＬ（Phase Locked Loop）回路が用いられている。例えば、ディジタル同期網内に置かれるルビジウム発振器などの原子発振器を使用した高精度（周波数精度±１×１０^−９以内）な基準クロックを生成する機能を持つクロック分配装置におけるディジタルＰＬＬ回路が想定される。

ＰＬＬ回路では、入力されるクロックが停止すると、出力クロックの欠落が生じるため、ホールドオーバ機能を持たせることが行われている。

図６は、背景技術の、ディジタルＰＬＬ回路を含む基準クロック生成回路のブロック図である。図６の基準クロック生成回路は、位相比較器１０１、Ａ／Ｄ（Analog to Digital）変換器１０２、位相差計数回路１０３、ルビジウム発振器制御回路１０４、分周回路１０６を含む。さらに図６の基準クロック生成回路は、ディジタル制御ルビジウム発振器１０５を含む。

基準クロック生成回路のディジタルＰＬＬ回路に入力される入力クロック１０８は、ディジタルＰＬＬ回路の位相比較の基準となるクロック信号である。位相比較器１０１は、入力クロック１０８と分周回路１０６の出力とを位相比較し、比較結果をＡ／Ｄ変換器１０２に出力する。Ａ／Ｄ変換器１０２は位相比較結果をディジタル変換し、位相差計数回路１０３に出力する。位相差計数回路１０３はＡ／Ｄ変換器１０２の出力を一定周期ごとの位相変化量を計数し、位相差計数データ１０９としてルビジウム発振器制御回路１０４に出力する。ルビジウム発振器制御回路１０４は、位相差計数データ１０９を使用して演算を行い、ディジタル制御ルビジウム発振器１０５の制御を行うための発振器制御信号１１０を生成する。

ディジタル制御ルビジウム発振器１０５は、発振器制御信号１１０により周波数を制御することが出来る制御回路を持ったルビジウム原子発振器である。ディジタル制御ルビジウム発振器１０５の出力は出力クロック１１２として、ディジタルＰＬＬ回路を含む基準クロック生成回路から出力される。また、出力クロック１１２は分周回路１０６で分周され位相比較器１０１に入力される。

入力クロックの入力断アラーム１０７は、入力クロック１０８の入力断を検出した際に通知される制御信号である。入力クロック断の検出は、本ディジタルＰＬＬ回路とは別の回路で行われ、本ディジタルＰＬＬ回路には結果のみ通知される。

図７は、背景技術のルビジウム発振器制御回路１０４のより具体的な構成を示すブロック図である。図７のルビジウム発振器制御回路１０４は、加算平均演算回路１４１、積分演算回路１４２、加算演算回路１４３、制御値メモリ回路１４４、平均値演算回路１４５、セレクタ１４６、分周回路プリセット値演算回路１４７を有する。

加算平均演算回路１４１は、位相差計数回路１０３からの位相差計数データ１０９を入力し、一定時間分の位相差計数データ１０９を加算し平均値を求め、積分演算回路１４２および加算演算回路１４３に出力する。積分演算回路１４２は、加算平均演算回路１４１の出力の積分値を計算する。加算演算回路１４３は、加算平均演算回路１４１と積分演算回路１４２との出力を加算する。

制御値メモリ回路１４４は、加算演算回路１４３が出力する制御値の演算結果を記憶する。平均値演算回路１４５は、ホールドオーバ制御用の平均値を演算して出力する。分周回路プリセット値演算回路１４７は、分周回路のプリセット値を演算して、分周回路１０６へ出力する。

セレクタ１４６は、入力断アラーム１０７が正常状態の時は加算演算回路１４３の出力を選択して、ディジタル制御ルビジウム発振器１０５に出力する。入力断アラーム１０７が異常状態の時は平均値演算回路１４５の出力を選択して、ディジタル制御ルビジウム発振器１０５に出力する。

背景技術の基準クロック生成回路のルビジウム発振器制御回路１０４では、ホールドオーバ制御に使用する制御値は過去の一定期間の制御値の平均値を演算して出力している。

特許文献１は、多重伝送装置に用いられる冗長構成のクロック切替方法に関するものであり、現用系と予備系との間の切り替え時には、切替直前に現用系で記憶された位相情報を用いること、これにより出力クロックの瞬断や欠落を防ぐことが提案されている。

特許文献２は、複数の同期信号を多重化して伝送を行う無線伝送システムに関するものであり、複数のインターフェース部の入力信号から抽出したクロックのいずれか一方を同期クロック源とすることが記載されている。特許文献２では、入力信号の入力断によりクロック断が発生したときには、これを検出して、他の同期クロック源のクロックに切り替えることが提案されている。

特開２００２−１０１０８１号公報 特開２０００−４１０３０号公報

しかしながら、上述した背景技術のホールドオーバ制御には、次のような課題がある。

第１の課題は、ホールドオーバ制御を行った際に発生する急激な周波数変化の発生に関するものである。図６や図７に示される、背景技術のルビジウム発振器制御回路１０４では、ホールドオーバ制御に使用する制御値を、過去の一定期間の制御値の平均値を演算して出力している。このため、入力クロック周波数の最終値とホールドオーバ制御値に差分が生じるためである。この現象は特に、図８に示すような入力クロック周波数が変化する途中でホールドオーバ制御を行った場合に、顕著に現れる。

第２の課題は、ディジタルＰＬＬ回路の回路規模に関するものである。ホールドオーバ制御用の平均値を演算するためには、回路規模が大きくなってしまう。

このような課題を解決するための具体的な手法について、特許文献１や特許文献２は関知していない。

本発明の目的は、ホールドオーバ制御を行った際に発生する急激な周波数変化の発生を抑圧できる、ホールドオーバ制御回路、およびホールドオーバ制御方法を提供することにある。

前記目的を達成するため、本発明に係るホールドオーバ制御回路は、入力データからホールドオーバ制御値を演算する演算回路と、位相比較して得た位相比較データと固定の位相比較データとを切り替えて、上記演算回路へ入力するセレクタ回路であって、入力クロックが失われた際には、上記位相比較データの代わりに上記固定の位相比較データを上記演算回路へ入力するセレクタ回路とを、含み、
ディジタル制御発振器への発振器制御信号を生成する。

本発明に係るホールドオーバ制御方法は、位相比較して得た位相比較データをホールドオーバ制御値の演算に使用するホールドオーバ制御方法であって、
入力クロックが失われた際には、上記位相比較データの代わりに固定の位相比較データを上記ホールドオーバ制御値の演算に使用して、ディジタル制御発振器への発振器制御信号を生成する。

本発明によれば、ホールドオーバ制御を行った際に発生する急激な周波数変化の発生を抑圧できる。

本発明の第１実施形態のホールドオーバ制御回路を適用した基準クロック生成回路のブロック図である。 図１のルビジウム発振器制御回路のブロック図である。 本発明の実施形態によるホールドオーバ動作を説明するためのグラフである。 発明の第２実施形態で、ホールドオーバ制御値として固定データを使用する場合の回路構成を表すブロック図である。 発明の第３実施形態で、ホールドオーバ制御値として外部からの入力データを使用する場合の回路構成を表すブロック図である。 背景技術の基準クロック生成回路のブロック図である。 背景技術のルビジウム発振器制御回路のブロック図である。 背景技術のホールドオーバ動作を表すグラフである。

本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。

〔第１実施形態〕
本発明の第１実施形態によるホールドオーバ制御回路、およびホールドオーバ制御方法について、説明する。図１は、本発明の第１実施形態のホールドオーバ制御回路を適用した基準クロック生成回路のブロック図である。図２は、図１のルビジウム発振器制御回路のブロック図である。図３は、本発明の第１実施形態によるホールドオーバ動作を説明するためのグラフである。

［構成の説明］
図１の基準クロック生成回路は、ディジタルＰＬＬ回路やディジタル制御発振器を含む基準クロック生成回路である。図１の基準クロック生成回路は、位相比較器（ＰＣ：Phase Comparator）１、Ａ／Ｄ変換器（Ａ／Ｄ：Analog to Digital converter）２、および位相差計数回路（ＣＯＵＮＴ：Phase difference Counter）３を含む。さらに図１の基準クロック生成回路は、ルビジウム発振器制御回路（ＣＯＮＴ：Controller）４、および分周回路（ＤＩＶ：Divider）６を含む。さらに図１の基準クロック生成回路は、ディジタル制御発振器の一例としてのディジタル制御ルビジウム発振器（ＤＣＲＯ：Digital Controlled Rubidium Oscillator）５を含む。

基準クロック生成回路のディジタルＰＬＬ回路に入力される入力クロック（ＣＬＫ＿ＩＮ）８は、ディジタルＰＬＬ回路の位相比較の基準となるクロック信号である。位相比較器１は、入力クロック８と分周回路６の出力とを位相比較し、比較結果をＡ／Ｄ変換器２に出力する。Ａ／Ｄ変換器２は位相比較結果をディジタル変換し、位相差計数回路３に出力する。位相差計数回路３はＡ／Ｄ変換器２の出力を一定周期ごとの位相変化量を計数し、位相差計数データ９としてルビジウム発振器制御回路４に出力する。ルビジウム発振器制御回路４は、位相差計数データ９を使用して演算を行い、ディジタル制御ルビジウム発振器５の制御を行うための発振器制御信号１０を生成する。

ディジタル制御ルビジウム発振器５は、発振器制御信号１０により周波数を制御することが出来る制御回路を持ったルビジウム原子発振器である。ディジタル制御ルビジウム発振器５の出力は出力クロック（ＣＬＫ＿ＯＵＴ）１２として、ディジタルＰＬＬ回路を含む基準クロック生成回路から出力される。また、出力クロック１２は分周回路６で分周され位相比較器１に入力される。

入力クロックの入力断アラーム（入力断ＡＬＭ）７は、入力クロック８の入力断を検出した際に通知される制御信号である。入力クロック断の検出は、本ディジタルＰＬＬ回路とは別の回路で行われ、本ディジタルＰＬＬ回路には結果のみ通知される。入力クロックの入力断アラーム７の別の使用法として、入力クロックの入力断アラーム７を強制的にアラーム状態に制御することが考えられる。強制的にアラーム状態に制御することにより、入力クロック断が発生していない場合に、本ディジタルＰＬＬ回路を疑似的に入力クロック断状態と同じ状態に制御することが出来る。

図２は、図１のルビジウム発振器制御回路４のより具体的な構成を示す。図２のルビジウム発振器制御回路４は、加算平均演算回路４１、積分演算回路４２、加算演算回路４３、セレクタ回路４６、およびラッチ回路４８を含む。本実施形態は、入力クロックの入力断アラーム７で制御を行うラッチ回路４８とセレクタ回路４６を持つことを、特徴とする。

ラッチ回路４８は、入力クロックの入力断アラーム（入力断ＡＬＭ）７が入力断アラーム状態になった時に、アラーム発出時の位相差計数データ９をラッチして出力する。

セレクタ回路４６は、入力クロックの入力断アラーム（入力断ＡＬＭ）７が正常状態の時は位相差計数回路３からの出力を選択して、加算平均演算回路４１に出力する。セレクタ回路４６は、入力クロックの入力断アラーム（入力断ＡＬＭ）７が異常状態の時はラッチ回路４８からの出力データを選択して、加算平均演算回路４１に出力する。

加算平均演算回路４１は、セレクタ回路４６の出力を入力し、一定時間分の位相差計数データ９を加算し平均値を求め、積分演算回路４２および加算演算回路４３に出力する。積分演算回路４２は、加算平均演算回路４１の出力の積分値を計算する。加算演算回路４３は、加算平均演算回路４１と積分演算回路４２との出力を加算する。加算演算回路４３の出力は、ディジタル制御ルビジウム発振器５の制御を行うための発振器制御信号１０となる。

［動作の説明］
次に、本実施形態の動作およびホールドオーバ制御方法について、説明する。ルビジウム発振器制御回路４には、前段の位相差計数回路３で計数された位相差計数データ９と入力クロック入力断アラーム７が、入力される。入力クロック入力断アラーム７は、ディジタルＰＬＬ回路に入力されるクロックが断状態となったことをディジタルＰＬＬ回路の外部で検出して通知し、ルビジウム発振器制御回路４をホールドオーバ制御状態にするために使用される。また、クロック入力が正常であっても強制的に入力断状態と同様の制御を行うことで、ホールドオーバ状態を作り出すこともできる。

入力クロックの入力断アラーム（入力断ＡＬＭ）７が正常状態の時は、セレクタ回路４６は位相差計数回路３からの出力を選択している。セレクタ回路４６の出力は、加算平均演算回路４１と積分演算回路４２と加算演算回路４３から構成される演算回路で演算され、発振器制御信号１０としてディジタル制御ルビジウム発振器５へ出力される。

入力クロックの入力断アラーム（入力断ＡＬＭ）７が異常状態（入力断アラーム状態）になった時には、ホールドオーバ制御状態に移行する。ホールドオーバ制御状態では入力クロック入力断アラーム７の変化をトリガにして位相差計数データ９をラッチ回路４８がラッチし、以後入力断状態が復旧するまでラッチしたデータを固定的に出力する。同時に、セレクタ回路４６がラッチ回路４８からの出力データを選択し、加算平均演算回路４１に出力する。

以上の制御により、加算平均演算回路４１と積分演算回路４２と加算演算回路４３から構成される演算回路の出力データは、徐々に入力される値に近づく動きをする。入力されるデータが固定値となるので、ルビジウム発振器制御回路４は、図３に示すように最終値までゆっくりと周波数Ｆが変化するデータを出力する動作を行うからである。

［効果の説明］
本実施形態によれば、複雑な演算回路を追加することなく、簡単な制御でホールドオーバ制御時の周波数急変を抑制することができる。

その理由は、入力クロックの入力断アラーム（入力断ＡＬＭ）７が異常状態になった時には、アラーム発出時の位相差計数データ９をラッチ回路４８がラッチし、以後はラッチしたデータを固定的に出力するからである。加算平均演算回路４１と積分演算回路４２と加算演算回路４３から構成される演算回路の出力は、入力されるデータが固定値となるので、図３に示すように最終値までゆっくりと周波数Ｆが変化するからである。本実施形態によれば、加算平均演算回路４１と積分演算回路４２と加算演算回路４３から構成される演算回路で、入力クロック周波数の最終値と等しくなるまで継続して演算が行われるので、周波数Ｆの急激な変化は生じない。

またその理由は、本実施形態の制御方法を採用することにより、ホールドオーバ制御用の平均値を演算する回路がすべて不要となるためである。具体的には、図７に示す背景技術のルビジウム発振器制御回路から、制御値メモリ回路１４４、平均値演算回路１４５、および分周回路プリセット値演算回路１４７が削除できる。本実施形態で新たに追加されるラッチ回路４８は、位相差計数データ９の１制御値分をラッチするためのものであり、背景技術の制御値メモリ回路１４４より小規模である。

〔第２実施形態〕
本発明の第２実施形態によるホールドオーバ制御回路、およびホールドオーバ制御方法について、説明する。本実施形態は上述した第１実施形態の変形例である。図４は、本発明の第２実施形態で、ホールドオーバ制御値として固定データを使用する場合の回路構成を表すブロック図である。上述した第１実施形態と同様な構成や同様な制御については、説明を省略する。

本実施形態では、ルビジウム発振器制御回路は図２のラッチ回路４８の代わりに、図４に示されるように、あらかじめ用意した固定データ４９を使用するものである。図４の構成のルビジウム発振器制御回路の場合、ホールドオーバ時にはあらかじめ決めた値に徐々に近づく動きをする。

［動作の説明］
図４のルビジウム発振器制御回路では、制御回路の入力部分にあるセレクタ回路４６は、入力クロックの入力断アラーム（入力断ＡＬＭ）７が正常状態の時は位相差計数データ９を選択して加算平均演算回路４１に出力する。さらにセレクタ回路４６は、入力クロックの入力断アラーム（入力断ＡＬＭ）７が異常状態の時は固定データ４９の値を選択して、加算平均演算回路４１に出力する。以降の動作は第１実施形態と同じである。

本実施形態によれば、上述した第１実施形態と同様に、複雑な演算回路を追加することなく、簡単な制御でホールドオーバ制御時の周波数急変を抑制することができる。

〔第３実施形態〕
本発明の第３実施形態によるホールドオーバ制御回路、およびホールドオーバ制御方法について、説明する。本実施形態は上述した第１実施形態や第２実施形態の変形例である。図５は、本発明の第３実施形態で、ホールドオーバ制御値として外部からの入力データを使用する場合の回路構成を表すブロック図である。上述した第１実施形態と同様な構成や同様な制御については、説明を省略する。

本実施形態では、ルビジウム発振器制御回路は図２のラッチ回路４８の代わりに、図５に示されるように、外部からのデータ入力を使用するものである。図５の構成のルビジウム発振器制御回路の場合、ホールドオーバ時にはデータ入力された値に徐々に近づく動きをする。

［動作の説明］
図５のルビジウム発振器制御回路では、制御回路の入力部分にあるセレクタ回路４６は、入力クロックの入力断アラーム（入力断ＡＬＭ）７が正常状態の時は位相差計数データ９を選択して加算平均演算回路４１に出力する。さらにセレクタ回路４６は、入力クロック入力断アラーム（入力断ＡＬＭ）７が異常状態の時は外部からの入力データを選択して、加算平均演算回路４１に出力する。以降の動作は第１実施形態と同じである。

本実施形態によれば、上述した第１実施形態や第２実施形態と同様に、複雑な演算回路を追加することなく、簡単な制御でホールドオーバ制御時の周波数急変を抑制することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。

１ 位相比較器
２ Ａ／Ｄ変換器
３ 位相差計数回路
４ ルビジウム発振器制御回路
５ ディジタル制御ルビジウム発振器
６ 分周回路
７ 入力断アラーム
８ 入力クロック
９ 位相差計数データ
１０ 発振器制御信号
１２ 出力クロック
４１ 加算平均演算回路
４２ 積分演算回路
４３ 加算演算回路
４６ セレクタ回路
４８ ラッチ回路
４９ 固定データ

Claims (10)

1. 入力データからホールドオーバ制御値を演算する演算回路と、
   位相比較して得た位相比較データと固定の位相比較データとを切り替えて、前記演算回路へ入力するセレクタ回路であって、入力クロックが失われた際には、前記位相比較データの代わりに前記固定の位相比較データを前記演算回路へ入力するセレクタ回路とを、
   含み、
   ディジタル制御発振器への発振器制御信号を生成する、ホールドオーバ制御回路。
2. 前記固定の位相比較データは、入力クロックが失われた際に位相比較して得た位相比較データをラッチしたものである、請求項１に記載のホールドオーバ制御回路。
3. 前記固定の位相比較データは、固定データである、請求項１に記載のホールドオーバ制御回路。
4. 前記固定の位相比較データは、外部から入力される固定データである、請求項１又は請求項２に記載のホールドオーバ制御回路。
5. 請求項１乃至請求項４のいずれか一項に記載のホールドオーバ制御回路と、前記ホールドオーバ制御回路から発振器制御信号を受けるディジタル制御発振器と、を含む基準クロック生成回路。
6. 前記ディジタル制御発振器からの出力を分周する分周回路と、入力クロックと前記分周回路の出力とを位相比較し、比較結果を出力する位相比較器と、前記位相比較器の前記比較結果をディジタル変換して出力するＡ／Ｄ（Analog to Digital）変換器と、前記Ａ／Ｄ変換器の出力を計数し、前記位相比較データを前記ホールドオーバ制御回路へ出力する位相差計数回路とをさらに含む、請求項５に記載の基準クロック生成回路。
7. 位相比較して得た位相比較データをホールドオーバ制御値の演算に使用するホールドオーバ制御方法であって、
   入力クロックが失われた際には、前記位相比較データの代わりに固定の位相比較データをホールドオーバ制御値の演算に使用して、ディジタル制御発振器への発振器制御信号を生成する、ホールドオーバ制御方法。
8. 前記固定の位相比較データは、入力クロックが失われた際に位相比較して得た位相比較データをラッチしたものである、請求項７に記載のホールドオーバ制御方法。
9. 前記固定の位相比較データは、固定データである、請求項７に記載のホールドオーバ制御方法。
10. 前記固定の位相比較データは、外部から入力される固定データである、請求項８又は請求項９に記載のホールドオーバ制御方法。

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