JP7124417B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

従来より、ＴＣＸＯ（temperature compensated crystal oscillator）、ＯＣＸＯ（oven controlled crystal oscillator）などの発振器が知られている。例えば特許文献１には、アナログの制御電圧をＡＦＣ回路に入力して、ＡＦＣ（Automatic Frequency Control）機能を実現する温度補償型水晶発振器が開示されている。特許文献には、ＡＦＣ回路に基準電圧以外の制御電圧が入力された場合に、発振回路側の等価容量の値が変化するため、補助的な第２の温度電圧発生回路を設けて補正する構成が開示されている。

また例えば特許文献２には、デジタルＩ／Ｆ用の端子とクロック信号の出力用の端子をそれぞれ異なる辺に沿って配置することで、ノイズが少ないクロック信号を生成する回路装置が開示されている。

特開２０１３－１４６１１４号公報 特開２０１７－１２３６３１号公報

しかしながら、特許文献１に記載の発明のように第２の温度電圧発生回路を備える構成とした場合にも、アナログ回路のばらつきなどが原因となって無視できない補正誤差が生じる場合があり、高精度な周波数温度特性の達成が不十分であるという課題があった。

また、特許文献２に記載の回路装置の回路配置においては、Ａ／Ｄ変換部と処理部との間のデータ転送の遅延や、処理部と発振回路との間のデータ転送の遅延が増大してしまうおそれがあるという課題があった。

本発明は、上述の課題のいずれか、或いは少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、制御電圧が入力される制御電圧入力端子と、前記制御電圧をＡ／Ｄ変換して制御電圧データを生成し、温度センサーからの温度検出電圧をＡ／Ｄ変換して温度検出データを生成するＡ／Ｄ変換回路と、前記温度検出データに基づいて発振周波数の温度補正データを生成し、前記温度補正データと前記制御電圧データの加算処理を行って、前記発振周波数の周波数制御データを生成する処理回路と、前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の前記発振信号を生成する発振信号生成回路と、を含む回路装置に関係する。

また本発明の一態様では、前記処理回路は、前記加算処理の加算結果データに対して補正処理を行って、前記補正処理後の前記周波数制御データを出力し、前記発振信号生成回路は、前記補正処理後の前記周波数制御データをＤ／Ａ変換して容量制御電圧を出力するＤ／Ａ変換回路と、前記容量制御電圧に基づいて容量が制御される可変容量キャパシターと、前記可変容量キャパシターの前記容量を負荷容量として前記振動子を発振させて、前記発振信号を生成する発振回路と、を含んでもよい。

また本発明の一態様では、前記処理回路は、前記加算処理の加算結果データに対して変換処理を行って、前記変換処理後の前記周波数制御データとして分周比データを出力し、前記発振信号生成回路は、前記振動子を発振させて第２の発振信号を生成する発振回路と、前記分周比データに基づき分周比が設定される分周回路を有し、前記分周回路からの分周クロック信号と前記第２の発振信号の位相比較を行って、前記発振信号を生成するフラクショナル－Ｎ型ＰＬＬ回路と、を含んでもよい。

また本発明の一態様では、第１の辺、前記第１の辺の対辺である第２の辺、前記第１の辺に交差する第３の辺、及び前記第３の辺の対辺である第４の辺を有し、前記第１の辺から前記第２の辺に向かう方向を第１の方向とし、前記第３の辺から前記第４の辺に向かう方向を第２の方向としたときに、前記発振信号生成回路は、前記Ａ／Ｄ変換回路の前記第１の方向側に配置され、前記処理回路は、前記Ａ／Ｄ変換回路及び前記発振信号生成回路の前記第２の方向側に配置され、前記Ａ／Ｄ変換回路は、前記第２の辺からの距離に比べて前記第１の辺からの距離の方が近い位置に配置され、前記発振信号生成回路は、前記第１の辺からの距離に比べて前記第２の辺からの距離の方が近い位置に配置されてもよい。

また本発明の一態様では、前記Ａ／Ｄ変換回路と前記発振信号生成回路との間に電源回路が配置されてもよい。

また本発明の一態様では、前記電源回路は、第１の電源電圧を前記Ａ／Ｄ変換回路に供給し、第２の電源電圧を前記処理回路に供給し、第３の電源電圧を前記発振信号生成回路に供給してもよい。

また本発明の一態様では、前記処理回路が用いるデータを記憶するメモリーを含み、前記メモリーは、前記処理回路と前記第４の辺との間に配置されてもよい。

また本発明の一態様では、前記処理回路に電気的に接続されるデジタルインターフェース端子を含み、前記デジタルインターフェース端子は、前記処理回路と前記第４の辺との間に配置されてもよい。

また本発明の一態様では、前記発振信号をバッファリングして外部に出力するバッファー回路を含み、前記第２の方向の反対方向を第３の方向としたときに、前記バッファー回路は、前記発振信号生成回路の前記第３の方向側に配置されてもよい。

また本発明の一態様では、前記振動子の温度を制御するオーブン制御回路を含み、前記第２の方向の反対方向を第３の方向としたときに、前記オーブン制御回路は、前記Ａ／Ｄ変換回路の前記第３の方向側に配置されてもよい。

また本発明の一態様では、前記発振信号を逓倍したクロック信号を生成して出力するＰＬＬ回路を含み、前記第２の方向の反対方向を第３の方向としたときに、前記ＰＬＬ回路は、前記Ａ／Ｄ変換回路の前記第３の方向側に配置されてもよい。

また本発明の一態様は、温度センサーからの温度検出電圧をＡ／Ｄ変換して温度検出データを出力するＡ／Ｄ変換回路と、前記温度検出データに基づいて発振周波数の温度補正処理を行って、前記発振周波数の周波数制御データを生成して出力する処理回路と、前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の前記発振信号を生成する発振信号生成回路と、を含み、第１の辺、前記第１の辺の対辺である第２の辺、前記第１の辺に交差する第３の辺、及び前記第３の辺の対辺である第４の辺を有し、前記第１の辺から前記第２の辺に向かう方向を第１の方向とし、前記第３の辺から前記第４の辺に向かう方向を第２の方向としたときに、前記発振信号生成回路は、前記Ａ／Ｄ変換回路の前記第１の方向側に配置され、前記処理回路は、前記Ａ／Ｄ変換回路及び前記発振信号生成回路の前記第２の方向側に配置され、前記Ａ／Ｄ変換回路は、前記第２の辺からの距離に比べて前記第１の辺からの距離の方が近い位置に配置され、前記発振信号生成回路は、前記第１の辺からの距離に比べて前記第２の辺からの距離の方が近い位置に配置される回路装置に関係する。

また本発明の他の態様は、上記に記載の回路装置と、前記振動子と、を含む発振器に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の第１の構成例。 本実施形態の回路装置の第２の構成例。 比較例の構成の問題点についての説明図。 比較例の構成の問題点についての説明図。 比較例の構成の動作説明図。 比較例の構成の動作説明図。 本実施形態の第１の構成例の動作説明図。 本実施形態の第２の構成例の動作説明図。 フラクショナル－Ｎ型ＰＬＬ回路の構成例。 本実施形態の回路装置の詳細な構成例。 本実施形態の回路装置のレイアウト配置例。 本実施形態の回路装置の詳細なレイアウト配置例。 発振回路の構成例。 発振器の構成例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置の構成
図１に本実施形態の回路装置２０の第１の構成例を示す。集積回路装置である回路装置２０は、制御電圧入力端子ＴＶＣと、Ａ／Ｄ変換回路４０と、処理回路５０と、発振信号生成回路７０を含む。また回路装置２０は温度センサー３０を含むことができる。なお図１では温度センサー３０を回路装置２０に内蔵しているが、温度センサー３０を回路装置２０の外部に設けてもよい。この場合には、外部の温度センサー３０からの温度検出電圧ＶＴＤが入力される不図示の温度検出電圧入力端子を回路装置２０に設ければよい。或いは、このような温度検出電圧入力端子を設けると共に温度センサー３０を回路装置２０に内蔵する構成としてもよい。

制御電圧入力端子ＴＶＣには、制御電圧ＶＣが入力される。制御電圧入力端子ＴＶＣは回路装置２０のパッドにより実現できる。制御電圧ＶＣは、発振信号生成回路７０により生成される発振信号ＯＵＴの発振周波数を制御するための電圧であり、外部のコントローラー等から回路装置２０に入力される。

温度センサー３０は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。環境の温度は例えば回路装置２０や振動子１０の周囲の環境の温度である。例えば温度センサー３０は、温度依存性を有する回路素子を利用して温度依存電圧を生成し、温度に非依存の電圧を基準として温度依存電圧を出力する。例えば温度センサー３０は、ＰＮ接合の順方向電圧を温度依存電圧として出力する。温度に非依存の電圧は例えばバンドギャップリファレンス電圧などである。

Ａ／Ｄ変換回路４０は、制御電圧ＶＣをＡ／Ｄ変換して制御電圧データを生成する。またＡ／Ｄ変換回路４０は、温度センサー３０からの温度検出電圧ＶＴＤをＡ／Ｄ変換して温度検出データを生成する。制御電圧データ、温度検出データはＡ／Ｄ変換データＡＤＱとしてＡ／Ｄ変換回路４０から出力される。Ａ／Ｄ変換回路４０は、制御電圧ＶＣのＡ／Ｄ変換と温度検出電圧ＶＴＤのＡ／Ｄ変換を時分割に行ってもよい。或いはＡ／Ｄ変換回路４０に第１のＡ／Ｄ変換器と第２のＡ／Ｄ変換器を設け、第１のＡ／Ｄ変換器により制御電圧ＶＣのＡ／Ｄ変換を行い、第２のＡ／Ｄ変換器により温度検出電圧ＶＴＤのＡ／Ｄ変換を行ってもよい。Ａ／Ｄ変換回路４０のＡ／Ｄ変換方式としては、例えば逐次比較型、デルタシグマ型、フラッシュ型、パイプライン型又は二重積分型等を採用できる。

処理回路５０は、各種のデジタル信号処理を行う回路である。例えば処理回路５０は、温度補正処理、エージング補正処理、或いはデジタルフィルター処理などのデジタル信号処理を行うＤＳＰである。例えば処理回路５０は、ＤＳＰ、ＣＰＵなどのプロセッサーにより実現したり、ゲートアレイ等の自動配置配線によるＡＳＩＣ回路により実現できる。例えば処理回路５０は、プロセッサー上で動作するプログラムにより各種のデジタル信号処理を行う。

そして本実施形態の処理回路５０は、温度検出データに基づいて発振周波数の温度補正処理を行って、発振周波数の周波数制御データＤＦＣを生成する。具体的には処理回路５０は、温度検出データに基づいて、発振周波数の温度補正データを生成する。そして処理回路５０は、温度補正データと制御電圧データの加算処理を行って、発振周波数の周波数制御データＤＦＣを生成する。周波数制御データＤＦＣは周波数制御コードとも呼ばれる。即ち処理回路５０は、Ａ／Ｄ変換回路４０からＡ／Ｄ変換データＡＤＱとして入力された温度検出データに基づいて、発振周波数の温度補正処理を行う。温度補正処理は、温度変化に対して発振周波数を一定にするための補償処理である。また処理回路５０は、Ａ／Ｄ変換回路４０からＡ／Ｄ変換データＡＤＱとして入力された制御電圧データと、温度補正処理により生成された温度補正データの加算処理を行う。即ち制御電圧データと温度補正データをデジタル的に加算する処理を行う。そして処理回路５０は、加算処理の加算結果データに対して例えば後述する補正処理又は変換処理を行って、補正処理後又は変換処理後の周波数制御データＤＦＣを発振信号生成回路７０に出力する。なお処理回路５０に対して、周波数制御であるＦＣＣ（Frequency Control Code）を入力して周波数制御データＤＦＣを生成するようにしてもよい。例えば外部の処理装置から回路装置２０のデジタルインターフェースを介して、ＦＣＣを処理回路５０に入力するようにする。デジタルインターフェースは、例えばＳＰＩ（Serial Peripheral Interface）やＩ２Ｃ（Inter-Integrated Circuit）などに実現できる。

発振信号生成回路７０は、振動子１０を用いて発振信号ＯＵＴを生成する回路である。具体的には発振信号生成回路７０は、周波数制御データＤＦＣと振動子１０を用いて、周波数制御データＤＦＣにより設定される発振周波数の発振信号ＯＵＴを生成する。例えば発振信号生成回路７０は、周波数制御データＤＦＣにより設定される発振周波数で振動子１０を発振させて、発振信号ＯＵＴを生成する。

具体的には図１の第１の構成例では、発振信号生成回路７０は、Ｄ／Ａ変換回路７２と可変容量キャパシター７４と発振回路８０を有する。この第１の構成例では、処理回路５０は、加算処理の加算結果データに対して補正処理を行って、補正処理後の周波数制御データＤＦＣを出力する。即ち処理回路５０は、制御電圧データと温度補正データの加算結果データに対して補正処理を行う。この補正処理は、例えば制御電圧ＶＣの変化に対して発振信号ＯＵＴの発振周波数が線形に変化するようにする補正処理である。発振信号生成回路７０のＤ／Ａ変換回路７２は、補正処理後の周波数制御データＤＦＣをＤ／Ａ変換し、Ｄ／Ａ変換により得られた容量制御電圧を可変容量キャパシター７４に出力する。可変容量キャパシター７４は、この容量制限電圧に基づいて容量が制御される。可変容量キャパシター７４は、容量制御電圧に基づいて容量値が可変に制御されるキャパシターであり、可変容量ダイオードであるバラクターなどにより実現できる。そして発振回路８０は、可変容量キャパシター７４の容量を負荷容量として振動子１０を発振させて、発振信号ＯＵＴを生成する。

具体的には回路装置２０は、振動子１０の接続用の端子Ｔ１、Ｔ２を含む。これらの端子Ｔ１、Ｔ２はＩＣのパッドにより実現できる。端子Ｔ１は振動子１０の一端に接続され、端子Ｔ２は振動子１０の他端に接続される。そして可変容量キャパシター７４の一端は端子Ｔ１に電気的に接続される。可変容量キャパシター７４の他端は例えば発振回路８０により接地される。また振動子１０の他端は、端子Ｔ２を介して発振回路８０に電気的に接続される。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は例えば信号線や能動素子等を介した接続であってもよい。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型発振器（ＯＣＸＯ）に内蔵されている振動子などであってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

Ｄ／Ａ変換回路７２は、上述したように処理回路５０からの周波数制御データＤＦＣのＤ／Ａ変換を行う。Ｄ／Ａ変換回路７２に入力される周波数制御データＤＦＣは、温度補正処理、エージング補正処理、或いはカルマンフィルター処理等のデジタル信号処理後の周波数制御データである。Ｄ／Ａ変換回路７２のＤ／Ａ変換方式としては例えば、抵抗分割型とも言われる抵抗ストリング型を採用できる。但し、Ｄ／Ａ変換方式はこれには限定されず、Ｒ－２Ｒなどの抵抗ラダー型、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またＤ／Ａ変換回路７２は、Ｄ／Ａ変換器以外にも、その制御回路や、ディザー変調又はＰＷＭ変調などを行う変調回路や、フィルター回路などを含むことができる。

可変容量キャパシター７４は、可変容量ダイオードであるバラクターにより実現される。可変容量キャパシター７４の容量は、Ｄ／Ａ変換回路７２からの容量制御電圧により可変に制御される。

発振回路８０は、振動子１０を駆動するためのバッファー回路を有している。このバッファー回路としては例えばバイポーラートランジスターなどを用いることができる。このバイポーラートランジスターのコレクターと高電位側電源ノードとの間には例えば電流源が設けられる。例えば可変容量キャパシター７４の一端は、端子Ｔ１を介して振動子１０の一端に電気的に接続される。可変容量キャパシター７４の他端は、例えば発振回路８０によりＧＮＤノードに電気的に接続されて接地される。ＧＮＤノードは接地ノードである。振動子１０の他端が接続される端子Ｔ２は、例えば発振回路８０のバッファー回路であるバイポーラートランジスターのベースに電気的に接続される。また発振回路８０は、端子Ｔ２に一端が接続される負荷容量用のキャパシターを有しており、このキャパシターの他端はＧＮＤノードに電気的に接続されて接地される。また端子Ｔ１と端子Ｔ２との間に設けられるキャパシターなどの帰還素子を、発振回路８０に設けてもよい。バイポーラートランジスターのベース・エミッター間には、振動子１０の発振により生じたベース電流が流れる。そして、このベース電流によりバイポーラートランジスターのコレクター・エミッター間に流れるコレクター電流を用いて、発振信号ＯＵＴが生成される。なお発振回路８０のバッファー回路は、例えば端子Ｔ１のノードと端子Ｔ２のノードの一方のノードが入力ノードとなり、他方のノードが出力ノードとなる反転増幅回路により実現してもよい。この反転増幅回路は例えば電流制御機能を有するインバーター回路などにより実現できる。

図２に本実施形態の回路装置２０の第２の構成例を示す。この第２の構成例では、発振信号生成回路７０が、発振回路８０とフラクショナル－Ｎ型ＰＬＬ回路８２を含む。発振回路８０は、振動子１０を発振させて発振信号ＯＳＣＫを出力する。発振信号ＯＳＣＫは第２の発振信号である。例えば発振回路８０には、端子Ｔ１、Ｔ２を介して振動子１０が電気的に接続される。そして発振回路８０が有するバッファー回路により振動子１０を駆動することで振動子１０を振動させて、発振信号ＯＳＣＫを生成して、フラクショナル－Ｎ型ＰＬＬ回路８２に出力する。フラクショナル－Ｎ型ＰＬＬ回路８２は、分周回路８３を有し、分周回路８３からの分周クロック信号と発振信号ＯＳＣＫの位相比較を行って、発振信号ＯＵＴを生成する。例えば図２では処理回路５０は、加算処理の加算結果データに対して変換処理を行って、変換処理後の周波数制御データＤＦＣを出力する。具体的には処理回路５０は、制御電圧データと温度補正データの加算結果データに対して変換処理を行って、周波数制御データＤＦＣとして分周比データを出力する。そしてフラクショナル－Ｎ型ＰＬＬ回路８２の分周回路８３は、周波数制御データＤＦＣである分周比データに基づき分周比が設定され、この分周比による発振信号ＯＵＴの分周クロック信号を出力する。そしてフラクショナル－Ｎ型ＰＬＬ回路８２は、この分周クロック信号と発振回路８０からの発振信号ＯＳＣＫとの位相比較を行うことで、発振信号ＯＵＴを生成する。

図３は比較例の回路装置の構成例である。図３では、アナログの制御電圧ＶＣが入力され、この制御電圧ＶＣに基づいて可変容量キャパシター７５の容量ＣＶが制御される。また温度センサー３０から温度検出電圧に基づいて、温度補正電圧生成回路３２が温度補正電圧ＴＣを出力し、この温度補正電圧に基づいて、可変容量キャパシター７６の容量ＣＴが制御される。これらの容量ＣＶ、ＣＴが発振回路８０の負荷容量ＣＬとなる。なお振動子１０の等価容量をＣ０としている。

図３では、可変容量キャパシター７５の一端が振動子１０の一端に接続され、可変容量キャパシター７５の他端が可変容量キャパシター７６の一端に接続される。可変容量キャパシター７６の他端は例えばＧＮＤノードに接続される。例えば可変容量キャパシター７５、７６は、振動子１０の一端とＧＮＤノードとの間に直列に接続される。

この比較例の構成において、制御電圧ＶＣを用いた周波数調整（ＡＦＣ）と温度補正を併用して行うと、制御電圧ＶＣによって温度補正の補正量が変化してしまい、周波数温度特性の悪化の問題を招く。この場合に制御電圧ＶＣをモニターしながら、温度補正電圧に対して補正を行う手法も考えられるが、補正誤差が生じ、高精度な周波数温度特性の実現が困難である。

例えば図３のように周波数調整用の可変容量キャパシター７５と温度補正用の可変容量キャパシター７６が振動子１０とＧＮＤノードとの間に直列に接続されている場合に、発振信号ＯＵＴの周波数偏差Δｆは、負荷容量ＣＬと振動子１０の等価容量Ｃ０により下式（１）のように表すことできる。周波数偏差Δｆは公称周波数に対する実際の周波数のズレを表すものである。

Δｆ∝１／（Ｃ０＋ＣＬ） （１）
また負荷容量ＣＬは下式（２）のように表すことができる。

１／ＣＬ＝１／ＣＶ＋１／ＣＴ （２）
上式（１）、（２）により下式（３）、（４）が成立する。

Δｆ∝ＥＲＲ×（１／ＣＶ＋１／ＣＴ） （３）
ＥＲＲ＝（ＣＶ×ＣＴ）／（Ｃ０×ＣＶ＋Ｃ０×ＣＴ＋ＣＶ×ＣＴ） （４）
ＥＲＲは誤差成分に相当する。また制御電圧ＶＣと可変容量キャパシター７５の容量ＣＶとの間、及び温度補正電圧ＴＣと可変容量キャパシター７６の容量ＣＴとの間には、例えば下式（５）、（６）の関係が成り立つ。

ＶＣ∝１／ＣＶ （５）
ＴＣ∝１／ＣＴ （６）
図４に比較例の構成での温度補正電圧ＴＣと周波数偏差Δｆの関係を示す。例えば、誤差成分ＥＲＲが定数であると仮定すると、上式（３）、（５）、（６）から下式（７）が成立する。

Δｆ∝ＥＲＲ×（ＶＣ＋ＴＣ） （７）
従って、制御電圧ＶＣを定数とした場合には、周波数偏差Δｆは温度補正電圧ＴＣの一次関数になり、周波数偏差Δｆと温度補正電圧ＴＣの間には線形の関係が成り立つ。即ち、この場合には、温度補正電圧ＴＣと周波数偏差Δｆの関係は、図４のｉｄｅａｌと記載された実線の特性に示すように線形の関係になる。しかしながら、実際には誤差成分ＥＲＲは定数ではなく、容量ＣＶ、ＣＴに応じた値になり、例えば容量ＣＴは温度補正電圧ＴＣに応じて変化するため、誤差成分ＥＲＲも温度補正電圧ＴＣに応じて変化してしまう。このため、図４の点線の特性に示すように理想的な線形の関係からのズレが生じる。このような誤差成分ＥＲＲを原因とする線形な関係からのズレが原因で、周波数温度特性の悪化の問題が発生する。なお本実施形態の第２の比較例として、周波数調整用の可変容量キャパシター７５と温度補正用の可変容量キャパシター７６を、振動子１０とＧＮＤノードとの間に並列に設ける構成も考えられる。しかしながら、この第２の比較例では、周波数偏差がΔｆ∝１／（Ｃ０＋ＣＶ＋ＣＴ）となるため、理想的な線形の関係からのズレが、図３の比較例の構成よりも更に大きくなってしまい、周波数温度特性が更に悪化する。

図５、図６は、比較例の構成での周波数温度特性の悪化の問題を詳細に説明する図である。温度センサー３０からの温度検出電圧ＶＴＤは温度ＴＭＰに対してＡ１に示すように変化する。即ち、温度検出電圧ＶＴＤは温度依存電圧となっている。温度補正電圧生成回路３２は、温度検出電圧ＶＴＤが入力されて、Ａ２に示すような温度補正を行って、温度補正電圧ＴＣを可変容量キャパシター７６に出力する。例えば、この温度補正が行われなかった場合には、発振周波数ｆの周波数温度特性はＡ３に示すような特性になる。温度補正電圧生成回路３２は、温度補正用の係数データを用いて、Ａ３に示す発振周波数ｆの温度依存性を相殺する温度補正を行う。これによりＡ４に示すように、温度ＴＭＰの変化に対して発振信号ＯＵＴの発振周波数ｆを一定にすることが可能になる。

一方、Ａ５に示す制御電圧ＶＣは可変容量キャパシター７５に入力される。可変容量キャパシター７５の容量ＣＶは、制御電圧ＶＣに対してＡ６に示すような特性で変化する。可変容量キャパシター７６の容量ＣＴも、温度補正電圧ＴＣに対してＡ６に示すような電圧容量特性で変化する。また負荷容量ＣＬに対して発振周波数ｆはＡ７に示すような特性で変化する。従って、理想的には、制御電圧ＶＣに対して発振周波数ｆは、図５のＡ８に示すように線形に変化する。即ち、理想的には、Ａ４に示すように、制御電圧ＶＣに応じて発振周波数ｆを制御できると共に、温度ＴＭＰの変化に対して発振周波数ｆを一定にできる。

しかしながら、実際には、上式（３）、（４）で説明した誤差成分ＥＲＲが原因となって、発振周波数ｆの周波数偏差Δｆには、図４に示すように理想的な線形の関係からのズレが発生する。これにより、図６のＢ１、Ｂ２に示すように、制御電圧ＶＣと発振周波数ｆの関係が、一次関数により表される線形の関係にならなくなる。従って、制御電圧ＶＣによる発振周波数ｆの変化が、図５のＡ８、Ａ９に示すような線形の変化にならなくなり、周波数温度特性が悪化してしまう。即ち、制御電圧ＶＣを変化させると、図６のＢ２に示すような周波数誤差が発生してしまい、高精度な周波数温度特性を実現できないという課題がある。

これに対して図１、図２の本実施形態の回路装置２０によれば、外部から入力されたアナログの制御電圧ＶＣが、Ａ／Ｄ変換回路４０により、デジタルの制御電圧データにＡ／Ｄ変換される。また温度センサー３０からの温度検出電圧ＶＴＤも、Ａ／Ｄ変換回路４０により、デジタルの温度検出データにＡ／Ｄ変換される。そして処理回路５０が、温度検出データに基づき発振周波数の温度補正データを生成し、温度補正データと制御電圧データの加算処理を行って、周波数制御データＤＦＣを生成する。そして周波数制御データＤＦＣにより設定される発振周波数の発振信号ＯＵＴが生成される。

このような構成の本実施形態の回路装置２０によれば、図５、図６の比較例のように周波数調整用の可変容量キャパシター７５と温度補正用の可変容量キャパシター７６を別個に設ける必要がない。従って、図６のＢ１、Ｂ２に示すような周波数誤差が発生するのを抑制でき、高精度な周波数温度特性を実現できるようになる。即ち本実施形態の回路装置２０によれば、温度補正データと制御電圧データが、処理回路５０においてデジタル的に加算されて、周波数制御データＤＦＣが生成され、この周波数制御データＤＦＣにより設定される発振周波数の発振信号ＯＵＴが、発振信号生成回路７０により生成される。従って、図５、図６のように可変容量キャパシター７５、７６を別個に設けなくても、制御電圧ＶＣによる周波数調整と温度補正が可能になり、高精度な周波数温度特性の発振信号ＯＵＴの生成が可能になる。また本実施形態の回路装置２０によれば、アナログの制御電圧ＶＣによる周波数調整機能と、デジタルの温度補正の共存が可能になる。例えば外部の処理装置が、デジタルのＦＣＣではなく、アナログの制御電圧ＶＣを用いて周波数調整を行う場合にも、これに対応することが可能になり、利便性を向上できる。

具体的には図１の第１の構成例では、温度補正データと制御電圧データの加算処理が行われて、周波数制御データＤＦＣが生成され、この周波数制御データＤＦＣをＤ／Ａ変換することで得られた容量制御電圧を用いて、可変容量キャパシター７４の容量が制御され、発振信号ＯＵＴが生成される。従って、図５、図６のように周波数調整用の可変容量キャパシター７５と温度補正用の可変容量キャパシター７６を別個に設ける必要がなく、１つの可変容量キャパシター７４を設けるだけで済む。そして、この１つの可変容量キャパシター７４の容量が容量制御電圧により制御されて、発振回路８０の発振周波数が調整される。従って、図６のＢ１、Ｂ２に示すような問題が発生しないようになり、高精度な周波数温度特性の発振信号ＯＵＴを生成することが可能になる。

また図２の第２の構成例では、温度補正データと制御電圧データの加算処理が行われて、周波数制御データＤＦＣとして分周比データが生成される。そして、この分周比データにより分周回路８３の分周比が設定されて分周クロック信号が生成され、発振信号ＯＳＣＫと分周クロック信号に基づいてフラクショナル－Ｎ型ＰＬＬ回路８２により発振信号ＯＵＴが生成される。従って、図５、図６のような可変容量キャパシター７５、７６を設けなくても、制御電圧ＶＣによる周波数調整と温度センサー３０による温度補正の両方が行われた、高精度な周波数温度特性の発振信号ＯＵＴを生成することが可能になる。

図７は、図１の第１の構成例の詳細な動作説明図である。図７では処理回路５０は、温度補正部５２と加算器５４と補正処理部５６を含む。温度補正部５２は、Ａ／Ｄ変換回路４０から温度検出データＤＴＤに基づいて温度補正処理を行って、温度補正データＤＴＣを生成して出力する。加算器５４は、Ａ／Ｄ変換回路４０から制御電圧データＤＶＣと温度補正部５２からの温度補正データＤＴＣの加算処理を行って、加算結果データＤＦＣＩを補正処理部５６に出力する。補正処理部５６は、制御電圧ＶＣに対する発振周波数ｆの関係を線形にするための補正処理を行う。そして補正処理後の周波数制御データＤＦＣがＤ／Ａ変換回路７２に入力され、Ｄ／Ａ変換回路７２からの容量制御電圧に基づいて、可変容量キャパシター７４の容量である負荷容量ＣＬが制御される。

具体的には温度センサー３０からの温度検出電圧ＶＴＤは温度ＴＭＰに対してＤ１に示すように変化する。この温度検出電圧ＶＴＤはＡ／Ｄ変換回路４０により温度検出データＤＴＤにＡ／Ｄ変換される。そして温度補正部５２は、この温度検出データＤＴＤが入力されて、Ｄ２に示すような温度補正処理を行って、温度補正データＤＴＣを生成する。具体的には温度補正部５２は、温度補正用の係数データを用いて、Ｄ３に示す発振周波数ｆの温度依存性を相殺する温度補正処理を行う。これによりＤ４に示すように、温度ＴＭＰの変化に対して発振信号ＯＵＴの発振周波数ｆを一定にすることが可能になる。

一方、Ｄ５に示す制御電圧ＶＣは、Ｄ６に示すようにＡ／Ｄ変換回路４０により制御電圧データＤＶＣにＡ／Ｄ変換される。そして加算器５４は、制御電圧データＤＶＣと温度補正部５２からの温度補正データＤＴＣの加算処理を行って、加算結果データＤＦＣＩを出力する。補正処理部５６は、加算結果データＤＦＣＩに対してＤ７に示すような補正処理を行う。具体的には補正処理部５６は、制御電圧ＶＣに対する発振周波数ｆの関係を線形にするための補正処理を行って、補正処理後の周波数制御データＤＦＣを出力する。そしてＤ／Ａ変換回路７２が周波数制御データＤＦＣのＤ／Ａ変換を行って容量制御電圧を可変容量キャパシター７４に出力する。

可変容量キャパシター７４の容量である負荷容量ＣＬは、Ｄ／Ａ変換回路７２からの容量制御電圧に対してＤ８に示すような特性で変化する。また負荷容量ＣＬに対して発振周波数ｆはＤ９に示すような特性で変化する。従って、Ｄ１０に示すように、制御電圧ＶＣに対して発振周波数ｆが線形に変化するようになる。これによりＤ４に示すように、制御電圧ＶＣに応じて発振周波数ｆを制御できると共に、温度ＴＭＰの変化に対して発振周波数ｆを一定にできるようになる。

図８は、図２の第２の構成例の詳細な動作説明図である。図８では処理回路５０は、温度補正部５２と加算器５４と変換処理部５７を含む。温度補正部５２は、Ａ／Ｄ変換回路４０から温度検出データＤＴＤに対して温度補正処理を行って、温度補正データＤＴＣを生成して出力する。加算器５４は、Ａ／Ｄ変換回路４０から制御電圧データＤＶＣと温度補正部５２からの温度補正データＤＴＣの加算処理を行って、加算結果データＤＦＣＩを変換処理部５７に出力する。変換処理部５７は、加算結果データＤＦＣＩに対する変換処理を行って、変換処理後の周波数制御データＤＦＣとして分周比データＤＩＶを出力する。フラクショナル－Ｎ型ＰＬＬ回路８２の分周回路８３には、この分周比データＤＩＶに基づく分周比が設定される。そしてフラクショナル－Ｎ型ＰＬＬ回路８２は、分周回路８３からの分周クロック信号と、発振回路８０からの発振信号ＯＳＣＫの位相比較を行って、発振信号ＯＵＴを生成する。

具体的には、Ｅ１に示す制御電圧ＶＣは、Ｅ２に示すようにＡ／Ｄ変換回路４０により制御電圧データＤＶＣにＡ／Ｄ変換される。そして加算器５４は、制御電圧データＤＶＣと温度補正部５２からの温度補正データＤＴＣの加算処理を行って、加算結果データＤＦＣＩを出力する。変換処理部５７は、加算結果データＤＦＣＩに対してＥ２に示すような変換処理を行って、周波数制御データＤＦＣとして分周比データＤＩＶを出力する。そして、この分周比データＤＩＶに基づく分周比が分周回路８３に設定されることで、発振信号ＯＵＴの発振周波数ｆが分周比に応じて変化するようになる。これによりＥ４に示すように、制御電圧ＶＣに応じて発振周波数ｆを制御できるようになる。また温度補正部５２による温度補正が行われることで、温度ＴＭＰの変化に対して発振周波数ｆを一定にできるようになる。

図９にフラクショナル－Ｎ型ＰＬＬ回路８２の構成例を示す。フラクショナル－Ｎ型ＰＬＬ回路８２は、分周回路８３、位相比較器８４、チャージポンプ回路８５、ローパスフィルター８６、電圧制御発振回路８７、クロック生成回路８８、デルタシグマ変調回路８９、加減算回路９１を含む。位相比較器８４は、発振回路８０からの第２の発振信号である発振信号ＯＳＣＫと、分周回路８３からの分周クロック信号ＦＢＣＫの位相比較を行う。チャージポンプ回路８５は、位相比較器８４が出力するパルス電圧を電流に変換する。ローパスフィルター８６は、チャージポンプ回路８５が出力する電流を平滑化して電圧に変換する。電圧制御発振回路８７は、ローパスフィルター８６の出力電圧を制御電圧として、制御電圧により発振周波数が設定される発振信号ＯＵＴを出力する。

分周回路８３は、加減算回路９１の出力信号を整数の分周比として、電圧制御発振回路８７が出力する発振信号ＯＵＴを整数分周して、分周クロック信号ＦＢＣＫを出力する。クロック生成回路８８は、分周クロック信号ＦＢＣＫを用いてクロック信号ＤＳＭＣＫを生成して出力する。例えばクロック生成回路８８は、分周クロック信号ＦＢＣＫをバッファリングしてクロック信号ＤＳＭＣＫとして出力してもよいし、分周クロック信号ＦＢＣＫを整数分周したクロック信号ＤＳＭＣＫを出力してもよい。

デルタシグマ変調回路８９は、クロック生成回路８８からのクロック信号ＤＳＭＣＫに同期して、分数分周比Ｌ／Ｍを積分して量子化するデルタシグマ変調を行う。加減算回路９１は、デルタシグマ変調回路８９が出力するデルタシグマ変調信号ＤＭＱと、整数分周比Ｎとを加減算する。この加減算回路９１の出力信号は分周回路８３に入力される。加減算回路９１の出力信号は、整数分周比Ｎの付近の範囲の複数の整数分周比が時系列に変化し、その時間平均値はＮ＋Ｌ／Ｍに一致する。このＮ＋Ｌ／Ｍが、処理回路５０からの分周比データＤＩＶにより設定される。例えば発振信号ＯＵＴの発振周波数をｆとし、発振信号ＯＳＣＫの発振周波数をｆｏｓｃとする。この場合に、発振信号ＯＳＣＫの位相と分周クロック信号ＦＢＣＫの位相が同期した定常状態では下式（８）が成り立つ。

ｆ＝（Ｎ＋Ｌ／Ｍ）×ｆｏｓｃ （８）
このような構成のフラクショナル－Ｎ型ＰＬＬ回路８２を用いることで、Ｎ＋Ｌ／Ｍで表される分周比で発振信号ＯＳＣＫを逓倍した発振信号ＯＵＴを生成できるようになる。

図１０に回路装置２０の詳細な構成例を示す。図１０では図１、図２の構成に加えて、バッファー回路９０、電源回路１００、ＰＬＬ回路１１０、オーブン制御回路１２０、メモリー１３０が更に設けられている。

バッファー回路９０は、発振信号生成回路７０からの発振信号ＯＵＴをバッファリングして出力する。例えばバッファー回路９０は、発振信号ＯＵＴをバッファリングした信号を、発振信号ＦＯＵＴとして、回路装置２０の端子ＴＦＯＵＴを介して外部に出力する。例えばＣＭＯＳ波形の発振信号ＦＯＵＴを出力する。なおクリップドサイン波形で出力するようにしてもよい。

電源回路１００は回路装置２０で使用される各種の電源電圧を生成する。例えば回路装置２０の電源端子から入力された外部電源電圧に基づいて各種の電源電圧を生成する。例えば電源回路１００は、電源電圧Ｖ１をＡ／Ｄ変換回路４０に供給する。また電源回路１００は、電源電圧Ｖ２を処理回路５０に供給し、電源電圧Ｖ３を発振信号生成回路７０に供給する。電源電圧Ｖ３は例えばバッファー回路９０にも供給される。また電源回路１００は、電源電圧Ｖ４、Ｖ５をＰＬＬ回路１１０、オーブン制御回路１２０に供給する。Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５は、各々、第１の電源電圧、第２の電源電圧、第３の電源電圧、第４の電源電圧、第５の電源電圧である。例えば電源回路１００は、複数のレギュレーター回路を有しており、外部電源電圧をこれらのレギュレーター回路によりレギュレートした電圧を、電源電圧Ｖ１～Ｖ５として供給する。このように回路ブロック毎に電源電圧を分岐して供給することで、１つの回路ブロックでの電源ノイズが他の回路ブロックに伝達されるのを抑制でき、安定した回路動作の実現が可能になる。

ＰＬＬ回路１１０は、発振信号ＯＵＴを逓倍したクロック信号ＣＬＫを生成して出力する。例えば発振信号ＯＵＴの周波数を逓倍した周波数のクロック信号であって、発振信号ＯＵＴに位相同期したクロック信号ＣＬＫを、回路装置２０のクロック出力端子ＴＣＬＫを介して外部に出力する。ＰＬＬ回路１１０としては、例えば図９に示すようなフラクショナル－Ｎ型のＰＬＬ回路を用いることができる。このようなＰＬＬ回路１１０を設けることで、例えば基地局のシステムにおけるＲＦ回路などに用いられるクロック信号として適切なクロック信号ＣＬＫを生成して供給できるようになる。また、このようなＰＬＬ回路１１０を設ければ、例えば１段目のクロック信号生成回路である発振信号生成回路７０により低周波数帯域での位相ノイズを低減でき、２段目のクロック信号生成回路であるＰＬＬ回路１１０により高周波数帯域での位相ノイズを低減できるようになる。従って、低周波数帯域から高周波数帯域に亘る広い周波数帯域において位相ノイズが小さなクリーンなクロック信号ＣＬＫを生成して、基地局のＲＦ回路などにより供給することが可能になる。

オーブン制御回路１２０は振動子１０の温度を制御する。例えばオーブン制御回路１２０は、恒温槽に設けられるオーブン型の振動子１０を用いる場合に、オーブン型の振動子１０のオーブン制御を行う。例えばオーブン制御回路１２０は、サーミスターなどにより実現されるオーブン制御用の温度センサーを用いて、発振器のオーブン制御を行う。例えば発振器のオーブン温度に応じて、温度センサーであるサーミスターの抵抗値が変化すると、オーブン制御回路１２０は、この抵抗値の変化を、温度検出電圧の変化として検出する。そして、この温度検出電圧に応じて変化するヒーター制御電圧を生成して、オーブン制御用の端子ＴＯＶを介して出力する。このヒーター制御電圧は、発振器内に設けられるヒーターに出力される。ヒーターは、例えば発熱素子である発熱パワーバイポーラートランジスターにより構成され、ヒーター制御電圧により発熱パワーバイポーラートランジスターのベース電圧が制御されて、ヒーターの発熱制御が実現される。

メモリー１３０は、処理回路５０が用いるデータを記憶する。具体的にはメモリー１３０は、処理回路５０が行うデジタル信号処理に用いられるデータを記憶する。例えば、処理回路５０が温度補正処理を行う場合に、メモリー１３０は、温度補正用の係数データを記憶する。また処理回路５０がエージング補正処理やデジタルフィルター処理を行う場合に、メモリー１３０は、エージング補正用のデータやデジタルフィルター処理用の係数データを記憶する。メモリー１３０はＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）やＥＥＰＲＯＭなどの不揮発性メモリーにより実現できる。なお、メモリー１３０は処理回路５０のワーク領域となるメモリーであってもよい。この場合にはメモリー１３０はＳＲＡＭ等により実現されるようになる。

また回路装置２０は、処理回路５０に電気的に接続されるデジタルインターフェース端子ＴＩＦを含む。デジタルインターフェース端子ＴＩＦは、処理回路５０が有するデジタルインターフェース回路用の端子である。例えばデジタルインターフェース回路は、２線のＩ２Ｃ（Inter-Integrated Circuit）方式のインターフェース回路により実現できる。Ｉ２Ｃ方式は、シリアルクロック線と、双方向のシリアルデータ線の２本の信号線で通信を行う同期式のシリアル通信方式である。この場合にデジタルインターフェース端子ＴＩＦは、これらのシリアルクロック線やシリアルデータ線が接続される端子となる。Ｉ２Ｃのバスには複数のスレーブを接続でき、マスターは、個別に決められたスレーブのアドレスを指定して、スレーブを選択した後に、当該スレーブと通信を行う。或いはデジタルインターフェース回路を、３線又は４線のＳＰＩ（Serial Peripheral Interface）方式のインターフェース回路により実現してもよい。ＳＰＩ方式は、シリアルクロック線と、単方向の２本のシリアルデータ線で通信する同期式のシリアル通信方式である。この場合にデジタルインターフェース端子ＴＩＦは、これらのシリアルクロック線やシリアルデータ線が接続される端子となる。ＳＰＩのバスには複数のスレーブを接続できるが、それらを特定するためには、マスターは、スレーブセレクト線を用いてスレーブを選択する必要があり、その場合にはスレーブセレクト線が必要になる。

２．レイアウト配置
図１１に本実施形態の回路装置２０のレイアウト配置例を示す。回路装置２０は辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４を有する。即ち回路装置１０は、辺ＳＤ１、辺ＳＤ１の対辺である辺ＳＤ２、辺ＳＤ１に交差する辺ＳＤ３、及び辺ＳＤ３の対辺である辺ＳＤ４を有する。これらの辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４により矩形形状が形成される。辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４は、各々、第１の辺、第２の辺、第３の辺、第４の辺である。例えば辺ＳＤ１と辺ＳＤ２は互いに対向する辺であり、辺ＳＤ３、ＳＤ４は、辺ＳＤ１、ＳＤ２に直交し、且つ、互いに対向する辺である。ここで辺ＳＤ１から辺ＳＤ２に向かう方向をＤＲ１とし、辺ＳＤ３から辺ＳＤ４に向かう方向をＤＲ２とする。またＤＲ２の反対方向をＤＲ３とし、ＤＲ１の反対方向をＤＲ４とする。方向ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４は、各々、第１の方向、第２の方向、第３の方向、第４の方向である。

この場合に図１１では、発振信号生成回路７０はＡ／Ｄ変換回路４０の第１の方向側である方向ＤＲ１側に配置される。処理回路５０は、Ａ／Ｄ変換回路４０及び発振信号生成回路７０の第２の方向側である方向ＤＲ２側に配置される。方向ＤＲ２は方向ＤＲ１に直交する方向である。例えば、Ａ／Ｄ変換回路４０と処理回路５０は方向ＤＲ２に沿って隣り合って配置され、発振信号生成回路７０と処理回路５０も方向ＤＲ２に沿って隣り合って配置される。２つの回路ブロックが隣り合って配置とは、２つの回路ブロックの間に他の回路ブロックが介在することなく配置されることである。そしてＡ／Ｄ変換回路４０は、辺ＳＤ２からの距離に比べて辺ＳＤ１からの距離の方が近い位置に配置される。一方、発振信号生成回路７０は、辺ＳＤ１からの距離に比べて辺ＳＤ２からの距離の方が近い位置に配置される。例えば辺ＳＤ１と辺ＳＤ２の中央線と辺ＳＤ１との間の領域を第１の領域とし、当該中央線と辺ＳＤ２との間の領域を第２の領域とする。この場合にＡ／Ｄ変換回路４０は辺ＳＤ１側の第１の領域に配置され、発振信号生成回路７０は辺ＳＤ２側の第２の領域に配置される。

このようなレイアウト配置によれば、Ａ／Ｄ変換回路４０からのＡ／Ｄ変換データを処理回路５０に対してショートパスの配線経路で入力できる。例えばＡ／Ｄ変換回路４０は、制御電圧ＶＣをＡ／Ｄ変換して制御電圧データＤＶＣを処理回路５０に出力し、温度検出電圧ＶＴＤをＡ／Ｄ変換して温度検出データＤＴＤを処理回路５０に出力する。図１１のレイアウト配置のようにすることで、これらの制御電圧データＤＶＣ、温度検出データＤＴＤを処理回路５０に対してショートパスの配線経路で入力できるようになる。また処理回路５０からの周波数制御データＤＦＣについても、発振信号生成回路７０に対してショートパスの配線経路で入力できるようになる。例えば図１、図７の第１の構成例では、処理回路５０からの周波数制御データＤＦＣをショートパスの配線経路でＤ／Ａ変換回路７２に入力して、Ｄ／Ａ変換することが可能になる。一方、図２、図８の第２の構成例では、処理回路５０からの周波数制御データＤＦＣをショートパスの配線経路でフラクショナル－Ｎ型ＰＬＬ回路８２の分周回路８３に入力して、分周比を設定できるようになる。これにより、Ａ／Ｄ変換回路４０、処理回路５０、発振信号生成回路７０を、図１１に示すようにコンパクトに効率良くレイアウト配置できるようになり、回路装置２０の小面積化を図れるようになる。またＡ／Ｄ変換回路４０と処理回路５０との間のデータ転送の信号遅延や処理回路５０と発振信号生成回路７０との間のデータ転送の信号遅延を最小限に抑えることが可能になり、信号遅延を原因とする回路動作の不具合の発生等も防止できるようになる。

また図１１ではＡ／Ｄ変換回路４０と発振信号生成回路７０との間に電源回路１００が配置される。例えばＡ／Ｄ変換回路４０と電源回路１００は方向ＤＲ１に沿って隣り合って配置され、電源回路１００と発振信号生成回路７０も方向ＤＲ１に沿って隣り合って配置される。

このようなレイアウト配置とすれば、Ａ／Ｄ変換回路４０と発振信号生成回路７０の間のスペースを有効活用して、電源回路１００を配置できるようになる。例えばロジック回路である処理回路５０は、種々のデジタル信号処理を行うため、その回路面積は大きくなる。従って、Ａ／Ｄ変換回路４０及び発振信号生成回路７０の方向ＤＲ２側に処理回路５０を配置した場合に、処理回路５０の第３の方向側である方向ＤＲ３側の領域であって、Ａ／Ｄ変換回路４０と発振信号生成回路７０の間の領域に、空きスペースが発生するおそれがある。この点、図１１では、このような空きスペースとなってしまう領域に、電源回路１００が配置されるため、Ａ／Ｄ変換回路４０、処理回路５０、発振信号生成回路７０、電源回路１００を、コンパクトに効率良くレイアウト配置できるようになり、回路装置２０の更なる小面積化を実現できる。

そして図１０で説明したように電源回路１００は、電源電圧Ｖ１をＡ／Ｄ変換回路４０に供給し、電源電圧Ｖ２を処理回路５０に供給する。また電源電圧Ｖ３を発振信号生成回路７０に供給する。例えば電源回路１００からＡ／Ｄ変換回路４０へと方向ＤＲ４に沿って配線された第１の電源線により、電源電圧Ｖ１が供給される。また電源回路１００から処理回路５０へと方向ＤＲ２に沿って配線された第２の電源線により、電源電圧Ｖ２が供給される。また電源回路１００から発振信号生成回路７０へと方向ＤＲ１に沿って配線された第３の電源線により、電源電圧Ｖ３が供給される。このようにすれば、短い配線長の第１、第２、第３の電源線により、電源回路１００からＡ／Ｄ変換回路４０、処理回路５０、発振信号生成回路７０へと電源電圧Ｖ１、Ｖ２、Ｖ３を供給できるようになる。

例えば処理回路５０は、高いクロック周波数でデジタル信号処理を実行するため、このデジタル信号処理が原因となって高いノイズレベルのデジタルノイズが発生する。このデジタルノイズがＡ／Ｄ変換回路４０や発振信号生成回路７０に伝わると、アナログ回路等の性能が悪化するなどの問題が生じる。例えばＡ／Ｄ変換精度が低下したり、発振信号に高いノイズレベルのデジタルノイズが重畳するなどの問題が生じる。この点、本実施形態では、処理回路５０に供給される電源電圧Ｖ２とは別個に生成された電源電圧Ｖ１、Ｖ３が、Ａ／Ｄ変換回路４０、発振信号生成回路７０に供給される。例えば電源回路１００から処理回路５０への第２の電源線とは異なる第１の電源線、第３の電源線を用いて、電源電圧Ｖ１、Ｖ３を、Ａ／Ｄ変換回路４０、発振信号生成回路７０に供給できる。従って、処理回路５０のデジタルノイズを原因とする性能の悪化の問題を防止できるようになる。

図１２に本実施形態の回路装置２０の詳細なレイアウト配置例を示す。図１２に示すように回路装置２０は、処理回路５０が用いるデータを記憶するメモリー１３０を含む。図１０で説明したようにメモリー１３０は、処理回路５０が行うデジタル信号処理に用いられる各種の係数データ等を記憶する。例えば温度補正処理用の係数データやデジタルフィルター処理用の係数データ等を記憶する。そしてメモリー１３０は、処理回路５０と回路装置２０の辺ＳＤ４との間に配置される。例えば図１２では、処理回路５０の辺ＳＤ４側の辺の位置に対して、メモリー１３０が配置されている。例えば辺ＳＤ４に沿ったＩ／Ｏ領域に重なるようにメモリー１３０が配置されている。

このようなレイアウト配置によれば、処理回路５０の辺ＳＤ４側のスペースを利用してメモリー１３０を配置できるようになる。例えば辺ＳＤ４に沿ったＩ／Ｏ領域用のスペースを有効利用してメモリー１３０を配置することが可能になる。従って、処理回路５０に使用されるデータを記憶するメモリー１３０を効率良くレイアウト配置できるようになり、回路装置２０の小規模化等を図れる。またメモリー１３０から読み出された係数データ等をショートパスの配線経路で処理回路５０に入力できるようになる。また、例えばメモリー１３０が不揮発性メモリーである場合には、データの書き込み用や読み出し用の高電圧電源が必要になるが、この高電圧電源を外部から回路装置２０に供給するための高電圧電源端子を、辺ＳＤ４に沿ったＩ／Ｏ領域に配置することも可能になる。

また回路装置２０は、処理回路５０に電気的に接続されるデジタルインターフェース端子ＴＩＦを含む。図１０で説明したようにこのデジタルインターフェース端子ＴＩＦは、Ｉ２ＣやＳＰＩにおけるクロック端子やデータ端子である。そして図１２に示すようにデジタルインターフェース端子ＴＩＦは、処理回路５０と辺ＳＤ４との間に配置される。例えばデジタルインターフェース端子ＴＩＦは、辺ＳＤ４に沿ったＩ／Ｏ領域に配置される。例えばＡ／Ｄ変換回路４０、電源回路１００、発振信号生成回路７０、バッファー回路９０等は、処理回路５０の方向ＤＲ３側に配置されるのに対して、デジタルインターフェース端子ＴＩＦは、この方向ＤＲ３と反対方向である方向ＤＲ２側に配置される。

例えばデジタルインターフェース端子ＴＩＦでは、Ｉ２ＣやＳＰ２のクロック信号やデータ信号による高いノイズレベルのデジタルノイズが発生する。このデジタルノイズが、Ａ／Ｄ変換回路４０に伝わると、Ａ／Ｄ変換精度の低下等の問題を招く。また、このデジタルノイズが、発振信号生成回路７０やバッファー回路９０に伝達されると、発振信号にデジタルノイズが重畳されてしまい、発振周波数の精度が低下したり位相ノイズが増加するなどの問題が生じる。この点、図１２では、デジタルノイズの発生源となるデジタルインターフェース端子ＴＩＦが、処理回路５０と辺ＳＤ４との間に配置されており、処理回路５０の方向ＤＲ２側に配置されている。従って、デジタルインターフェース端子ＴＩＦとＡ／Ｄ変換回路４０の間の距離や、デジタルインターフェース端子ＴＩＦと発振信号生成回路７０、バッファー回路９０との間の距離を離すことができる。従って、デジタルノイズが原因となってＡ／Ｄ変換精度が低下してしまうのを抑制できる。またデジタルノイズが原因となって発振周波数の精度が低下したり位相ノイズが増加してしまうのを抑制できるようになる。

また回路装置２０は、発振信号をバッファリングして外部に出力するバッファー回路９０を含む。そして図１２に示すようにバッファー回路９０は、発振信号生成回路７０の方向ＤＲ３側に配置される。例えば処理回路５０の方向ＤＲ３側に発振信号生成回路７０が配置され、この発振信号生成回路７０の方向ＤＲ３側にバッファー回路９０が配置される。例えば発振信号生成回路７０とバッファー回路９０は方向ＤＲ３に沿って隣り合って配置される。具体的には図１２では、バッファー回路９０は、辺ＳＤ２と辺ＳＤ３が交差するコーナー領域に配置される。また発振信号が出力される端子ＴＦＯＵＴは、辺ＳＤ３に沿ったＩ／Ｏ領域においてバッファー回路９０の方向ＤＲ４側に配置される。

このようなレイアウト配置によれば、発振信号を出力するバッファー回路９０を、処理回路５０やデジタルインターフェース端子ＴＩＦから最大限に距離が離れた位置に配置できるようになる。例えば発振信号が出力される端子ＴＦＯＵＴを、デジタルインターフェース端子ＴＩＦが配置される辺ＳＤ４の領域と対向する辺ＳＤ３の領域に配置できる。これにより、処理回路５０やデジタルインターフェース端子ＴＩＦで発生したデジタルノイズが、発振信号に重畳されてしまうのを抑制できる。従って、当該デジタルノイズが原因となって、発振周波数の精度が低下したり発振信号の位相ノイズが増加するなどの問題の発生を抑制できるようになる。また発振信号生成回路７０の方向ＤＲ３側に隣り合うようにバッファー回路９０を配置することで、発振信号生成回路７０からの発振信号の信号線をショートパスでバッファー回路９０に接続することが可能になり、信号線の寄生容量等を原因とする性能の劣化を抑制できるようになる。

また本実施形態の振動子１０は、振動子１０の温度を制御するオーブン制御回路１２０を含む。そして図１２に示すようにオーブン制御回路１２０は、Ａ／Ｄ変換回路４０の方向ＤＲ３側に配置される。例えば図１２では、処理回路５０の方向ＤＲ３側の領域のうち、辺ＳＤ１からの距離が近い第１の領域に、Ａ／Ｄ変換回路４０及びオーブン制御回路１２０が配置され、辺ＳＤ２からの距離が近い第２の領域に、発振信号生成回路７０及びバッファー回路９０が配置される。このようにすれば、処理回路５０の方向ＤＲ３側のスペースを有効活用して、Ａ／Ｄ変換回路４０及びオーブン制御回路１２０と、発振信号生成回路７０及びバッファー回路９０を配置できるようになる。これにより、これらの回路ブロックの効率的なレイアウト配置が可能になり、回路装置２０のレイアウト面積の小規模化等を実現できる。

また回路装置２０は、発振信号を逓倍したクロック信号を生成して出力するＰＬＬ回路１１０を含む。そしてＰＬＬ回路１１０は、Ａ／Ｄ変換回路４０の方向ＤＲ３側に配置される。例えばＰＬＬ回路１１０は、Ａ／Ｄ変換回路４０や電源回路１００の方向ＤＲ３側に配置される。具体的にはＰＬＬ回路１１０はオーブン制御回路１２０とバッファー回路９０の間に配置される。このようにすればＡ／Ｄ変換回路４０の方向ＤＲ３側のスペースを有効活用してＰＬＬ回路１１０を配置できるようになる。また例えば発振信号生成回路７０の方向ＤＲ４側にＰＬＬ回路１１０を配置できるようになり、発振信号生成回路７０からの発振信号の信号線をショートパスでＰＬＬ回路１１０に接続できるようになる。

なお図１０で説明したように電源回路１００は、電源電圧Ｖ４を生成してＰＬＬ回路１１０に供給する。例えば電源回路１００からＰＬＬ回路１１０へと方向ＤＲ３に沿って配線された第４の電源線により、電源電圧Ｖ４が供給される。

またＰＬＬ回路１１０は図９で説明したフラクショナル－Ｎ型ＰＬＬ回路８２であってもよい。例えば回路装置２０の第１の動作モードでは、図１の第１の構成例のようにＤ／Ａ変換回路７２、可変容量キャパシター７４、発振回路８０により発振信号ＯＵＴを生成する。そして図１０に示すように、フラクショナル－Ｎ型ＰＬＬ回路８２であるＰＬＬ回路１１０が、発振信号ＯＵＴを逓倍したクロック信号ＣＬＫを生成して出力する。この場合にクロック信号ＣＬＫが出力されるクロック出力端子ＴＣＬＫは例えば辺ＳＤ３に沿ったＩ／Ｏ領域に配置される。なお制御電圧ＶＣが入力される制御電圧入力端子ＴＶＣも辺ＳＤ３に沿ったＩ／Ｏ領域に配置される。一方、回路装置２０の第２の動作モードでは、図２の第２の構成例のように発振回路８０と、ＰＬＬ回路１１０であるフラクショナル－Ｎ型ＰＬＬ回路８２により発振信号ＯＵＴを生成する。このようにすることで種々の動作モードによる回路装置２０の動作が可能になる。

３．発振回路
図１３に発振回路８０の構成例を示す。図１３はコルピッツ型の発振回路８０の例である。可変容量キャパシター７４は、振動子１０の一端のノードＮＡ１とＧＮＤノードとの間に設けられる。振動子１０の他端のノードＮＡ２はバイポーラートランジスターＢＴＲのベースに接続される。高電位側電源ノードであるＶＤＤノードとバイポーラートランジスターＢＴＲのコレクターとの間には抵抗ＲＡ１が設けられ、バイポーラートランジスターＢＴＲのエミッターとＧＮＤノードとの間には抵抗ＲＡ２が設けられる。ＶＤＤノードとノードＮＡ２と間には抵抗ＲＡ３が設けられ、ノードＮＡ２とＧＮＤノードとの間には抵抗ＲＡ４が設けられる。またノードＮＡ２とＧＮＤノードの間にはキャパシターＣＡ１、ＣＡ２が直列に設けられ、キャパシターＣＡ１、ＣＡ２の接続ノードＮＡ３とバイポーラートランジスターＢＴＲのエミッターのノードＮＡ４との間にはフィルターＦＬＴが設けられる。なお発振回路８０は、図１３の構成には限定されず、その接続構成を異ならせるなどの種々の変形実施が可能である。また発振回路８０としてピアーツ型などの発振回路を用いてもよい。

４．発振器
図１４に、本実施形態の回路装置２０を含む発振器４００の構成例を示す。図１４に示すように発振器４００は、振動子１０と回路装置２０を含む。振動子１０と回路装置２０は、発振器４００のパッケージ４１０内に実装される。そして振動子１０の端子と、回路装置２０の端子であるＩＣのパッドは、パッケージ４１０の内部配線により電気的に接続される。図１４では、発振器４００はオーブン構造の発振器となっている。具体的にはダブルオーブン構造の発振器となっている。

パッケージ４１０は、基板４１１とケース４１２により構成される。基板４１１には不図示の種々の電子部品が搭載される。ケース４１２の内部には、第２の容器４１４が設けられ、第２の容器４１４の内部には第１の容器４１３が設けられる。そして第１の容器４１３の上面の内側面に振動子１０が実装される。また第１の容器４１３の上面の外側面に、本実施形態の回路装置２０、ヒーター４５０、温度センサー４６０が実装される。発熱素子であるヒーター４５０により、例えば第２の容器４１４の内部の温度を調整できる。そして温度センサー４６０により、例えば第２の容器４１４の内部の温度を検出できる。

第２の容器４１４は基板４１６上に設けられる。基板４１６は各種の電子部品を搭載可能な回路基板である。基板４１６のうち、第２の容器４１４が設けられる面の裏側面に、ヒーター４５２、温度センサー４６２が実装されている。例えば発熱素子であるヒーター４５２により、ケース４１２と第２の容器４１４の間の空間の温度を調整できる。そして温度センサー４６２により、ケース４１２と第２の容器４１４の間の空間の温度を検出できる。

ヒーター４５０、４５２の発熱素子としては、例えば発熱パワーバイポーラートランジスター、発熱ヒーターＭＯＳトランジスター、発熱抵抗体、或いはペルチェ素子等を用いることができる。これらのヒーター４５０、４５２の発熱の制御は、例えば回路装置２０のオーブン制御回路１２０により実現できる。温度センサー４６０、４６２としては例えばサーミスター、ダイオードなどを用いることができる。このように図１５では、回路装置２０の外部に温度センサー４６０、４６２が設けられており、Ａ／Ｄ変換回路４０は、これらの外部の温度センサー４６０、４６２からの温度検出電圧をＡ／Ｄ変換する。この場合に、回路装置２０の内部の温度センサー３０と外部の温度センサー４６０、４６２の両方を併用して使用するようにしてもよい。図１４ではダブルオーブン構造の恒温槽で、振動子１０等の温度調整を実現できるため、振動子１０の発振周波数の安定化等を図れる。

なお図１４ではダブルオーブン構造の構成例を示したが本実施形態の発振器４００はこのような構成には限定されず、種々の変形実施が可能である。例えば発振器４００はシングルオーブン構造であってもよい。即ち図１４では第１、第２の容器４１３、４１４というように２つの容器を設けているが、恒温槽として１つの容器が設けられたシングルオーブン構造の発振器４００であってもよい。

５．電子機器、移動体
図１５に、本実施形態の回路装置２０を含む電子機器５００の構成例を示す。電子機器５００は、本実施形態の回路装置２０、振動子１０、処理部５２０を含む。また電子機器５００は、アンテナＡＮＴ、通信部５１０、操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子１０と回路装置２０により発振器４００が構成される。なお電子機器５００は図１５の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

通信インターフェースである通信部５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェースである操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤなどにより実現できる。

図１６に、本実施形態の回路装置２０を含む移動体の例を示す。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１６は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置２０と振動子を有する不図示の発振器が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置２０や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電子機器、移動体の構成・動作や、Ａ／Ｄ変換処理、温度補正処理、加算処理、周波数制御データの生成処理、回路装置のレイアウト配置や接続構成等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＴＶＣ…制御電圧端子、ＴＣＬＫ…クロック端子、Ｔ１、Ｔ２…振動子接続用の端子、
ＯＵＴ…発振信号、ＶＣ…制御電圧、ＶＴＤ…温度検出電圧、ＤＦＣ…発振制御信号、
ＡＤＱ…Ａ／Ｄ変換データ、ＯＳＣＫ…発振信号、ＤＩＶ…分周比データ、
ＴＩＦ…インターフェース端子、Ｃ０…等価容量、ＣＬ…負荷容量、ＣＴ、ＣＶ…容量、
ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４…辺、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４…方向、
１０…振動子、２０…回路装置、３０…温度センサー、３２…温度補正電圧生成回路、
４０…Ａ／Ｄ変換回路、５０…処理回路、５２…温度補正部、５４…加算器、
５６…補正処理部、５７…変換処理部、７０…発振信号生成回路、７２…Ｄ／Ａ変換回路、
７４、７５、７６…可変容量キャパシター、８０…発振回路、
８２…フラクショナル－Ｎ型ＰＬＬ回路、８３…分周回路、８４…位相比較器、
８５…チャージポンプ回路、８６…ローパスフィルター、８７…電圧制御発振回路、
８８…クロック生成回路、８９…デルタシグマ変調回路、９１…加減算回路、
１００…電源回路、１１０…ＰＬＬ回路、１２０…オーブン制御回路、１３０…メモリー
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
４００…発振器、４１０ パッケージ、４１１…基板、４１２…ケース、
４１３…第１の容器、４１４…第２の容器、４１６…基板、
４５０、４５２…ヒーター、４６０、４６２…温度センサー、
５００…電子機器、５１０…通信部、５２０…処理部、
５３０…操作部、５４０…表示部、５５０…記憶部、

Claims (13)

1. 制御電圧が入力される制御電圧入力端子と、
   前記制御電圧をＡ／Ｄ変換して制御電圧データを生成し、温度センサーからの温度検出電圧をＡ／Ｄ変換して温度検出データを生成するＡ／Ｄ変換回路と、
   前記温度検出データに基づいて発振周波数の温度補正データを生成し、前記温度補正データと前記制御電圧データの加算処理を行って、前記発振周波数の周波数制御データを生成する処理回路と、
   前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振信号生成回路と、
   を含み、
   回路装置は、第１の辺、前記第１の辺の対辺である第２の辺、前記第１の辺に交差する第３の辺、及び前記第３の辺の対辺である第４の辺を有し、
   前記第１の辺から前記第２の辺に向かう方向を第１の方向とし、前記第３の辺から前記第４の辺に向かう方向を第２の方向としたときに、
   前記発振信号生成回路は、前記Ａ／Ｄ変換回路の前記第１の方向側に配置され、
   前記処理回路は、前記Ａ／Ｄ変換回路及び前記発振信号生成回路の前記第２の方向側に配置され、
   前記Ａ／Ｄ変換回路は、前記第２の辺からの距離に比べて前記第１の辺からの距離の方が近い位置に配置され、
   前記発振信号生成回路は、前記第１の辺からの距離に比べて前記第２の辺からの距離の方が近い位置に配置されることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記処理回路は、
   前記加算処理の加算結果データに対して補正処理を行って、前記補正処理後の前記周波数制御データを出力し、
   前記発振信号生成回路は、
   前記補正処理後の前記周波数制御データをＤ／Ａ変換して容量制御電圧を出力するＤ／Ａ変換回路と、
   前記容量制御電圧に基づいて容量が制御される可変容量キャパシターと、
   前記可変容量キャパシターの前記容量を負荷容量として前記振動子を発振させて、前記発振信号を生成する発振回路と、
   を含むことを特徴とする回路装置。
3. 請求項１に記載の回路装置において、
   前記処理回路は、
   前記加算処理の加算結果データに対して変換処理を行って、前記変換処理後の前記周波数制御データとして分周比データを出力し、
   前記発振信号生成回路は、
   前記振動子を発振させて第２の発振信号を生成する発振回路と、
   前記分周比データに基づき分周比が設定される分周回路を有し、前記分周回路からの分周クロック信号と前記第２の発振信号の位相比較を行って、前記発振信号を生成するフラクショナル－Ｎ型ＰＬＬ回路と、
   を含むことを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記Ａ／Ｄ変換回路と前記発振信号生成回路との間に電源回路が配置されることを特徴
   とする回路装置。
5. 請求項４に記載の回路装置において、
   前記電源回路は、第１の電源電圧を前記Ａ／Ｄ変換回路に供給し、第２の電源電圧を前記処理回路に供給し、第３の電源電圧を前記発振信号生成回路に供給することを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記処理回路が用いるデータを記憶するメモリーを含み、
   前記メモリーは、前記処理回路と前記第４の辺との間に配置されることを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記処理回路に電気的に接続されるデジタルインターフェース端子を含み、
   前記デジタルインターフェース端子は、前記処理回路と前記第４の辺との間に配置されることを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記発振信号をバッファリングして外部に出力するバッファー回路を含み、
   前記第２の方向の反対方向を第３の方向としたときに、前記バッファー回路は、前記発振信号生成回路の前記第３の方向側に配置されることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記振動子の温度を制御するオーブン制御回路を含み、
   前記第２の方向の反対方向を第３の方向としたときに、前記オーブン制御回路は、前記Ａ／Ｄ変換回路の前記第３の方向側に配置されることを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記発振信号を逓倍したクロック信号を生成して出力するＰＬＬ回路を含み、
    前記第２の方向の反対方向を第３の方向としたときに、前記ＰＬＬ回路は、前記Ａ／Ｄ変換回路の前記第３の方向側に配置されることを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
12. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
13. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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