TW202303576A - 顯示裝置 - Google Patents

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Abstract

本發明的顯示裝置係含有：顯示區域，具有配置成行列狀的複數個分割區域；像素陣列，具有分別配置在複數個分割區域的複數個子陣列，複數個子陣列的各者係具有複數個像素；複數條掃描線，設在複數個子陣列的各者，沿第1方向延伸；複數條信號線，以共同連接至各行的子陣列群的方式構成並設在像素陣列，沿第2方向延伸；複數個閘極驅動器，分別配置在複數個分割區域，各者係連接到複數條掃描線；源極驅動器，連接到複數條信號線；及控制電路，控制複數個閘極驅動器及源極驅動器，能夠個別驅動複數個子陣列。

Description

顯示裝置
本發明係有關顯示裝置。
使用薄膜電晶體(TFT；Thin Film Transistor)作為主動(active)元件的主動矩陣(active matrix)型的液晶顯示裝置、或有機EL(electroluminescence；電致發光)顯示裝置係具備將TFT配置成矩陣狀而成的基板(稱為TFT基板)。TFT基板係具有各自沿行(column)方向延伸且獲得圖像信號輸入的複數條信號線、及各自沿列(row)方向延伸的複數條掃描線。
近年來，將對掃描線進行驅動的閘極驅動器(gate driver)形成TFT基板上，謀得驅動器IC(Integrated Circuit；積體電路)的成本削減及顯示面板的窄邊框化。此外，藉由將閘極驅動器形成在TFT基板上，消除了掃描線佈線的限制，故成為了對於在車載用等要求高的異型顯示面板也能派上用場的技術。如上述的技術係稱為GIP(Gate driver in panel；面板內閘極驅動)、或GOA(Gate driver on array；閘極驅動器陣列)。
GIP或GOA乃係在以低成本實現窄邊框及自由形狀的顯示面板上極為重要的技術。然而，在將電路配置於邊框的構成中，由於需要電路的配置區域，故窄邊框化也有極限。此外，當考慮到可靠度的問題(尤其是漏光)，便不得不接受某種程度的邊框。
在如上述的狀況下，有人提出了將閘極驅動器搭載於顯示區域內的技術。該技術係作為藉由窄邊框化將面板以多面板(multi-panel)拼接之目的、和供形成Foldable(可折疊)顯示器構造之用的技術而開發。該技術係作為適用於窄邊框(Narrow Bezel)和所伴同的異型顯示器之技術而受到矚目。 [先前技術文獻] [專利文獻]
專利文獻1：日本特許第6077704號公報 專利文獻2：日本特開2019-91516號公報
[發明欲解決之課題]
本發明係提供能夠降低消耗功率的顯示裝置。 [用以解決課題之手段]
依據本發明的第1態樣，提供一種顯示裝置，具備：顯示區域，具有配置成行列狀的複數個分割區域；像素陣列，具有分別配置在前述複數個分割區域的複數個子陣列(sub array)，前述複數個子陣列的各者係具有複數個像素；複數條掃描線，設在前述複數個子陣列的各者，沿第1方向延伸；複數條信號線，以共同連接至各行的子陣列群的方式構成並設在前述像素陣列，沿與前述第1方向交叉的第2方向延伸；複數個閘極驅動器，分別配置在前述複數個分割區域，各者係連接到前述複數條掃描線；源極(source)驅動器，連接到前述複數條信號線；及控制電路，控制前述複數個閘極驅動器及前述源極驅動器，能夠個別驅動前述複數個子陣列。
依據本發明的第2態樣，提供一種顯示裝置，具備：顯示區域，具有配置成行列狀的複數個分割區域；非顯示區域，設在前述複數個分割區域當中的至少1個分割區域，且不配置像素；像素陣列，具有分別配置在其餘的分割區域的複數個子陣列，前述複數個子陣列的各者係具有複數個像素；複數條掃描線，設在前述複數個子陣列的各者，沿第1方向延伸；複數條信號線，以共同連接至各行的子陣列群的方式構成並設在前述像素陣列，沿與前述第1方向交叉的第2方向延伸；複數個閘極驅動器，分別配置在前述其餘的分割區域，各者係連接到前述複數條掃描線；源極驅動器，連接到前述複數條信號線；及控制電路，控制前述複數個閘極驅動器及前述源極驅動器，能夠個別驅動前述複數個子陣列。
依據本發明的第3態樣，提供第1或第2態樣的顯示裝置，其中前述控制電路係依序驅動沿行方向配置的子陣列群。
依據本發明的第4態樣，提供第1或第2態樣的顯示裝置，其中前述控制電路係同時驅動沿列方向配置的子陣列群。
依據本發明的第5態樣，提供第1或第2態樣的顯示裝置，其中用以開始掃描的啟動(start)信號係共同輸入至各列的閘極驅動器群。
依據本發明的第6態樣，提供第1或第2態樣的顯示裝置，其中時脈(clock)信號係共同輸入至各列的閘極驅動器群。
依據本發明的第7態樣，提供第1或第2態樣的顯示裝置，其中時脈信號係共同輸入至各行的閘極驅動器群。
依據本發明的第8態樣，提供第5態樣的顯示裝置，其中用以停止掃描的清除(clear)信號係按前述複數個閘極驅動器的每一個輸入。
依據本發明的第9態樣，提供第8態樣的顯示裝置，其中前述控制電路係緊接在對第1閘極驅動器輸入前述啟動信號之後輸入前述清除信號，將對連接到前述第1閘極驅動器的子陣列的資料(data)的改寫停止。
依據本發明的第10態樣，提供第1或第2態樣的顯示裝置，其中前述複數個閘極驅動器的各者係含有具有串級連接的複數個核心(core)電路的移位暫存器(shift register)；前述複數個核心電路的各者係含有：輸入部，將與上一段的核心電路的輸出信號對應的輸入信號轉送至第1節點(node)；第1反相器(inverter)電路，藉由第1圖框(frame)信號而設成為致能，在第2節點保持前述第1節點的反轉信號；及第2反相器電路，藉由與前述第1圖框信號為互補的第2圖框信號而設成為致能，在第3節點保持前述第1節點的反轉信號。
依據本發明的第11態樣，提供第10態樣的顯示裝置，其中前述核心電路係含有輸出部；前述輸出部係含有輸出電晶體及電容器(capacitor)；前述輸出電晶體係具有：連接到前述第1節點的閘極、接收時脈信號的第1端子、及連接到掃描線的第2端子； 前述電容器係具有：連接到前述第1節點的第1電極、及連接到前述掃描線的第2電極。
依據本發明的第12態樣，提供第11態樣的顯示裝置，其中第奇數個核心電路係接收第1時脈信號；第偶數個核心電路係接收與前述第1時脈信號為互補的第2時脈信號。 [發明之效果]
依據本發明，能夠提供可降低消耗功率的顯示裝置。
[用以實施發明的形態]
以下，針對實施形態，參照圖式進行說明。惟，圖式屬示意性或概念性，各圖式的尺寸及比率等未必一定與實際大小一樣。此外，在圖式彼此間，即使顯示相同的部分，尺寸的關係和比率亦或有可能互異。具體而言，以下所示的數個實施形態乃係將本發明的技術思想予以具體化之用的裝置及方法之例示，本發明的技術思想並不以構成零件的形狀、構造、配置等界定。另外，在以下的說明中，針對具有相同功能及構成的要素係給予相同的元件符號，省略重複的說明。
在本實施形態中，就顯示裝置而言，舉液晶顯示裝置為例進行說明。本實施形態的液晶顯示裝置係具有將閘極驅動器配置在顯示區域內的構成。
[1] 第1實施形態 [1-1] 液晶顯示裝置1的構成 圖1係本發明的第1實施形態的液晶顯示裝置1的示意性佈局圖。圖1中，X方向為掃描線GL延伸的列方向，Y方向為信號線SL延伸的行方向。液晶顯示裝置1係具備：TFT基板2、積體電路(IC；integrated circuit)3、像素陣列10、及閘極驅動器群11。
TFT基板2係以透明的絕緣基板構成，例如以玻璃(glass)基板或塑膠(plastic)基板等構成。在TFT基板2上係設置像素陣列10、閘極驅動器群11、及積體電路3。在TFT基板2的上方係配置對向基板(未圖示)，在TFT基板2及對向基板間係配置液晶層(未圖示)。
在像素陣列10係配設：各自沿X方向延伸的複數條掃描線GL、及各自沿Y方向延伸的複數條信號線SL。配置像素陣列10的區域係與顯示區域對應。
閘極驅動器群11係配置在顯示區域內。另外，閘極驅動器群11的一部分係配置在顯示區域周邊的周邊區域。周邊區域係與邊框對應。閘極驅動器群11係連接至複數條掃描線GL。
積體電路3係連接至複數條信號線SL。此外，積體電路3係連接至閘極驅動器群11。積體電路3係以IC晶片(chip)構成。
圖2係液晶顯示裝置1的方塊圖。液晶顯示裝置1係具備：像素陣列10、閘極驅動器群11、源極驅動器12、共同電極驅動器13、電壓產生電路14、及控制電路15。圖1中所示的積體電路3係含有圖2中所示的源極驅動器12、共同電極驅動器13、電壓產生電路14、及控制電路15。
像素陣列10係具備配置成矩陣狀的複數個像素。像素陣列10係具備配置成矩陣狀的複數個子陣列。關於子陣列的具體構成，於後文中說明。在像素陣列10係配設：各自沿X方向延伸的複數條掃描線GL、及各自沿Y方向延伸的複數條信號線SL。在掃描線GL與信號線SL的交會區域係配置像素。
閘極驅動器群11係電性連接至複數條掃描線GL。閘極驅動器群11係具備與前述的複數個子陣列對應而設的複數個閘極驅動器。關於閘極驅動器的具體構成，於後文中說明。閘極驅動器群11係根據從控制電路15送來的控制信號，將把像素所含的開關(switching)元件導通/關斷(on/off)之用的掃描信號送至像素陣列10。
源極驅動器12係電性連接至複數條信號線SL。源極驅動器12係從控制電路15接收控制信號及顯示資料。源極驅動器12係根據控制信號，將與顯示資料對應的階調信號(驅動電壓)送至像素陣列10。
共同電極驅動器13係生成共同電壓Vcom，將該共同電壓Vcom供給至像素陣列10內的共同電極。共同電極乃係以與按複數個像素的每一個而設的複數個像素電極隔著液晶層相對向的方式設置的電極。
電壓產生電路14係生成液晶顯示裝置1的動作需要的各種電壓，將該些電壓供給至對應的電路。
控制電路15係統籌控制液晶顯示裝置1的動作。控制電路15係從外部接收圖像資料DT及控制信號CNT。控制電路15係根據圖像資料DT，生成各種控制信號，將該些控制信號送至對應的電路。
[1-1-1] 顯示區域4的構成 TFT基板2中設置像素陣列10的區域係構成顯示區域4。圖3係顯示區域4的示意圖。
顯示區域4係具備配置成矩陣狀(m列×n行)的複數個分割區域DI_(1,1)至DI_(m,n)。「m」及「n」係分別為2以上的整數。顯示區域4所具備的分割區域DI的數目係能夠任意設定。在本實施形態中，省略掉後綴(m,n)的元件符號DI的說明係對複數個分割區域共通適用。此點針對其他帶有後綴的元件符號亦同。
在各分割區域DI係設置子陣列SA及閘極驅動器GD。
圖4係圖2中所示的像素陣列10的示意圖。像素陣列10係具備配置成矩陣狀(m列×n行)的複數個子陣列SA_(1,1)至SA_(m,n)。複數個子陣列SA_(1,1)至SA_(m,n)係分別設在分割區域DI_(1,1)至DI_(m,n)。
各子陣列SA係具備配置成矩陣狀的複數個像素PX。在1個子陣列SA係配設複數條掃描線GL。亦即，複數個子陣列SA係能夠個別進行掃描。各行所含的複數個子陣列SA(亦即，沿行方向排列的複數個子陣列SA)係連接至共同的信號線SL。
圖5係圖2中所示的閘極驅動器群11的示意圖。閘極驅動器群11係具備配置成矩陣狀(m列×n行)的複數個閘極驅動器GD_(1,1)至GD_(m,n)。閘極驅動器GD_(1,1)至GD_(m,n)係分別設在分割區域DI_(1,1)至DI_(m,n)。各閘極驅動器GD係連接至相對應子陣列SA所配設的複數條掃描線GL，對該複數條掃描線GL進行掃描。在圖5中係示意性顯示構成閘極驅動器GD的複數個電路元件分散配置於分割區域DI內的樣子。
圖6係圖4中所示的子陣列SA的電路圖。在子陣列SA係配設複數條掃描線GL1至GLi、及複數條信號線SL1至SLj。「i」及「j」係分別為2以上的整數。
像素PX係具備：開關元件(主動元件)16、液晶電容(液晶元件)Clc、及儲存電容Cs。就開關元件16而言係例如使用TFT(Thin Film Transistor)，或者使用n通道(channel)TFT。另外，電晶體的源極及汲極(drain)係依電晶體流通的電流的方向而變，在以下的說明中係說明電晶體的連接狀態的一例。然而，源極及汲極並非按名稱固定不變，此點無需贅言。
TFT16的源極係連接至信號線SL，閘極係連接至掃描線GL，汲極係連接至液晶電容Clc的一電極。作為液晶元件的液晶電容Clc係藉由像素電極、共同電極、及被像素電極與共同電極包夾的液晶層而構成。在液晶電容Clc的另一電極係藉由共同電極驅動器13而施加共同電壓Vcom。
儲存電容Cs的一電極係連接至液晶電容Clc的一電極。儲存電容Cs的另一電極係連接至儲存電容線(亦稱為儲存電極)CsL。儲存電容Cs係具有抑制發生在像素電極的電位變動並且將施加在像素電極的驅動電壓在直到獲得與下一個信號對應的驅動電壓施加為止的期間予以保持之功能。儲存電容Cs係藉由像素電極、儲存電容線CsL、及被像素電極與儲存電容線CsL包夾的絕緣膜而構成。在儲存電容線CsL係藉由電壓產生電路14而施加儲存電容電壓Vcs。儲存電容電壓Vcs係例如設定為與共同電壓Vcom相同的電壓。
[1-1-2] 閘極驅動器GD的構成 接著，針對閘極驅動器GD的構成進行說明。閘極驅動器GD係具備移位暫存器SR。圖7係閘極驅動器GD所含的移位暫存器SR的方塊圖。
移位暫存器SR係具備複數個核心電路RG1至RGi。核心電路RG1至RGi係分別對應掃描線GL1至GLi而設。
複數個核心電路RG1至RGi係串級連接。各核心電路RG係作為暫時記憶輸入資料的暫存器發揮功能。移位暫存器SR係同步於時脈信號而動作，以將輸入資料(脈波(pulse)信號)依序移位的方式動作。
各核心電路RG係以相應於輸入至自身的複數個信號的條件將脈波信號輸出的方式構成。各核心電路RG係具備：輸入端子V_IN、輸出端子OUT、圖框端子Fr_o、圖框端子Fr_e、時脈端子CLK、清除端子CR、及重置(reset)端子RST_IN。
複數個核心電路RG1至RGi係以任意的核心電路RG的輸出端子OUT連接至下一段的核心電路RG的輸入端子V_IN的方式構成，而形成串級連接。另外，在第1段的核心電路RG1的輸入端子V_IN係輸入啟動信號ST。
在核心電路RG1至RGi的圖框端子Fr_o係輸入圖框信號Frame_o。在核心電路RG1至RGi的圖框端子Fr_e係輸入圖框信號Frame_e。在核心電路RG1至RGi的清除端子CR係輸入清除信號CLR。
在第奇數個核心電路RG1、RG3、……的時脈端子CLK係輸入時脈信號ClkA。在第偶數個核心電路RG2、RG4、……的時脈端子CLK係輸入時脈信號ClkB。時脈信號ClkA與時脈信號ClkB係具有互補性的相位關係。
任意的核心電路RG的輸出端子OUT係連接至上一段的核心電路RG的重置端子RST_IN。在最末段的核心電路RGi的重置端子RST_IN係輸入清除信號CLR。
複數個核心電路RG1至RGi的輸出端子OUT係分別連接至掃描線GL1至GLi。關於圖7的連接到各掃描線GL的電容器係連接到掃描線的像素的電容量的簡化表現。
控制電路15係生成前述的圖框信號Frame_o、圖框信號Frame_e、時脈信號ClkA、時脈信號ClkB、及清除信號CLR，將該些信號供給至移位暫存器SR。
[1-1-3] 核心電路RG的具體構成 接著，針對核心電路RG的具體構成進行說明。圖8係圖7中所示的核心電路RG的電路圖。核心電路RG係具備：輸入部20、暫存器部21、輸出部22、下拉部23、及清除部24。核心電路RG係以N通道TFT構成。以下，或有將TFT簡稱為電晶體的情形。在本說明書中，或有將電晶體的源極及汲極的其中一者稱為第1端子、將另一者稱為第2端子的情形。
輸入部20係供接收輸入信號VIN之用的電路。輸入部20係具備2個電晶體M2、M5。在電晶體M2的閘極係透過輸入端子V_IN而輸入輸入信號VIN。輸入信號VIN係對應上一段的核心電路RG的輸出信號。電晶體M2的汲極係連接至自身的閘極。亦即，電晶體M2係做二極體(diode)連接。電晶體M2的源極係連接至節點An。電晶體M2係當輸入信號VIN為高位準(high level)時將輸入信號VIN轉送至節點An，當輸入信號VIN為低位準(low level)時關斷。
在電晶體(亦稱為重置電晶體)M5的閘極係透過重置端子RST_IN而輸入重置信號RST。重置信號RST係對應下一段的核心電路RG的輸出信號。電晶體M5的汲極係連接至節點An。電晶體M5的源極係連接至獲得電壓Vgl供給的電源端子。電壓Vgl乃係供將信號設定成低位準之用的基準電壓，且比信號的高位準電壓低的電壓。電壓Vgl係例如為比接地電壓GND低的負電壓係設定在-10V至-20V的範圍。
暫存器部21乃係供將在選擇狀態及非選擇狀態施加至電容器Cb的電壓予以保持之用的電路。暫存器部21係具備2個反相器電路21o、21e、及電晶體M1b。
反相器電路21o係具備3個電晶體M1o、M6o、M7o。在電晶體M1o的閘極係透過圖框端子Fr_o而輸入圖框信號Frame_o。電晶體M1o的汲極係連接至自身的閘極。電晶體M1o的源極係連接至節點Bno。電晶體M1o係當圖框信號Frame_o為高位準時將圖框信號Frame_o轉送至節點Bno，當圖框信號Frame_o為低位準時關斷。亦即，反相器電路21o係當圖框信號Frame_o為高位準時設成為致能。
電晶體M6o的閘極係連接至節點Bno。電晶體M6o的汲極係連接至節點An。電晶體M6o的源極係連接至獲得電壓Vgl供給的電源端子。電晶體M6o係具有將節點An的電位下拉的功能。
電晶體M7o的閘極係連接至節點An。電晶體M7o的汲極係連接至節點Bno。電晶體M7o的源極係連接至獲得電壓Vgl供給的電源端子。電晶體M7o係具有將節點Bno的電位下拉的功能。
反相器電路21e係具備3個電晶體M1e、M6e、M7e。在電晶體M1e的閘極係透過圖框端子Fr_e而輸入圖框信號Frame_e。電晶體M1e的汲極係連接至自身的閘極。電晶體M1e的源極係連接至節點Bne。電晶體M1e係當圖框信號Frame_e為高位準時將圖框信號Frame_e轉送至節點Bne，當圖框信號Frame_e為低位準時關斷。亦即，反相器電路21e係當圖框信號Frame_e為高位準時設成為致能。
電晶體M6e的閘極係連接至節點Bne。電晶體M6e的汲極係連接至節點An。電晶體M6e的源極係連接至獲得電壓Vgl供給的電源端子。電晶體M6e係具有將節點An的電位下拉的功能。
電晶體M7e的閘極係連接至節點An。電晶體M7e的汲極係連接至節點Bne。電晶體M7e的源極係連接至獲得電壓Vgl供給的電源端子。電晶體M7e係具有將節點Bne的電位下拉的功能。
電晶體M1b的閘極係連接至節點An。電晶體M1b的電流路徑的一端係連接至節點Bno。電晶體M1b的電流路徑的另一端係連接至節點Bne。電晶體M1b係當節點An為高位準時將節點Bno與節點Bne連接。
輸出部22乃係供將輸出信號輸出至掃描線GL之用的電路。輸出部22係具備電晶體(亦稱為輸出電晶體)M3、及電容器Cb。電晶體M3的閘極係連接至節點An。在電晶體M3的汲極係輸入時脈信號Clk。時脈信號Clk乃係時脈信號ClkA、ClkB其中任一者，當是第奇數個核心電路RG為時脈信號ClkA，當是第偶數個核心電路RG為時脈信號ClkB。電晶體M3的源極係連接至節點Qn。
電容器Cb的一電極係連接至節點An，電容器Cb的另一電極係連接至節點Qn。節點Qn係連接至對應的掃描線GL。
下拉部23乃係供將節點Qn的電位下拉之用的電路。下拉部23係具備2個電晶體(亦稱為下拉電晶體)M4o、M4e。電晶體M4o的閘極係連接至節點Bno。電晶體M4o的汲極係連接至節點Qn。電晶體M4o的源極係連接至獲得電壓Vgl供給的電源端子。
電晶體M4e的閘極係連接至節點Bne。電晶體M4e的汲極係連接至節點Qn。電晶體M4e的源極係連接至獲得電壓Vgl供給的電源端子。
清除部24乃係供清除節點An、及節點Qn之用的電路。清除部24係具備2個電晶體M8、M9。在電晶體M8的閘極係透過清除端子CR而輸入清除信號CLR。電晶體M8的汲極係連接至節點Qn。電晶體M8的源極係連接至獲得電壓Vgl供給的電源端子。
在電晶體M9的閘極係透過清除端子CR而輸入清除信號CLR。電晶體M9的汲極係連接至節點An。電晶體M9的源極係連接至獲得電壓Vgl供給的電源端子。
[1-2] 閘極驅動器GD的配置 接著，針對閘極驅動器GD的配置進行說明。圖9係說明閘極驅動器GD的配置區域GA之示意圖。
沿X方向相鄰的像素PX之間的區域、及沿Y方向相鄰的像素PX之間的區域係作為閘極驅動器配置區域GA使用。
閘極驅動器GD係具備複數個電路元件(主動元件)AE。電路元件AE係以電晶體(TFT)及電容器構成。電路元件AE係配置在閘極驅動器配置區域GA。
在圖9的例子中，在閘極驅動器配置區域GA係配設有構成節點An的配線(稱為An線)、及供給電壓Vgl之用的電源線(稱為Vgl線)。
以下，針對核心電路RG所含的暫存器部21、輸出部22、清除部24、輸入部20、下拉部23的配置，依序進行說明。
[1-2-1] 暫存器部21的配置 圖10係暫存器部21的佈局圖。在圖10係顯示連接到1條掃描線GL的7個像素PX、及1列份的閘極驅動器配置區域GA。
在閘極驅動器配置區域GA係配置構成暫存器部21的電晶體M1b、M1e、M1o、M6e、M6o、M7e、M7o。此外，在閘極驅動器配置區域GA係配設An線、Vgl線、構成節點Bne的配線(稱為Bne線)、構成節點Bno的配線(稱為Bno線)、供給圖框信號Frame_e的配線(稱為Frame_e線)、及供給圖框信號Frame_o的配線(稱為Frame_o線)。構成暫存器部21的複數個電晶體的連接關係係與圖8相同。
另外，閘極驅動器配置區域GA的寬度有限。因此，令複數個電晶體並聯連接來構成具有1個功能的電晶體。如此，以使各個電晶體容納在閘極驅動器配置區域GA的方式設計電晶體的尺寸(size)。
[1-2-2] 輸出部22及清除部24的配置 圖11係輸出部22及清除部24的佈局圖。在圖11係顯示連接到2條掃描線GL的10個像素PX、及2列份的閘極驅動器配置區域GA。
在閘極驅動器配置區域GA係配置構成輸出部22的電晶體M3及電容器Cb、以及構成清除部24的電晶體M8、M9。此外，在閘極驅動器配置區域GA係配設An線、Vgl線、供給時脈ClkA的配線(稱為ClkA線)、供給時脈ClkB的配線(稱為ClkB線)、及供給清除信號CLR的配線(稱為CLR線)。構成輸出部22及清除部24的複數個元件的連接關係係與圖8相同。
電容器Cb係因為尺寸大，而令複數個電容器並聯連接來構成。雖省略圖示，但輸出用的電晶體M3亦因為尺寸大，而令複數個電晶體並聯連接來構成。
時脈ClkA與時脈ClkB係交替供給至複數個核心電路RG。在圖11中係顯示獲得時脈ClkA供給的輸出部22、及獲得時脈ClkB供給的輸出部22。
[1-2-3] 輸入部20的配置 圖12係輸入部20的佈局圖。在圖12係顯示連接到2條掃描線GL的6個像素PX、及2列份的閘極驅動器配置區域GA。
在閘極驅動器配置區域GA係配置構成輸入部20的電晶體M2、M5。此外，在閘極驅動器配置區域GA係配設An線、Vgl線、供給輸入信號VIN之用的配線(稱為VIN線)、及供給重置信號RST之用的配線(稱為RST線)。構成輸入部20的複數個電晶體的連接關係係與圖8相同。
任意的掃描線GL係使用VIN線而連接至下一段的輸入部20所含的電晶體M2。任意的掃描線GL係使用RST線而連接至上一段的輸入部20所含的電晶體M5。
[1-2-4] 下拉部23的配置 圖13係下拉部23的佈局圖。在圖13係顯示連接到1條掃描線GL的3個像素PX、及1列份的閘極驅動器配置區域GA。
在閘極驅動器配置區域GA係配置構成下拉部23的電晶體M4e。此外，在閘極驅動器配置區域GA係配設An線、及Vgl線。關於構成下拉部23的電晶體M4o，係同電晶體M4e一樣配置在閘極驅動器配置區域GA。構成下拉部23的複數個電晶體的連接關係係與圖8相同。
[1-3] 複數個分割區域DI的配線 接著，針對複數個分割區域DI的配線進行說明。
圖14係說明複數個分割區域DI的配線之圖。以下，舉顯示區域4以9(=3×3)個分割區域DI_(1,1)至DI_(3,3)構成時的情形為例進行說明。
配設至複數個分割區域DI的配線係如下述進行。 ．閘極驅動器GD係按每一個分割區域DI配置。 ．電源配線係僅配線Vgl線。 ．Frame_e線、及Frame_o線係作為全畫面共同信號進行配線。 ．CLR線係按每一個分割區域DI進行配線。 ．ST線(供給啟動信號ST之用的配線)、ClkA線、及ClkB線係按掃描線方向(X方向)的每一個分割區域DI進行配線。
啟動信號ST係以3個啟動信號ST1至ST3構成。啟動信號ST1至ST3係使用3條ST1線至ST3線分別進行供給。
時脈信號ClkA係以3個時脈信號ClkA1至ClkA3構成。時脈信號ClkA1至ClkA3係使用3條ClkA1線至ClkA3線分別進行供給。
時脈信號ClkB係以3個時脈信號ClkB1至ClkB3構成。時脈信號ClkB1至ClkB3係使用3條ClkB1線至ClkB3線分別進行供給。
清除信號CLR係以9個清除信號CLR11至CLR33構成。清除信號CLR11至CLR33係使用9條CLR11線至CLR33線供給。
啟動信號ST1係輸入至第1列的分割區域DI_(1,1)、DI_(1,2)、DI_(1,3)。啟動信號ST2係輸入至第2列的分割區域DI_(2,1)、DI_(2,2)、DI_(2,3)。啟動信號ST3係輸入至第3列的分割區域DI_(3,1)、DI_(3,2)、DI_(3,3)。9個分割區域DI_(1,1)至DI_(3,3)係能夠以列為單位進行啟動控制。
時脈信號ClkA1、ClkB1係輸入至第1列的分割區域DI_(1,1)、DI_(1,2)、DI_(1,3)。時脈信號ClkA2、ClkB2係輸入至第2列的分割區域DI_(2,1)、DI_(2,2)、DI_(2,3)。時脈信號ClkA3、ClkB3係輸入至第3列的分割區域DI_(3,1)、DI_(3,2)、DI_(3,3)。9個分割區域DI_(1,1)至DI_(3,3)係能夠以列為單位進行時脈控制。
9個清除信號CLR11至CLR33係分別輸入至9個分割區域DI_(1,1)至DI_(3,3)。9個分割區域DI_(1,1)至DI_(3,3)係能夠使用9個清除信號CLR11至CLR33將掃描個別停止，防止進行資料的改寫(將保持顯示)。
圖框信號Frame_e係輸入至全部的分割區域DI。圖框信號Frame_o係輸入至全部的分割區域DI。Vgl線係配線至全部的分割區域DI。
[1-4] 顯示區域4的實施例 接著，針對顯示區域4的實施例進行說明。圖15係說明顯示區域4的實施例之示意圖。設分割區域DI的列編號m、分割區域DI的行編號n、分割區域DI內的掃描線編號i。
顯示區域4係例如具有(480×640)像素。顯示區域4係具有9個分割區域DI_(1,1)至DI_(3,3)。
各分割區域DI的掃描線的數目為160條。第1行的分割區域DI的行數為213。第2行的分割區域DI的行數為214。第3行的分割區域DI的行數為213。分割區域DI的行數係與信號線SL的數目對應。
[1-5] 動作 針對如上述構成的液晶顯示裝置1的動作進行說明。
[1-5-1] 顯示區域4的掃描動作 首先，針對1個分割區域DI的掃描動作進行說明。圖16係說明分割區域DI的掃描動作之時序圖。
控制電路15係從外部接收信號Vsync。信號Vsync一旦變為低位準後到再度成為低位準為止的期間(或信號Vsync為高位準的期間)為1圖框。所謂的1圖框，係指將子陣列SA所含的全部的掃描線掃描1遍的期間，此外，係指將1個圖像顯示至分割區域DI的期間。
在任意的分割區域DI_(m,n)係輸入時脈信號ClkAm、ClkBm、啟動信號STm、及清除信號CLRmn。
控制電路15係響應信號Vsync的低位準，將啟動信號STm輸入至分割區域DI_(m,n)。閘極驅動器GD_(m,n)係響應啟動信號STm，開始掃描動作。
控制電路15係將時脈信號ClkAm、ClkBm輸入至分割區域DI_(m,n)。時脈信號ClkAm與時脈信號ClkBm係具有互補性的相位關係。閘極驅動器GD_(m,n)係響應時脈信號ClkAm、ClkBm，執行掃描動作，亦即將複數條掃描線GL依序設成為高位準。
在最後一條掃描線GLi變成為高位準後，控制電路15係將清除信號CLRmn設成為高位準。藉此，使閘極驅動器GD_(m,n)的移位暫存器SR清除，亦即移位暫存器SR的輸出成為低位準。如此，改寫分割區域DI_(m,n)的資料。
接著，針對1個分割區域DI的掃描停止動作進行說明。圖17係說明分割區域DI的掃描停止動作之時序圖。圖17乃係輸入有啟動信號STm的同一列的分割區域當中不進行資料的改寫的分割區域的動作。
控制電路15係響應信號Vsync的低位準，將啟動信號STm輸入至分割區域DI_(m,n)。接著，控制電路15係緊接在啟動信號STm之後將清除信號CLRmn輸入至分割區域DI_(m,n)。藉此，能夠將啟動信號STm實質性地設成為禁能。然後，在掃描線GL不輸入脈波。此時，分割區域DI_(m,n)不執行掃描，保持顯示。
[1-5-2] 驅動模式 接著，針對液晶顯示裝置1的驅動模式進行說明。以下，就一例而言，針對m=3、n=3，亦即9個分割區域DI_(1,1)至DI_(3,3)的動作進行說明。
圖18係說明液晶顯示裝置1的驅動模式1之示意圖。控制電路15係於第1圖框，將啟動信號ST1設成為致能(高位準)。控制電路15係於第1圖框結束的時刻，將清除信號CLR11、CLR12、CLR13設成為致能(高位準)。藉此，執行第1列的分割區域DI_(1,1)至DI_(1,3)的掃描動作。
控制電路15係於接續第1圖框的第2圖框，將啟動信號ST2設成為致能。控制電路15係於第2圖框結束的時刻，將清除信號CLR21、CLR22、CLR23設成為致能。藉此，執行第2列的分割區域DI_(2,1)至DI_(2,3)的掃描動作。
控制電路15係於接續第2圖框的第3圖框，將啟動信號ST3設成為致能。控制電路15係於第3圖框結束的時刻，將清除信號CLR31、CLR32、CLR33設成為致能。藉此，執行第3列的分割區域DI_(3,1)至DI_(3,3)的掃描動作。
圖19係說明液晶顯示裝置1的驅動模式2之示意圖。控制電路15係於第1圖框，將啟動信號ST1設成為致能。控制電路15係緊接在啟動信號ST1之後將清除信號CLR12、CLR13設成為致能。藉此，使分割區域DI_(1,2)、DI_(1,3)的掃描停止。控制電路15係於第1圖框結束的時刻，將清除信號CLR11設成為致能。如此，執行分割區域DI_(1,1)的掃描動作，改寫分割區域DI_(1,1)的資料。此外，分割區域DI_(1,2)、DI_(1,3)係將保持顯示。
控制電路15係於接續第1圖框的第2圖框，將啟動信號ST2設成為致能。控制電路15係緊接在啟動信號ST2之後將清除信號CLR22、CLR23設成為致能。藉此，使分割區域DI_(2,2)、DI_(2,3)的掃描停止。控制電路15係於第2圖框結束的時刻，將清除信號CLR21設成為致能。如此，執行分割區域DI_(2,1)的掃描動作，改寫分割區域DI_(2,1)的資料。此外，分割區域DI_(2,2)、DI_(2,3)係將保持顯示。
後續同樣地，啟動信號STm設成為致能，m列所含的任意的分割區域DI執行掃描動作。此外，與m列所含的其餘分割區域DI對應的清除信號CLR設成為致能，停止該其餘分割區域DI的掃描。
藉此，依序驅動第1圖框至第9圖框，改寫分割區域DI_(1,1)至DI_(3,3)的資料。
另外，在圖18及圖19中係例示將全部的分割區域DI的資料改寫的例子。亦能夠以藉由控制啟動信號ST及清除信號CLR跳過任意的分割區域DI的掃描之方式的構成來將圖像顯示至顯示區域4。
[1-5-3] 移位暫存器SR的動作 接著，針對移位暫存器SR的動作進行說明。圖20係說明移位暫存器SR的動作之時序圖。如圖7所示，在移位暫存器SR係輸入圖框信號Frame_o、Frame_e。
圖框信號Frame_o、Frame_e係將最小單位採用1圖框，按任意的每一個圖框交替設成為致能(高位準)。2個反相器電路21o、21e係相應於圖框信號Frame_o、Frame_e交替動作。控制電路15係在信號Vsync為低位準的期間，切換圖框信號Frame_o、Frame_e的狀態。
就一例而言，假設圖框信號Frame_o設成為致能(高位準)。圖框信號Frame_e為低位準。當圖框信號Frame_o成為高位準，反相器電路21o的電晶體M1o便導通，反相器電路21o便設成為致能。反相器電路21e的電晶體M1e係關斷，反相器電路21e係設成為禁能。
在圖框信號Frame_o變成為高位準後，啟動信號ST設成為高位準。藉此，第1段的核心電路RG1的輸入信號VIN成為高位準。如此一來，輸入部20的電晶體M2便導通，節點An成為高位準。
當節點An成為高位準，反相器電路21o的電晶體M7o便導通，節點Bno成為低位準。亦即，反相器電路21o係在節點Bno保持節點An的反轉資料。藉此，使下拉部23的電晶體M4o關斷，節點Qn的下拉動作停止。
此外，當節點An成為高位準，輸出部22的電晶體M3便導通。接著，時脈信號ClkA變成為高位準。如此一來，掃描線GL1便成為高位準。
第2段的核心電路RG2係從上一段的核心電路RG1接收輸出信號作為輸入信號VIN。接著，時脈信號ClkB變成為高位準。如此一來，核心電路RG2便將掃描線GL2設成為高位準。
第1段的核心電路RG1係接收第2段的核心電路RG2的輸出信號作為重置信號RST。重置信號RST係輸入至輸入部20的電晶體M5的閘極。如此一來，電晶體M5便導通，節點An成為低位準。
當節點An成為低位準，反相器電路21o的電晶體M7o便關斷，節點Bno成為高位準。亦即，反相器電路21o係在節點Bno保持節點An的反轉資料。當節點Bno成為高位準，電晶體M6o便導通，節點An保持在低位準。藉此，使下拉部23的電晶體M4o導通，節點Qn成為低位準。
此外，當節點An成為低位準，輸出部22的電晶體M3便關斷。藉此，使掃描線GL1成為低位準。
另外，就詳細的設計而言，係以避免鄰接的核心電路RG同時動作的方式設計。因此，以使時脈信號ClkA的脈波與時脈信號ClkB的脈波不會重疊的方式，在彼此的波緣(edge)間空著間隔。
後續同樣地，核心電路RG3至RGi係依序輸出脈波信號。
在最末段的核心電路RGi輸出脈波信號後，清除信號CLR設成為高位準。當清除信號CLR成為高位準，清除部24的電晶體M8、M9便導通。如此一來，節點Qn、及節點An便成為低位準。藉此，核心電路RGi係將掃描線GLi設成為低位準。
然後，圖框信號Frame_e設成為高位準、圖框信號Frame_o設成為低位準。如此一來，核心電路RG的反相器電路21e便設成為致能。然後，重覆進行藉由移位暫存器SR進行的掃描動作。
藉由如上述的動作，在核心電路RG，能夠拿掉持續施加正向偏壓(bias)的電晶體。藉此，能夠抑制構成核心電路RG的電晶體的特性發生劣化。具體而言，在就電晶體而言使用TFT的情形中，當持續施加正向偏壓，臨限電壓Vth便發生偏移。但在本實施形態中係能夠抑制TFT的特性發生劣化。
[1-5-4] 核心電路RG的動作 接著，針對移位暫存器SR所含的核心電路RG的動作進行說明。選擇期間乃係掃描線被選擇的期間，且掃描線輸出脈波信號的期間。非選擇期間乃係選擇期間以外的期間，且掃描線沒有輸出脈波信號的期間。
圖21係說明在選擇期間中的核心電路RG的反相器動作之示意圖。就一例而言，假設圖框信號Frame_o設成為致能(高位準(圖21中的「Hi」))，反相器電路21o進行反相器動作。圖框信號Frame_e為低位準(圖21中的「Lo」)。
在電晶體M2的閘極係從上一段的核心電路RG輸入高位準(圖21中的「ON」)的輸入信號VIN。藉此，電晶體M2導通，節點An成為高位準(圖21中的「Hi」)。
在電晶體M1o的閘極係輸入高位準的圖框信號Frame_o。因此，電晶體M1o導通，反相器電路21o係設成為致能。
由於節點An為高位準，故電晶體M7o導通，節點Bno係被下拉。圖21中的箭頭表示電流。
此外，在選擇期間中的反相器動作，係亦能夠令反相器電路21e的電晶體M7e動作。亦即，由於節點An為高位準，故電晶體M1b、M7e導通。因此，節點Bno係亦被電晶體M1b、節點Bne、及電晶體M7e的路徑下拉。藉此，能夠將節點Bno確實地設定成低位準。
電晶體M6o的驅動能力係設定成比電晶體M7o的驅動能力大。在非選擇期間係藉由電晶體M6o將節點An下拉，能夠將節點An確實地設定成低位準。
就用以實現上述反相器動作的條件而言，電晶體M6、M7係以滿足下述條件的方式設定。其中，電晶體M6係指電晶體M6o、M6e各者，電晶體M7係指電晶體M7o、M7e各者。將電晶體M6、M7的通道寬度分別標記為W6、W7。通道寬度係亦稱為閘極寬度。
W7≦W6≦2×W7
藉由設定為「W6≦2×W7」，使電晶體M7o、M7e加起來的驅動能力成為比電晶體M6o(或電晶體M6e)的驅動能力大。藉此，在選擇期間，能夠將節點Bno確實地設定成低位準。
藉由設定為「W7≦W6」，使電晶體M6的驅動能力成為比電晶體M7的驅動能力大。藉此，在非選擇期間，能夠將節點An確實地設定成低位準。
將目光移至靠近最末段的核心電路RG所含的反相器電路。反相器電路21o、21e當中設成為禁能的反相器電路(例如，假設為反相器電路21e)的節點Bne的電位係因電晶體M1e的漏電流而不斷降低。因此，在靠近最末段的核心電路RG係在選擇期間，電晶體M1b導通，藉此使設成為致能之側的節點Bno與節點Bne接通，藉此，形成能夠更加穩健地設定成低位準的架構。
[1-6] 第1實施形態的效果 在第1實施形態中係將顯示區域4分割成配置成矩陣狀的複數個分割區域DI而構成。在複數個分割區域DI的各者係配置子陣列SA及閘極驅動器GD。藉此，能夠實現能夠窄邊框化的液晶顯示裝置1。此外，能夠將顯示區域4按每一個分割區域DI分割驅動。此外，能夠按每一個分割區域DI自由地進行掃描。
此外，藉由按每一個分割區域DI進行掃描，相較於將全畫面作為1圖框進行掃描的情形，能夠降低圖框頻率。藉此，使藉由時脈信號進行的充放電造成的消耗功率下降。此外，能夠延長將資料(驅動電壓)寫入像素的寫入時間，因此，能夠減少驅動像素所含的TFT的電流，以及也能夠縮小TFT的尺寸。就結果而言，由於亦能夠減少供給至掃描線GL及信號線SL的電流，故能夠降低消耗功率。
此外，能夠按每一個分割區域DI分時驅動時脈信號ClkA、ClkB。藉此，相較於對全畫面供給時脈信號的情形，能夠降低消耗功率。
此外，各核心電路RG具備2個反相器電路21o、21e，反相器電路21o、21e相應於圖框信號Frame_o、Frame_e交替設成為致能。因此，能夠防止電壓持續施加至構成移位暫存器SR的電晶體(例如TFT)。藉此，能夠實現高耐壓的閘極驅動器GD。
[2] 第2實施形態 第2實施形態乃係有關顯示區域4的配線的其他實施例。第2實施形態係構成為按複數個分割區域DI的每一行，配線相異的時脈信號。
[2-1] 複數個分割區域DI的配線 圖22係說明第2實施形態的複數個分割區域DI的配線之圖。以下，舉顯示區域4以9(=3×3)個分割區域DI_(1,1)至DI_(3,3)構成時的情形為例進行說明。
配設至複數個分割區域DI的配線係如下述進行。 ．閘極驅動器GD係按每一個分割區域DI配置。 ．電源配線係僅配線Vgl線。 ．Frame_e線、及Frame_o線係作為全畫面共同信號進行配線。 ．CLR線係按每一個分割區域DI進行配線。 ．ST線係按掃描線方向(X方向)的每一個分割區域DI進行配線。 ．ClkA線、及ClkB線係按信號線方向(Y方向)的每一個分割區域DI進行配線。
啟動信號ST係以3個啟動信號ST1至ST3構成。啟動信號ST1至ST3係使用3條ST1線至ST3線分別進行供給。
時脈信號ClkA係以3個時脈信號ClkA1至ClkA3構成。時脈信號ClkA1至ClkA3係使用3條ClkA1線至ClkA3線分別進行供給。
時脈信號ClkB係以3個時脈信號ClkB1至ClkB3構成。時脈信號ClkB1至ClkB3係使用3條ClkB1線至ClkB3線分別供給。
清除信號CLR係以9個清除信號CLR11至CLR33構成。清除信號CLR11至CLR33係使用9條CLR11線至CLR33線供給。
啟動信號ST1係輸入至第1列的分割區域DI_(1,1)、DI_(1,2)、DI_(1,3)。啟動信號ST2係輸入至第2列的分割區域DI_(2,1)、DI_(2,2)、DI_(2,3)。啟動信號ST3係輸入至第3列的分割區域DI_(3,1)、DI_(3,2)、DI_(3,3)。9個分割區域DI_(1,1)至DI_(3,3)係能夠以列為單位進行啟動控制。
時脈信號ClkA1、ClkB1係輸入至第1行的分割區域DI_(1,1)、DI_(2,1)、DI_(3,1)。時脈信號ClkA2、ClkB2係輸入至第2行的分割區域DI_(1,2)、DI_(2,2)、DI_(3,2)。時脈信號ClkA3、ClkB3係輸入至第3行的分割區域DI_(1,3)、DI_(2,3)、DI_(3,3)。9個分割區域DI_(1,1)至DI_(3,3)係能夠以行為單位進行時脈控制。
9個清除信號CLR11至CLR33係分別輸入至9個分割區域DI_(1,1)至DI_(3,3)。9個分割區域DI_(1,1)至DI_(3,3)係能夠使用9個清除信號CLR11至CLR33各自停止掃描，防止進行資料的改寫(保持顯示)。
圖框信號Frame_e係輸入至全部的分割區域DI。圖框信號Frame_o係輸入至全部的分割區域DI。Vgl線係配線至全部的分割區域DI。
[2-2] 顯示區域4的掃描動作 接著，針對1個分割區域DI的掃描動作進行說明。圖23係說明分割區域DI的掃描動作之時序圖。
控制電路15係從外部接收信號Vsync。在任意的分割區域DI_(m,n)係輸入時脈信號ClkAm、ClkBm、啟動信號STm、清除信號CLRmn。分割區域DI的掃描動作係與第1實施形態的圖16相同。
接著，針對1個分割區域DI的掃描停止動作進行說明。圖24係說明分割區域DI的掃描停止動作之時序圖。圖24乃係輸入有啟動信號STm的同一列的分割區域當中不進行資料的改寫的分割區域的動作。
控制電路15係響應信號Vsync的低位準，將啟動信號STm輸入至分割區域DI_(m,n)。接著，控制電路15係緊接在啟動信號STm之後將清除信號CLRmn輸入至分割區域DI_(m,n)。藉此，能夠將啟動信號STm實質性地設成為禁能。然後，在掃描線GL不輸入脈波。此時，分割區域DI_(m,n)不執行掃描，保持顯示。
沿列方向相鄰的分割區域DI係以相異的時脈信號ClkA(及相異的時脈信號ClkB)動作。如圖24所示，在沿列方向相鄰的分割區域當中不進行資料的改寫的分割區域係不輸入時脈信號。
在第2實施形態的液晶顯示裝置1同樣能夠執行在第1實施形態所說明的驅動模式。第2實施形態的效果亦與第1實施形態相同。
[3] 第3實施形態 第3實施形態係構成為將分割顯示區域4而成的複數個分割區域當中的一部分的分割區域以不顯示圖像的非顯示區域來構成。
圖25係第3實施形態的顯示區域4的示意圖。在圖25中係顯示顯示區域4具備9個分割區域的情形作為一例。
顯示區域4係具備1個或複數個非顯示區域ND。在圖25中係顯示顯示區域4具備3個非顯示區域ND的情形作為一例。在非顯示區域ND係不設置像素、及閘極驅動器。
顯示區域4係具備6個分割區域DI_(2,1)、DI_(3,1)、DI_(1,2)、DI_(3,2)、DI_(1,3)、DI_(2,3)。在分割區域DI係配置子陣列SA及閘極驅動器GD。
圖26係說明液晶顯示裝置1的驅動模式1之示意圖。在圖26中係設例如具有第1實施形態的顯示區域4的配線。在非顯示區域ND係沒有配線信號線。
控制電路15係於第1圖框，將啟動信號ST1設成為致能(高位準)。控制電路15係於第1圖框結束的時刻，將清除信號CLR12、CLR13設成為致能(高位準)。藉此，執行第1列的分割區域DI_(1,2)、DI_(1,3)的掃描動作。
控制電路15係於接續第1圖框的第2圖框，將啟動信號ST2設成為致能。控制電路15係於第2圖框結束的時刻，將清除信號CLR21、CLR23設成為致能。藉此，執行第2列的分割區域DI_(2,1)、DI_(2,3)的掃描動作。
控制電路15係於接續第2圖框的第3圖框，將啟動信號ST3設成為致能。控制電路15係於第3圖框結束的時刻，將清除信號CLR31、CLR32設成為致能。藉此，執行第3列的分割區域DI_(3,1)、DI_(3,2)的掃描動作。
圖27係說明液晶顯示裝置1的驅動模式2之示意圖。在圖27中係設例如具有第2實施形態的顯示區域4的配線。在非顯示區域ND係沒有配線信號線。
控制電路15係於第1圖框，將啟動信號ST2設成為致能。控制電路15係緊接在啟動信號ST2之後，將清除信號CLR23設成為致能。藉此，使分割區域DI_(2,3)的掃描停止。控制電路15係於第1圖框結束的時刻，將清除信號CLR21設成為致能。如此，執行分割區域DI_(2,1)的掃描動作，改寫分割區域DI_(2,1)的資料。此外，分割區域DI_(2,3)係將保持顯示。
控制電路15係於接續第1圖框的第2圖框，將啟動信號ST3設成為致能。控制電路15係緊接在啟動信號ST3之後將清除信號CLR32設成為致能。藉此，使分割區域DI_(3,2)的掃描停止。控制電路15係於第2圖框結束的時刻，將清除信號CLR31設成為致能。如此，執行分割區域DI_(3,1)的掃描動作，改寫分割區域DI_(3,1)的資料。此外，分割區域DI_(3,2)係將保持顯示。
後續同樣地，啟動信號STm設成為致能，m列所含的任意的分割區域DI執行掃描動作。此外，與m列所含的其餘的分割區域DI對應的清除信號CLR設成為致能，停止該其餘的分割區域DI的掃描。
藉此，依序驅動6個分割區域DI_(2,1)、DI_(3,1)、DI_(1,2)、DI_(3,2)、DI_(1,3)、DI_(2,3)，改寫分割區域DI_(2,1)、DI_(3,1)、DI_(1,2)、DI_(3,2)、DI_(1,3)、DI_(2,3)的資料。
非顯示區域ND係例如為常時顯黑。此外，亦可在非顯示區域ND配置所期望之色的濾色器(color filter)，藉此令非顯示區域ND以黑色以外的顏色顯示。
在第3實施形態係按每一個分割區域DI配置閘極驅動器GD。因此，在行方向上，即使在分割區域DI間設有非顯示區域ND時，仍能夠使用閘極驅動器GD掃描全部的分割區域DI。
此外，在第3實施形態中，能夠實現非四邊形的異型顯示器。此外，能夠最佳地驅動異型顯示器。
另外，在上述各實施形態中係針對全部的電晶體皆以N型電晶體構成時的情形進行說明。但並不限定於此，藉由令電源電壓及時脈信號的極性反轉，亦能夠將全部的電晶體皆以P型電晶體構成。
此外，閘極驅動器GD所含的移位暫存器SR並不限定於上述各實施形態所說明的構成。亦能夠使用能夠對複數條掃描線GL依序輸出脈波的其他種類的移位暫存器。
此外，在上述各實施形態中係就顯示裝置而言舉液晶顯示裝置為例進行說明。但並不限定於此，亦能夠適用至有機EL顯示裝置等其他顯示裝置。
本發明並受不上述實施形態所限定，在實施階段當能夠在不脫離本發明主旨的範圍內進行各種變形。此外，各實施形態係亦可適宜組合來實施，此時可獲得組合的效果。此外，上述實施形態係包含各種發明，藉由從所揭示的複數個構成要件中選擇出的組合，可抽出各種發明。例如，即便從實施形態所示的全部的構成要件中刪除一些構成要件，只要能夠解決課題、獲得效果，則可將該刪除構成要件的構成抽出作為發明。
1:液晶顯示裝置 2:TFT基板 3:積體電路 4:顯示區域 10:像素陣列 11:閘極驅動器群 12:源極驅動器 13:共同電極驅動器 14:電壓產生電路 15:控制電路 16:開關元件 20:輸入部 21:暫存器部 21e,21o:反相器電路 22:輸出部 23:下拉部 24:清除部 SR:移位暫存器 RG:核心電路
圖1係本發明的第1實施形態的液晶顯示裝置的示意性佈局(layout)圖。 圖2係液晶顯示裝置的方塊圖(block diagram)。 圖3係顯示區域的示意圖。 圖4係圖2中所示的像素陣列的示意圖。 圖5係圖2中所示的閘極驅動器群的示意圖。 圖6係圖4中所示的子陣列的電路圖。 圖7係閘極驅動器所含的移位暫存器的方塊圖。 圖8係圖7中所示的核心電路的電路圖。 圖9係說明閘極驅動器的配置區域之示意圖。 圖10係暫存器部的佈局圖。 圖11係輸出部及清除部的佈局圖。 圖12係輸入部的佈局圖。 圖13係下拉(pull down)部的佈局圖。 圖14係說明複數個分割區域的配線之圖。 圖15係說明顯示區域的實施例之示意圖。 圖16係說明分割區域的掃描動作之時序(timing)圖。 圖17係說明分割區域的掃描停止動作之時序圖。 圖18係說明液晶顯示裝置的驅動模式(pattern)1之示意圖。 圖19係說明液晶顯示裝置的驅動模式2之示意圖。 圖20係說明移位暫存器的動作之時序圖。 圖21係說明在選擇期間中的核心電路的反相器動作之示意圖。 圖22係說明第2實施形態的複數個分割區域的配線之圖。 圖23係說明分割區域的掃描動作之時序圖。 圖24係說明分割區域的掃描停止動作之時序圖。 圖25係第3實施形態的顯示區域的示意圖。 圖26係說明液晶顯示裝置的驅動模式1之示意圖。 圖27係說明液晶顯示裝置的驅動模式2之示意圖。
1:液晶顯示裝置
10:像素陣列
11:閘極驅動器群
12:源極驅動器
13:共同電極驅動器
14:電壓產生電路
15:控制電路
CNT:控制信號
DT:圖像資料

Claims (12)

  1. 一種顯示裝置，具備： 顯示區域，具有配置成行列狀的複數個分割區域； 像素陣列，具有分別配置在前述複數個分割區域的複數個子陣列，前述複數個子陣列的各者係具有複數個像素； 複數條掃描線，設在前述複數個子陣列的各者，沿第1方向延伸； 複數條信號線，以共同連接至各行的子陣列群的方式構成並設在前述像素陣列，沿與前述第1方向交叉的第2方向延伸； 複數個閘極驅動器，分別配置在前述複數個分割區域，各者係連接到前述複數條掃描線； 源極驅動器，連接到前述複數條信號線；及 控制電路，控制前述複數個閘極驅動器及前述源極驅動器，能夠個別驅動前述複數個子陣列。
  2. 一種顯示裝置，具備： 顯示區域，具有配置成行列狀的複數個分割區域； 非顯示區域，設在前述複數個分割區域當中的至少1個分割區域，且不配置像素； 像素陣列，具有分別配置在其餘的分割區域的複數個子陣列，前述複數個子陣列的各者係具有複數個像素； 複數條掃描線，設在前述複數個子陣列的各者，沿第1方向延伸； 複數條信號線，以共同連接至各行的子陣列群的方式構成並設在前述像素陣列，沿與前述第1方向交叉的第2方向延伸； 複數個閘極驅動器，分別配置在前述其餘的分割區域，各者係連接到前述複數條掃描線； 源極驅動器，連接到前述複數條信號線；及 控制電路，控制前述複數個閘極驅動器及前述源極驅動器，能夠個別驅動前述複數個子陣列。
  3. 如請求項1或2之顯示裝置，其中前述控制電路係依序驅動沿行方向配置的子陣列群。
  4. 如請求項1或2之顯示裝置，其中前述控制電路係同時驅動沿列方向配置的子陣列群。
  5. 如請求項1或2之顯示裝置，其中用以開始掃描的啟動信號係共同輸入至各列的閘極驅動器群。
  6. 如請求項1或2之顯示裝置，其中時脈信號係共同輸入至各列的閘極驅動器群。
  7. 如請求項1或2之顯示裝置，其中時脈信號係共同輸入至各行的閘極驅動器群。
  8. 如請求項5之顯示裝置，其中用以停止掃描的清除信號係按前述複數個閘極驅動器的每一個輸入。
  9. 如請求項8之顯示裝置，其中前述控制電路係緊接在對第1閘極驅動器輸入前述啟動信號之後輸入前述清除信號，將對連接到前述第1閘極驅動器的子陣列的資料的改寫停止。
  10. 如請求項1或2之顯示裝置，其中前述複數個閘極驅動器的各者係含有具有串級連接的複數個核心電路的移位暫存器； 前述複數個核心電路的各者係含有： 輸入部，將與上一段的核心電路的輸出信號對應的輸入信號轉送至第1節點； 第1反相器電路，藉由第1圖框信號而設成為致能，在第2節點保持前述第1節點的反轉信號；及 第2反相器電路，藉由與前述第1圖框信號為互補的第2圖框信號而設成為致能，在第3節點保持前述第1節點的反轉信號。
  11. 如請求項10之顯示裝置，其中前述核心電路係含有輸出部； 前述輸出部係含有輸出電晶體及電容器； 前述輸出電晶體係具有：連接到前述第1節點的閘極、接收時脈信號的第1端子、及連接到掃描線的第2端子； 前述電容器係具有：連接到前述第1節點的第1電極、及連接到前述掃描線的第2電極。
  12. 如請求項11之顯示裝置，其中第奇數個核心電路係接收第1時脈信號； 第偶數個核心電路係接收與前述第1時脈信號為互補的第2時脈信號。
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