KR20220093444A - 게이트 회로 및 디스플레이 장치 - Google Patents

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KR20220093444A
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손기원
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Abstract

본 발명의 실시예들은, 게이트 회로 및 디스플레이 장치에 관한 것으로서, 캐리 신호의 출력과 스캔 신호나 발광 신호의 출력을 분리한 구조에 의해 게이트 회로의 신호 출력 특성을 향상시킬 수 있다. 또한, 캐리 신호의 출력을 위해 이용되는 클럭 신호의 파형이 반전된 형태의 파형을 갖는 클럭 신호를 이용하여 발광 신호를 출력함으로써, 발광 신호의 하이 레벨을 용이하게 구현하고 발광 신호가 하이 레벨인 기간에 게이트 회로에 배치된 트랜지스터의 열화를 감소시킬 수 있다.

Description

게이트 회로 및 디스플레이 장치{GATE CIRCUIT AND DISPLAY DEVICE}
본 발명의 실시예들은, 게이트 회로 및 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 디스플레이 패널을 구동하기 위한 각종 구동 회로를 포함할 수 있다. 일 예로, 디스플레이 장치는, 다수의 게이트 라인을 구동하는 게이트 구동 회로, 다수의 데이터 라인을 구동하는 데이터 구동 회로 및 게이트 구동 회로와 데이터 구동 회로를 제어하는 컨트롤러를 포함할 수 있다.
게이트 구동 회로는, 정해진 타이밍에 게이트 라인으로 게이트 신호를 출력하며, 게이트 라인에 연결된 서브픽셀의 구동 타이밍을 제어할 수 있다.
따라서, 게이트 구동 회로에 포함된 회로 소자의 열화가 발생하거나, 게이트 구동 회로가 출력하는 게이트 신호의 손실이 발생할 경우, 게이트 신호에 의해 제어되는 서브픽셀의 구동 이상이 발생할 수 있다.
그리고, 서브픽셀의 구동 이상으로 인해 디스플레이 패널이 표시하는 화상의 품질이 저하될 수 있으므로, 게이트 구동 회로의 안정성과 출력 특성을 개선할 수 있는 방안이 요구된다.
본 발명의 실시예들은, 디스플레이 패널에 배치된 게이트 라인으로 게이트 신호를 출력하는 게이트 구동 회로의 신호 출력 특성을 향상시키고, 게이트 구동 회로의 안정성을 개선할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 디스플레이 패널의 베젤 영역에 게이트 구동 회로가 배치되는 구조에서, 게이트 구동 회로가 배치되는 영역을 감소시킬 수 있는 방안을 제공한다.
일 측면에서, 본 발명이 실시예들은, 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널, 및 다수의 게이트 라인들을 구동하는 게이트 구동 회로를 포함하고, 게이트 구동 회로는 다수의 게이트 회로들을 포함하는 디스플레이 장치를 제공한다.
다수의 게이트 회로들 중 적어도 하나는, 제1 제어 노드에 의해 제어되고 제1 클럭 신호의 입력단과 제1 출력 신호의 출력단 사이에 전기적으로 연결된 제1 풀-업 트랜지스터, 및 제2 제어 노드에 의해 제어되고 제1 출력 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제1 풀-다운 트랜지스터를 포함할 수 있다.
다수의 게이트 회로들 중 적어도 하나는, 제1 제어 노드에 의해 제어되고 제1 클럭 신호와 상이한 제2 클럭 신호의 입력단과 제2 출력 신호의 출력단 사이에 전기적으로 연결된 제2 풀-업 트랜지스터, 및 제2 제어 노드에 의해 제어되고 제2 출력 신호의 출력단과 제2 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제2 풀-다운 트랜지스터를 더 포함할 수 있다.
여기서, 제2 클럭 신호의 파형은 제1 클럭 신호의 파형이 반전된 형태일 수 있다.
그리고, 제2 출력 신호의 출력단은, 제1 기간에 제2 풀-업 트랜지스터가 턴-온 된 상태이고 제2 풀-다운 트랜지스터가 턴-오프 된 상태에서 제2 게이트 구동 전압의 레벨과 동일한 레벨의 신호를 출력하고, 제1 기간 이후의 제2 기간에 제2 풀-업 트랜지스터가 턴-오프 된 상태이고 제2 풀-다운 트랜지스터가 턴-온 된 상태에서 제2 게이트 구동 전압을 출력할 수 있다.
또한, 다수의 게이트 회로들 중 적어도 하나는, 제1 제어 노드에 의해 제어되고 제1 클럭 신호 및 제2 클럭 신호 중 적어도 하나와 상이한 제3 클럭 신호의 입력단과 제3 출력 신호의 출력단 사이에 전기적으로 연결된 제3 풀-업 트랜지스터, 및 제2 제어 노드에 의해 제어되고 제3 출력 신호의 출력단과 제3 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제3 풀-다운 트랜지스터를 더 포함할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널, 및 다수의 게이트 라인들을 구동하는 다수의 게이트 회로들을 포함하고, 다수의 게이트 회로들 중, 제1 게이트 회로는 캐리 클럭 신호 및 캐리 클럭 신호와 동일한 파형을 갖는 스캔 클럭 신호를 입력 받고, 제2 게이트 회로는 캐리 클럭 신호 및 캐리 클럭 신호의 파형이 반전된 파형을 갖는 발광 클럭 신호를 입력 받는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 제1 제어 노드에 의해 제어되고 제1 클럭 신호의 입력단과 제1 출력 신호의 출력단 사이에 전기적으로 연결된 제1 풀-업 트랜지스터, 및 제1 제어 노드에 의해 제어되고 제1 클럭 신호의 파형이 반전된 파형을 갖는 제2 클럭 신호의 입력단과 제2 출력 신호의 출력단 사이에 전기적으로 연결된 제2 풀-업 트랜지스터를 포함하는 게이트 회로를 제공한다.
게이트 회로는, 제1 제어 노드에 의해 제어되고 제1 클럭 신호 및 제2 클럭 신호 중 적어도 하나와 상이한 제3 클럭 신호의 입력단과 제3 출력 신호의 출력단 사이에 전기적으로 연결된 제3 풀-업 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예들에 의하면, 스캔 클럭 신호나 발광 클럭 신호를 캐리 클럭 신호와 분리함으로써, 게이트 구동 회로의 신호 출력 특성을 향상시킬 수 있다.
또한, 캐리 클럭 신호의 반전된 형태인 발광 클럭 신호를 이용하여 발광 신호를 출력함으로써, 발광 신호가 일정한 레벨로 홀딩되는 기간에 게이트 구동 회로에 포함된 트랜지스터의 열화를 감소시킬 수 있다.
본 발명의 실시예들에 의하면, 다른 클럭 신호를 이용하여 출력되는 복수의 게이트 신호를 공유된 제어 노드에 의해 제어함으로써, 디스플레이 패널에서 게이트 구동 회로가 배치되는 영역을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 회로의 구조의 예시를 나타낸 도면이다.
도 4는 도 3에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 다른 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 회로의 구조의 다른 예시를 나타낸 도면이다.
도 7은 도 6에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다.
도 8a와 도 8b는 도 7에 도시된 게이트 회로가 게이트 신호를 출력하는 방식의 예시를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 회로의 구조의 다른 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 다른 예시를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 회로의 구조의 다른 예시를 나타낸 도면이다.
도 12는 도 11에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 데이터 신호를 수신하고, 데이터 신호를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 데이터 신호에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 신호 형식에 맞게 변환하고 변환된 데이터 신호를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)은 액정층을 포함할 수 있다. 그리고, 다수의 서브픽셀(SP) 각각에 의해 형성되는 전계에 따라 액정의 배열을 조절하며 서브픽셀(SP)의 밝기를 조절하고 이미지를 표시할 수 있다.
다른 예로, 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 여러 회로 소자에 의해 서브픽셀(SP)에 배치된 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 영상 데이터에 대응하는 밝기를 각각의 서브픽셀(SP)이 나타낼 수 있다.
또는, 경우에 따라, 서브픽셀(SP)에 발광 다이오드(LED)나, 마이크로 발광 다이오드(μLED)가 배치될 수도 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2는 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우 서브픽셀(SP)의 회로 구조의 예시를 나타내나, 본 발명의 실시예들은, 다른 유형의 디스플레이 장치에도 적용될 수 있다.
도 2를 참조하면, 서브픽셀(SP)에 발광 소자(ED)와 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)가 배치될 수 있다. 또한, 서브픽셀(SP)에 발광 소자(ED)와 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 회로 소자가 더 배치될 수 있다.
일 예로, 도 2에 도시된 예시와 같이, 서브픽셀(SP)에 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT) 및 스토리지 커패시터(Cstg)가 더 배치될 수 있다.
따라서, 도 2에 도시된 예시는, 서브픽셀(SP)에 발광 소자(ED) 이외에 3개의 박막 트랜지스터와 1개의 커패시터가 배치되는 3T1C 구조를 예시로 나타내나, 본 발명의 실시예들은 이에 한정되지는 아니한다. 또한, 도 2에 도시된 예시는, 박막 트랜지스터가 모두 N 타입인 경우를 예시로 나타내나, 경우에 따라, 서브픽셀(SP)에 배치된 박막 트랜지스터는 P 타입일 수도 있다.
스위칭 트랜지스터(SWT)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다.
데이터 라인(DL)을 통해 데이터 전압(Vdata)이 서브픽셀(SP)로 공급될 수 있다. 제1 노드(N1)는, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다.
스위칭 트랜지스터(SWT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 스위칭 트랜지스터(SWT)는, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 게이트 노드에 인가되는 것을 제어할 수 있다.
구동 트랜지스터(DRT)는, 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.
구동 전압 라인(DVL)을 통해 발광 고전위 구동 전압(EVDD)이 제3 노드(N3)로 공급될 수 있다. 제3 노드(N3)는, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(DRT)는, 제1 노드(N1)에 인가되는 전압에 의해 제어될 수 있다. 그리고, 구동 트랜지스터(DRT)는, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
센싱 트랜지스터(SENT)는, 기준 전압 라인(RVL)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
기준 전압 라인(RVL)을 통해 기준 전압(Vref)이 제2 노드(N2)로 공급될 수 있다. 제2 노드(N2)는, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다.
센싱 트랜지스터(SENT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 센싱 트랜지스터(SENT)를 제어하는 게이트 라인(GL)은 스위칭 트랜지스터(SWT)를 제어하는 게이트 라인(GL)과 동일할 수도 있고, 다를 수도 있다.
센싱 트랜지스터(SENT)는, 제2 노드(N2)에 기준 전압(Vref)이 인가되는 것을 제어할 수 있다. 또한, 센싱 트랜지스터(SENT)는, 경우에 따라, 기준 전압 라인(RVL)을 통해 제2 노드(N2)의 전압을 센싱하는 것을 제어할 수 있다.
스토리지 커패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cstg)는, 제1 노드(N1)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
발광 소자(ED)는, 제2 노드(N2)와 발광 저전위 구동 전압(EVSS)이 공급되는 라인 사이에 전기적으로 연결될 수 있다.
게이트 라인(GL)으로 턴-온 레벨의 스캔 신호가 인가되면, 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)가 턴-온 될 수 있다. 제1 노드(N1)에 데이터 전압(Vdata)이 인가되고, 제2 노드(N2)에 기준 전압(Vref)이 인가될 수 있다.
제1 노드(N1)의 전압과 제2 노드(N2)의 전압 차이에 따라 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류가 결정될 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)를 통해 공급되는 구동 전류에 따른 밝기를 나타낼 수 있다.
이와 같이, 서브픽셀(SP)은, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어되며, 영상 데이터에 따른 밝기를 나타낼 수 있다.
스캔 신호는 게이트 구동 회로(120)로부터 공급될 수 있다. 게이트 구동 회로(120)는, 다수의 게이트 라인(GL) 각각을 제어하는 다수의 게이트 회로를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 회로의 구조의 예시를 나타낸 도면이다. 도 4는 도 3에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다.
도 3을 참조하면, 게이트 회로는, 다수의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 도 3은 게이트 회로에 포함된 다수의 트랜지스터가 N 타입인 예시를 나타내나, 경우에 따라, 게이트 회로에 포함된 다수의 트랜지스터는 P 타입일 수도 있다.
일 예로, 게이트 회로는, Q 노드의 전압 레벨과 Qb 노드의 전압 레벨을 제어하기 위한 다수의 트랜지스터 T11, T12, T21, T31, T32, T41, T42, T51, T52, T53, T61, T62를 포함할 수 있다. 게이트 회로는, Q 노드의 전압 레벨과 Qb 노드의 전압 레벨에 의해 제어되는 다수의 트랜지스터 Tup1, Tdn1, Tup2, Tdn2를 포함할 수 있다.
게이트 회로가 n번째 게이트 라인(GL)으로 스캔 신호를 출력하는 게이트 회로라 할 때, 트랜지스터 T11, T12는, (n-3)번째 캐리 신호의 입력단과 Q 노드 사이에 전기적으로 연결될 수 있다. 트랜지스터 T11, T12는 (n-3)번째 캐리 신호에 의해 제어될 수 있다.
트랜지스터 T21은, 제1 게이트 고전위 구동 전압(GVDD1)의 입력단과 Qh 노드 사이에 전기적으로 연결될 수 있다. 트랜지스터 T21은, Q 노드에 의해 제어될 수 있다. Qh 노드는 Q 노드가 하이 레벨일 때 제1 게이트 고전위 구동 전압(GVDD1)이 공급되며, Q 노드의 전류 누설을 방지해줄 수 있다.
트랜지스터 T31, T32, T41, T42는, Q 노드와 제2 게이트 저전위 구동 전압(GVSS2)의 입력단 사이에 전기적으로 연결될 수 있다. 트랜지스터 T31, T32는, (n+3)번째 캐리 신호에 의해 제어될 수 있다. 트랜지스터 T41, T42는, Qb 노드에 의해 제어될 수 있다.
트랜지스터 T51은, 제1 게이트 고전위 구동 전압(GVDD1)의 입력단과 Qb 노드 사이에 전기적으로 연결될 수 있다. 트랜지스터 T52, T53은, 제1 게이트 고전위 구동 전압(GVDD1)의 입력단과 제1 게이트 저전위 구동 전압(GVSS1)의 입력단 사이에 전기적으로 연결될 수 있다. 트랜지스터 T51은, 트랜지스터 T52와 트랜지스터 T53 사이의 노드의 전압에 의해 제어될 수 있다. 트랜지스터 T52는, 제1 게이트 고전위 구동 전압(GVDD1)에 의해 제어되고, 트랜지스터 T53은 Q 노드에 의해 제어될 수 있다.
트랜지스터 T51의 게이트 노드와 소스 노드 사이에 커패시터 C2가 전기적으로 연결될 수 있다.
트랜지스터 T61은, Qb 노드와 제2 게이트 저전위 구동 전압(GVSS2)의 입력단 사이에 전기적으로 연결될 수 있다. 트랜지스터 T61은, Q 노드에 의해 제어될 수 있다.
트랜지스터 Tup1은, 캐리 클럭 신호(CRCLK)의 입력단과 캐리 신호의 출력단 사이에 전기적으로 연결될 수 있다. 트랜지스터 Tup1은, Q 노드에 의해 제어될 수 있다. 트랜지스터 Tup1을 “제1 풀-업 트랜지스터”라 할 수 있다.
트랜지스터 Tup1의 게이트 노드인 Q 노드와 캐리 신호의 출력단 사이에 커패시터 C1이 전기적으로 연결될 수 있다.
트랜지스터 Tdn1은, 캐리 신호의 출력단과 제2 게이트 저전위 구동 전압(GVSS2)의 입력단 사이에 전기적으로 연결될 수 있다. 트랜지스터 Tdn1은, Qb 노드에 의해 제어될 수 있다. 트랜지스터 Tdn1을 “제1 풀-다운 트랜지스터”라 할 수 있다.
트랜지스터 Tup2는, 스캔 클럭 신호(SCCLK)의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결될 수 있다. 트랜지스터 Tup2는, 트랜지스터 Tup1과 동일하게 Q 노드에 의해 제어될 수 있다. 트랜지스터 Tup2를 “제2 풀-업 트랜지스터”라 할 수 있다.
트랜지스터 Tup2의 게이트 노드인 Q 노드와 스캔 신호의 출력단은 서로 전기적으로 분리될 수 있다. Q 노드와 스캔 신호의 출력단 사이에 커패시터가 배치되지 않을 수 있다.
트랜지스터 Tdn2는, 스캔 신호의 출력단과 제3 게이트 저전위 구동 전압(GVSS3)의 입력단 사이에 전기적으로 연결될 수 있다. 트랜지스터 Tdn2는, 트랜지스터 Tdn1과 동일하게 Qb 노드에 의해 제어될 수 있다.
캐리 클럭 신호(CRCLK)의 파형과 스캔 클럭 신호(SCCLK)의 파형은 동일할 수 있다.
도 4에 도시된 예시와 같이, Q 노드가 하이 레벨인 구간 중 캐리 클럭 신호(CRCLK)와 스캔 클럭 신호(SCCLK)가 하이 레벨로 입력될 수 있다.
따라서, Q 노드가 하이 레벨인 구간 중 캐리 신호의 출력단을 통해 캐리 신호가 다른 게이트 회로로 출력될 수 있다. 그리고, 스캔 신호의 출력단을 통해 스캔 신호가 게이트 라인(GL)으로 출력될 수 있다.
캐리 신호의 출력을 위해 이용되는 캐리 클럭 신호(CRCLK)와 스캔 신호의 출력을 위해 이용되는 스캔 클럭 신호(SCCLK)를 분리함으로써, 스캔 신호의 출력 시 발생할 수 있는 손실을 최소화할 수 있다. 따라서, 게이트 회로의 신호 출력 특성을 향상시킬 수 있다.
또한, 부트스트랩을 위한 커패시터 C1을 캐리 신호의 출력단과 Q 노드 사이에 배치함으로써, Q 노드의 전압 레벨을 안정적으로 유지할 수 있다.
또한, 본 발명의 실시예들은, 서브픽셀에 스캔 신호 이외의 발광 신호에 의해 제어되는 트랜지스터가 배치된 구조에서 발광 신호를 캐리 신호와 구분하여 출력할 수 있는 게이트 회로를 제공할 수 있다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 다른 예시를 나타낸 도면이다. 도 5는 발광 신호에 의해 제어되는 트랜지스터가 서브픽셀(SP)에 배치된 예시를 나타낸다.
도 5를 참조하면, 서브픽셀(SP)은, 도 2에 도시된 서브픽셀(SP)의 회로 구조와 비교할 때, 발광 고전위 구동 전압(EVDD)이 공급되는 구동 전압 라인(DVL)과 제3 노드(N3) 사이에 전기적으로 연결된 발광 트랜지스터(EMT)를 더 포함할 수 있다.
또한, 서브픽셀(SP)은, 초기화 전압(Vinit)이 공급되는 초기화 전압 라인(IVL)과 제1 노드(N1) 사이에 전기적으로 연결된 초기화 트랜지스터(INT)를 포함할 수 있다.
서브픽셀(SP)의 구동 타이밍을 참조하면, 한 프레임 기간 중 제1 기간(P1)에 발광 트랜지스터(EMT)로 턴-오프 레벨의 발광 신호가 인가될 수 있다.
제1 기간(P1)에 센싱 트랜지스터(SENT)로 턴-온 레벨의 스캔 신호가 인가될 수 있다. 센싱 트랜지스터(SENT)가 턴-온 되며 제2 노드(N2)에 기준 전압(Vref)이 공급될 수 있다.
제1 기간(P1)에 초기화 트랜지스터(INT)로 턴-온 레벨의 스캔 신호가 인가될 수 있다. 초기화 트랜지스터(INT)가 턴-온 되며 제1 노드(N1)에 초기화 전압(Vinit)이 공급될 수 있다.
제1 기간(P1)에 스위칭 트랜지스터(SWT)는 턴-오프 상태를 유지할 수 있다.
이러한 제1 기간(P1)을 “초기화 기간”이라 할 수 있다.
제2 기간(P2)에 발광 트랜지스터(EMT)로 턴-온 레벨의 발광 신호가 인가될 수 있다.
제2 기간(P2)에 센싱 트랜지스터(SENT)로 턴-오프 레벨의 스캔 신호가 인가될 수 있다. 제2 기간(P2)에 초기화 트랜지스터(INT)는 턴-온 상태를 유지하고, 스위칭 트랜지스터(SWT)는 턴-오프 상태를 유지할 수 있다.
제2 기간(P2)에 제1 노드(N1)에 초기화 전압(Vinit)이 공급된 상태에서 제2 노드(N2)가 플로팅 상태가 되므로, 제2 노드(N2)의 전압 레벨이 상승할 수 있다. 제2 노드(N2)의 전압 레벨이 상승함에 따라, 제1 노드(N1)와 제2 노드(N2) 사이에 구동 트랜지스터(DRT)의 문턱 전압에 대응하는 전압 차이가 형성될 수 있다.
따라서, 제2 기간(P2)을 통해 구동 트랜지스터(DRT)의 문턱 전압에 대한 보상이 이루어질 수 있다.
이러한 제2 기간(P2)을 “센싱 기간”이라 할 수 있다.
제3 기간(P3)에 스위칭 트랜지스터(SWT)가 턴-온 되며 제1 노드(N1)로 데이터 전압(Vdata)이 공급될 수 있다.
이러한 제3 기간(P3)을 “데이터 기입 기간”이라 할 수 있다.
제4 기간(P4)에 발광 트랜지스터(EMT)로 턴-온 레벨의 발광 신호가 인가될 수 있다.
발광 트랜지스터(EMT)가 턴-온 되어 발광 고전위 구동 전압(EVDD)이 구동 트랜지스터(DRT)로 공급될 수 있다. 구동 트랜지스터(DRT)가 제1 노드(N1)와 제2 노드(N2)의 전압 차이에 따른 구동 전류를 발광 소자(ED)로 공급할 수 있다. 따라서, 제4 기간(P4)에 발광 소자(ED)가 영상 데이터에 대응하는 밝기를 나타낼 수 있다.
이러한 제4 기간(P4)을 “발광 기간”이라 할 수 있다.
따라서, 한 프레임 기간의 대부분의 기간에 발광 트랜지스터(EMT)는, 턴-온 상태를 유지할 수 있다.
발광 트랜지스터(EMT)로 발광 신호를 출력하는 게이트 회로는 하이 레벨의 출력 신호를 장시간 동안 유지해야 하므로, 보다 강건한 구조가 요구될 수 있다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 회로의 구조의 다른 예시를 나타낸 도면이다. 도 7은 도 6에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다. 도 8a와 도 8b는 도 7에 도시된 게이트 회로가 게이트 신호를 출력하는 방식의 예시를 나타낸 도면이다.
도 6을 참조하면, 서브픽셀(SP)로 공급되는 발광 신호를 출력하는 게이트 회로는, 다수의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다.
게이트 회로는, Q 노드의 전압 레벨과 Qb 노드의 전압 레벨을 제어하기 위한 다수의 트랜지스터 T11, T12, T21, T31, T32, T41, T42, T51, T52, T53, T61, T62를 포함할 수 있다. 또한, 게이트 회로는, Q 노드의 전압 레벨과 Qb 노드의 전압 레벨에 의해 제어되는 다수의 트랜지스터 Tup1, Tdn1, Tup2, Tdn2를 포함할 수 있다.
게이트 회로는, Q 노드와 캐리 신호의 출력단 사이에 전기적으로 연결된 커패시터 C1을 포함할 수 있다. 게이트 회로는, 트랜지스터 T51의 게이트 노드와 소스 노드 사이에 전기적으로 연결된 커패시터 C2를 포함할 수 있다.
도 6에 도시된 발광 신호를 출력하는 게이트 회로의 구성에서, 도 3을 통해 설명한 스캔 신호를 출력하는 게이트 회로의 구성과 동일한 구성에 대한 설명을 생략한다.
발광 신호를 출력하는 게이트 회로는, 캐리 신호의 출력단과 발광 신호의 출력단이 분리된 구조일 수 있다.
발광 신호를 출력하는 게이트 회로는, 캐리 클럭 신호(CRCLK)를 입력 받고, 캐리 클럭 신호(CRCLK)와 상이한 발광 클럭 신호(EMCLK)를 입력 받을 수 있다.
일 예로, 게이트 회로는, 캐리 클럭 신호(CRCLK)의 입력단과 캐리 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup1을 포함할 수 있다. 트랜지스터 Tup1은, Q 노드에 의해 제어될 수 있다.
게이트 회로는, 캐리 신호의 출력단과 제2 게이트 저전위 구동 전압(GVSS2)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tdn1을 포함할 수 있다. 트랜지스터 Tdn1은 Qb 노드에 의해 제어될 수 있다.
게이트 회로는, 발광 클럭 신호(EMCLK)의 입력단과 발광 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup2를 포함할 수 있다. 트랜지스터 Tup2는, Q 노드에 의해 제어될 수 있다.
발광 클럭 신호(EMCLK)는, 캐리 클럭 신호(CRCLK)의 파형과 상이한 파형을 가질 수 있다. 일 예로, 발광 클럭 신호(EMCLK)의 파형은 캐리 클럭 신호(CRCLK)의 파형이 반전된 형태일 수 있다.
도 7을 참조하면, 게이트 회로에 포함된 Q 노드의 전압 레벨이 하이 레벨인 구간 중 캐리 클럭 신호(CRCLK)는 하이 레벨일 수 있다. 그리고, Q 노드의 전압 레벨이 하이 레벨인 구간 중 발광 클럭 신호(EMCLK)는 로우 레벨일 수 있다.
경우에 따라, 캐리 클럭 신호(CRCLK)가 하이 레벨인 구간의 적어도 일부 구간에 발광 클럭 신호(EMCLK)는 로우 레벨일 수 있다. 또한, 캐리 클럭 신호(CRCLK)가 로우 레벨인 구간의 적어도 일부 구간에 발광 클럭 신호(EMCLK)는 하이 레벨일 수 있다.
발광 신호를 출력하는 게이트 회로에서, 캐리 신호의 출력을 위해 이용되는 캐리 클럭 신호(CRCLK)와 발광 신호의 출력을 위해 이용되는 발광 클럭 신호(EMCLK)를 분리함으로써, 발광 신호의 출력 특성을 향상시킬 수 있다.
그리고, 부트스트랩을 위한 커패시터 C1을 캐리 신호의 출력단과 Q 노드 사이에 배치함으로써, Q 노드의 전압 레벨을 안정적으로 유지할 수 있다.
캐리 클럭 신호(CRCLK)의 파형이 반전된 파형을 갖는 발광 클럭 신호(EMCLK)를 이용함으로써, 발광 신호의 하이 레벨 구간을 용이하게 제어할 수 있다.
발광 신호의 출력을 통해 한 프레임 기간 중 발광 트랜지스터(EMT)를 턴-온, 턴-오프 시켜줌으로써, 한 프레임 기간 중 블랙 데이터를 삽입하는 구동을 수행할 수 있다. 한 프레임 기간 중 블랙 데이터를 삽입함으로써, 디스플레이의 구동 주파수가 증가된 효과를 제공할 수 있다.
발광 신호가 하이 레벨을 유지하는 기간에 발광 클럭 신호(EMCLK)를 이용하여 하이 레벨의 발광 신호를 출력하고, 이후 제2 게이트 고전위 구동 전압(EVDD2)을 이용하여 하이 레벨을 유지함으로써 트랜지스터 Tup2, Tdn2의 열화를 감소시킬 수 있다.
도 8a를 참조하면, 캐리 클럭 신호(CRCLK)가 하이 레벨이고 발광 클럭 신호(EMCLK)가 로우 레벨인 구간 이후에 Q 노드가 하이 레벨인 구간이 존재한다.
해당 구간에 발광 클럭 신호(EMCLK)는 하이 레벨로 변화된다.
Q 노드가 하이 레벨을 유지하고 있으므로, 하이 레벨의 발광 클럭 신호(EMCLK)가 발광 신호의 출력단을 통해 게이트 라인(GL)으로 공급될 수 있다.
도 8b를 참조하면, 하이 레벨의 발광 클럭 신호(EMCLK)가 발광 신호의 출력단을 통해 출력된 이후에, Q 노드가 로우 레벨이 되고 Qb 노드가 하이 레벨이 될 수 있다.
해당 구간에 트랜지스터 Tup2는 턴-오프 되고, 트랜지스터 Tdn2는 턴-온 될 수 있다.
이후 제2 게이트 고전위 구동 전압(EVDD2)이 발광 신호의 출력단을 통해 출력되며, 하이 레벨의 발광 신호를 유지할 수 있다.
트랜지스터 Tup2의 턴-온에 의해 하이 레벨의 발광 신호가 공급된 상태에서, 트랜지스터 Tdn2가 턴-온 되며 하이 레벨의 발광 신호를 유지하므로, 트랜지스터 Tdn2의 양단에 걸리는 전압 차이가 작을 수 있다.
따라서, 하이 레벨의 발광 신호를 출력함에 따른 트랜지스터 Tup2나 트랜지스터 Tdn2의 열화를 감소시킬 수 있다.
캐리 신호의 출력단과 발광 신호의 출력단이 분리된 게이트 회로와 전술한 캐리 신호의 출력단과 스캔 신호의 출력단이 분리된 게이트 회로는 별도로 배치될 수 있다.
또한, 본 발명의 실시예들은, 게이트 회로가 출력하는 게이트 신호의 출력단과 캐리 신호의 출력단을 분리한 구조에서, 복수의 게이트 신호가 Q 노드를 공유함으로써 디스플레이 패널(110)에 게이트 회로가 배치되는 영역을 감소시킬 수 있다.
도 9는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 회로의 구조의 다른 예시를 나타낸 도면이다.
도 9를 참조하면, 게이트 회로는, 캐리 클럭 신호(CRCLK)의 입력단과 캐리 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup1을 포함할 수 있다. 게이트 회로는, 스캔 클럭 신호(CRCLK)의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup2를 포함할 수 있다. 게이트 회로는, 발광 클럭 신호(EMCLK)의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup3을 포함할 수 있다.
트랜지스터 Tup1, Tup2, Tup3은 Q 노드에 의해 제어될 수 있다. Q 노드의 부트스트랩을 위한 커패시터 C1은, Q 노드와 캐리 신호의 출력단 사이에 전기적으로 연결될 수 있다.
게이트 회로는, 캐리 신호의 출력단과 제2 게이트 저전위 구동 전압(GVSS2)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tdn1을 포함할 수 있다. 게이트 회로는, 스캔 신호의 출력단과 제3 게이트 저전위 구동 전압(GVSS3)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tdn2를 포함할 수 있다. 게이트 회로는, 발광 신호의 출력단과 제2 게이트 고전위 구동 전압(GVDD2)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tdn3을 포함할 수 있다.
트랜지스터 Tdn1, Tdn2, Tdn3은 Qb 노드에 의해 제어될 수 있다.
게이트 회로로 입력되는 클럭 신호 중 적어도 일부는 상이한 파형을 가질 수 있다.
일 예로, 캐리 클럭 신호(CRCLK)의 파형과 스캔 클럭 신호(SCCLK)의 파형은 동일할 수 있다.
캐리 클럭 신호(CRCLK)의 파형과 발광 클럭 신호(EMCLK)의 파형은 상이할 수 있다. 발광 클럭 신호(EMCLK)의 파형은 캐리 클럭 신호(CRCLK)의 파형이 반전된 형태일 수 있다.
스캔 신호의 출력단과 발광 신호의 출력단이 캐리 신호의 출력단과 분리되므로, 스캔 신호와 발광 신호의 출력 특성이 향상될 수 있다. 스캔 클럭 신호(SCCLK)의 파형과 발광 클럭 신호(EMCLK)의 파형을 다르게 함으로써, Q 노드가 공유된 구조에서 게이트 라인(GL)의 구동을 위해 요구되는 스캔 신호와 발광 신호가 출력될 수 있다.
스캔 신호의 출력을 제어하는 트랜지스터 Tup2와 발광 신호의 출력을 제어하는 트랜지스터 Tup3가 Q 노드를 공유하고, 트랜지스터 Tdn2와 트랜지스터 Tdn3가 Qb 노드를 공유함으로써, 게이트 라인(GL)의 구동을 위해 요구되는 게이트 회로의 수를 감소시킬 수 있다.
따라서, 디스플레이 패널(110)의 논-액티브 영역(NA)에 게이트 회로가 배치되는 구조에서, 게이트 회로가 배치되는 영역을 감소시켜 논-액티브 영역(NA)의 증가를 방지할 수 있다.
또한, 서브픽셀(SP)의 구조에 따라 복수의 발광 신호의 공급이 요구될 수 있다. 이러한 경우, 게이트 회로는, 복수의 발광 신호의 출력을 제어하는 복수의 트랜지스터가 Q 노드와 Qb 노드를 공유하는 구조를 가질 수 있다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 다른 예시를 나타낸 도면이다.
도 10을 참조하면, 서브픽셀(SP)은, 도 2에 도시된 서브픽셀(SP)의 회로 구조와 비교할 때, 스캔 신호에 의해 제어되는 초기화 트랜지스터(INT)를 더 포함할 수 있다. 또한, 서브픽셀(SP)은, 발광 신호에 의해 제어되는 제1 발광 트랜지스터(EMT1)와 제2 발광 트랜지스터(EMT2)를 더 포함할 수 있다.
도 10에 도시된 서브픽셀(SP)의 회로 구조를 도 5에 도시된 서브픽셀(SP)의 회로 구조와 비교하면, 제2 발광 트랜지스터(EMT2)가 더 배치된 구조로 볼 수 있다.
제2 발광 트랜지스터(EMT2)를 제외한 나머지 트랜지스터는 도 5에 도시된 서브픽셀(SP)에 배치된 트랜지스터와 동일한 타이밍으로 구동될 수 있다.
제2 발광 트랜지스터(EMT2)는, 제1 기간(P1), 제2 기간(P2) 및 제3 기간(P3)에 턴-오프 레벨의 발광 신호를 공급받을 수 있다. 제2 발광 트랜지스터(EMT2)는, 제4 기간(P4)에 턴-온 레벨의 발광 신호를 공급받을 수 있다.
따라서, 제1 발광 트랜지스터(EMT1)를 제어하는 발광 신호와 제2 발광 트랜지스터(EMT2)를 제어하는 발광 신호는 상이할 수 있다.
제1 발광 트랜지스터(EMT1)를 제어하는 발광 신호와 제2 발광 트랜지스터(EMT2)를 제어하는 발광 신호는 하나의 게이트 회로에 의해 공급될 수 있다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 회로의 구조의 다른 예시를 나타낸 도면이다. 도 12는 도 11에 도시된 게이트 회로의 구동 파형의 예시를 나타낸 도면이다.
도 11을 참조하면, 게이트 회로는, 캐리 클럭 신호(CRCLK)의 입력단과 캐리 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup1을 포함할 수 있다. 게이트 회로는, 제1 발광 클럭 신호(EM1CLK)의 입력단과 제1 발광 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup2를 포함할 수 있다. 게이트 회로는, 제2 발광 클럭 신호(EM2CLK)의 입력단과 제2 발광 신호의 출력단 사이에 전기적으로 연결된 트랜지스터 Tup3을 포함할 수 있다.
트랜지스터 Tup1, Tup2, Tup3은 Q 노드에 의해 제어될 수 있다.
게이트 회로는, 캐리 신호의 출력단과 제2 게이트 저전위 구동 전압(GVSS2)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tdn1을 포함할 수 있다. 게이트 회로는, 제1 발광 신호의 출력단과 제2 게이트 고전위 구동 전압(GVDD2)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tdn2를 포함할 수 있다. 게이트 회로는, 제2 발광 신호의 출력단과 제2 게이트 고전위 구동 전압(GVDD2)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tdn3을 포함할 수 있다.
제1 발광 클럭 신호(EM1CLK)의 파형은 캐리 클럭 신호(CRCLK)의 파형이 반전된 파형일 수 있다. 제2 발광 클럭 신호(EM2CLK)의 파형은 캐리 클럭 신호(CRCLK)의 파형이 반전된 파형일 수 있다.
제1 발광 클럭 신호(EM1CLK)의 파형과 제2 발광 클럭 신호(EM2CLK)의 파형은 상이할 수 있다.
일 예로, 도 12를 참조하면, 제1 발광 클럭 신호(EM1CLK)의 펄스 폭과 제2 발광 클럭 신호(EM2CLK)의 펄스 폭은 상이할 수 있다.
제1 발광 클럭 신호(EM1CLK)는 캐리 클럭 신호(CRCLK)가 하이 레벨인 구간의 일부 구간에 로우 레벨일 수 있다. 제2 발광 클럭 신호(EM2CLK)는 캐리 클럭 신호(CRCLK)가 하이 레벨인 구간의 전체 구간에 로우 레벨일 수 있다.
펄스 폭이 상이한 제1 발광 클럭 신호(EM1CLK)와 제2 발광 클럭 신호(EM2CLK)를 이용하여 제1 발광 신호와 제2 발광 신호를 출력함으로써, 제1 발광 트랜지스터(EMT1)와 제2 발광 트랜지스터(EMT2)의 제어를 위한 발광 신호를 하나의 게이트 회로로 공급할 수 있다.
제1 발광 신호의 출력단과 제2 발광 신호의 출력단을 캐리 신호의 출력단과 분리함으로써, 제1 발광 신호와 제2 발광 신호의 출력 특성을 향상시킬 수 있다.
트랜지스터 Tup2, Tup3이 턴-온 된 상태에서 제1 발광 클럭 신호(EM1CLK)와 제2 발광 클럭 신호(EM2CLK)를 이용하여 하이 레벨의 발광 신호를 출력한 이후, 트랜지스터 Tdn2, Tdn3를 턴-온 시키고 제2 게이트 고전위 구동 전압(GVDD2)을 이용하여 하이 레벨의 발광 신호를 유지함으로써, 발광 신호를 하이 레벨로 유지하는 기간에 트랜지스터의 열화를 감소시킬 수 있다.
전술한 본 발명의 실시예들에 의하면, 클럭 신호와 게이트 구동 전압의 분리를 통해 캐리 신호의 출력과 스캔 신호나 발광 신호의 출력을 분리함으로써, 게이트 회로의 신호 출력 특성을 향상시킬 수 있다.
또한, 발광 신호의 출력을 위한 클럭 신호의 파형을 캐리 신호의 출력을 위한 클럭 신호의 파형이 반전된 형태가 되도록 함으로써, 하이 레벨의 발광 신호를 용이하게 구현하고 발광 신호가 하이 레벨인 기간에 게이트 회로에 배치된 트랜지스터의 열화를 감소시킬 수 있다.
또한, 캐리 신호의 출력과 스캔 신호, 발광 신호의 출력이 분리된 구조에서, 각 신호들의 출력을 위한 Q 노드와 Qb 노드를 공유하는 구조에 의해, 디스플레이 패널(110)의 논-액티브 영역(NA)에 게이트 회로가 배치되는 영역을 감소시키며, 게이트 회로의 신호 출력 특성과 안정성을 개선할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널; 및
    상기 다수의 게이트 라인들을 구동하는 다수의 게이트 회로들을 포함하고,
    상기 다수의 게이트 회로들 중 적어도 하나는,
    제1 제어 노드에 의해 제어되고 제1 클럭 신호의 입력단과 제1 출력 신호의 출력단 사이에 전기적으로 연결된 제1 풀-업 트랜지스터;
    제2 제어 노드에 의해 제어되고 상기 제1 출력 신호의 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제1 풀-다운 트랜지스터;
    상기 제1 제어 노드에 의해 제어되고 상기 제1 클럭 신호와 상이한 제2 클럭 신호의 입력단과 제2 출력 신호의 출력단 사이에 전기적으로 연결된 제2 풀-업 트랜지스터; 및
    상기 제2 제어 노드에 의해 제어되고 상기 제2 출력 신호의 출력단과 제2 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제2 풀-다운 트랜지스터를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 클럭 신호의 파형은 상기 제1 클럭 신호의 파형이 반전된 형태인 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 클럭 신호는 상기 제1 클럭 신호가 하이 레벨인 구간의 적어도 일부 구간에 로우 레벨이고 상기 제1 클럭 신호가 로우 레벨인 구간의 적어도 일부 구간에 하이 레벨인 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 출력 신호의 출력단은,
    제1 기간에 상기 제2 풀-업 트랜지스터가 턴-온 된 상태이고 상기 제2 풀-다운 트랜지스터가 턴-오프 된 상태에서 상기 제2 게이트 구동 전압의 레벨과 동일한 레벨의 신호를 출력하고,
    상기 제1 기간 이후의 제2 기간에 상기 제2 풀-업 트랜지스터가 턴-오프 된 상태이고 상기 제2 풀-다운 트랜지스터가 턴-온 된 상태에서 상기 제2 게이트 구동 전압을 출력하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제2 출력 신호의 출력단은 상기 다수의 게이트 라인들 중 적어도 하나의 게이트 라인과 전기적으로 연결된 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 출력 신호의 출력단의 상기 다수의 게이트 회로들 중 적어도 하나의 게이트 회로와 전기적으로 연결된 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1 제어 노드와 상기 제1 출력 신호의 출력단 사이에 전기적으로 연결된 커패시터를 더 포함하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1 제어 노드와 상기 제2 출력 신호의 출력단은 전기적으로 분리된 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 게이트 구동 전압은 게이트 저전위 구동 전압이고, 상기 제2 게이트 구동 전압은 게이트 고전위 구동 전압인 디스플레이 장치.
  10. 제1항에 있어서,
    상기 다수의 게이트 회로들 중 적어도 하나는,
    상기 제1 제어 노드에 의해 제어되고 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 적어도 하나와 상이한 제3 클럭 신호의 입력단과 제3 출력 신호의 출력단 사이에 전기적으로 연결된 제3 풀-업 트랜지스터; 및
    상기 제2 제어 노드에 의해 제어되고 상기 제3 출력 신호의 출력단과 제3 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제3 풀-다운 트랜지스터를 더 포함하는 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제3 클럭 신호의 파형은 상기 제1 클럭 신호의 파형이 반전된 형태인 디스플레이 장치.
  12. 제10항에 있어서,
    상기 제3 클럭 신호의 펄스 폭은 상기 제2 클럭 신호의 펄스 폭과 상이한 디스플레이 장치.
  13. 제10항에 있어서,
    상기 제3 게이트 구동 전압의 레벨은 상기 제2 게이트 구동 전압의 레벨과 동일한 디스플레이 장치.
  14. 제10항에 있어서,
    상기 제3 클럭 신호는 상기 제1 클럭 신호와 동일한 디스플레이 장치.
  15. 제10항에 있어서,
    상기 제2 출력 신호의 출력단은 상기 다수의 게이트 라인들 중 어느 하나의 게이트 라인과 전기적으로 연결되고,
    상기 제3 출력 신호의 출력단은 상기 다수의 게이트 라인들 중 다른 하나의 게이트 라인과 전기적으로 연결된 디스플레이 장치.
  16. 제10항에 있어서,
    상기 제1 제어 노드와 상기 제3 출력 신호의 출력단은 전기적으로 분리된 디스플레이 장치.
  17. 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널; 및
    상기 다수의 게이트 라인들을 구동하는 다수의 게이트 회로들을 포함하고,
    상기 다수의 게이트 회로들 중,
    제1 게이트 회로는 캐리 클럭 신호 및 상기 캐리 클럭 신호와 동일한 파형을 갖는 스캔 클럭 신호를 입력 받고,
    제2 게이트 회로는 상기 캐리 클럭 신호 및 상기 캐리 클럭 신호의 파형이 반전된 파형을 갖는 발광 클럭 신호를 입력 받는 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 게이트 회로에서 상기 캐리 클럭 신호가 인가되는 트랜지스터와 상기 스캔 클럭 신호가 인가되는 트랜지스터는 상이하고,
    상기 제2 게이트 회로에서 상기 캐리 클럭 신호가 인가되는 트랜지스터와 상기 발광 클럭 신호가 인가되는 트랜지스터는 상이한 디스플레이 장치.
  19. 제1 제어 노드에 의해 제어되고 제1 클럭 신호의 입력단과 제1 출력 신호의 출력단 사이에 전기적으로 연결된 제1 풀-업 트랜지스터; 및
    상기 제1 제어 노드에 의해 제어되고 상기 제1 클럭 신호의 파형이 반전된 파형을 갖는 제2 클럭 신호의 입력단과 제2 출력 신호의 출력단 사이에 전기적으로 연결된 제2 풀-업 트랜지스터
    를 포함하는 게이트 회로.
  20. 제19항에 있어서,
    상기 제1 제어 노드에 의해 제어되고 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 적어도 하나와 상이한 제3 클럭 신호의 입력단과 제3 출력 신호의 출력단 사이에 전기적으로 연결된 제3 풀-업 트랜지스터를 더 포함하는 게이트 회로.
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