KR20200011298A - 디스플레이 패널, 디스플레이 장치 - Google Patents

디스플레이 패널, 디스플레이 장치 Download PDF

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Abstract

본 발명의 실시예들은, 디스플레이 패널 및 장치에 관한 것으로서, 각각의 게이트 회로로 클럭 신호가 입력되는 경로 상에 차등화된 저항 패턴을 배치하거나 시간에 따라 입력되는 클럭 신호의 파형을 조절함으로써, 각각의 게이트 회로로부터 출력되는 스캔 신호의 지연 정도를 유사하게 제어할 수 있도록 한다. 이에 따라, 스캔 신호의 지연 차이를 감소시켜 데이터 충전 기간의 타이밍 설정이 용이해지도록 하며, 디스플레이 패널의 위치에 따른 데이터 충전 기간 차이를 감소시켜 균일한 휘도를 나타내는 디스플레이 패널 및 장치를 제공할 수 있도록 한다.

Description

디스플레이 패널, 디스플레이 장치{DISPLAY PANE, DISPLAY DEVICE}
본 발명의 실시예들은 디스플레이 패널 및 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치는, 일 예로, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 게이트 구동 회로와 데이터 구동 회로를 제어하는 컨트롤러 등을 포함할 수 있다.
이러한 디스플레이 장치에서, 게이트 구동 회로는 서브픽셀의 구동 타이밍을 제어하는 스캔 신호를 출력하며, 데이터 구동 회로는 스캔 신호가 공급되는 타이밍에 맞춰 데이터 전압을 공급함으로써, 각각의 서브픽셀이 영상 데이터에 대응하는 밝기를 나타내도록 하여 이미지를 표시할 수 있도록 한다.
그리고, 이러한 디스플레이 장치에는, 전술한 구동 회로 등을 구동하기 위한 각종 전압, 신호 등이 인가되는 각종 신호 라인이 배치될 수 있다.
이러한 신호 라인의 로드는, 구동 회로로 공급되는 전압, 신호에 영향을 줄 수 있으며, 이로 인해 구동 회로에 의한 디스플레이 구동이 정상적으로 수행되지 못할 수 있는 문제점이 존재한다.
본 발명의 실시예들의 목적은, 디스플레이 장치에 포함된 구동 회로로 전압, 신호 등을 공급하는 신호 라인의 로드로 인해 구동 회로에 의한 디스플레이 구동의 성능이 저하되는 것을 방지할 수 있는 디스플레이 패널과 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 디스플레이 장치에 포함된 구동 회로가 출력하는 신호의 라이징 기간의 차이로 인해 디스플레이 패널의 위치에 따라 화질이 불균일해지는 것을 방지할 수 있는 디스플레이 패널과 장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치된 다수의 서브픽셀과 연결된 다수의 게이트 라인과, 논-액티브 영역에 배치되고 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로와, 논-액티브 영역에 배치되고 다수의 게이트 회로 중 적어도 일부 게이트 회로와 연결되며 연결된 게이트 회로로 클럭 신호를 공급하는 적어도 하나의 클럭 신호 라인을 포함하는 디스플레이 패널을 제공한다.
이러한 디스플레이 패널에서, 적어도 하나의 클럭 신호 라인 각각은, 논-액티브 영역에 일 방향으로 배치되고 클럭 신호가 입력되는 클럭 신호 입력 라인과, 클럭 신호 입력 라인과 다수의 게이트 회로를 연결하는 다수의 클럭 신호 전달 라인을 포함하며, 다수의 클럭 신호 전달 라인 중 적어도 일부 클럭 신호 전달 라인 각각은 상이한 저항 패턴을 포함할 수 있다.
또는, 적어도 하나의 클럭 신호 라인은, 하나의 프레임 기간에 다수의 클럭 신호를 입력받을 수 있으며, 첫 번째 스캔 신호의 출력을 위해 입력되는 첫 번째 클럭 신호의 전압 레벨이 제1 레벨로부터 제2 레벨에 도달하는 제1 기간은 마지막 스캔 신호의 출력을 위해 입력되는 마지막 클럭 신호의 전압 레벨이 제1 레벨로부터 제2 레벨에 도달하는 제2 기간보다 길 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 디스플레이 패널의 논-액티브 영역에 배치되고 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로와, 논-액티브 영역에 배치되고 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결되며 연결된 게이트 회로로 스캔 신호의 출력을 위해 이용되는 클럭 신호를 공급하는 적어도 하나의 클럭 신호 라인과, 적어도 하나의 클럭 신호 라인으로 클럭 신호를 출력하는 클럭 신호 출력 회로를 포함하는 디스플레이 장치를 제공할 수 있다.
이러한 디스플레이 장치에서, 클럭 신호 출력 회로는, 하나의 프레임 기간에 다수의 클럭 신호를 출력할 수 있으며, 첫 번째 스캔 신호의 출력을 위해 출력되는 첫 번째 클럭 신호의 전압 레벨이 제1 레벨로부터 제2 레벨에 도달하는 제1 기간은 마지막 스캔 신호의 출력을 위해 출력되는 마지막 클럭 신호의 전압 레벨이 제1 레벨로부터 제2 레벨에 도달하는 제2 기간보다 길 수 있다.
본 발명의 실시예들에 의하면, 스캔 신호를 출력하는 게이트 회로로 입력되는 클럭 신호의 라이징 기간의 차이를 감소시켜줌으로써, 각각의 게이트 회로에서 출력되는 스캔 신호 간의 지연 차이를 감소시켜줄 수 있도록 한다.
본 발명의 실시예들에 의하면, 각각의 게이트 회로에서 출력되는 스캔 신호의 라이징 기간의 차이를 감소시켜줌으로써, 스캔 신호의 라이징 기간의 차이로 인한 타이밍 손실을 방지하고 데이터 충전 기간이 균일해질 수 있도록 하여 화면 품위를 개선할 수 있도록 한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 배열된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치의 디스플레이 패널에 배치된 게이트 회로의 구조의 예시를 나타낸 도면이다.
도 4는 도 3에 도시된 게이트 회로로 클럭 신호를 공급하는 클럭 신호 라인의 구조의 예시를 나타낸 도면이다.
도 5는 도 3에 도시된 게이트 회로의 개략적인 구조의 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 게이트 회로에서 출력되는 스캔 신호의 예시를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 게이트 회로에서 출력되는 스캔 신호의 다른 예시를 나타낸 도면이다.
도 8은 도 7에 도시된 게이트 회로와 연결된 클럭 신호 라인의 구조의 예시를 나타낸 도면이다.
도 9는 도 7에 도시된 게이트 회로와 연결된 클럭 신호 라인의 구조의 다른 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 클럭 신호 출력 회로에서 출력되는 클럭 신호의 예시를 나타낸 도면이다.
도 11은 도 10에 도시된 클럭 신호 출력 회로에서 출력되는 클럭 신호와 게이트 회로에서 출력되는 스캔 신호의 예시를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 게이트 회로에서 출력되는 스캔 신호가 디스플레이 패널에서 지연되는 정도의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또는, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 내장되어 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)로 광을 조사하는 백라이트 유닛과 같은 광원 장치를 포함하고, 디스플레이 패널(110)의 서브픽셀(SP)에는 액정이 배치된다. 그리고, 각각의 서브픽셀(SP)로 데이터 전압이 인가됨에 따라 형성되는 전계에 의해 액정의 배열을 조정함으로써, 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다.
또는, 디스플레이 장치(100)는, 자체 발광 소자를 이용하여 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다. 이러한 디스플레이 장치(100)는, 각각의 서브픽셀(SP)에 발광 다이오드(LED)나 유기 발광 다이오드(OLED)와 같은 발광 소자를 포함하고, 데이터 전압에 따라 발광 소자에 흐르는 전류를 제어함으로써 이미지를 표시할 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배열된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예들에 디스플레이 장치(100)에 배치된 서브픽셀(SP)은, 하나 이상의 트랜지스터와 캐패시터를 포함할 수 있으며, 발광 소자(ED)가 배치될 수 있다.
일 예로, 서브픽셀(SP)은, 구동 트랜지스터(Tdrv), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스토리지 캐패시터(Cst) 및 발광 소자(ED)를 포함할 수 있다.
구동 트랜지스터(Tdrv)는, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 갖는다.
구동 트랜지스터(Tdrv)의 제1 노드(N1)는, 제1 트랜지스터(T1)가 턴-온 되면 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)을 인가받으며, 게이트 노드일 수 있다.
구동 트랜지스터(Tdrv)의 제2 노드(N2)는, 발광 소자(ED)의 애노드 전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(Tdrv)의 제3 노드(N3)는, 구동 전압(VDD)이 인가되는 구동 전압 라인(DVL)과 전기적으로 연결되며, 드레인 노드 또는 소스 노드일 수 있다.
제1 트랜지스터(T1)는, 구동 트랜지스터(Tdrv)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결되며, 게이트 라인(GL)에 공급되는 스캔 신호에 따라 동작한다.
제2 트랜지스터(T2)는, 구동 트랜지스터(Tdrv)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되며, 게이트 라인(GL)에 의해 공급되는 스캔 신호에 따라 동작한다.
이러한 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는, 동일한 게이트 라인(GL)과 연결될 수도 있고, 서로 다른 게이트 라인(GL)과 연결될 수도 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(Tdrv)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되며, 한 프레임 동안 데이터 전압(Vdata)을 유지시켜준다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(Tdrv)의 유형에 따라 구동 트랜지스터(Tdrv)의 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수도 있다.
발광 소자(ED)는, 발광다이오드(LED)나 유기발광다이오드(OLED)일 수 있으며, 발광 소자(ED)의 애노드 전극은 구동 트랜지스터(Tdrv)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 그리고, 발광 소자(ED)의 캐소드 전극으로 기저 전압(VSS)이 인가될 수 있다.
이러한 발광 소자(ED)는, 구동 트랜지스터(Tdrv)의 동작에 의해 공급되는 전류에 따라 발광하며, 해당 서브픽셀(SP)이 영상 데이터에 대응하는 밝기를 나타낼 수 있도록 한다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)가 디스플레이 패널(110)의 베젤 영역에 배치되어 구현된 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)의 디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되며 이미지를 표시하는 액티브 영역(A/A)과, 액티브 영역(A/A)의 외측에 위치하는 논-액티브 영역(N/A)을 포함한다.
게이트 구동 회로(120)는, 디스플레이 패널(110)의 논-액티브 영역(N/A)에 배치되어, 액티브 영역(A/A)에 배치된 서브픽셀(SP)과 연결된 다수의 게이트 라인(GL)을 제어할 수 있다.
이러한 게이트 구동 회로(120)는, 각각의 게이트 라인(GL)의 구동을 제어하는 다수의 게이트 회로(GC)와, 다수의 게이트 회로(GC) 중 적어도 하나의 게이트 회로(GC)와 연결된 클럭 신호 라인(CL)을 포함할 수 있다.
이러한 클럭 신호 라인(CL)은, 다수의 게이트 회로(GC) 각각으로 클럭 신호(CLK)를 공급하며, 다수의 게이트 회로(GC)는 입력받은 클럭 신호(CLK)를 이용하여 신호를 출력할 수 있다.
일 예로, 다수의 게이트 회로(GC)는, 클럭 신호 라인(CL)을 통해 클럭 신호(CLK)를 입력받고, 클럭 신호(CLK)에 기초하여 다른 게이트 회로(GC)로 캐리 신호를 출력할 수 있다. 이러한 캐리 신호는, 게이트 회로(GC) 사이에 연결된 캐리 신호 전송 라인을 통해 전달되며, 게이트 회로(GC)의 작동 타이밍을 제어할 수 있다.
다른 예로, 다수의 게이트 회로(GC)는, 클럭 신호 라인(CL)을 통해 클럭 신호(CLK)를 입력받고, 클럭 신호(CLK)에 기초하여 게이트 라인(GL)으로 스캔 신호를 출력할 수 있다. 이러한 스캔 신호는, 게이트 라인(GL)과 연결된 서브픽셀(SP)의 구동 타이밍을 제어할 수 있다.
또한, 각각의 서브픽셀(SP)에 게이트 라인(GL)에 의해 구동되는 스위칭 트랜지스터가 둘 이상 배치된 경우, 복수의 스캔 신호 각각의 출력을 위해 이용되는 복수의 클럭 신호(CLK)를 공급하는 둘 이상의 클럭 신호 라인(CL)이 다수의 게이트 회로(GC)와 연결될 수 있다.
이러한 클럭 신호 라인(CL) 각각은, 게이트 회로(GC)의 구동 방식에 따라, 동일한 유형의 신호의 출력을 위해 이용되는 클럭 신호(CLK)를 공급하는 2개, 4개 또는 6개의 클럭 신호 라인(CL)으로 구성될 수 있다.
도 4는 도 3에 도시된 게이트 구동 회로(120)에서 스캔 신호 출력에 이용되는 클럭 신호(CLK)를 공급하는 클럭 신호 라인(CL)의 연결 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 클럭 신호 라인(CL)은, 일 예로, 4개의 클럭 신호 라인(CL1, CL2, CL3, CL4)으로 구성될 수 있다. 그리고, 각각의 클럭 신호 라인(CL)으로 위상이 다른 클럭 신호(CLK1, CLK2, CLK3, CLK4)가 공급될 수 있다.
클럭 신호 라인(CL) 각각은, 다수의 게이트 회로(GC) 중 일부 게이트 회로(GC)와 연결될 수 있다. 그리고, 클럭 신호 라인(CL)과 연결된 게이트 회로(GC)로 클럭 신호(CLK)를 공급할 수 있다.
다수의 게이트 회로(GC) 각각은, 클럭 신호 라인(CLK)을 통해 입력받은 클럭 신호(CLK)에 기초하여 게이트 라인(GL)으로 스캔 신호를 출력할 수 있다. 이러한 스캔 신호에 의해 게이트 라인(GL)과 연결된 서브픽셀(SP)의 구동 타이밍이 제어될 수 있다.
도 5는 도 3에 도시된 게이트 회로(GC)의 개략적인 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 게이트 회로(GC)는, Q 노드의 전압 레벨에 따라 제어되는 풀-업 트랜지스터(Tup)와, Qb 노드의 전압 레벨에 따라 제어되는 풀-다운 트랜지스터(Tdown)를 포함할 수 있다. 그리고, Q 노드와 Qb 노드의 전압 레벨의 제어를 위한 각종 회로 소자를 포함할 수 있다. 또한, 풀-업 트랜지스터(Tup)의 게이트 노드와 소스 노드 사이에 연결된 캐패시터(C)를 포함할 수 있으며, 이러한 캐패시터(C)는 스캔 신호 출력 기간 동안 풀-업 트랜지스터(Tup)가 턴-온 상태를 유지하도록 할 수 있다.
풀-업 트랜지스터(Tup)는, 클럭 신호(CLK)의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결될 수 있다. 그리고, Q 노드의 전압 레벨에 따라 온-오프 되며, 턴-온 되면 게이트 회로(GC)로 입력된 클럭 신호(CLK)가 스캔 신호로서 출력되도록 한다.
즉, 풀-업 트랜지스터(Tup)는, 게이트 라인(GL)으로 공급되는 스캔 신호의 출력을 제어할 수 있다.
풀-다운 트랜지스터(Tdown)는, 스캔 신호의 출력단과 게이트 기저 전압(GVSS)의 입력단 사이에 전기적으로 연결될 수 있다. 그리고, Qb 노드의 전압 레벨에 따라 온-오프 될 수 있다.
여기서, Qb 노드의 전압 레벨은 Q 노드의 전압 레벨과 반대로 제어되므로, 풀-업 트랜지스터(Tup)가 턴-온 되면 풀-다운 트랜지스터(Tdown)는 턴-오프 된다. 그리고, 풀-업 트랜지스터(Tup)가 턴-오프 되면, 풀-다운 트랜지스터(Tdown)는 턴-온 된다.
따라서, 풀-다운 트랜지스터(Tdown)는, 스캔 신호가 출력되는 기간 이외의 기간 동안 게이트 라인(GL)이 게이트 기저 전압(GVSS)의 레벨로 유지되도록 할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 게이트 회로(GC)는, 게이트 회로(GC)로 입력된 클럭 신호(CLK)를 이용하여 스캔 신호를 출력하므로, 입력되는 클럭 신호(CLK)에 따라 출력하는 스캔 신호의 파형, 타이밍 등이 달라질 수 있다.
도 6은 본 발명의 실시예들에 따른 게이트 회로(GC)에서 출력되는 스캔 신호의 예시를 나타낸 도면이다.
도 6을 참조하면, 디스플레이 패널(110)에서 클럭 신호(CLK)가 입력되는 노드와 가장 가깝게 배치된 제1 게이트 회로(GC)와, 클럭 신호(CLK)가 입력되는 노드와 가장 멀리 배치된 제n 게이트 회로(GC)에서 출력되는 스캔 신호의 예시를 나타낸다.
제1 게이트 회로(GC1)는 클럭 신호(CLK)가 입력되는 노드와 가깝게 배치되므로, 제1 게이트 회로(GC1)로 클럭 신호(CLK)가 입력되는 경로의 로드는 상대적으로 작을 수 있다.
따라서, 제1 게이트 회로(GC1)로부터 출력되는 스캔 신호의 라이징 기간이 지연되는 정도는 크지 않을 수 있다.
반면, 제n 게이트 회로(GCn)는 클럭 신호(CLK)가 입력되는 노드와 멀리 배치되므로, 제n 게이트 회로(GCn)로 클럭 신호(CLK)가 입력되는 경로의 로드는 상대적으로 클 수 있다.
따라서, 제n 게이트 회로(GCn)로부터 출력되는 스캔 신호의 라이징 기간이 지연되는 정도는 클 수 있다.
즉, 도 6에 도시된 예시와 같이, 제1 게이트 회로(GC1)로부터 출력된 제1 스캔 신호(S#1)의 전압 레벨에 제1 레벨(L1)로부터 제2 레벨(L2)에 도달하는 제1 기간(P1)보다 제n 게이트 회로(GCn)로부터 출력되는 제n 스캔 신호(S#n)의 전압 레벨이 제1 레벨(L1)로부터 제2 레벨(L2)에 도달하는 제2 기간(P2)이 길 수 있다.
여기서, 제1 레벨(L1)이 로우 레벨이고 제2 레벨(L2)이 하이 레벨인 경우를 예시로 설명하고 있으나, 구동 유형에 따라 제1 레벨(L1)이 하이 레벨이고 제2 레벨(L2)이 로우 레벨일 수도 있다.
이러한 스캔 신호의 라이징 기간의 지연 차이로 인해 제1 스캔 신호(S#1)가 인가된 서브픽셀(SP)의 데이터 충전 기간과 제n 스캔 신호(S#n)가 인가된 서브픽셀(SP)의 데이터 충전 기간의 차이가 발생할 수 있다.
또한, 이러한 데이터 충전 기간의 차이로 인해 데이터 전압(Vdata)의 충전 타이밍을 맞추기 어려울 수도 있다.
이와 같이, 각각의 게이트 회로(GC)로부터 출력되는 스캔 신호의 지연 차이는 데이터 충전이 균일하게 이루어지지 못하게 할 수 있으며, 이로 인해 각각의 서브픽셀(SP)의 휘도가 불균일해질 수 있다.
본 발명의 실시예들은, 게이트 회로(GC)로부터 출력되는 스캔 신호의 지연 차이를 최소화함으로써, 데이터 충전 타이밍을 용이하게 제어할 수 있도록 하며, 각각의 서브픽셀(SP)이 균일한 휘도를 나타낼 수 있도록 하는 방안을 제공한다.
도 7은 본 발명의 실시예들에 따른 게이트 회로(GC)에서 출력되는 스캔 신호의 다른 예시를 나타낸 도면이다.
도 7을 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(120)에서, 게이트 회로(GC)와 클럭 신호(CLK)가 입력되는 노드 사이에 클럭 신호(CLK)의 전달 경로의 저항을 증가시키는 저항 패턴(RP)이 배치될 수 있다.
이러한 저항 패턴(RP)은, 클럭 신호(CLK)가 입력되는 노드와 게이트 회로(GC)에 포함된 풀-업 트랜지스터(Tup) 사이에 배치될 수 있다. 그리고, 저항 패턴(RP)은, 게이트 회로(GC)의 내부에 배치될 수도 있고, 게이트 회로(GC)의 외부에 배치될 수도 있다.
저항 패턴(RP)이 게이트 회로(GC)의 내부에 배치된 경우를 예시로 설명하면, 저항 패턴(RP)은 클럭 신호(CLK)가 입력되는 모든 게이트 회로(GC)마다 배치될 수 있다. 또는, 일부 게이트 회로(GC)를 제외한 나머지 게이트 회로(GC)에만 배치될 수도 있다.
일 예로, 클럭 신호(CLK)가 입력되는 노드와 가장 멀리 배치된 제n 게이트 회로(GCn)는 저항 패턴(RP)을 포함하지 않을 수 있다. 그리고, 제n 게이트 회로(GCn)를 제외한 나머지 게이트 회로(GC)에는 저항 패턴(RP)이 배치될 수 있다.
게이트 회로(GC)에 배치된 저항 패턴(RP)에 따른 저항의 크기는 각각의 게이트 회로(GC)마다 다를 수 있다.
일 예로, 클럭 신호(CLK)가 입력되는 노드와 가장 가깝게 배치된 제1 게이트 회로(GC1)에 배치된 제1 저항 패턴(RP1)에 따른 저항의 크기가 가장 클 수 있다. 그리고, 클럭 신호(CLK)가 입력되는 노드와 가장 멀리 배치된 제n 게이트 회로(GCn)에 배치된 제n 저항 패턴(RPn)에 따른 저항의 크기가 가장 작을 수 있다.
또한, 제1 게이트 회로(GC1)와 제n 게이트 회로(GCn) 사이에 위치하는 게이트 회로(GC)에 배치된 저항 패턴(RP)에 따른 저항의 크기는, 제1 저항 패턴(RP1)에 따른 저항의 크기보다 작고 제n 저항 패턴(RPn)에 따른 저항의 크기보다 클 수 있다. 그리고, 저항 패턴(RP)을 포함하는 게이트 회로(GC)가 클럭 신호(CLK)가 입력되는 노드로부터 멀어질수록 작아질 수 있다.
즉, 클럭 신호(CLK)가 입력되는 노드와 가장 가깝게 배치된 제1 게이트 회로(GC1)의 제1 저항 패턴(RP1)에 따른 저항의 크기가 제2 게이트 회로(GC2)의 제2 저항 패턴(RP2)에 따른 저항의 크기보다 클 수 있다. 그리고, 클럭 신호(CLK)가 입력되는 노드로부터 멀어질수록 게이트 회로(GC)에 포함된 저항 패턴(RP)에 따른 저항의 크기가 점차적으로 작아질 수 있다.
이와 같이, 각각의 게이트 회로(GC)마다 저항의 크기가 다른 저항 패턴(RP)을 배치함으로써, 제1 게이트 회로(GC1)로 입력되는 클럭 신호(CLK)의 전달 경로의 저항이 가장 크게 증가하고, 제n 게이트 회로(GCn)로 입력되는 클럭 신호(CLK)의 전달 경로의 저항이 가장 작게 증가할 수 있다.
따라서, 제1 게이트 회로(GC1)로 입력되는 제1 클럭 신호(CLK#1)는 제1 저항 패턴(RP1)으로 인해 지연되는 정도가 상대적으로 크게 증가할 수 있다. 그리고, 제n 게이트 회로(GCn)로 입력되는 제n 클럭 신호(CLK#n)는 제n 저항 패턴(RPn)으로 인해 지연되는 정도가 상대적으로 작게 증가할 수 있다.
이를 통해, 게이트 회로(GC)로 입력되는 클럭 신호(CLK)의 전달 경로의 로드 차이를 저항 패턴(RP)을 통해 보상함으로써, 각각의 게이트 회로(GC)로 입력되는 클럭 신호(CLK)의 지연 차이를 감소시켜줄 수 있다.
그리고, 이러한 클럭 신호(CLK)의 지연 차이의 감소로 인해, 각각의 게이트 회로(GC)로부터 출력되는 스캔 신호의 지연 차이가 감소되도록 할 수 있다.
즉, 도 7의 예시에 도시된 바와 같이, 제1 스캔 신호(S#1)의 라이징 기간인 제1 기간(P1)과 제n 스캔 신호(S#n)의 라이징 기간인 제n 기간(Pn)이 거의 동일해질 수 있다.
본 발명의 실시예들은, 각각의 게이트 회로(GC)로부터 출력되는 스캔 신호의 지연 정도를 유사하게 제어함으로써, 각각의 스캔 신호가 인가되는 서브픽셀(SP)의 데이터 충전 기간을 유사하게 제어할 수 있다. 그리고, 데이터 충전 기간을 유사하게 제어함으로써, 각각의 서브픽셀(SP)이 나타내는 휘도의 균일도를 향상시킬 수 있다.
도 8은 도 7에 도시된 게이트 회로(GC)와 연결된 클럭 신호 라인(CL)의 구조의 예시를 나타낸 도면이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 디스플레이 패널(110)에 배치된 게이트 라인(GL)으로 스캔 신호를 출력하는 다수의 게이트 회로(GC)와, 다수의 게이트 회로(GC)로 클럭 신호(CLK)를 공급하는 클럭 신호 라인(CL)과, 클럭 신호 라인(CL)으로 클럭 신호(CLK)를 출력하는 클럭 신호 출력 회로(150)를 포함할 수 있다.
다수의 게이트 회로(GC) 각각은, 연결된 게이트 라인(GL)으로 스캔 신호를 출력하여, 해당 게이트 라인(GL)과 연결된 서브픽셀(SP)의 구동 타이밍을 제어한다.
클럭 신호 라인(CL)은, 다수의 게이트 회로(GC)와 클럭 신호 출력 회로(150) 사이에 연결되며, 클럭 신호 출력 회로(150)로부터 출력된 클럭 신호(CLK)가 입력되는 클럭 신호 입력 라인(CLa)과, 각각의 게이트 회로(GC)로 클럭 신호(CLK)를 전달하는 클럭 신호 전달 라인(CLb)을 포함할 수 있다.
그리고, 각각의 클럭 신호 전달 라인(CLb)은, 저항 패턴(RP)을 포함할 수 있다. 즉, 저항 패턴(RP)은, 클럭 신호 입력 라인(CLa)과 클럭 신호 전달 라인(CLb)이 연결되는 클럭 신호 전달 노드(Nct)와 게이트 회로(GC) 사이에 배치될 수 있다.
여기서, 저항 패턴(RP) 중 클럭 신호 입력 노드(Nci)와 가장 가깝게 배치된 제1 클럭 신호 전달 라인(CLb1)에 포함된 제1 저항 패턴(RP1)에 따른 저항의 크기가 가장 클 수 있다.
그리고, 클럭 신호 입력 노드(Nci)와 가장 멀리 배치된 제n 클럭 신호 라인(CLbn)에 포함된 제n 저항 패턴(RPn)에 따른 저항의 크기가 가장 작을 수 있다.
제1 클럭 신호 전달 라인(CLb1)과 제n 클럭 신호 전달 라인(CLbn) 사이에 배치된 클럭 신호 전달 라인(CLb)에 포함된 저항 패턴(RP)에 따른 저항의 크기는 클럭 신호 입력 노드(Nci)로부터 멀어질수록 점차적으로 감소할 수 있다.
이때, 제1 클럭 신호 라인(CLb1)과 제n 클럭 신호 전달 라인(CLnb) 사이에 배치된 클럭 신호 전달 라인(CLb) 중 인접한 둘 이상의 클럭 신호 전달 라인(CLb)에 포함된 저항 패턴(RP)에 따른 저항의 크기는 동일할 수도 있다.
즉, 제1 저항 패턴(RP1)부터 제n 저항 패턴(RPn)으로 갈수록 저항의 크기가 점차적으로 감소할 수도 있고, 계단식으로 감소할 수도 있다.
클럭 신호 출력 회로(150)는, 클럭 신호 입력 라인(CLa)의 클럭 신호 입력 노드(Nci)와 전기적으로 연결되며, 클럭 신호 입력 라인(CLa)으로 클럭 신호(CLK)를 출력할 수 있다.
이러한 클럭 신호 출력 회로(150)는, 컨트롤러(140)일 수도 있고, 컨트롤러(140) 내에 모듈 형태로 구현된 회로일 수도 있으며, 컨트롤러(140)와 별도로 배치된 회로일 수도 있다.
클럭 신호 출력 회로(150)는, 게이트 회로(GC)의 스캔 신호 출력을 위해 이용되는 클럭 신호(CLK)를 출력하며, 출력되는 클럭 신호(CLK)의 파형은 일정할 수 있다.
일 예로, 클럭 신호 출력 회로(150)는, 제1 게이트 회로(GC1)의 제1 스캔 신호(S#1) 출력을 위해 이용되는 제1 클럭 신호(CLK#1)와 제n 게이트 회로(GCn)의 제n 스캔 신호(S#n) 출력을 위해 이용되는 제n 클럭 신호(CLK#n)를 동일한 파형으로 출력할 수 있다.
클럭 신호 출력 회로(150)가 동일한 파형을 갖는 클럭 신호(CLK)를 출력하더라도, 각각의 게이트 회로(GC)마다 클럭 신호(CLK)가 전달되는 경로의 로드가 다르므로, 클럭 신호(CLK)의 지연 정도가 달라질 수 있다.
일 예로, 제1 클럭 신호 전달 노드(Nct1)에 도달한 클럭 신호(CLK)의 지연 정도보다 제n 클럭 신호 전달 노드(Nctn)에 도달한 클럭 신호(CLK)의 지연 정도가 클 수 있다.
이때, 각각의 클럭 신호 전달 라인(CLb)마다 상이한 저항의 크기를 갖는 저항 패턴(RP)이 포함되므로, 클럭 신호 전달 라인(CLb)를 통해 게이트 회로(GC)로 입력되는 클럭 신호(CLK)의 지연 정도가 다를 수 있다.
즉, 저항의 크기가 가장 큰 제1 저항 패턴(RP1)을 통해 제1 게이트 회로(GC1)로 입력되는 제1 클럭 신호(CLK#1)는 상대적으로 많이 지연되고, 저항의 크기가 가장 작은 제n 저항 패턴(RPn)을 통해 제n 게이트 회로(GCn)로 입력되는 제n 클럭 신호(CLK#n)는 상대적으로 덜 지연될 수 있다.
따라서, 클럭 신호(CLK)의 전달 경로의 로드 차이로 인한 지연 차이에 대한 보상이 이루어져, 제1 게이트 회로(GC1)로부터 출력되는 제1 스캔 신호(S#1)와, 제n 게이트 회로(GCn)로부터 출력되는 제n 스캔 신호(S#n)의 지연 정도가 유사해질 수 있다.
그리고, 각각의 게이트 라인(GL)으로 공급되는 스캔 신호의 지연 정도가 유사하게 제어되므로, 각각의 게이트 라인(GL)에 의해 제어되는 서브픽셀(SP)의 데이터 충전 기간이 균일해지도록 하여 각각의 서브픽셀(SP)이 나타내는 휘도 균일도를 개선할 수 있도록 한다.
이러한 저항 패턴(RP)은, 저항의 크기가 다른 회로 소자로 구현될 수도 있으나, 클럭 신호 전달 라인(CLb)의 패턴을 통해 구현될 수도 있다.
도 9는 도 7에 도시된 게이트 회로(GC)와 연결된 클럭 신호 라인(CL)의 구조의 다른 예시를 나타낸 도면이다.
도 9를 참조하면, 클럭 신호 라인(CL)은, 클럭 신호 출력 회로(150)로부터 출력된 클럭 신호(CLK)가 입력되는 클럭 신호 입력 라인(CLa)과, 클럭 신호 입력 라인(CLa)과 다수의 게이트 회로(GC) 각각을 연결하는 다수의 클럭 신호 전달 라인(CLb)을 포함할 수 있다.
그리고, 각각의 클럭 신호 전달 라인(CLb)은, 신호 라인의 형태로 이루어진 저항 패턴(RP)을 포함할 수 있다.
이러한 저항 패턴(RP)에 따른 저항의 크기는 서로 다를 수 있으며, 일 예로, 클럭 신호 입력 노드(Nci)로부터 가장 가깝게 배치된 제1 클럭 신호 전달 라인(CLb1)에 포함된 제1 저항 패턴(RP1)에 따른 저항의 크기가 가장 크고, 클럭 신호 입력 노드(Nci)로부터 가장 멀리 배치된 제n 클럭 신호 전달 라인(CLbn)에 포함된 제n 저항 패턴(RPn)에 따른 저항의 크기가 가장 작을 수 있다.
도 9에 도시된 예시에서는, 저항 패턴(RP)이 신호 라인의 형태로 배치되므로, 저항의 크기가 가장 큰 제1 저항 패턴(RP1)의 길이가 가장 길고, 저항의 크기가 가장 작은 제n 저항 패턴(RPn)의 길이가 가장 짧을 수 있다.
따라서, 다수의 클럭 신호 전달 라인(CLb) 중, 제1 저항 패턴(RP1)을 포함하는 제1 클럭 신호 전달 라인(CLb1)의 길이가 가장 길고, 제n 저항 패턴(RPn)을 포함하는 제n 클럭 신호 전달 라인(CLbn)의 길이가 가장 짧을 수 있다.
이와 같이, 각각의 게이트 회로(GC)로 클럭 신호(CLK)가 전달되는 경로의 로드를 차등화된 저항의 크기를 제공하는 저항 패턴(RP)을 통해 보상함으로써, 게이트 회로(GC)로 입력되는 클럭 신호(CLK)의 지연 정도를 유사하게 제어할 수 있도록 한다.
또한, 도 8과 도 9에 도시된 저항 패턴(RP)의 예시는, 본 발명의 실시예들의 설명을 위한 하나의 예시이며, 각각의 클럭 신호 전달 라인(CLb)마다 차등화된 저항 패턴(RP)이 포함된 구조는 본 발명의 실시예들의 범위에 포함될 수 있다.
한편, 본 발명의 실시예들은, 클럭 신호 전달 라인(CLb)에 포함된 저항 패턴(RP)을 통해 클럭 신호(CLK)의 지연 정도를 유사하게 보상할 수도 있으나, 클럭 신호 출력 회로(150)에서 출력되는 클럭 신호(CLK)의 파형을 시간에 따라 조절함으로써 클럭 신호(CLK)의 지연을 제어할 수도 있다.
도 10은 본 발명의 실시예들에 따른 클럭 신호 출력 회로(150)로부터 출력되는 클럭 신호(CLK)의 예시를 나타낸 도면이다.
도 10을 참조하면, 다수의 게이트 회로(GC) 각각은, 클럭 신호 전달 라인(CLb)을 통해 클럭 신호 입력 라인(CLa)과 연결될 수 있다. 그리고, 클럭 신호 입력 라인(CLa)은, 클럭 신호 출력 회로(150)와 전기적으로 연결될 수 있다.
클럭 신호 출력 회로(150)는, 클럭 신호 입력 라인(CLa)으로 클럭 신호(CLK)를 출력하며, 클럭 신호(CLK)가 출력되는 시점에 따라 라이징 기간이 다른 클럭 신호(CLK)를 출력할 수 있다.
일 예로, 클럭 신호 출력 회로(150)는, 하나의 프레임 기간에 N개의 스캔 신호의 출력을 위해 이용되는 N개의 클럭 신호(CLK)를 출력할 수 있다. 그리고, 제1 게이트 회로(GC1)의 제1 스캔 신호(S#1) 출력을 위한 제1 클럭 신호(CLK#1)부터 제n 게이트 회로(GCn)의 제n 스캔 신호(S#n) 출력을 위한 제n 클럭 신호(CLK#n)까지 순차적으로 출력할 수 있다.
여기서, 클럭 신호 출력 회로(150)는, 제1 클럭 신호(CLK#1)의 라이징 기간을 가장 길게 설정하여 출력하고, 제n 클럭 신호(CLK#n)의 라이징 기간을 가장 짧게 설정하여 출력할 수 있다.
그리고, 제1 클럭 신호(CLK#1)와 제n 클럭 신호(CLK#n) 사이에 출력되는 클럭 신호(CLK)의 라이징 기간은 점점 짧아지도록 할 수 있다.
즉, 하나의 프레임 기간에서 출력되는 클럭 신호(CLK)의 라이징 기간을 시간이 지남에 따라 점차적으로 감소시킬 수 있다.
또한, 제n 클럭 신호(CLK#n)는, 라이징 기간이 지연되지 않은 형태로 출력할 수도 있다.
상대적으로 라이징 기간이 긴 제1 클럭 신호(CLK#1)는 제1 게이트 회로(GC1)로 전달되는 경로의 로드가 상대적으로 작으므로, 제1 게이트 회로(GC1)로 입력되는 제1 클럭 신호(CLK#1)는 상대적으로 덜 지연될 수 있다.
그리고, 상대적으로 라이징 기간이 짧은 제n 클럭 신호(CLK#n)는 제n 게이트 회로(GCn)로 전달되는 경로의 로드가 상대적으로 크므로, 제n 게이트 회로(GCn)로 입력되는 제n 클럭 신호(CLK#n)가 상대적으로 많이 지연될 수 있다.
따라서, 클럭 신호 출력 회로(150)에서 출력되는 클럭 신호(CLK)의 라이징 기간의 지연 정도는 상이하나, 게이트 회로(GC)로 입력되는 클럭 신호(CLK)의 라이징 기간의 지연 정도는 유사해질 수 있다.
그리고, 각각의 게이트 회로(GC)로 입력되는 클럭 신호(CLK)의 지연 정도가 유사해지므로, 각각의 게이트 회로(GC)에서 출력되는 스캔 신호의 지연 정도도 유사해질 수 있다.
도 11은 도 10에 도시된 클럭 신호 출력 회로(150)에서 출력되는 클럭 신호(CLK)와 게이트 회로(GC)로부터 출력되는 스캔 신호의 예시를 나타낸 도면이다.
도 11을 참조하면, 클럭 신호 출력 회로(150)로부터 출력된 제1 클럭 신호(CLK#1)의 전압 레벨이 제1 레벨(L1)로부터 제2 레벨(L2)에 도달하는 제1 기간(P1)은, 제n 클럭 신호(CLK#n)의 전압 레벨이 제1 레벨(L1)로부터 제2 레벨(L2)에 도달하는 제2 기간(P2)보다 길 수 있다.
즉, 클럭 신호 출력 회로(150)는, 시간이 지남에 따라 클럭 신호(CLK)의 라이징 기간을 감소시키며 클럭 신호(CLK)를 출력할 수 있다.
그리고, 각각의 클럭 신호(CLK)의 전달 경로의 로드가 상이하므로, 해당 클럭 신호(CLK)에 의해 출력되는 스캔 신호의 라이징 기간은 유사하게 제어될 수 있다.
즉, 도 11에 도시된 예시와 같이, 제1 게이트 회로(GC1)로부터 출력되는 제1 스캔 신호(S#1)의 라이징 기간인 제1 기간(P1)과, 제n 게이트 회로(GCn)로부터 출력되는 제n 스캔 신호(S#n)의 라이징 기간인 제2 기간(P2)은 거의 동일할 수 있다.
또한, 제1 클럭 신호(CLK#1)와 제n 클럭 신호(CLK#n) 사이에 출력되는 클럭 신호(CLK)는 라이징 기간이 점차적으로 감소하며 출력되므로, 제1 스캔 신호(S#1)와 제n 스캔 신호(S#n) 사이에 출력되는 스캔 신호의 라이징 기간도 유사하게 조절될 수 있다.
따라서, 각각의 게이트 회로(GC)로부터 출력되는 스캔 신호의 지연 정도를 유사하게 제어하여, 스캔 신호의 지연 차이로 인한 타이밍 손실을 방지하고 각각의 서브픽셀(SP)이 나타내는 휘도의 균일도를 개선할 수 있도록 한다.
이와 같이, 본 발명의 실시예들은, 클럭 신호 라인(CL)에 차등화된 저항 패턴(RP)을 배치하거나, 클럭 신호 라인(CL)으로 입력되는 클럭 신호(CLK)의 파형을 시간에 따라 조절함으로써, 각각의 게이트 회로(GC)로부터 출력되는 스캔 신호의 지연 정도를 유사하게 제어할 수 있도록 한다.
또는, 저항 패턴(RP)의 배치와 클럭 신호(CLK)의 파형 조절을 함께 적용하여 스캔 신호의 지연 정도를 제어할 수도 있다.
즉, 저항 패턴(RP)에 따른 저항의 차이와 클럭 신호(CLK)의 라이징 기간의 차이를 함께 조절함으로써, 게이트 라인(GL)의 수가 증가하는 경우에도 게이트 회로(GC)로 입력되는 클럭 신호(CLK)의 라이징 기간을 미세하게 조절하며 스캔 신호의 지연 정도를 유사하게 제어하도록 할 수도 있다.
도 12는 본 발명의 실시예들에 따른 게이트 회로(GC)로부터 출력되는 스캔 신호에 디스플레이 패널(110)에서 지연되는 정도의 예시를 나타낸 도면이다.
도 12를 참조하면, 각각의 게이트 회로(GC)로 입력되는 클럭 신호(GC)의 지연에 대한 보상이 이루어지기 않은 경우에는, 제1 스캔 신호(S#1)의 라이징 기간이 가장 짧고, 제n 스캔 신호(S#n)의 라이징 기간이 가장 길 수 있다.
그리고, 게이트 라인(GL)으로 입력된 이러한 스캔 신호는 디스플레이 패널(110)의 에지 부분에서 센터 부분으로 전달될수록 디스플레이 패널(110)의 로드로 인해 지연될 수 있다.
이때, 라이징 기간이 상대적으로 짧은 제1 스캔 신호(S#1)가 지연되는 정도보다 라이징 기간이 상대적으로 긴 제n 스캔 신호(S#n)가 지연되는 정도가 클 수 있다.
따라서, 디스플레이 패널(110)의 상/하 부분의 스캔 신호의 차이뿐만 아니라, 에지/센터 부분의 스캔 신호의 차이도 발생할 수 있다.
그러나, 본 발명의 실시예들에 의하면, 제1 스캔 신호(S#1)와 제n 스캔 신호(S#n)의 라이징 기간이 유사해지도록 조절되어 게이트 라인(GL)으로 입력되게 된다.
따라서, 디스플레이 패널(110)의 상/하 부분의 스캔 신호의 지연 차이로 인한 휘도 불균일을 방지할 수 있다.
또한, 제1 스캔 신호(S#1)와 제n 스캔 신호(S#n)의 라이징 기간이 유사하게 지연된 상태로 게이트 라인(GL)으로 입력되므로, 스캔 신호가 디스플레이 패널(110)의 에지 부분에서 센터 부분으로 전달되며 지연되더라도 에지 부분과 센터 부분의 지연 차이가 크지 않을 수 있다.
따라서, 디스플레이 패널(110)의 에지 부분과 센터 부분의 스캔 신호의 지연 차이로 인한 휘도 불균일도 저감시키며, 디스플레이 패널(110)을 통해 표시되는 화상 품위를 개선할 수 있도록 한다.
전술한 본 발명의 실시예들은, 각각의 게이트 회로(GC)로 클럭 신호(CLK)가 전달되는 경로 상에 차등화된 저항 패턴(RP)을 배치하거나, 시간에 따라 입력되는 클럭 신호(CLK)의 파형을 조절함으로써, 게이트 회로(GC)로부터 출력되는 스캔 신호의 지연 정도를 유사하게 제어할 수 있도록 한다.
이를 통해, 스캔 신호의 지연 차이로 인한 데이터 충전 기간의 차이를 감소시켜 디스플레이 패널(110)이 균일한 휘도를 제공할 수 있도록 한다.
또한, 데이터 충전 기간의 타이밍 설정이 용이해지도록 함으로써, 타이밍 손실을 방지하여 디스플레이 구동 성능이 개선된 디스플레이 패널(110)과 디스플레이 장치(100)를 제공할 수 있도록 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 150: 클럭 신호 출력 회로

Claims (16)

  1. 액티브 영역에 배치된 다수의 서브픽셀과 연결된 다수의 게이트 라인;
    논-액티브 영역에 배치되고, 상기 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로; 및
    상기 논-액티브 영역에 배치되고, 상기 다수의 게이트 회로 중 적어도 일부 게이트 회로와 연결되며, 연결된 게이트 회로로 클럭 신호를 공급하는 적어도 하나의 클럭 신호 라인을 포함하고,
    상기 적어도 하나의 클럭 신호 라인 각각은,
    상기 논-액티브 영역에 일 방향으로 배치되고 상기 클럭 신호가 입력되는 클럭 신호 입력 라인과, 상기 클럭 신호 입력 라인과 상기 다수의 게이트 회로를 연결하는 다수의 클럭 신호 전달 라인을 포함하며,
    상기 다수의 클럭 신호 전달 라인 중 적어도 일부 클럭 신호 전달 라인 각각은 상이한 저항 패턴을 포함하는 디스플레이 패널.
  2. 제1항에 있어서,
    상기 클럭 신호 입력 라인의 클럭 신호 입력 노드와 가장 가깝게 배치된 상기 클럭 신호 전달 라인에 포함된 상기 저항 패턴에 따른 저항의 크기는 상기 클럭 신호 입력 노드와 가장 멀리 배치된 상기 클럭 신호 전달 라인에 포함된 상기 저항 패턴에 따른 저항의 크기보다 큰 디스플레이 패널.
  3. 제2항에 있어서,
    상기 클럭 신호 입력 노드와 가장 가깝게 배치된 상기 클럭 신호 전달 라인과 상기 클럭 신호 입력 노드와 가장 멀리 배치된 상기 클럭 신호 전달 라인 사이에 배치된 적어도 둘 이상의 클럭 신호 전달 라인 각각에 포함된 상기 저항 패턴에 따른 저항의 크기는 서로 동일한 디스플레이 패널.
  4. 제1항에 있어서,
    상기 다수의 클럭 신호 전달 라인 각각에 포함된 상기 저항 패턴에 따른 저항의 크기는 상기 클럭 신호 전달 라인이 상기 클럭 신호 입력 라인의 클럭 신호 입력 노드로부터 멀어질수록 점차적으로 감소하는 디스플레이 패널.
  5. 제1항에 있어서,
    상기 클럭 신호 입력 라인의 클럭 신호 입력 노드로부터 가장 멀리 배치된 상기 클럭 신호 전달 라인을 제외한 나머지 클럭 신호 전달 라인은 상기 저항 패턴을 포함하는 디스플레이 패널.
  6. 제1항에 있어서,
    상기 다수의 클럭 신호 전달 라인 각각에 포함된 상기 저항 패턴 각각은 정해진 길이를 갖는 신호 라인의 형태로 배치된 디스플레이 패널.
  7. 제6항에 있어서,
    상기 저항 패턴을 포함하는 상기 클럭 신호 전달 라인의 길이는 상기 클럭 신호 입력 라인의 클럭 신호 입력 노드와 멀어질수록 짧아지는 디스플레이 패널.
  8. 제1항에 있어서,
    상기 클럭 신호 입력 라인으로 입력되는 상기 클럭 신호의 파형은 일정한 디스플레이 패널.
  9. 액티브 영역에 배치된 다수의 서브픽셀과 연결된 다수의 게이트 라인;
    논-액티브 영역에 배치되고, 상기 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로; 및
    상기 논-액티브 영역에 배치되고, 상기 다수의 게이트 회로 중 적어도 일부 게이트 회로와 연결되며, 연결된 게이트 회로로 상기 스캔 신호의 출력을 위해 이용되는 클럭 신호를 공급하는 적어도 하나의 클럭 신호 라인을 포함하고,
    상기 적어도 하나의 클럭 신호 라인은,
    하나의 프레임 기간에 다수의 클럭 신호를 입력받고, 첫 번째 스캔 신호의 출력을 위해 입력되는 첫 번째 클럭 신호의 전압 레벨이 제1 레벨로부터 제2 레벨에 도달하는 제1 기간은 마지막 스캔 신호의 출력을 위해 입력되는 마지막 클럭 신호의 전압 레벨이 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 제2 기간보다 긴 디스플레이 패널.
  10. 제9항에 있어서,
    상기 첫 번째 클럭 신호와 상기 마지막 클럭 신호 사이에 입력되는 적어도 하나의 클럭 신호의 전압 레벨이 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 기간은 상기 제1 기간보다 짧고 상기 제2 기간보다 긴 디스플레이 패널.
  11. 제9항에 있어서,
    상기 하나의 프레임 기간에 입력되는 다수의 클럭 신호 각각의 전압 레벨이 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 기간은 점차적으로 짧아지는 디스플레이 패널.
  12. 제9항에 있어서,
    상기 마지막 클럭 신호의 전압 레벨은 시간적으로 지연되지 않고 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 디스플레이 패널.
  13. 제9항에 있어서,
    상기 첫 번째 스캔 신호의 전압 레벨이 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 기간과 상기 마지막 스캔 신호의 전압 레벨이 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 기간의 차이는 상기 제1 기간과 상기 제2 기간의 차이보다 작은 디스플레이 패널.
  14. 제9항에 있어서,
    상기 적어도 하나의 클럭 신호 라인으로 상기 하나의 프레임 기간에 파형이 상이한 적어도 둘 이상의 클럭 신호를 출력하는 클럭 신호 출력 회로를 더 포함하는 디스플레이 패널.
  15. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 디스플레이 패널의 논-액티브 영역에 배치되고, 상기 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로;
    상기 논-액티브 영역에 배치되고, 상기 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결되며, 연결된 게이트 회로로 상기 스캔 신호의 출력을 위해 이용되는 클럭 신호를 공급하는 적어도 하나의 클럭 신호 라인; 및
    상기 적어도 하나의 클럭 신호 라인으로 상기 클럭 신호를 출력하는 클럭 신호 출력 회로를 포함하고,
    상기 클럭 신호 출력 회로는,
    하나의 프레임 기간에 다수의 클럭 신호를 출력하고, 첫 번째 스캔 신호의 출력을 위해 출력되는 첫 번째 클럭 신호의 전압 레벨이 제1 레벨로부터 제2 레벨에 도달하는 제1 기간은 마지막 스캔 신호의 출력을 위해 출력되는 마지막 클럭 신호의 전압 레벨이 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 제2 기간보다 긴 디스플레이 장치.
  16. 제15항에 있어서,
    상기 클럭 신호 출력 회로는,
    상기 하나의 프레임 기간 동안 상기 클럭 신호의 전압 레벨이 상기 제1 레벨로부터 상기 제2 레벨에 도달하는 기간을 점차적으로 감소시켜 상기 클럭 신호를 출력하는 디스플레이 장치.
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WO2024087034A1 (zh) * 2022-10-25 2024-05-02 京东方科技集团股份有限公司 显示面板及显示装置

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