CN109710113A - 栅极驱动单元、栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动单元，包括移位寄存器，还包括充电电路，所述充电电路与充电端、所述移位寄存器的上拉节点相连，用于在所述移位寄存器的上拉节点的电压处于有效电平状态且所述充电端提供有效电平信号时，将所述充电端的有效电平信号传输至所述上拉节点，以对上拉节点进行充电。本发明还提供一种栅极驱动单元的驱动方法、栅极驱动电路及其驱动方法、显示装置。本发明能够解决显示与触控集成的显示装置中，因上拉节点在触控扫描阶段放电而导致的显示异常问题。

Description

栅极驱动单元、栅极驱动电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种栅极驱动单元及其驱动方法、栅极驱动电路及其驱动方法、显示装置。

背景技术

随着消费电子产品的轻薄化设计，显示与触控集成(TDDI)已经成为主流高端产品的标配。目前，显示与触控集成的驱动方式大多是在一帧画面显示完成后进行触控扫描的，如果显示频率为60Hz，触控频率为60Hz，则每完成一次显示扫描后，进行一次触控扫描。但是，当触控频率增大时，需要在显示一帧画面的时间段内进行多次触控扫描，这时容易导致显示异常。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动单元、栅极驱动电路及其驱动方法、显示装置。

为了实现上述目的，本发明提供一种栅极驱动单元，包括移位寄存器，所述栅极驱动单元还包括充电电路，所述充电电路与充电端、所述移位寄存器的上拉节点相连，用于在所述移位寄存器的上拉节点的电压处于有效电平状态且所述充电端提供有效电平信号时，将所述充电端的有效电平信号传输至所述上拉节点，以对上拉节点进行充电。

可选地，所述充电电路包括：控制子电路和选通子电路；

所述控制子电路，与所述上拉节点、所述充电端、所述选通子电路相连，用于在所述上拉节点的电压处于有效电平状态且所述充电端提供有效电平信号时，将所述上拉节点的信号传输至所述选通子电路；

所述选通子电路，与所述上拉节点、所述充电端相连，用于在接收到所述控制子电路提供的有效电平信号时，将所述充电端的有效电平信号传输至所述上拉节点。

可选地，所述控制子电路包括：第一晶体管和第二晶体管，

所述第一晶体管的栅极和第一极均与所述上拉节点相连；所述第一晶体管的第二极与所述第二晶体管的第一极相连，所述第二晶体管的栅极与所述充电端相连，所述第二晶体管的第二极与所述选通子电路相连。

可选地，所述选通子电路包括：第三晶体管，所述第三晶体管的栅极与所述控制子电路相连，所述第三晶体管的第一极与所述充电端相连，所述第三晶体管的第二极与所述上拉节点相连。

可选地，所述选通子电路还包括第一电容，所述第一电容的两端分别与所述第三晶体管的栅极和第一极相连。

可选地，所述移位寄存器包括：预充电路、复位电路、上拉电路、下拉控制电路和下拉电路，其中，

所述预充电路与所述移位寄存器的输入端、所述上拉节点和第一电源端相连，用于在所述输入端提供的有效电平信号的控制下，将所述第一电源端的信号传输至所述上拉节点；

所述复位电路与所述上拉节点、复位端和所述第二电源端相连，用于在所述复位端提供的有效电平信号的控制下，将所述第二电源端的信号传输至所述上拉节点；

所述上拉电路与所述上拉节点、信号输出端和时钟信号端相连，用于在所述上拉节点的电压处于有效电平状态时将所述时钟信号端所提供的信号传输至所述信号输出端；

所述下拉控制电路与所述上拉节点、下拉节点、第三电源端、第四电源端相连，用于在所述上拉节点的电压处于有效电平状态时，将所述第三电源端提供的信号传输至所述下拉节点，以及在所述上拉节点处于无效电位时将所述第四电源端提供的信号传输至所述下拉节点；

所述下拉电路与所述下拉节点、所述上拉节点、所述信号输出端、所述第四电源端相连，用于在所述下拉节点的电压处于有效电平状态时将所述第四电源端提供的信号传输至所述上拉节点和所述信号输出端。

相应地，本发明还提供一种上述栅极驱动单元的驱动方法，所述驱动方法包括：

在预充电阶段，向所述充电端提供处于无效电平状态的第一信号；同时，向所述上拉节点提供有效电平信号，并控制所述移位寄存器的信号输出端输出无效电平信号；

在再充电阶段，向所述充电端提供第二信号，所述第二信号的至少一部分处于有效电平状态，利用充电电路将所述第二信号中处于有效电平状态的部分传输至上拉节点；并控制信号输出端的输出信号保持与预充电阶段相同；

在输出阶段，向所述充电端提供所述第一信号；并控制所述信号输出端输出有效电平信号。

可选地，所述第二信号持续为高电平状态；或者，所述第二信号为在高电平状态和低电平状态之间切换的方波信号。

可选地，所述向所述上拉节点提供有效电平信号，并控制所述移位寄存器的信号输出端输出无效电平信号的步骤包括：

向所述输入端提供有效电平信号，并向所述时钟信号端提供无效电平信号，以使得所述预充电路将所述第一电源端的有效电平信号传输至所述上拉节点，所述上拉电路将所述时钟信号端的无效电平信号传输至所述信号输出端；

所述控制信号输出端的输出信号保持与预充电阶段相同的步骤包括：

向所述时钟信号端提供无效电平信号，以使得所述上拉电路将所述时钟信号端的无效电平信号传输至所述信号输出端；

所述控制移位寄存器输出有效电平信号的步骤包括：

向所述时钟信号端提供有效电平信号，以使得所述上拉电路将所述时钟信号端所提供的有效电平信号传输至所述信号输出端；

所述驱动方法还包括：

在复位阶段，向所述复位端提供有效电平信号，以使得所述复位电路将所述第二电源端提供的无效电平信号传输至上拉节点。

相应地，本发明还提供一种栅极驱动电路，包括多个级联的栅极驱动单元，至少一部分栅极驱动单元采用上述栅极驱动单元，

其中，除最后一级栅极驱动单元外，其他各级栅极驱动单元的移位寄存器的信号输出端与后一级栅极驱动单元的移位寄存器的输入端相连；

除第一级栅极驱动单元外，其他各级栅极驱动单元的移位寄存器的信号输出端与前一级栅极驱动单元的移位寄存器的复位端相连。

相应地，本发明还提供一种如上文所述的栅极驱动电路的栅极驱动方法，在所述栅极驱动电路中的除第一级之外的其他级栅极驱动单元中，至少一级栅极驱动单元为待充电栅极驱动单元，所述待充电栅极驱动单元采用上文所述的栅极驱动单元，所述待充电栅极驱动单元与其前一级栅极驱动单元构成驱动单元组，

所述栅极驱动方法包括：

在每个显示周期，多个栅极驱动单元依次输出有效电平信号；其中，至少一个驱动单元组的两级栅极驱动单元输出有效电平信号的阶段之间存在触控扫描阶段；

所述栅极驱动方法还包括：

在每个触控扫描阶段，向每个待充电栅极驱动单元的充电端提供第二信号，所述第二信号的至少一部分处于有效电平状态。

相应地，本发明还提供一种显示装置，包括上述栅极驱动电路。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为本发明实施例一提供的栅极驱动单元的结构示意图；

图2为本发明实施例二提供的栅极驱动单元的结构示意图；

图3为图2所示的栅极驱动单元的工作时序图；

图4为充电端的另一种信号时序图；

图5为本发明实施例三提供的上述栅极驱动单元的驱动方法流程图；

图6为本发明实施例四提供的一种栅极驱动电路的结构示意图；

图7为栅极驱动电路的信号时序图。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

在移位寄存器中，上拉晶体管的栅极与上拉节点相连，并在上拉节点的电压处于有效电平状态时，将时钟信号端的信号传输至信号输出端。在显示与触控集成的产品中，假设显示频率为60Hz，触控频率为120Hz，栅极驱动电路包括N级移位寄存器，则需要在每个显示周期内进行两次触控扫描。例如，在显示周期内，前n-1级移位寄存器依次输出扫描信号；之后进入触控扫描阶段；触控扫描阶段结束之后，第n级及之后的栅极驱动单元依次输出扫描信号。这种情况下，第n-1级移位寄存器输出扫描信号时，第n级移位寄存器的上拉节点变为高电平并一直持续到触控扫描阶段结束。但是，在触控扫描阶段，第n级移位寄存器的上拉节点会发生放电，从而导致触控扫描阶段结束之后，第n级移位寄存器的上拉晶体管打开不充分，进而导致相应行的像素充电不充分，发生显示异常。

为了解决现有技术中因上拉节点在触控扫描阶段放电而导致的显示异常问题，本发明提供一种栅极驱动单元及其驱动方法、栅极驱动电路、显示装置。以下结合附图对本发明的各个实施例进行详细说明，其中，此处所描述的各个实施例仅用于说明和解释本发明，并不用于限制本发明。

首先需要说明的是，本发明各实施例中的各个晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件；晶体管的第一极和第二极中的一者为该晶体管的源极，另一者为该晶体管的漏极。

另外，本发明中的“有效电平”为能够使晶体管导通的电平，“无效电平”为能够使晶体管关断的电平。当晶体管为N型晶体管时，有效电平是指高电平，无效电平是指低电平；而当晶体管为P型晶体管时，有效电平是指低电平，无效电平是指高电平。

在本发明中以各晶体管均为N型晶体管为例进行示例性说明。此时，有效电平是指高电平，无效电平是指低电平。

图1为本发明实施例一提供的栅极驱动单元的结构示意图，如图1所示，栅极驱动单元包括移位寄存器GOA和充电电路10。充电电路10与充电端C-CLK、移位寄存器GOA的上拉节点PU相连，用于在移位寄存器GOA的上拉节点PU的电压处于有效电平状态且充电端C-CLK提供有效电平信号时，将充电端C-CLK的有效电平信号传输至上拉节点PU，以对上拉节点PU进行充电。

本实施例一的栅极驱动单元用于栅极驱动电路中时，在一个显示周期内，若第n级与第n-1级栅极驱动单元输出扫描信号的两个时间段之间存在触控扫描阶段，则可以向栅极驱动单元的充电端C-CLK提供高电平信号，而此时第n级栅极驱动单元的上拉节点PU是处于高电平的，因此，充电电路10可以为第n级栅极驱动单元的上拉节点PU充电，从而使上拉节点PU保持触控扫描阶段前的电压，进而在触控扫描阶段结束后，第n级栅极驱动单元中受上拉节点PU控制的上拉晶体管能够充分导通，从而改善显示不良。

具体地，如图1所示，充电电路10包括：控制子电路11和选通子电路12。

控制子电路11与上拉节点PU、充电端C-CLK、选通子电路12相连，用于在上拉节点PU的电压处于有效电平状态且充电端C-CLK提供有效电平信号时，将上拉节点PU的信号传输至选通子电路12。

选通子电路12与上拉节点PU、充电端C-CLK相连，用于在接收到控制子电路11提供的有效电平信号时，将充电端C-CLK的有效电平信号传输至上拉节点PU。

如图1所示，移位寄存器GOA包括：预充电路21、复位电路22、上拉电路23、下拉控制电路24和下拉电路25。预充电路21、复位电路22和上拉电路23连接于上拉节点PU，下拉控制电路24和下拉电路25连接于下拉节点PD。

预充电路21与移位寄存器的输入端INPUT、上拉节点PU和第一电源端V1相连，用于在输入端INPUT提供的有效电平信号的控制下，将第一电源端V1的信号传输至上拉节点PU。

复位电路22与上拉节点PU、复位端RST和第二电源端V2相连，用于在复位端RST提供的有效电平信号的控制下，将第二电源端V2的信号传输至上拉节点PU。

上拉电路23与上拉节点PU、移位寄存器GOA的信号输出端OUTPUT和时钟信号端CLK相连，用于在上拉节点PU的电压处于有效电平状态时将时钟信号端CLK所提供的信号传输至信号输出端OUTPUT。

下拉控制电路24与上拉节点PU、下拉节点PD、第三电源端V3和第四电源端V4相连，响应于上拉节点PU电位的控制，用于在上拉节点PU的电压处于有效电平状态时将第三电源端V3提供的信号传输至下拉节点PD，以及在上拉节点PU处于无效电位时将第四电源端V4提供的信号传输至下拉节点PD。

下拉电路25与下拉节点PD、上拉节点PU、信号输出端OUTPUT、第四电源端V4相连，用于在下拉节点PD的电压处于有效电平状态时将第四电源端V4提供的信号传输至上拉节点PU和信号输出端OUTPUT。

其中，第三电源端V3为有效电平信号端(即，高电平信号端)，第四电源端V4为无效电平信号端(即，低电平信号端)。栅极驱动单元可以用于双向扫描的栅极驱动电路中，当栅极驱动单元进行正向扫描时，第一电源端V1为有效电平信号端，第二电源端V2为无线电平信号端；当栅极驱动单元用于反向扫描时，第一电源端V1为无效电平信号端，第二电源端V2为有效电平信号端。

图2为本发明实施例二提供的栅极驱动单元的结构示意图，图2所示的电路结构为图1所示的栅极驱动单元的具体化方案。如图2所示，充电电路10包括：控制子电路11和选通子电路12。其中，

控制子电路11包括：第一晶体管T1和第二晶体管T2。第一晶体管T1的栅极和第一极均与上拉节点PU相连；第一晶体管T1的第二极与第二晶体管T2的第一极相连，第二晶体管T2的栅极与充电端C-CLK相连，第二晶体管T2的第二极与选通子电路12相连。

选通子电路12包括：第三晶体管T3，第三晶体管T3的栅极与控制子电路11相连，第三晶体管T3的第一极与充电端C-CLK相连，第三晶体管T3的第二极与上拉节点PU相连。

当栅极驱动单元用于栅极驱动电路中，且在第n-1级栅极驱动单元输出高电平信号的阶段与第n级栅极驱动单元输出高电平信号的阶段之间进行触控扫描时，在触控扫描阶段的开始时刻，第n级栅极驱动单元的上拉节点PU处于高电平状态，从而使第一晶体管T1导通，因此，通过向充电端C-CLK提供高电平信号时，可以控制第二晶体管T2开启，从而使得第三晶体管T3的栅极与上拉节点PU导通，进而使第三晶体管T3导通，充电端C-CLK通过第三晶体管T3向上拉节点PU充电，防止上拉节点PU发生漏电。

进一步地，选通子电路12还包括第一电容C1，第一电容C1的两端分别与第三晶体管T3的栅极和第一极相连。这样，在触控扫描阶段，在第一电容C1的自举作用下，第n级栅极驱动单元中的第三晶体管T3的栅极电位能够进一步升高，从而保证第三晶体管T3的充分导通，进而保证充电端C-CLK对上拉节点PU的快速充电。

移位寄存器GOA包括：预充电路21、复位电路22、上拉电路23、下拉控制电路24和下拉电路25。其中，

预充电路21包括第四晶体管T4，第四晶体管T4的栅极与输入端INPUT相连，第四晶体管T4的第一极与第一电源端V1相连，第四晶体管T4的第二极与上拉节点PU相连。

复位电路22包括第五晶体管T5，第五晶体管T5的栅极与复位端RST相连，第五晶体管T5的第一极与上拉节点PU相连，第五晶体管T5的第二极与第二电源端V2相连。

上拉电路23包括第六晶体管T6和第二电容C2，第六晶体管T6的栅极与上拉节点PU相连，第六晶体管T6的第一极与时钟信号端CLK相连，第六晶体管T6的第二极与信号输出端OUTPUT相连。第二电容C2的两端分别与上拉节点PU和信号输出端OUTPUT相连。

下拉控制电路24包括：第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10。其中，第七晶体管T7的栅极和第一极均与第三电源端V3相连，第七晶体管M7的第二极与第八晶体管T8的栅极和第九晶体管T9的第一极相连。第八晶体管T8的第一极与第三电源端V3相连，第八晶体管T8的第二极与下拉节点PD相连。第九晶体管T9的栅极与上拉节点PU相连，第九晶体管T9的第二极与第四电源端V4相连。第十晶体管T10的第一极与下拉节点PD相连，第十晶体管T10的第二极与第四电源端V4相连。

下拉电路25包括：第十一晶体管T11和第十二晶体管T12。其中，第十一晶体管T11的栅极和第十二晶体管T12的栅极均与下拉节点PD相连，第十一晶体管T11的第一极与信号输出端OUTPUT相连，第十一晶体管T11的第二极与第四电源端V4相连。第十二晶体管T12的第一极与上拉节点PU相连，第十二晶体管T12的第二极与第四电源端V4相连。

需要说明的是，本发明对栅极驱动单元中的移位寄存器的结构不作具体限定，不限于图2中的结构。

图3为图2所示的栅极驱动单元的工作时序图，下面以栅极驱动单元用于正向扫描的栅极驱动电路为例，结合图2和图3对栅极驱动单元的工作过程进行介绍。其中，第一电源端V1和第三电源端V3提供高电平信号，第二电源端V2和第四电源端V4提供低电平信号。

在预充电阶段t1，充电端C-CLK提供处于低电平状态的第一信号，时钟信号端CLK提供低电平信号，输入端INPUT提供高电平信号，复位端RST提供低电平信号。

此时，第四晶体管T4导通，从而将第一电源端V1提供的高电平信号传输至上拉节点PU；由于上拉节点PU达到高电平状态，因此，第一晶体管T1导通。而由于充电端C-CLK提供低电平信号，因此，第二晶体管T2关断，第一电容C1两端无电压。同时，第三晶体管T3关断，充电电路10并不对上拉节点PU的电位起作用。

在上拉节点PU的高电平电位的控制下，第九晶体管T9、第十晶体管T10均导通，因此，第四电源端V4的低电平信号通过第九晶体管T9传输至第八晶体管T8的栅极，从而使第八晶体管T8关断；第四电源端V4的低电平信号通过第十晶体管T10传输至下拉节点PD，从而使第十一晶体管T11和第十二晶体管T12均关断。同时，在上拉节点PU的高电平电位的控制下，第六晶体管T6导通，时钟信号端CLK的低电平信号通过第六晶体管T6传输至信号输出端OUTPUT，从而使信号输出端OUTPUT输出低电平信号。

在再充电阶段t2，充电端C-CLK提供第二信号，该第二信号的至少一部分处于高电平状态；输入端INPUT、复位端RST和时钟信号端CLK均提供低电平信号。

此时，上拉节点PU仍处于高电平状态，从而使得第一晶体管T1导通。当第二信号处于有效电平状态时，第二晶体管T2导通，从而使第三晶体管T3的栅极与上拉节点PU导通，进而使第三晶体管T3的栅极电位被拉高，而使第三晶体管T3导通。并且，在第一电容C1的自举作用下，第三晶体管T3的栅极电位进一步升高，从而保证第三晶体管T3的充分开启。这样，充电端C-CLK的高电平信号通过第三晶体管T3传输至上拉节点PU，从而为上拉节点PU充电，防止上拉节点PU漏电。

同时，第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12的状态均保持与预充电阶段相同，时钟信号端CLK的低电平信号通过第六晶体管T6传输至信号输出端OUTPUT。

其中，充电端C-CLK在再充电阶段提供的第二信号的一部分处于高电平状态，另一部分处于低电平状态(如图3所示)；并且第二信号在高低电平之间切换的频率与触控扫描频率一致。通常在触控显示产品中，栅极驱动电路与触控扫描电路布置得较近，当第二信号在高低电平之间切换的频率与触控扫描频率一致时，可以减少栅极驱动单元对触控扫描信号的干扰。当然，充电端C-CLK在再充电阶段提供的第二信号在触控扫描阶段也可以为持续的高电平信号，如图4中所示。

在输出阶段t3，充电端C-CLK提供处于低电平电位的第一信号，时钟信号端CLK提供高电平信号。

此时，上拉节点PU仍保持再充电阶段时的高电平状态，从而使得第一晶体管T1保持导通状态。而由于充电端C-CLK处于低电平状态，因此，第二晶体管T2关断。在第一电容C1的自举作用下，第三晶体管T3栅极的电位降低至低电平状态，从而使得第三晶体管T3关断，充电电路10不再对上拉节点PU起作用。

同时，由于上拉节点PU处于高电平状态，因此，第六晶体管T6导通，时钟信号端CLK的高电平信号通过第六晶体管T6传输至信号输出端OUTPUT。而在第二电容C2的自举作用下，上拉节点PU的电位进一步升高。

在复位阶段t4，充电端C-CLK、输入端INPUT、时钟信号端CLK均提供低电平信号，复位端RST提供高电平信号。

此时，第四晶体管T4关断且第五晶体管T5导通，第二电源端V2的低电平信号通过第五晶体管T5传输至上拉节点PU。由于上拉节点PU处于低电平状态，因此第一晶体管T1关断。并且，由于充电端C-CLK处于低电平状态，因此，第二晶体管T2和第三晶体管T3均关断。

同时，由于上拉节点PU处于低电平状态，因此，第九晶体管T9、第十晶体管T10均关断。此时，第七晶体管T7相当于大电阻，第三电源端V3的高电平信号通过第七晶体管T7传输至第八晶体管T8的栅极，以使得第八晶体管T8导通；并且，第三电源端V3的高电平信号通过第八晶体管T8传输至下拉节点PD，从而使得第十一晶体管T11和第十二晶体管T12导通，因此，第四电源端V4的低电平信号通过第十一晶体管T11和第十二晶体管T12分别传输至上拉节点PU和信号输出端OUTPUT。

图5为本发明实施例三提供的上述栅极驱动单元的驱动方法流程图，结合图3和图5所示，该驱动方法包括：

S11、在预充电阶段，向充电端C-CLK提供处于无效电平状态的第一信号；同时，向上拉节点PU提供有效电平信号，并控制移位寄存器GOA的信号输出端OUTPUT输出无效电平信号。

具体地，该步骤S11包括：在预充电阶段，向输入端INPUT提供有效电平信号，并向时钟信号端CLK提供无效电平信号，以使得预充电路21将第一电源端V1的有效电平信号传输至上拉节点PU，上拉电路23将时钟信号端CLK的无效电平信号传输至信号输出端OUTPUT。

S12、在再充电阶段，向充电端C-CLK提供第二信号，第二信号的至少一部分处于有效电平状态，利用充电电路10将第二信号中处于有效电平状态的部分传输至上拉节点PU；并控制信号输出端OUTPUT的输出信号保持与预充电阶段相同。

其中，第二信号可以持续为高电平状态；或者，第二信号为在高电平状态和低电平状态之间切换的方波信号。

其中，上述控制信号输出端OUTPUT的输出信号保持与预充电阶段相同的步骤包括：向时钟信号端CLK提供无效电平信号，以使得上拉电路23将时钟信号端CLK的无效电平信号传输至信号输出端OUTPUT。

S13、在输出阶段，向充电端C-CLK提供第一信号，以停止充电电路10对上拉节点PU的充电；并控制信号输出端OUTPUT输出有效电平信号。

其中，控制信号输出端OUTPUT输出有效电平信号的步骤包括：向时钟信号端CLK提供有效电平信号，以使得上拉电路23将时钟信号端CLK所提供的有效电平信号传输至信号输出端OUTPUT。

进一步地，上述驱动方法还包括：

S14、在复位阶段，向复位端RST提供有效电平信号，以使得复位电路22将第二电源端V2提供的无效电平信号传输至上拉节点PU。

栅极驱动单元在各阶段的工作过程已在上文进行描述，这里不再赘述。

图6为本发明实施例四提供的一种栅极驱动电路的结构示意图，如图6所示，栅极驱动电路包括多个级联的栅极驱动单元G_DR，至少一部分栅极驱动单元G_DR为上述实施例一或二的栅极驱动单元。其中，除最后一级栅极驱动单元G_DR外，其他各级栅极驱动单元G_DR的信号输出端OUTPUT均与对应的后一级栅极驱动单元G_DR的输入端相连。除第一级栅极驱动单元G_DR外，其他各级栅极驱动单元的信号输出端OUTPUT均与对应的前一级栅极驱动单元G_DR的复位端RST相连。

可选地，奇数级栅极驱动单元G_DR的时钟信号端CLK与第一时钟信号线CLK1相连，偶数级栅极驱动单元G_DR的时钟信号端CLK与第二时钟信号线CLK2相连。其中，每个显示周期中包括显示扫描阶段和触控扫描阶段，在显示扫描阶段中，第一时钟信号线CLK1和第二时钟信号线CLK2所提供的时钟信号的占空比均为1/2，且第一时钟信号线CLK1和第二时钟信号线CLK2所提供的两个时钟信号中，其中一者处于高电平状态时，另一者处于低电平状态。

可选地，每级栅极驱动单元G_DR均可以采用上述实施例一或二中的栅极驱动单元。每级栅极驱动单元G_DR的充电端C-CLK均与充电信号线C-LINE相连。

这样，当在任意相邻两级(记作第n-1级和第n级)栅极驱动单元输出高电平信号的阶段之间进行触控扫描时，可以通过充电信号线C-LINE向每级栅极驱动单元G_DR的充电端C-CLK提供高电平信号，而由于此时只有第n级栅极驱动单元G_DR的上拉节点PU处于高电平状态，因此，只有第n级栅极驱动单元G_DR的充电电路为相应的上拉节点PU充电，从而防止触控扫描的过程中，第n级栅极驱动单元G_DR的上拉节点PU发生漏电。

本发明实施例五提供一种栅极驱动电路的驱动方法，其中，在上述栅极驱动电路中的除第一级之外的其他级栅极驱动单元中，至少一级栅极驱动单元为待充电栅极驱动单元，所述待充电栅极驱动单元采用实施例一或二中的栅极驱动单元，所述待充电栅极驱动单元与其前一级栅极驱动单元构成驱动单元组。栅极驱动电路的驱动方法包括：

在每个显示周期，多个栅极驱动单元依次输出有效电平信号；其中，至少一个驱动单元组的两级栅极驱动单元输出有效电平信号的阶段之间存在触控扫描阶段。

图7为栅极驱动电路的信号时序图，其中，第n-1级栅极驱动单元和第n级栅极驱动单元构成了驱动单元组，如图7所示，在每个显示周期，多个栅极驱动单元输出有效电平信号的步骤包括：

向帧起始端STV提供帧起始信号，向第一时钟信号线CLK1提供第一时钟信号，向第二时钟信号线CLK2通过第二时钟信号；其中，在触控扫描阶段之外的时间段，第一时钟信号和第二时钟信号均为占空比为1/2的时钟信号，且每级栅极驱动单元的输入端接收到高电平信号时，时钟信号端CLK接收到的信号处于低电平电位，从而使得各级栅极驱动单元依次输出高电平信号。

另外，在触控扫描阶段(即，每组驱动单元组中的第二级栅极驱动单元的再充电阶段)，第一时钟信号线CLK1和第二时钟信号线CLK2上的信号均为低电平信号，从而使得各级栅极驱动单元均输出低电平信号。

栅极驱动电路的驱动方法还包括：在每个触控扫描阶段，向每个待充电栅极驱动单元的充电端C-CLK提供第二信号，所述第二信号的至少一部分处于有效电平状态，从而向驱动单元组中的在第二级栅极驱动单元的上拉节点充电，防止该下拉节点在触控扫描阶段漏电。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种栅极驱动单元，包括移位寄存器，其特征在于，所述栅极驱动单元还包括充电电路，所述充电电路与充电端、所述移位寄存器的上拉节点相连，用于在所述移位寄存器的上拉节点的电压处于有效电平状态且所述充电端提供有效电平信号时，将所述充电端的有效电平信号传输至所述上拉节点，以对上拉节点进行充电。

2.根据权利要求1所述的栅极驱动单元，其特征在于，所述充电电路包括：控制子电路和选通子电路；

所述控制子电路，与所述上拉节点、所述充电端、所述选通子电路相连，用于在所述上拉节点的电压处于有效电平状态且所述充电端提供有效电平信号时，将所述上拉节点的信号传输至所述选通子电路；

所述选通子电路，与所述上拉节点、所述充电端相连，用于在接收到所述控制子电路提供的有效电平信号时，将所述充电端的有效电平信号传输至所述上拉节点。

3.根据权利要求2所述的栅极驱动单元，其特征在于，所述控制子电路包括：第一晶体管和第二晶体管，

所述第一晶体管的栅极和第一极均与所述上拉节点相连；所述第一晶体管的第二极与所述第二晶体管的第一极相连，所述第二晶体管的栅极与所述充电端相连，所述第二晶体管的第二极与所述选通子电路相连。

4.根据权利要求2所述的栅极驱动单元，其特征在于，所述选通子电路包括：第三晶体管，所述第三晶体管的栅极与所述控制子电路相连，所述第三晶体管的第一极与所述充电端相连，所述第三晶体管的第二极与所述上拉节点相连。

5.根据权利要求4所述的栅极驱动单元，其特征在于，所述选通子电路还包括第一电容，所述第一电容的两端分别与所述第三晶体管的栅极和第一极相连。

6.根据权利要求1所述的栅极驱动单元，其特征在于，所述移位寄存器包括：预充电路、复位电路、上拉电路、下拉控制电路和下拉电路，其中，

所述预充电路与所述移位寄存器的输入端、所述上拉节点和第一电源端相连，用于在所述输入端提供的有效电平信号的控制下，将所述第一电源端的信号传输至所述上拉节点；

所述复位电路与所述上拉节点、复位端和所述第二电源端相连，用于在所述复位端提供的有效电平信号的控制下，将所述第二电源端的信号传输至所述上拉节点；

所述上拉电路与所述上拉节点、信号输出端和时钟信号端相连，用于在所述上拉节点的电压处于有效电平状态时将所述时钟信号端所提供的信号传输至所述信号输出端；

所述下拉控制电路与所述上拉节点、下拉节点、第三电源端、第四电源端相连，用于在所述上拉节点的电压处于有效电平状态时，将所述第三电源端提供的信号传输至所述下拉节点，以及在所述上拉节点处于无效电位时将所述第四电源端提供的信号传输至所述下拉节点；

所述下拉电路与所述下拉节点、所述上拉节点、所述信号输出端、所述第四电源端相连，用于在所述下拉节点的电压处于有效电平状态时将所述第四电源端提供的信号传输至所述上拉节点和所述信号输出端。

7.一种权利要求1至6中任一所述的栅极驱动单元的驱动方法，其特征在于，所述驱动方法包括：

在预充电阶段，向所述充电端提供处于无效电平状态的第一信号；同时，向所述上拉节点提供有效电平信号，并控制所述移位寄存器的信号输出端输出无效电平信号；

在再充电阶段，向所述充电端提供第二信号，所述第二信号的至少一部分处于有效电平状态，利用充电电路将所述第二信号中处于有效电平状态的部分传输至上拉节点；并控制信号输出端的输出信号保持与预充电阶段相同；

在输出阶段，向所述充电端提供所述第一信号；并控制所述信号输出端输出有效电平信号。

8.根据权利要求7所述的驱动方法，其特征在于，所述第二信号持续为高电平状态；或者，所述第二信号为在高电平状态和低电平状态之间切换的方波信号。

9.根据权利要求7所述的驱动方法，其特征在于，所述栅极驱动单元采用权利要求6所述的栅极驱动单元，

所述向所述上拉节点提供有效电平信号，并控制所述移位寄存器的信号输出端输出无效电平信号的步骤包括：

向所述输入端提供有效电平信号，并向所述时钟信号端提供无效电平信号，以使得所述预充电路将所述第一电源端的有效电平信号传输至所述上拉节点，所述上拉电路将所述时钟信号端的无效电平信号传输至所述信号输出端；

所述控制信号输出端的输出信号保持与预充电阶段相同的步骤包括：

向所述时钟信号端提供无效电平信号，以使得所述上拉电路将所述时钟信号端的无效电平信号传输至所述信号输出端；

所述控制移位寄存器输出有效电平信号的步骤包括：

向所述时钟信号端提供有效电平信号，以使得所述上拉电路将所述时钟信号端所提供的有效电平信号传输至所述信号输出端；

所述驱动方法还包括：

在复位阶段，向所述复位端提供有效电平信号，以使得所述复位电路将所述第二电源端提供的无效电平信号传输至上拉节点。

10.一种栅极驱动电路，包括多个级联的栅极驱动单元，其特征在于，至少一部分栅极驱动单元采用权利要求1至6中任意一项所述的栅极驱动单元，

其中，除最后一级栅极驱动单元外，其他各级栅极驱动单元的移位寄存器的信号输出端与后一级栅极驱动单元的移位寄存器的输入端相连；

除第一级栅极驱动单元外，其他各级栅极驱动单元的移位寄存器的信号输出端与前一级栅极驱动单元的移位寄存器的复位端相连。

11.一种如权利要求10所述的栅极驱动电路的栅极驱动方法，其特征在于，在所述栅极驱动电路中的除第一级之外的其他级栅极驱动单元中，至少一级栅极驱动单元为待充电栅极驱动单元，所述待充电栅极驱动单元采用权利要求1至6中任一所述的栅极驱动单元，所述待充电栅极驱动单元与其前一级栅极驱动单元构成驱动单元组，

所述栅极驱动方法包括：

在每个显示周期，多个栅极驱动单元依次输出有效电平信号；其中，至少一个驱动单元组的两级栅极驱动单元输出有效电平信号的阶段之间存在触控扫描阶段；

所述栅极驱动方法还包括：

在每个触控扫描阶段，向每个待充电栅极驱动单元的充电端提供第二信号，所述第二信号的至少一部分处于有效电平状态。

12.一种显示装置，其特征在于，包括权利要求10所述的栅极驱动电路。