JP2000284866A - 電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器 - Google Patents
電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器Info
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Abstract
提供すること。 【解決手段】 外部電源から第1,第2の電源電位VD
D,VSSが供給され、その間の電位の絶対値を昇圧し
て容量にチャージする昇圧回路である。この昇圧回路
は、第2,第1の電源電位VSS,VDD間に直列接続
された第1,第2のPMOS81,82と、第1,第2
の電源電位VDD,VSS間に直列接続された第3のP
MOS83及びN型MOS84とを有し、それらをオン
/オフすることで第2の容量C2に昇圧された電位の電
荷がチャージされる。第1,第2のPMOS81,82
のゲートには、コンパレータ100の出力がバッファ1
02を介して入力される第1,第2のナンド回路91,
92の出力線が接続される。コンパレータ100の出力
は、第2の電源電位VSSが基準電位VREGよりも高
い電源の強制切断時等にはLOWが出力され、第1,第
2のナンド91,92を介して、第2の容量C2の電荷
をディスチャージする。
Description
た半導体装置並びにそれを用いた液晶装置及び電子機器
に関し、特に電池を引き抜いた場合などの電源異常時の
誤動作の防止に関する。
装置では、電極が形成された基板間に封入された液晶に
電圧を印加して表示動作が行われる。この種の液晶表示
装置は、パーソナルコンピータ、ワードプロセッサ、携
帯電話、電子手帳など種々の電子機器に近年多用されて
いる。
器を、定められたシーケンスで電源OFFした時には画
面は一瞬にして消えるように対策されている。しかし、
表示駆動中に電池を不意に引き抜いたり、電子機器を強
制終了したときのように上記のシーケンス以外で表示を
終了した時には、瞬時点灯という現象が生ずる。この現
象は、例えば表示駆動中に電池を引き抜いた一瞬は一旦
画面が消え、その後に、画面内に横線などの点灯像がし
ばらくの間表示されるというものである。
鋭意解析し、本発明に至った。
る瞬時点灯などの誤動作を防止することができる電源回
路を搭載した半導体装置並びにそれを用いた液晶装置及
び電子機器に関する。
は、外部電源から第1,第2の電源電位が供給され、そ
の間の電位の絶対値を昇圧して容量にチャージする昇圧
回路と、前記第1,第2の電源電位間の絶対値が所定値
を下回った電源異常時にアクティブとなる信号に基づい
て、前記第1,第2の電源電位が等しくなる前に、前記
昇圧回路の前記容量にチャージされた電位をディスチャ
ージさせるディスチャージ回路と、を含む電源回路が搭
載されていることを特徴とする。
は、外部電源から供給される第1,第2の電源電位は、
ある時間経過後に等しくなって例えばグランド電位とな
る。
抜いた後の電源オフ時後に昇圧回路内の容量にチャージ
されていた電荷がディスチャージされるのに要する放電
時間が、第1,第2の電源電位が等しくなるまでの時間
よりも長いことに起因して生ずる。
を下回った電源異常時にアクティブとなる信号に基づい
て、第1,第2の電源電位が等しくなる前に、昇圧回路
の出力電位をディスチャージさせることで、瞬時点灯等
の誤動作を防止できた。
号に基づいて前記容量の一端の接続をオン/オフするス
イッチング手段を含み、ディスチャージ回路は、電源異
常時に前記論理信号の論理に拘わらず前記スイッチング
手段を強制的にオンさせて、前記容量にチャージされた
電位をディスチャージさせることができる。
容量の一端の接続をオン/オフするスイッチング手段
を、電源異常時には論理信号の論理に拘わらず強制的に
オンさせることで、容量にチャージされた電荷をディス
チャージさせることができる。
所定値の電位と前記外部電源の電位とを比較する比較器
と、電源正常時には前記論理信号の論理に基づいて前記
スイッチング手段のオン/オフを制御し、前記電源異常
時には前記比較器の出力論理に基づいて前記スイッチン
グ手段を強制的にオンさせる論理ゲート回路と、を有す
ることができる。
半導体装置内部に設け、電源異常時には比較器の出力論
理を優先させることで、スイッチング手段を強制的にオ
ンさせることができる。
るパワーオンリセット信号がディスチャージ手段に入力
されものであってもよい。この場合、ディスチャージ手
段は、電源正常時には前記論理信号の論理に基づいて前
記スイッチング手段のオン/オフを制御し、前記電源異
常時には前記パワーオンリセット信号の論理に基づいて
前記スイッチング手段を強制的にオンさせる論理ゲート
回路を有することができる。
部に設ける代わりに、半導体装置外部から供給されるパ
ワーオンリセット信号を利用して、電源異常時にはパワ
ーオンリセット信号の論理を優先させることで、スイッ
チング手段を強制的にオンさせることができる。
路の出力電位に基づいて、複数種の電位を生成する電位
生成回路と、前記複数種の電位の中から選択された駆動
電位を出力する駆動回路と、前記駆動回路を制御して、
前記複数種の電位の中から前記駆動電位を選択制御する
駆動制御回路と、をさらに有することができる。
数種の電位は、昇圧回路の出力電位の絶対値が降下され
ているので、同様にその絶対値も降下される。従って、
駆動回路が誤動作して複数種の中から駆動電位を選択し
ても、その駆動電位の絶対値が降下しているので誤動作
を防止できる。しかも、複数種の電位を全てディスチャ
ージする必要はなく、その元になる昇圧回路の電位のみ
をディスチャージさせることで足りる。
液晶装置または電子機器にも適用できる。これらの液晶
装置または電子機器においては、その駆動電圧の絶対値
を速やかに降下させることができるので、瞬時点灯など
の誤動作が生ずることがない。
て、図面を参照して説明する。
部の構成を示し、図2は図1の液晶パネルを駆動するた
めの駆動波形の一例を示している。
リックス型液晶パネル10は、コモン電極C0〜Cmが
形成された第1の基板と、セグメント電極S0〜Snが
形成された第2の基板との間に、液晶を封止することで
形成されている。コモン電極の一本とセグメント電極の
一本とが交差する交点が表示画素となり、液晶パネル1
0には(m+1)×(n+1)の表示画素が存在する。
単純マトリックス型液晶パネル10に代えて、アクティ
ブマトリックス型液晶表示パネルなど、他の液晶パネル
を用いることもできる。
0として、コモン電極C0〜Cmにに接続されたコモン
ドライバ22と、セグメント電極S0〜Snに接続され
たセグメントドライバ24とが設けられている。これら
コモンドライバ22,セグメントドライバ24は、電源
回路30から所定の電圧が供給されると共に、駆動制御
回路40からの信号に基づいて、その所定の電圧をコモ
ン電極C0〜Cmまたはセグメント電極S0〜Snに選
択的に供給するものである。
ン電極C3を選択するフレーム期間の駆動波形の一例を
図2に示す。
より各コモン電極C0〜Cmに供給される駆動波形であ
り、細線はセグメントドライバ24より各セグメント電
極S0〜Snに供給される駆動波形を示している。
性は、極性反転化信号FRに基づいて正、負に反転され
る。このため、駆動電位としてはV0〜V5の6レベル
が用いられる。
ら供給される駆動波形は、電位V0,V1,V4,V5
の間で変化する。一方、セグメントドライバ24から供
給される駆動波形は、電位V0,V2,V3,V5の間
で変化する。
路20、電源回路30及び駆動制御回路40を含む1チ
ップ半導体装置の詳細を示している。なお本発明は、駆
動回路20、電源回路30及び駆動制御回路40が複数
のチップに分けられている場合にも適用できる。
VDDを、VDD=V0としている。電源回路30は、
第1の電源電位VDDと第2の電源電位VSSとに基づ
いて、V1〜V5を生成している。
と、第1〜第3のレベルシフタ32〜34と、昇圧回路
35と、定電流回路36と、レギュレータ37と、ボル
テージフォロア回路38とを有する。なお、定電流回路
36と、レギュレータ37と、ボルテージフォロア回路
38とで、電位生成回路を構成している。
ク回路41と、第4のレベルシフタ群42と、電位選択
回路43とを有する。
第1のロジック回路31の論理出力Iとその反転出力X
Iとをそれぞれレベルシフトさせるものであり、第4の
レベルシフタ群42は、第2のロジック回路41の論理
出力Iとその反転出力XIとをレベルシフトさせるもの
である。
は、第4のレベルシフタ群42からの出力に従って、電
位V0〜V5の中のいずれの電位をコモン電極とセグメ
ント電極とに供給するかを選択する信号を、駆動回路2
0に出力するものである。
SS|=3Vとし、例えばVDD=0V,VSS=−3
Vする。一方、液晶に印加される電位は、駆動デューテ
ィにより異なり、例えばデューティが1/32では5〜
7Vが必要となり、デューティが1/64では8〜12
Vが必要であり、いずれも|VDD−VSS|=3Vで
は電位不足である。
定電流回路36とが設けられ、|VDD−VSS|=3
Vを昇圧して、VOUTを生成している。本実施の形態
では、VOUT=−9Vとする。レギュレータ37は、
図4に示すように、VOUTに基づいて安定した一定電
位V5を生成する。さらに、ボルテージフォロア回路3
8では、第1の電源電位VDD=V0と、レギュレータ
37からの電位V5とに基づいて、例えばそれを分圧し
て電位V1〜V4を生成する。このために、ボルテージ
フォロア回路38は、例えば図5に示すように、抵抗分
割回路38Aと、第1〜第4の作動増幅装置38B〜3
8Eを有する。以上の動作を図6に模式的に示す。
に示すように、V0〜V5のうちの2つの電位を選択す
るために、例えばMOSトランジスタにて形成されたス
イッチSW1〜SW6が設けられている。各スイッチS
W1〜SW6のゲート電位を、図2に示す電位選択回路
43が制御することで、コモン電極、セグメント電極に
供給される電位が選択される。
述した液晶装置での瞬時点灯の発生原因について説明す
る。
細を図7に示す。図7に示すように、この第4のレベル
シフタ群42は、互いに並列接続された第1,第2の回
路55,65を有する。第1の電源電位VDD(=V
0)の供給線と電位V5の供給線との間に、第1のP型
MOSトランジスタ50、第1のN型MOSトランジス
タ51及び第2のN型MOSトランジスタ52が直列に
接続されて、第1の回路55が構成される。第1のP型
MOSトランジスタ50及び第1のN型MOSトランジ
スタ51のゲートには、図2に示す第2のロジック回路
42からの出力Iがそれぞれ供給される。
に、第2のP型MOSトランジスタ60、第3のN型M
OSトランジスタ61及び第4のN型MOSトランジス
タ62が直列接続され、第2の回路65が構成される。
第2のP型MOSトランジスタ60及び第3のN型MO
Sトランジスタ61のゲートには、図2に示す第2のロ
ジック回路42からの反転出力XIがそれぞれ供給され
る。
0及び第1のN型MOSトランジスタ51の間の電位
を、このレベルシフタ42の反転出力XOとし、第2の
P型MOSトランジスタ60及び第3のN型MOSトラ
ンジスタ61の間の電位を、このレベルシフタ42の出
力Oとする。反転出力XOは第4のN型MOSトランジ
スタ62のゲートに供給され、出力Oは第2のN型MO
Sトランジスタ52のゲートに供給される。
性は、下記の表1の通りである。
はI=XI=L(VSS)の各状態が、電池を引き抜い
た場合等の電源の強制切断時の状態である。VDD=O
V,VSS=−3Vである場合には、電源の強制切断時
にはI=XI=VDD=OVとなる。
て、図7に示す従来回路にてI=H(VDD),XI=
L(VSS)とし、この状態の後に電源が強制切断され
た場合について説明する。
ロジック回路41からの入力I=XI=H(VDD)と
なり、第2のP型MOSトランジスタ60がオンからオ
フに変化し、第3のN型MOSトランジスタ61はオフ
からオンに変化する。このとき、図2に示すVOUTか
ら生成されるV5もVDDに変化するが、このV5→V
DDの変化はVSS→VDDより遅い。
圧回路35を用いて説明する。
ジスタ81,83のゲートに、第3のレベルシフタ34
のO出力が供給され、第2のN型MOSトランジスタ8
2のゲートに、第3のレベルシフタ34のXO出力が供
給される。
34のO出力、XO出力によりオン/オフ制御されるN
型MOSトランジスタ81〜83によって電荷がチャー
ジされる容量C1〜C3を有する。出力電位VOUTは
容量C3にチャージされた電荷によって決定される。
3の電荷がディスチャージされるが、この速度は遅く、
第1,第2の電源電位VDD,VSSが等しくなった後
にもディスチャージは完了しない。電位V5は電位VO
UTから生成されるため、この電位V5も容量C3の電
荷の影響によりすぐには電位VDD(=0V)にはなら
ないからである。
制切断前の第4のレベルシフタ群42の出力O=VDD
の電位をデータとすると、このデータは、容量にデータ
を残して保持するDRAMでのダイナミックなデータ保
持動作と同じく、容量から電荷が抜けるに従いリフレッ
シュされ、データをダイナミックホールドしていること
と同じとなる。
ランジスタ60及び第3のN型MOSトランジスタ61
のオン/オフ状態の変化により、出力Oの電位は中間レ
ベルに向け下降し、ついには第2のN型MOSトランジ
スタ52がオンからオフに変化し、出力XOの電位が上
がることになる。
を介して、図5に示す駆動回路20の第1〜第6のスイ
ッチ(MOSトランジスタ)SW1〜SW6のゲート電
位が変わり、しかも電位V1〜V5は図8に示す昇圧回
路の容量C2の影響により完全にディスチャージされて
いないので、これらに起因して上述した瞬時点灯が生ず
ることになる。
は、上述した瞬時点灯を防止する対策を施した図2中の
昇圧回路35の回路図である。
する。図9において、この昇圧回路35は、第1〜第3
のN型MOSトランジスタ81〜83を、デプレーショ
ン型トランジスタにて構成している。また、図9に示す
昇圧回路35は、図8に示す構成に加えて、第1,第2
のナンド回路91,92と、コンパレータ100と、バ
ッファ102とをさらに有する。
N型MOSトランジスタ81,83のゲートに供給され
る。ナンドゲート92の出力は、第2のN型MOSトラ
ンジスタ82のゲートに供給される。
ジスタ34のO出力と、バッファ102の出力とが入力
される。第2のナンド回路92には、第3のシフトレジ
スタ34のXO出力と、バッファ102の出力とが入力
される。
電位VREGが入力され、マイナス端子に第2の電源電
位VSSが入力される。この基準電位VREGは、第1
の電源電位VDD(=OV)に基づいて基準電位生成回
路101にて生成され、基準電位VREGは例えば−
1.8Vである。基準電位生成回路101は例えば1ま
たは直列接続された複数のMOSトランジスタにて構成
され、第1の電源電位VDDを各トランジスタにてしき
い値電位Vth分だけ電位降下させることで、基準電位
VREGを生成することができる。
に示すように、第2の電源電位VSSが基準電位VRE
Gよりも低い正常時にはHIGH(VDD)が出力さ
れ、第2の電源電位VSSが基準電位VREGよりも高
い電源の強制切断時等にはLOW(VOUT)が出力さ
れる。バッファ102の出力も、電源電位の正常時には
HIGH(VDD)となり、電源電位の異常時にはLO
W(VOUT)となる。
回路101及びバッファ102を、この電源回路30な
どを搭載した半導体装置内に設けるものに限らず、バッ
ファ102の出力の代わりに、半導体装置外部から入力
されるパワーオンリセット信号を、第1,第2のナンド
回路91,92に供給しても良い。パワーオンリセット
信号は、外部電源の電位を常時検出するディテクタの出
力であり、電源電位が所定値以下になるとアクティブ
(例えばLOWアクティブ)となる信号である。従っ
て、パワーオンリセット信号がアクティブであれば、バ
ッファ102の出力と等価となる。
ッファ102の出力またはパワーオンリセット信号はH
IGH(VDD)である。このため、第1,第2のナン
ド回路91,92の出力として、第3のシフトレジスタ
34のO出力、XO出力の論理が反転されて出力され
る。すなわち電源正常時には、O出力がLOW(I入力
がLOW)、XO出力がHIGH(XI入力がHIG
H)であれば、第1のナンド回路91の出力はHIG
H、第2のナンド回路92の出力はLOWとなる。逆
に、O出力がHIGH(I入力がHIGH)、XO出力
がLOW(XI入力がLOW)であれば、第1のナンド
回路91の出力はLOW、第2のナンド回路92の出力
はHIGHとなる。
1のN型MOSトランジスタ81がオン、第2のP型M
OSトランジスタ82がオフ、第3のN型MOSトラン
ジスタ83がオンしているとする。このため、第1の容
量C1の両端には電位VSS、電位VDD(I入力)が
印加されるので、第1の容量C1には電位VSSの電荷
がチャージされる。
のN型MOSトランジスタ81がオフ、第2のN型MO
Sトランジスタ82がオン、第3のN型MOSトランジ
スタ83がオフしている。このとき、第1の容量C2の
他端のI入力が電位VDDから電位VSSに変化するた
め、第1の容量C1には電位(2VSS)の電荷がチャ
ージされることになる。
2がオンし、第2の容量C2の一端には上記電位(2V
SS)が、他端には電位VDD(XI入力)が印加され
ることから、第2の容量C2に電位(2VSS)がチャ
ージされる。ただし、この第2の容量C2にチャージさ
れた電位は、第3のN型トランジスタ83がオフ状態で
あるので、電位VOUTとして出力されることはない。
び、第1のN型MOSトランジスタ81がオン、第2の
N型MOSトランジスタ82がオフ、第3のP型MOS
トランジスタ83がオンする。このとき、DI入力は電
位VDDから電位VSSに変化することから、第2の容
量C2の他端の電位が電位VDDから電位VSSに変化
する。このため、第2の容量C2には電位(3VSS)
がチャージされる。この第2の容量C2にチャージされ
た電位(3VSS)は、第3のN型トランジスタ83が
オンしているため、第3の容量C3にチャージされると
共に、電位VOUTとして出力される。
であるから、−9VのVOUT電位が得られ、3倍昇圧
が実施される。
タイミングtnにて、電源が強制切断されて、コンパレ
ータ100及びバッファ102の出力がHIGHからL
OWに変化するものとする。従って、第1,第2のナン
ド回路91,92の出力は、第3のシフトレジスタ34
のO出力、XO出力の論理に拘わらず共にHIGHとな
る。
ンジスタ81〜83は強制的にオンされる。従って、第
2,第3の容量C2,C3にチャージされていた電荷は
ディスチャージされ、出力電位VOUTの絶対値を速や
かに低下させることができる。
力、XI入力は、電源の強制切断により図12のタイミ
ングtmにてVDD=VSS=HIGH(0V)とな
る。
スタ81〜83の能力を大きくしてオン抵抗を小さくし
ておけば、VSSがVDDと等しくなるより速く、第
2,第3の容量C2,C3にチャージされていた電荷
を、第1〜第3のN型MOSトランジスタ81〜83を
介してディスチャージさせることができる。
がVDDと等しくなる前に、昇圧回路35の出力電位V
OUTを降下させることができるので、上述の通りに瞬
時点灯が防止される。
35の変形例を示している。図10に示す昇圧回路35
は、図8に示す従来の昇圧回路の構成に加えて、第2の
容量C2に並列接続されたP型MOSトランジスタ84
と、そのゲート電位を制御するコンパレータ100及び
バッファ102とを有する。なお、コンパレータ100
及びバッファ102の動作は、図9の動作と同様であ
る。
位の正常時の3倍昇圧動作は、図9と同様にして実施さ
れる。
S)がチャージされているときに電源電位の異常が生ず
ると、図9と同様にしてバッファ102の出力がLOW
となる。これにより、第3の容量C3と並列接続された
P型MOSトランジスタ84がオンされる。このため、
第3の容量C3にチャージされていた電荷がディスチャ
ージされ、図9と同様にして瞬時点灯が防止される。
図13は、図8に示す構成を有する従来の昇圧回路35
の後段で、その昇圧回路35の出力電位VOUTをディ
スチャージさせる変形例を示している。
1と第1の電源電位VDDの供給線との間には、能力の
大きなP型MOSトランジスタ110が接続され、その
ゲートには上述したコンパレータ100の出力がバッフ
ァ102を介して供給される。バッファ102の出力の
代わりに、上述したパワーオンリセット信号を用いても
良い。
構成とは異なり、電源の強制切断時に昇圧回路35にて
第2の容量C2の電荷をディスチャージすることはでき
ない。
断時には、バッファ102の出力あるいはパワーオンリ
セット信号がLOW(VOUT)となる。これにより、
P型MOSトランジスタ110がオンされ、図8の第3
の容量C3にチャージされていた電荷はディスチャージ
され、出力電位VOUTを速やかに低下させることがで
きる。よって、図9、図10の場合と同様にして、瞬時
点灯を防止することができる。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
を例に挙げて説明したが、この昇圧倍率は適宜変更可能
である。
が搭載された携帯電話、ゲーム機器、電子手帳、パーソ
ナルコンピータ、ワードプロセッサ、ナビゲーション装
置など各種の電子機器に適用することができる。
である。
一例を示す波形図である。
路を搭載した1チップの半導体装置のブロック図であ
る。
図である。
路の一部とを示す回路図である。
ージフォロア回路の動作を示す動作説明図である。
ベルシフタの回路図である。
ある。
ある。
めの波形図である。
のタイミングチャートである。
の実施の形態を示す説明図である。
Claims (7)
- 【請求項1】 外部電源から第1,第2の電源電位が供
給され、その間の電位の絶対値を昇圧して容量にチャー
ジする昇圧回路と、 前記第1,第2の電源電位間の絶対値が所定値を下回っ
た電源異常時にアクティブとなる信号に基づいて、前記
第1,第2の電源電位が等しくなる前に、前記昇圧回路
の前記容量にチャージされた電位をディスチャージさせ
るディスチャージ回路と、 を含む電源回路が搭載されていることを特徴とする半導
体装置。 - 【請求項2】 請求項1において、 前記昇圧回路は、昇圧時に論理信号に基づいて前記容量
の一端の接続をオン/オフするスイッチング手段を含
み、 前記ディスチャージ回路は、前記電源異常時に前記論理
信号の論理に拘わらず前記スイッチング手段を強制的に
オンさせて、前記容量にチャージされた電位をディスチ
ャージさせることを特徴とする半導体装置。 - 【請求項3】 請求項2において、 前記ディスチャージ手段は、 前記所定値の電位と前記外部電源の電位とを比較する比
較器と、 電源正常時には前記論理信号の論理に基づいて前記スイ
ッチング手段のオン/オフを制御し、前記電源異常時に
は前記比較器の出力論理に基づいて前記スイッチング手
段を強制的にオンさせる論理ゲート回路と、 を有することを特徴とする半導体装置。 - 【請求項4】 請求項2において、 前記ディスチャージ手段には、電源異常時にアクティブ
となるパワーオンリセット信号が入力され、 前記ディスチャージ手段は、電源正常時には前記論理信
号の論理に基づいて前記スイッチング手段のオン/オフ
を制御し、前記電源異常時には前記パワーオンリセット
信号の論理に基づいて前記スイッチング手段を強制的に
オンさせる論理ゲート回路を有することを特徴とする半
導体装置。 - 【請求項5】 請求項1乃至4のいずれかにおいて、 前記電源回路は、 前記昇圧回路の出力電位に基づいて、複数種の電位を生
成する電位生成回路と、 前記複数種の電位の中から選択された駆動電位を出力す
る駆動回路と、 前記駆動回路を制御して、前記複数種の電位の中から前
記駆動電位を選択制御する駆動制御回路と、 をさらに有することを特徴とする半導体装置。 - 【請求項6】 請求項1乃至5のいずれかに記載の半導
体装置と、 前記半導体装置から供給される電位に基づいて駆動され
る液晶パネルと、 を有することを特徴とする液晶装置。 - 【請求項7】 請求項6に記載の液晶装置を有すること
を特徴とする電子機器。
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