KR20200145955A - 디스플레이 장치 - Google Patents

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KR20200145955A
KR20200145955A KR1020190074122A KR20190074122A KR20200145955A KR 20200145955 A KR20200145955 A KR 20200145955A KR 1020190074122 A KR1020190074122 A KR 1020190074122A KR 20190074122 A KR20190074122 A KR 20190074122A KR 20200145955 A KR20200145955 A KR 20200145955A
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문상호
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삼성디스플레이 주식회사
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Abstract

본 발명은 배선의 저항을 증가시켜 정전기로 인해 디스플레이 장치가 손상되는 것을 방지하고 제품의 신뢰성이 향상된 디스플레이 장치를 위하여, 표시영역과 비표시영역을 포함하는 기판 및 상기 비표시영역 상에 위치하는 패드를 포함하고, 상기 패드는, 평면 상에서 복수의 절곡부 및 상기 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하고, 상기 복수의 연결부는 제1 방향과 상기 제1 방향의 반대 방향인 제2 방향으로 번갈아 연장되는 제1 도전층, 상기 제1 도전층의 적어도 일부와 중첩하도록 상기 제1 도전층 상에 배치된 제2 도전층, 및 상기 제2 도전층과 중첩하도록 상기 제2 도전층 상에 배치된 제3 도전층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 제품의 신뢰성이 향상된 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 디스플레이 장치에 대한 요구가 다양한 형태로 증가하고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
디스플레이 장치에서 표시영역의 크기를 넓히기 위해 하측 비표시영역, 일명, 데드 스페이스(Dead Space)가 점점 작아지는 방향으로 기술개발이 이루어지고 있다. 디스플레이 장치 하단의 데드 스페이스(Dead Space)를 줄이기 위해, 디스플레이 장치 하단에 위치한 구성요소들의 크기를 줄거나, 구성요소들을 디스플레이 장치의 외곽으로 이동시키는 방법을 도입하고 있다.
그러나 종래의 디스플레이 장치에서, 디스플레이 장치 하단에 위치한 구성요소들을 디스플레이 외곽으로 이동시키는 경우 정전기에 의해 구동 불량이 발생하는 등의 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 디스플레이 장치의 손상을 방지하고 제품의 신뢰성이 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역과 비표시영역을 포함하는, 기판; 및 상기 비표시영역 상에 위치하는, 패드;를 포함하고, 상기 패드는, 평면 상에서 복수의 절곡부 및 상기 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하고, 상기 복수의 연결부는 제1 방향과 상기 제1 방향의 반대 방향인 제2 방향으로 번갈아 연장되는, 제1 도전층; 상기 제1 도전층의 적어도 일부와 중첩하도록 상기 제1 도전층 상에 배치된, 제2 도전층; 및 상기 제2 도전층과 중첩하도록 상기 제2 도전층 상에 배치된, 제3 도전층;을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 제1 도전층은 1MΩ 이상의 저항을 가질 수 있다.
본 실시예에 있어서, 상기 제1 방향 또는 상기 제2 방향을 따르는 상기 제1 도전층의 폭은 동일한 방향을 따르는 상기 제2 도전층의 폭 보다 작을 수 있다.
본 실시예에 있어서, 상기 제1 도전층의 끝단은 상기 기판의 끝단과 일치할 수 있다.
본 실시예에 있어서, 상기 제2 도전층은 아일랜드 형상일 수 있다.
본 실시예에 있어서, 상기 제1 도전층 및 상기 제2 도전층 사이에 배치된, 제1 절연층; 및 상기 제2 도전층 및 상기 제3 도전층 사이에 배치된 제2 절연층;을 더 구비할 수 있다.
본 실시예에 있어서, 상기 제3 도전층은 상기 제2 절연층에 정의된 제1 컨택홀을 통해 상기 제2 도전층과 접속될 수 있다.
본 실시예에 있어서, 상기 제3 도전층은 상기 제1 절연층 및 상기 제2 절연층에 정의된 제2 컨택홀을 통해 상기 제1 도전층과 접속될 수 있다.
본 실시예에 있어서, 상기 제2 컨택홀은 상기 제1 도전층의 가장자리에 위치할 수 있다.
본 실시예에 있어서, 상기 제3 도전층의 상부면은 외부로 노출될 수 있다.
본 실시예에 있어서, 평면상에서, 상기 제3 도전층의 넓이는 상기 제2 도전층의 넓이보다 넓을 수 있다.
본 실시예에 있어서, 상기 제2 도전층은 상기 제3 도전층과 완전히 중첩할 수 있다.
본 실시예에 있어서, 상기 표시영역 상에 배치되고, 박막트랜지스터 및 스토리지커패시터를 포함하는 화소회로에 전기적으로 연결된 화소를 포함하고, 상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 반도체층과 접속된 전극층을 포함하고, 상기 제1 도전층은 상기 반도체층과 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제2 도전층은 상기 게이트전극과 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제3 도전층은 상기 전극층과 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 패드는 점등 검사가 수행되는 점등 패드일 수 있다.
본 발명의 다른 관점에 따르면, 표시영역과 비표시영역을 포함하는, 기판; 및 상기 비표시영역 상에 제1 방향을 따라 배치되며, 상기 제1 방향과 교차하는 제3 방향을 따르는 중심축을 갖는, 복수의 패드들;을 포함하고, 상기 복수의 패드들 각각은, 평면 상에서 복수의 절곡부 및 상기 복수의 절곡부를 서로 연결하는 복수의 연결부를 가진, 제1 도전층, 상기 제1 도전층의 적어도 일부와 중첩하도록 상기 제1 도전층 상에 배치된, 제2 도전층; 및 상기 제2 도전층과 중첩하도록 상기 제2 도전층 상에 배치된, 제3 도전층;을 구비하고, 상기 제1 도전층은, 상기 제3 도전층과 중첩하는 영역에서 상기 중심축을 기준으로 대칭을 이루며, 상기 기판의 끝단으로부터 연장되어, 상기 패드의 중심축을 기준으로 일측에서 상기 복수의 연결부가 제1 방향과 상기 제2 방향으로 연장되어 지그재그(zigzag) 형태로 제3 방향을 따라 연장되고, 상기 패드의 중심축을 기준으로 타측으로 넘어가 상기 타측에서 상기 복수의 연결부가 상기 제1 방향과 상기 제2 방향으로 연장되어 지그재그(zigzag) 형태로 상기 제3 방향과 반대 방향인 제4 방향을 따라 연장되는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 제1 도전층은 1MΩ 이상의 저항을 가질 수 있다.
본 실시예에 따르면, 상기 복수의 절곡부의 일부는 상기 중심축을 기준으로 서로 마주보도록 배치될 수 있다.
본 실시예에 따르면, 상기 제2 도전층은 아일랜드 형상일 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 배선의 저항을 증가시켜 정전기로 인해 디스플레이 장치가 손상되는 것을 방지하고 제품의 신뢰성이 향상된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이다.
도 4는 도 3의 A-A'부분의 단면도이다.
도 5는 도 2의 I-I'의 단면도 및 도 3의 A-A'부분의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이다.
도 7은 도 6의 B-B'부분의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이다.
도 9는 도 8의 C-C'부분의 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이다.
도 11은 도 10의 D-D'부분의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다.
도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은, 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 무기 EL 디스플레이(Inorganic Light Emitting Display), 퀀텀닷 발광 디스플레이(Quantum dot Light Emitting Display) 등과 같이 다양한 방식의 디스플레이 장치가 사용될 수 있다. 또한, 도 1의 디스플레이 장치(1)는 플랫한 형태의 평판 디스플레이 장치를 도시하나, 디스플레이 장치(1)는 플렉서블, 폴더블, 롤러블 디스플레이 장치 등 다양한 형태로 구현될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 도시한 평면도이다.
도 2를 참조하면, 디스플레이 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치된다. 기판(100)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시영역(DA)에는 복수의 화소(P)들이 배치된다. 복수의 화소(P)들은 각각 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다.
복수의 화소(P)들은 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제2 스캔 구동회로(120), 점등 검사 회로(미도시), 패드부(140), 데이터 구동회로(150), 제1 전원공급배선(160), 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔선(SL)을 통해 화소(P)에 스캔 신호를 제공할 수 있다. 제1 스캔 구동회로(110)는 발광 제어선(EL)을 통해 각 화소에 발광 제어 신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P) 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(120)는 생략될 수 있다.
점등 검사 회로는 화소(P)의 데이터선(DL)에 연결되어 점등 검사 과정에서 데이터선(DL)들로 점등 검사 신호를 제공할 수 있다. 예컨대, 점등 검사 회로에 제1 화소의 점등 제어 신호(DC_R)가 공급되면, 제1 화소의 데이터선(DL)들로 데이터 신호가 공급되어 제1 화소가 발광할 수 있다. 또한, 점등 검사 회로에 제2 화소 또는 제3 화소의 점등 제어 신호(DC_G, DC_B)가 공급되면, 제2 화소 또는 제3 화소의 데이터선(DL)들로 데이터 신호가 공급되어 제2 화소 또는 제3 화소가 발광할 수 있다.
패드부(140)는 기판(100)의 일 측에 배치될 수 있다. 패드부(140)는 점등 패드(141), 구동 패드(142), 전원 패드(143a, 143b) 및 데이터 패드(144)를 포함할 수 있다. 패드부(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다.
도 3에서는 점등 패드(141)가 하나인 경우를 도시하고 있지만, 본 실시예는 이에 한정되지 않고 점등 패드(141)은 복수 개 구비될 수 있다.
인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 패드부(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 구동 패드(142) 또는 전원 패드(143a, 143b)를 통해 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 구동 패드(142)를 통해 제1 및 제2 스캔 구동회로(110, 120)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)과 연결된 전원 패드(143a, 143b)를 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원(ELVDD, ELVSS, 후술할 도 5, 6 참조)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 화소(P)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 데이터 패드(144)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 화소(P)에 제공될 수 있다. 도 2는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 패드부(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160, first power supply line)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170, second power supply line)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이고, 도 4는 도 3의 A-A'부분의 단면도이다.
도 3 및 도 4를 참조하면, 일 실시예에 따른 디스플레이 장치(1)는 표시영역(DA)과 비표시영역(NDA)을 포함하는 기판(100) 및 비표시영역(NDA) 상에 위치하는 점등 패드(141)를 포함하고, 점등 패드(141)는 버퍼층(210), 제1 도전층(220), 제1 절연층(230), 제2 도전층(240), 제2 절연층(250) 및 제3 도전층(260)을 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelene n napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(210)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(210)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(210) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다.
제1 도전층(220)은 버퍼층(210) 상에 배치될 수 있다. 보다 구체적으로는 제1 도전층(220)은 평면 상에서 복수의 절곡부 및 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하고, 복수의 연결부는 제1 방향(+x)과 제1 방향(+x)의 반대 방향인 제2 방향(-x)으로 번갈아 연장되어 버퍼층(210) 상에 배치될 수 있다.
또한, 제1 도전층(220)의 끝단은 기판(100)의 끝단과 일치할 수 있다. 보다 구체적으로, 도 3에 도시된 바와 같이, 제1 도전층(220)의 끝단(220E)은 기판(100) 일측의 끝단(100E)과 일치할 수 있다.
디스플레이 장치에서 표시영역의 크기를 넓히기 위해 하측 비표시 영역, 일명, 데드 스페이스(Dead Space)가 점점 작아지는 방향으로 기술개발이 이루어지고 있다. 디스플레이 장치 하단의 데드 스페이스(Dead Space)를 줄이기 위해, 디스플레이 장치 하단에 위치한 구성요소들의 크기를 줄이고, 구성요소들을 디스플레이 장치의 외곽에 배치한다. 하지만 디스플레이 장치 하단에 위치한 구성요소들을 디스플레이 외곽에 배치한 후, 정전기 검사를 수행하는 하였을 때, 디스플레이 장치의 하단부에 발생하는 정전기로 인해 비정상 구동이 발생하는 문제점이 존재하였다.
따라서 본 발명은 위와 같은 문제점을 해결하기 위해 고안된 것으로서, 제1 도전층(220)의 저항을 증가시켜 디스플레이 장치(1) 내부로 정전기가 유입되는 것을 방지함으로써, 디스플레이 장치(1)가 정전기에 의해 비정상적으로 구동하는 것을 방지할 수 있다.
전기저항은 도체에서 전류의 흐름을 방해하는 정도를 나타내는 물리량으로써, 간단히 저항이라고도 부른다. 일반적으로 물체의 저항은 비저항이 클수록, 물체의 길이가 길수록, 단면적이 작을수록 커진다. 어떤 물질의 비저항을 ρ, 길이를 L, 단면적을 A라고 할 때 저항 R의 크기는 아래의 수학식 1과 같이 정의될 수 있다.
Figure pat00001
전기 회로에서 저항은 전류의 흐름을 방해하여 전압 강하를 일으킨다.
따라서, 본 발명은 제1 도전층(220)의 길이를 증가시키고, 제1 도전층(220)의 폭을 좁게 하여 단면적을 작게 함으로써, 제1 도전층(220)의 저항을 증가시킬 수 있으며, 이에 따라 제1 도전층(220)으로 정전기가 디스플레이 장치(1) 내부로 유입되는 것을 지연시켜, 디스플레이 장치(1)가 정전기에 의해 비정상적으로 구동되거나 손상되는 것을 방지할 수 있다.
제1 도전층(220)의 저항을 증가시키기 위해서는, 제1 도전층(220)의 폭(d)을 좁게 하고, 제1 도전층(220)의 총 길이를 길게 하는 것이 바람직할 수 있다.
다만, 제1 도전층(220)을 폭(d)을 무한정 줄이는 것은 공정상 한계가 있고, 제1 도전층(220)의 총 길이를 무한정 길게 하는 것도 제1 도전층(220)이 위치하는 영역의 넓이 상 한계가 있을 수도 있다.
따라서, 제1 도전층(220)의 폭(d)은 2 ㎛ 이상일 수 있고, 제1 도전층(220)은 제1 도전층(220)이 위치한 영역에서 제1 도전층(220)에 포함된 복수의 연결부가 제1 방향(+x)과 제2 방향(-x)으로 번갈아 연장될 수 있어, 제1 도전층(220)은 1 MΩ 이상의 저항을 가질 수 있다.
따라서, 제1 도전층(220)은 1 MΩ 이상의 저항을 가질 수 있어, 정전기가 디스플레이 장치(1) 내부로 유입되는 것을 지연시켜, 디스플레이 장치(1)가 정전기에 의해 비정상적으로 구동하는 것을 방지할 수 있다.
복수의 연결부가 제1 방향(+x)과 제2 방향(-x)으로 번갈아 연장되며 배치되는 제1 도전층(220)의 전체 폭은 후술할 제2 도전층(240)의 폭 보다 작을 수 있으며, 제1 도전층(220)의 적어도 일부가 제2 도전층(240) 중첩하게 배치될 수 있고, 제1 도전층(220)이 제2 도전층(240)과 완전히 중첩하게 배치될 수도 있다.
일 실시예에 따른 디스플레이 장치(1)는 표시영역(DA)과 비표시영역(NDA)을 포함하는, 기판(100) 및 비표시영역(NDA) 상에 제1 방향(+x)을 따라 배치되며, 제1 방향(+x)과 교차하는 제3 방향(+y)을 따르는 중심축을 갖는, 복수의 패드들을 포함하고, 복수의 패드들 각각은, 평면 상에서 복수의 절곡부 및 복수의 절곡부를 서로 연결하는 복수의 연결부를 가진 제1 도전층(220), 제1 도전층(220)의 적어도 일부와 중첩하도록 제1 도전층(220) 상에 배치된 제2 도전층(240) 및 제2 도전층(240)과 중첩하도록 제2 도전층(240) 상에 배치된 제3 도전층(260)을 구비할 수 있다.
본 발명의 일 실시예에 따른 점등 패드(141)는 제1 방향(+x) 또는 제1 방향(+x)과 반대 방향인 제2 방향(-x)과 교차하는 제3 방향(+y)으로 연장되는 중심축을 가질 수 있다.
도 3에 도시된 바와 같이, 제1 도전층(220)은 평면 상에서 복수의 절곡부 및 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하며, 제3 도전층(260)과 중첩하는 영역에서 중심축을 기준으로 대칭을 이루며, 기판(100)의 끝단(100E)으로부터 연장되어, 점등 패드(141)의 중심축을 기준으로 일측에서 복수의 연결부가 제1 방향(+x)과 제2 방향(-x)으로 연장되어 지그재그(zigzag) 형태로 제3 방향(+y)을 따라 연장되고, 점등 패드(141)의 중심축을 기준으로 타측으로 넘어가 타측에서 복수의 연결부가 제1 방향(+x)과 제2 방향(-x)으로 연장되어 지그재그(zigzag) 형태로 제3 방향(+y)과 반대 방향인 제4 방향(-y)을 따라 연장될 수 있다.
제1 도전층(220)은 산화물반도체 및/또는 실리콘반도체를 포함할 수 있다. 제1 도전층(220)이 산화물반도체로 형성되는 경우, 예컨대 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의　산화물을 포함할 수 있다. 예를 들어, 제1 도전층(220)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다. 제1 도전층(220)이 실리콘반도체로 형성되는 경우, 예컨대 아모퍼스 실리콘(a-Si) 또는 아모퍼스 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
제1 도전층(220) 상에는 제1 절연층(230)을 사이에 두고 제2 도전층(240)이 배치될 수 있다. 제1 절연층(230)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제1 절연층(230)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
도 3에 도시된 바와 같이, 제2 도전층(240)은 아일랜드 전극 또는 플로팅 전극의 형상으로 제1 절연층(230) 상에 배치될 수 있다. 보다 구체적으로, 제2 도전층(240)은 제1 절연층(230) 및 제2 절연층(250) 사이에 배치되고, 후술할 제1 컨택홀(CNT1)을 통해 제3 도전층(260)과 접속하는 이외에 어떠한 층과 연결되지 않고 아일랜드 전극 또는 플로팅 전극의 형상으로 배치될 수 있다.
제2 도전층(240)은 후술할 게이트전극(G, 도 5)과 동일한 물질을 포함할 수 있다.
제2 도전층(240) 상에는 제2 절연층(250)이 배치될 수 있다. 제2 절연층(250)은 제2 도전층(240)을 덮도록 구비될 수 있고, 제2 절연층(250)에 정의된 제1 컨택홀(CNT1)을 통해 제2 도전층(240)과 후술할 제3 도전층(260)이 접속할 수 있다.
제2 절연층(250)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2 절연층(250) 상에는 제3 도전층(260)이 배치될 수 있다. 제3 도전층(260)은 제2 절연층(250)에 정의된 제1 컨택홀(CNT1)을 통해 제2 도전층(240)과 접속될 수 있고, 제1 절연층(230) 및 제2 절연층(250)에 정의된 제2 컨택홀(CNT2)을 통해 제1 도전층(220)과 접속될 수 있다. 이때, 제2 컨택홀(CNT2)은 제1 도전층(220)의 가장자리에 위치할 수 있어, 제1 도전층(220)으로 정전기가 유입되어도 제2 컨택홀(CNT2)까지 도달하는 경로가 길어, 정전기가 디스플레이 장치(1)를 구성하는 구성요소들로 전달되어 비정상적인 구동이 발생되거나 디스플레이 장치(1)가 손상되는 것을 방지할 수 있다.
제3 도전층(260)은 절연층에 의해 덮이지 않은 상태로 배치되어, 제3 도전층(260)의 상부면은 외부로 노출될 수 있다. 디스플레이 장치(1)를 제작한 후, 외부로 노출된 제3 도전층(260)의 상부면을 통해 점등 검사를 수행하여, 디스플레이 장치(1) 표시영역(DA)이 구동을 확인할 수 있다. 보다 구체적으로는, 제3 도전층(260)에 프로브를 이용하여 테스트신호를 인가하고, 제3 도전층(260)은 인가된 테스트신호를 제3 도전층(260)과 연결되어 있는 점등 검사 회로에 전달하여 표시영역(DA)의 화소(P)의 구동 여부(발광 여부)를 검사할 수 있다.
도 3에 도시된 바와 같이, 평면상에서 제3 도전층(260)의 넓이는 제2 도전층(240)의 넓이보다 넓게 배치될 수 있다. 이 경우 제2 도전층(240)은 제3 도전층(260)과 완전히 중첩하며 배치될 수 있다.
또한, 제1 도전층(220)이 제2 도전층(240) 또는 제3 도전층(260)과 중첩되는 영역에서, 제1 도전층(220)은 점등 패드(141)의 중심축을 기준으로 대칭으로 배치될 수 있다. 제1 도전층(220)에 포함된 복수의 절곡부의 일부는 중심축을 기준으로 서로 마주보도록 배치될 수 있다.
도 5는 도 2의 I-I'의 단면도 및 도 3의 A-A'부분의 단면도이다.
이하 도 5를 참조하여 본 발명의 일 실시예에 따른 디스플레이 장치의 표시영역(DA) 상의 적층 구조에 대해 상세하게 설명하기로 한다.
기판(100) 상에는 버퍼층(210)이 배치될 수 있으며, 버퍼층(210) 상에는 박막트랜지스터(TFT)가 배치될 수 있다. 박막트랜지스터(TFT)는 반도체층(A), 게이트전극(G) 및 전극층을 포함할 수 있다.
도 5에서는 박막트랜지스터(TFT)가 탑 게이트 타입(top gate type)인 경우를 도시하고 있지만, 본 실시예는 이에 한정되지 않고 바텀 게이트 타입(bottom gate type) 등 다양한 타입의 박막트랜지스터(TFT)가 사용될 수 있다.
또한, 도 5에서는 박막트랜지스터(TFT)가 한 개인 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 본 발명의 실시예들에 있어서, 디스플레이 장치(1)는 하나의 화소(P)에 대해서 두 개 이상의 박막트랜지스터(TFT)를 사용할 수 있다. 일부 실시예에서 하나의 화소(P)에 일곱 개의 박막트랜지스터(TFT)가 사용될 수도 있다.
반도체층(A)은 예컨대 아모퍼스 실리콘(a-Si) 또는 아모퍼스 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 또한, 반도체층(A)는 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의　산화물을 포함할 수 있다. 예를 들어, 제1 도전층(220)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다.
일 실시예로, 표시영역(DA)의 반도체층(A)는 전술한 제1 도전층(220)과 동일한 물질일 수 있다.
반도체층(A) 상에는 게이트절연층(231)을 사이에 두고 게이트전극(G)이 배치될 수 있다. 게이트전극(G)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 게이트전극(G)은 게이트전극(G)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다.
일 실시예로, 게이트전극(G)은 전술한 제2 도전층(240)과 동일한 물질일 수 있다.
게이트절연층(231)은 반도체층(A)과 게이트전극(G)을 절연하기 위한 층으로써, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 게이트절연층(231)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
선택적 실시예로, 표시영역(DA)의 게이트절연층(231)은 전술한 제1 절연층(230)과 동일한 물질일 수도 있다.
게이트전극(G) 상에는 층간절연층(251)을 사이에 두고 전극층이 배치될 수 있다. 전극층은 소스전극(S) 및/또는 드레인전극(D)을 포함할 수 있다. 소스전극(S) 및/또는 드레인전극(D)은 층간절연층(251) 및 게이트절연층(231)에 형성된 컨택홀을 통해 반도체층(A)과 전기적으로 연결될 수 있다.
소스전극(S) 및/또는 드레인전극(D)을 포함하는 전극층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 선택적 실시예로, 전극층은 Ti/AI/Ti의 다층 구조로 형성될 수 있다.
일 실시예로, 표시영역(DA)의 소스전극(S) 및/또는 드레인전극(D)을 포함하는 전극층 형성 시, 전술한 제3 도전층(260)이 동일한 물질로 동시에 형성될 수도 있다.
층간절연층(251)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
일 실시예로, 층간절연층(251) 형성 시 전술한 제2 절연층(250)이 동일한 물질로 동시에 형성될 수 있다.
스토리지커패시터(Cst)의 제1 전극(CE1)과 제2 전극(CE2)은 층간절연층(251)을 사이에 두고 중첩하며 배치될 수 있다. 선택적 실시예로, 제2 전극(CE2)은 게이트전극(G)과 동일한 층에 배치될 수 있다.
도 5에 있어서, 스토리지커패시터(Cst)가 박막트랜지스터(TFT)와 중첩하지 않은 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 스토리지커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하여 배치될 수 있다. 일부 실시예에서, 스토리지커패시터(Cst)의 제2 전극(CE1)은 게이트전극(G)과 일체(一體)로 형성될 수 있다. 즉, 박막트랜지스터(TFT)의 게이트전극(G)은 스토리지커패시터(Cst)의 제2 전극(CE1)의 기능을 수행할 수 있다.
다시 도 5를 참조하면, 층간절연층(251) 상에는 평탄화층(270)이 배치될 수 있다. 도 5에서 평탄화층(270)은 단층으로 도시되나, 평탄화층(270)은 다층으로 형성될 수 있다. 평탄화층(270)은 화소회로(PC)의 상면을 평탄화하게 하여, 유기발광다이오드(OLED)가 위치할 면을 평탄화하게 할 수 있다.
평탄화층(270)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA) 나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 평탄화층(270)은 무기물질을 포함할 수 있다. 이러한, 평탄화층(270)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 평탄화층(270)이 무기물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(270)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
기판(100)의 표시영역(DA)에 있어서, 평탄화층(270) 상에는 화소전극(310), 중간층(320) 및 중간층(320)을 사이에 두고 화소전극(310)과 대향하여 배치된 대향전극(330)을 포함하는 유기발광다이오드(OLED)가 위치할 수 있다.
평탄화층(270) 상에는 화소전극(310)이 배치될 수 있다. 화소전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
평탄화층(270) 상에는 화소정의막(280)이 배치될 수 있으며, 화소정의막(280)은 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(280)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330) 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(280)은 예컨대, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(280)에 의해 노출된 화소전극(310) 상에는 중간층(320)이 배치될 수 있다. 중간층(320)은 발광층을 포함할 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있다.
발광층이 저분자 물질을 포함할 경우, 중간층(320)은 홀 주입층(HIL; hole injection layer), 홀 수송층(HTL; hole transport layer), 발광층(EML, Emission Layer), 전자 수송층(ETL; electron transport layer), 전자 주입층(EIL; electron injection layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
발광층이 고분자 물질을 포함할 경우에는 중간층(320)은 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
화소전극(310)은 복수 개 구비될 수 있는데, 중간층(320)은 복수의 화소전극(310) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소전극(310)에 걸쳐서 일체(一體)인 층을 포함할 수 있는 등 다양한 변형이 가능하다. 일 실시예로, 중간층(320)은 복수의 화소전극(310) 각각에 대응하여 배치되며, 중간층(320)을 제외한 기능층(들)은 복수의 화소전극(310)에 걸쳐서 일체로 형성될 수 있다.
중간층(320) 상에는 대향전극(330)이 배치될 수 있다. 대향전극(330)은 중간층(320) 상에 배치되되, 중간층(320)의 전부 덮는 형태로 배치될 수 있다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
화소전극(310)이 반사전극, 대향전극(330)이 투광성 전극으로 구비되는 경우, 중간층(320)에서 방출되는 광은 대향전극(330) 측으로 방출되어, 디스플레이 장치(1)는 전면(全面) 발광형이 될 수 있다.
다른 실시예로, 화소전극(310)이 투명 또는 반투명 전극으로 구성되고, 대향전극(330)이 반사 전극으로 구성되는 경우, 중간층(320)에서 방출된 광은 기판(100) 측으로 방출되어, 디스플레이 장치(1)는 배면 발광형이 될 수 있다. 그러나, 본 실시예는 이에 한정되지 않으며, 본 실시예의 디스플레이 장치(1)는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
대향전극(330) 상에는 박막봉지층(미도시)이 배치되어, 유기발광다이오드(OLED)를 외부의 습기 및 산소로부터 보호할 수 있다. 박막봉지층은 적어도 하나 이상의 유기봉지층과 적어도 하나 이상의 무기봉지층을 구비할 수 있다.
무기봉지층은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 유기봉지층은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이고, 도 7은 도 6의 B-B'부분의 단면도이다.
본 발명의 다른 실시예에 따른 점등 패드(141)은 제1 방향(+x) 또는 제1 방향(+x)과 반대 방향인 제2 방향(-x)과 교차하는 제3 방향(+y)으로 연장되는 중심축을 가질 수 있다.
도 6 및 도 7을 참조하면, 본 발명의 다른 실시예에 따른 디스플레이 장치(1)의 점등 패드(141)의 제1 도전층(220)은 평면 상에서 복수의 절곡부 및 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하며, 기판(100)의 끝단으로부터 연장되고, 점등 패드(141)의 중심축을 기준으로 일측에서 복수의 연결부가 제1 방향(+x)과 제2 방향(-x)으로 번갈아 연장되며 제3 방향(+y)으로 배치될 수 있다.
도 7에 도시된 바와 같이, 제1 도전층(220) 상에는 제2 도전층(240) 및 제3 도전층(260)이 배치될 수 있다. 제3 도전층(260)은 제2 절연층(250)에 정의된 제1 컨택홀(CNT1)을 통해 제2 도전층(240)과 접속될 수 있고, 제1 절연층(230) 및 제2 절연층(250)에 정의된 제2 컨택홀(CNT2)을 통해 제1 도전층(220)과 접속될 수 있다. 이때, 제2 컨택홀(CNT2)은 제1 도전층(220)에서 기판(100)의 끝단으로부터 가장 먼 곳인 제1 도전층(220)의 가장자리에 위치할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이고, 도 9는 도 8의 C-C'부분의 단면도이다.
본 발명의 다른 실시예에 따른 점등 패드(141)은 제1 방향(+x) 또는 제1 방향(+x)과 반대 방향인 제2 방향(-x)과 교차하는 제3 방향(+y)으로 연장되는 중심축을 가질 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 디스플레이 장치(1)의 점등 패드(141)의 제1 도전층(220)은 평면 상에서 복수의 절곡부 및 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하며, 기판(100)의 끝단으로부터 연장되고, 점등 패드(141)의 중심축을 기준으로 일측에서 복수의 연결부가 제3 방향(+y)과 제4 방향(-y)으로 번갈아 연장되며 제2 방향(-x)으로 배치될 수 있다.
도 9에 도시된 바와 같이, 제1 도전층(220) 상에는 제2 도전층(240) 및 제3 도전층(260)이 배치될 수 있다. 제3 도전층(260)은 제2 절연층(250)에 정의된 제1 컨택홀(CNT1)을 통해 제2 도전층(240)과 접속될 수 있고, 제1 절연층(230) 및 제2 절연층(250)에 정의된 제2 컨택홀(CNT2)을 통해 제1 도전층(220)과 접속될 수 있다. 이때, 제2 컨택홀(CNT2)은 제1 도전층(220)에서 기판(100)의 끝단으로부터 가장 먼 곳인 제1 도전층(220)의 가장자리에 위치할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치(1)를 도시한 평면도이고, 도 11은 도 10의 D-D'부분의 단면도이다.
본 발명의 다른 실시예에 따른 점등 패드(141)는 제1 방향(+x) 또는 제1 방향(+x)과 반대 방향인 제2 방향(-x)과 교차하는 제3 방향(+y)으로 연장되는 중심축을 가질 수 있다.
도 10 및 도 11을 참조하면, 본 발명의 다른 실시예에 따른 디스플레이 장치(1)의 점등 패드(141)의 제1 도전층(220)은 평면 상에서 복수의 절곡부 및 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하며, 기판(100)의 끝단으로부터 연장되고, 점등 패드(141)의 중심축을 기준으로 일측에서 복수의 연결부가 제5 방향(+n)과 제6 방향(-n)으로 번갈아 연장되며 제7 방향(+m)으로 배치될 수 있다.
도 11에 도시된 바와 같이, 제1 도전층(220) 상에는 제2 도전층(240) 및 제3 도전층(260)이 배치될 수 있다. 제3 도전층(260)은 제2 절연층(250)에 정의된 제1 컨택홀(CNT1)을 통해 제2 도전층(240)과 접속될 수 있고, 제1 절연층(230) 및 제2 절연층(250)에 정의된 제2 컨택홀(CNT2)을 통해 제1 도전층(220)과 접속될 수 있다. 이때, 제2 컨택홀(CNT2)은 제1 도전층(220)에서 기판(100)의 끝단으로부터 가장 먼 곳인 제1 도전층(220)의 가장자리에 위치할 수 있다.
본 발명의 일 실시예에 따르면, 종래의 디스플레이 장치에서, 디스플레이 장치 하단에 위치한 구성요소들을 디스플레이 외곽으로 이동시키는 경우 정전기에 의해 구동 불량이 발생하는 등의 문제점을 해결하기 위하여, 도전층의 길이를 증가시키고, 폭을 좁게 하여 단면적을 작게 함으로써 디스플레이 장치의 손상을 방지하고 제품의 신뢰성이 향상된 디스플레이 장치를 제공할 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
10: 디스플레이 패널
100: 기판
140: 패드부
141: 점등 패드
210: 버퍼층
220: 제1 도전층
230: 제1 절연층
231: 게이트절연층
240: 제2 도전층
250: 제2 절연층
251: 층간절연층
260: 제3 도전층
270: 평탄화층
280: 화소정의막
310: 화소전극
320: 중간층
330: 대향전극

Claims (20)

  1. 표시영역과 비표시영역을 포함하는, 기판; 및
    상기 비표시영역 상에 위치하는, 패드;를 포함하고,
    상기 패드는,
    평면 상에서 복수의 절곡부 및 상기 복수의 절곡부를 서로 연결하는 복수의 연결부를 포함하고, 상기 복수의 연결부는 제1 방향과 상기 제1 방향의 반대 방향인 제2 방향으로 번갈아 연장되는, 제1 도전층;
    상기 제1 도전층의 적어도 일부와 중첩하도록 상기 제1 도전층 상에 배치된, 제2 도전층; 및
    상기 제2 도전층과 중첩하도록 상기 제2 도전층 상에 배치된, 제3 도전층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 도전층은 1 MΩ 이상의 저항을 갖는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 방향 또는 상기 제2 방향을 따르는 상기 제1 도전층의 폭은 동일한 방향을 따르는 상기 제2 도전층의 폭 보다 작은, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1 도전층의 끝단은 상기 기판의 끝단과 일치하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제2 도전층은 아일랜드 형상인, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층 사이에 배치된, 제1 절연층; 및
    상기 제2 도전층 및 상기 제3 도전층 사이에 배치된 제2 절연층;
    을 더 구비하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제3 도전층은 상기 제2 절연층에 정의된 제1 컨택홀을 통해 상기 제2 도전층과 접속되는, 디스플레이 장치.
  8. 제6항에 있어서,
    상기 제3 도전층은 상기 제1 절연층 및 상기 제2 절연층에 정의된 제2 컨택홀을 통해 상기 제1 도전층과 접속되는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제2 컨택홀은 상기 제1 도전층의 가장자리에 위치하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제3 도전층의 상부면은 외부로 노출된, 디스플레이 장치.
  11. 제1항에 있어서,
    평면상에서, 상기 제3 도전층의 넓이는 상기 제2 도전층의 넓이보다 넓은, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제2 도전층은 상기 제3 도전층과 완전히 중첩하는, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 표시영역 상에 배치되고, 박막트랜지스터 및 스토리지커패시터를 포함하는 화소회로에 전기적으로 연결된 화소를 포함하고,
    상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 반도체층과 접속된 전극층을 포함하고,
    상기 제1 도전층은 상기 반도체층과 동일 물질을 포함하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2 도전층은 상기 게이트전극과 동일 물질을 포함하는, 디스플레이 장치.
  15. 제13항에 있어서,
    상기 제3 도전층은 상기 전극층과 동일 물질을 포함하는, 디스플레이 장치.
  16. 제1항에 있어서,
    상기 패드는 점등 검사가 수행되는 점등 패드인, 디스플레이 장치.
  17. 표시영역과 비표시영역을 포함하는, 기판; 및
    상기 비표시영역 상에 제1 방향을 따라 배치되며, 상기 제1 방향과 교차하는 제3 방향을 따르는 중심축을 갖는, 복수의 패드들;을 포함하고,
    상기 복수의 패드들 각각은,
    평면 상에서 복수의 절곡부 및 상기 복수의 절곡부를 서로 연결하는 복수의 연결부를 가진, 제1 도전층,
    상기 제1 도전층의 적어도 일부와 중첩하도록 상기 제1 도전층 상에 배치된, 제2 도전층; 및
    상기 제2 도전층과 중첩하도록 상기 제2 도전층 상에 배치된, 제3 도전층;을 구비하고,
    상기 제1 도전층은,
    상기 제3 도전층과 중첩하는 영역에서 상기 중심축을 기준으로 대칭을 이루며, 상기 기판의 끝단으로부터 연장되어, 상기 패드의 중심축을 기준으로 일측에서 상기 복수의 연결부가 제1 방향과 상기 제2 방향으로 연장되어 지그재그(zigzag) 형태로 제3 방향을 따라 연장되고, 상기 패드의 중심축을 기준으로 타측으로 넘어가 상기 타측에서 상기 복수의 연결부가 상기 제1 방향과 상기 제2 방향으로 연장되어 지그재그(zigzag) 형태로 상기 제3 방향과 반대 방향인 제4 방향을 따라 연장되는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 도전층은 1MΩ 이상의 저항을 갖는, 디스플레이 장치.
  19. 제17항에 있어서,
    상기 복수의 절곡부의 일부는 상기 중심축을 기준으로 서로 마주보도록 배치되는, 디스플레이 장치.
  20. 제17항에 있어서,
    상기 제2 도전층은 아일랜드 형상인, 디스플레이 장치.
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