KR20240060995A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 복수의 서브 화소에 배치된 제1 하부 조립 전극, 복수의 서브 화소에 배치되고 제1 하부 조립 전극과 다른 층에 배치된 제1 조립 배선, 제1 하부 조립 전극 및 제1 조립 배선 상에 배치되고 제1 전극, 반도체층, 및 제2 전극을 포함하는 발광 소자, 및 제1 하부 조립 전극과 발광 소자 사이에 배치되고 제1 전극 또는 상기 제2 전극과 전기적으로 연결된 제2 하부 조립 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 LED(Light Emitting Diode)를 자가 조립한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED(Light Emitting Diode)를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 명세서가 해결하고자 하는 과제는 발광 소자 하부에 발광 소자와 직접 컨택하는 하부 조립 전극을 배치하고 전원 배선과 연결시킴으로써 발광 소자의 점등률을 향상시킨 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 명세서의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 복수의 서브 화소에 배치된 제1 하부 조립 전극, 복수의 서브 화소에 배치되고 제1 하부 조립 전극과 다른 층에 배치된 제1 조립 배선, 제1 하부 조립 전극 및 제1 조립 배선 상에 배치되고 제1 전극, 반도체층, 및 제2 전극을 포함하는 발광 소자, 및 제1 하부 조립 전극과 발광 소자 사이에 배치되고 제1 전극 또는 상기 제2 전극과 전기적으로 연결된 제2 하부 조립 전극을 포함한다. 이에 따라, 발광 소자의 조립률을 향상시키고 전원 배선의 저항을 줄여 점등률을 향상시킬 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 명세서의 다른 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 복수의 서브 화소에 나란히 배치된 제1 조립 배선 및 제2 조립 배선, 제1 조립 배선 또는 제2 조립 배선과 중첩하여 배치된 발광 소자, 그리고 발광 소자 하부에서 제1 조립 배선과 제2 조립 배선 중 어느 하나의 배선과 발광 소자와 중첩하는 제1 하부 보조 전극 및 제2 하부 보조 전극을 포함한다. 이에 따라, 발광 소자의 조립률을 향상시키고 전원 배선의 저항을 줄여 점등률을 향상시킬 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 조립 홈 내부에 배치되는 조립 전극을 서로 다른 층에 배치시킴으로써 발광 소자를 조립하기 위한 전기장의 세기를 향상시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 발광 소자의 제1 전극과 하부 조립 전극이 직접 컨택하게 함으로써 발광 소자의 조립 후에도 발광 소자가 기판에 고정될 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 보조 전극을 전원 배선과 연결시킴으로써 전원 배선의 저항을 감소시키고 발광 소자의 점등률을 향상시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 발광 소자를 평탄화층 안에 배치시킴으로써 발광 소자 상에 배치되는 평탄화층의 두께를 줄일 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치에 포함된 표시 패널의 개략적인 평면도이다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 4는 도 2의 A-A' 및 B-B'에 따른 단면도이다.
도 5는 도 2의 A-A' 및 C-C'에 따른 단면도이다.
도 6a 및 도 6b는 본 명세서 일 실시예에 따른 표시 장치에 제조 공정을 설명하기 위한 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서가 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 구동부(GD) 및 데이터 구동부(DD), 게이트 구동부(GD)와 데이터 구동부(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다. 이 외에도 복수의 서브 화소(SP) 각각은 고전위 전원 배선(VL1), 저전위 전원 배선(VL2), 기준 배선(VL3) 등에 연결될 수 있다.
복수의 서브 화소(SP)는 화면을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있다. 예를 들어, 표시 패널(PN)이 무기 발광 표시 패널인 경우, 발광 소자는 LED(Light-emitting Diode) 또는 마이크로 LED(Micro Light-emitting Diode)일 수 있다.
게이트 구동부(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호(SCAN)를 공급한다. 도 1에서는 하나의 게이트 구동부(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 구동부(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 구동부(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압(Vdata)으로 변환한다. 데이터 구동부(DD)는 변환된 데이터 전압(Vdata)을 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 구동부(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호, 예를 들어, 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 구동부(GD) 및 데이터 구동부(DD) 각각에 공급하여 게이트 구동부(GD) 및 데이터 구동부(DD)를 제어할 수 있다.
이하에서는 본 명세서의 일 실시예에 따른 표시 장치(100)의 표시 패널(PN)을 보다 상세히 설명하기로 한다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치에 포함된 표시 패널의 개략적인 평면도이다. 도 2에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 복수의 화소(PX), 패드, 및 배선들 만을 도시하였다.
기판(110)은 표시 패널(PN)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역과 비표시 영역으로 구분할 수 있는데, 표시 영역은 복수의 화소(PX)가 배치되어 영상이 표시되는 영역이다. 복수의 화소(PX)는 적어도 두 개 이상의 서브 화소들을 포함할 수 있다. 도면에서는 복수의 화소(PX)가 세 개의 서브 화소들(SP1, SP2, SP3)을 포함하도록 도시하였지만, 이에 한정되지 않는다. 세 개의 서브 화소들은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함한다. 이하에서는, 세 개의 서브 화소들 중 어느 하나의 서브 화소를 SP로 표기하기도 한다.
복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(120) 및 화소 회로가 배치된다. 세 개의 서브 화소(SP1, SP2, SP3)를 포함하는 단위 화소는 적색 서브 화소, 녹색 서브 화소, 및 청색 서브 화소를 포함하거나, 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소, 및 백색 서브 화소 중 적어도 두 개의 색을 발광하는 서브 화소를 포함할 수 있으나, 이에 제한되는 것은 아니다. 단위 화소는 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자 중 가장 효율이 낮은 발광 소자를 포함하는 서브 화소를 적어도 두 개 이상 포함할 수도 있다.
본 명세서의 일 실시예에 따른 표시 장치(100)는 적색을 발광하는 제1 서브 화소(SP1), 녹색을 발광하는 제2 서브 화소(SP2), 청색을 발광하는 제3 서브 화소(SP3)를 포함하고, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)는 행 방향으로 나란히 배치될 수 있다.
언급한 바와 같이, 표시 영역은 복수의 단위 화소가 배치된 영역이고, 비표시 영역은 영상이 표시되지 않는 영역으로 복수의 단위 화소가 배치되지 않은 영역, 즉, 표시 영역에 배치된 복수의 서브 화소(SP)를 구동하기 위한 게이트 드라이버(GD), 배선, 배선들에 신호를 인가하기 위한 패드 등이 배치되는 영역이다.
게이트 구동부(GD)는 게이트 배선(GL)을 통해 복수의 서브 화소(SP)에 게이트 신호를 공급한다. 게이트 신호는 스캔 신호 및 발광 신호를 포함한다. 스캔 신호는 스캔 배선(SL)을 통해 제공되고, 발광 신호는 발광 배선(EL)을 통해 제공된다. 그리고, 스캔 배선(SL) 및 발광 배선(EL)을 통틀어 게이트 배선(GL)이라고 지칭할 수 있다.
게이트 구동부(GD)는 스캔 신호를 제공하는 스캔 드라이버 및 발광 신호를 제공하는 발광 드라이버를 포함한다.
본 명세서의 일 실시예에 따른 표시 장치(100)에서 게이트 구동부(GD)는 기판(110) 상에서 복수 개의 영역으로 분리되어 복수의 화소(PX) 사이에 배치될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치(100)에서 발광 소자는 LED(light emitting diode, 무기 발광 소자)일 수 있다. LED는 발광 효율이 우수하기 때문에 서브 화소(SP) 영역을 기준으로 LED가 차지하는 면적이 매우 작을 수 있다. 따라서, 서브 화소(SP) 마다 LED 및 이를 구동하는 화소 회로가 배치되고, 적어도 하나의 서브 화소(SP) 또는 적어도 하나의 단위 화소 마다 비표시 영역에 게이트 구동부(GD)가 배치될 수 있다.
도 2에의 게이트 구동부(GD)는 두 개의 단위 화소 마다 배치되어 게이트 구동부(GD)와 동일 행에 배치된 서브 화소(SP)들에 게이트 신호를 제공할 수 있다. 예를 들어, 게이트 구동부(GD)는 청색 발광 서브 픽셀과 적색 발광 서브 픽셀 사이에 배치될 수 있다. 하지만, 이에 제한되지 않고, 경우에 따라 게이트 구동부(GD)의 배치 밀도는 변경될 수 있다.
그리고, 게이트 구동부(GD)에 포함된 스캔 드라이버 및 발광 드라이버는 동일 행에 배치되지만 각각 다른 영역에 배치될 수 있다.
데이터 구동부(DD)는 영상 데이터를 데이터 신호로 변환하고, 변환된 데이터 신호를 데이터 라인(DL)을 통해 서브 화소(SP)에 공급한다. 데이터 구동부(DD)는 기판(110)의 배면에 형성되거나 별도의 기판에 형성될 수 있다. 데이터 구동부(DD)가 별도의 기판의 일면에 형성되는 경우, 데이터 구동부(DD)가 형성되지 않은 타면과 기판(110)의 배면이 마주보도록 합착할 수 있다. 기판(110)의 전면 및 배면을 전기적으로 연결하거나 기판(110)의 전면과 별도의 기판의 타면을 전기적으로 연결하기 위해, 기판(110) 또는 기판(110)과 별도의 기판의 측면에는 사이드 배선이 배치된다. 따라서, 기판(110)의 배면 또는 별도의 기판의 타면에 배치된 데이터 구동부는 사이드 배선을 통해 서브 화소(SP)에 데이터 신호를 공급할 수 있다.
상술한 바와 같이, 본 명세서의 일 실시예에 따른 표시 장치(100)에서 게이트 구동부(GD)는 기판(110) 상에서 인접한 단위 화소들 사이에 배치될 수 있다. 하지만, 이에 한정되는 것은 아니고 게이트 구동부(GD)는 기판(110)의 일측 또는 양측에 배치될 수도 있다.
한편, 게이트 배선(GL)은 기판(110) 상에서 행 방향으로 배치되고, 데이터 라인(DL)은 열 방향으로 배치될 수 있다. 게이트 배선(GL)과 데이터 라인(DL)은 모든 서브 화소(SP)에 배치되어 서브 화소(SP)에 배치된 화소 회로에 신호를 제공한다.
기판(110)의 양측, 즉 열 방향으로 기판(110)의 상부 및 하부에는 패드들이 배치된 패드 영역(PA1, PA2)이 형성된다. 이 경우, 기판(110)의 상부에 형성된 패드 영역을 제1 패드 영역(PA1), 기판(110)의 하부에 형성된 패드 영역을 제2 패드 영역(PA2)이라고 한다. 기판(110)에서 제1 패드 영역(PA1)과 제2 패드 영역(PA2)은 서로 마주보는 영역이다.
제1 패드 영역(PA1)에는 데이터 배선(DL)과 연결된 데이터 패드(DP), 게이트 구동부(GD)와 연결된 게이트 패드(GP), 고전위 전압 배선(VL1)과 연결된 고전위 전압 패드(VP1), 기준 전압 배선(VL3)와 연결된 기준 전압 패드(VP3)가 배치될 수 있다. 이 경우, 데이터 패드는 단위 화소 안에 포함된 서브 화소(SP)의 개수만큼 배치된다.
게이트 구동부(GD)에는 각종 클럭 신호를 제공하는 배선, 게이트 로우 전압을 제공하는 배선, 및 게이트 하이 전압을 제공하는 배선 등이 배치되어 신호들을 전달할 수 있다. 게이트 구동부들(GD)은 열 방향으로 나란히 배치되어 게이트 구동부(GD)로 신호를 전달하는 배선들이 게이트 구동부(GD)와 정렬된다. 게이트 구동부(GD)에 신호를 전달하는 배선들을 게이트 구동 배선(GDSL)이라 하고, 게이트 구동 배선(GDSL)은 열 방향으로 배치되고 제1 패드 영역(PA1)에 배치된 게이트 패드(GP)와 연결되어 게이트 패드(GP)로부터 신호를 제공받을 수 있다.
고전위 전압 배선(VL1)은 하나의 단위 화소 마다 또는 하나의 서브 화소(SP) 마다 열 방향으로 배치될 수 있다. 도면에는 하나의 단위 화소(PX) 마다 좌/우측에 배치된 것으로 도시하였지만, 이에 제한되지는 않는다. 열 방향으로 배치된 고전위 전압 배선(VL1)은 제1 패드 영역(PA1)에 있는 고전위 전압 패드(VP1)를 통해 고전위 전압을 복수의 서브 화소(SP)에 제공한다. 열 방향으로 배치된 복수의 고전위 전압 배선(VL1)은 행 방향으로 배치된 보조 고전위 전압 배선(AVL1)과 연결되어 메쉬 구조를 형성한다. 보조 고전위 전압 배선(AVL1)은 서브 화소(SP)가 배치된 모든 행마다 또는 복수의 행마다 배치될 수 있다. 보조 고전위 전압 배선(AVL1)은 고전위 전압 배선(VL1)의 전압 강하를 방지하고, 복수의 서브 화소(SP)에 고전위 전압을 제공할 수 있다.
제2 패드 영역(PA2)에는 저전위 전압 배선과 연결된 저전위 전압 패드(VP2)가 배치될 수 있다. 이 경우, 발광 소자를 자가 조립하기 위한 조립 배선(AL)이 발광 소자 조립 후 저전위 전압 배선으로 이용된다.
조립 배선(AL)은 하나의 서브 화소(SP) 마다 두 개의 조립 배선이 열 방향으로 배치될 수 있다. 조립 배선(AL)은 제1 조립 배선(122) 및 제2 조립 배선(123)을 포함한다. 열 방향으로 배치된 조립 배선(AL)은 제2 패드 영역(PA2)에 있는 저전위 전압 패드(VP2)를 통해 저전위 전압을 복수의 서브 화소(SP)에 제공한다. 저전위 전압 패드(VP2)는 복수 개 배치되는데 적어도 두 개의 조립 배선들 마다 배치될 수 있다.
열 방향으로 배치된 복수의 조립 배선(AL)은 저전위 전압 패드(VP2)에 연결되기 전 행 방향으로 배치된 보조 저전위 전압 배선(AAL)과 연결된다. 도면에서 보조 저전위 전압 배선(AAL)은 기판(110)의 일 측면에만 도시되어 있지만, 이에 제한되지 않고 기판(110)의 적어도 일 측면에 배치될 수 있다. 추가적으로, 서브 화소(SP)가 배치된 모든 행마다 또는 복수의 행마다 복수의 조립 배선(AL)을 연결시키기 위한 배선들이 행 방향으로 배치될 수 있다. 따라서, 보조 저전위 전압 배선(AAL)은 조립 배선(AL)의 전압 강하를 방지하고, 복수의 서브 화소(SP)에 저전위 전압을 제공할 수 있다.
기준 전압 배선(VL3)은 행 방향으로 배치된 하나의 단위 화소 마다 열 방향으로 배치될 수 있다. 열 방향으로 배치된 기준 전압 배선(VL3)은 별도로 배치된 행 방향 배선을 통해 단위 화소에 기준 전압을 제공한다. 기준 전압 배선(VL3)은 제1 패스 영역(PA1)에 배치된 기준 전압 패드(VP3)와 연결되고, 기준 전압 패드(VP3)를 통해 기준 전압이 복수의 기준 전압 배선들(VL3)에 제공된다.
본 명세서의 일 실시예에 따른 표시 장치(100)에 포함된 표시 패널(PN)은 베젤을 줄이기 위해 기판(110)의 가장자리를 그라인딩하여 삭제할 수 있다. 베젤은 서브 화소(SP)가 배치되지 않은 기판(110)의 가장자리 영역이다. 그라인딩시 기판(110)의 가장자리에 배치된 패드 및 배선의 일부분들이 제거되고 기판(110)의 크기는 작아져서 최종 기판(110F)의 크기로 표시 패널(PN)을 구현할 수 있다.
구체적으로, 최종 기판(110F)에는 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)에 배치된 패드들의 대부분이 제거되어 패드들의 일부 또는 흔적만 남게될 수 있다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 4는 도 3의 A-A' 및 B-B'에 따른 단면도이다. 도 5는 도 3의 A-A' 및 C-C'에 따른 단면도이다. 도 3을 참조하면, 복수의 서브 화소(SP) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(Cst) 및 하나 이상의 발광 소자(LED)를 포함한다. 도 3에서는 도면의 간결함을 위해 제1 클래드층(122b), 제2 클래드층(123b), 화소 전극(PE) 및 발광 소자(LED)의 해칭을 생략하고, 컨택 전극(CE)의 도시를 생략하였다.
도 3 및 도 4를 참조하면, 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함한다. 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각은 발광 소자(LED) 및 화소 회로를 포함하여 독립적으로 광을 발광할 수 있다. 예를 들어, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있으나, 이에 제한되는 것은 아니다.
표시 패널(PN)은 기판(110), 버퍼층(111), 게이트 절연층(112), 층간 절연층(113), 제1 패시베이션층(114), 제1 평탄화층(115), 제2 패시베이션층(116), 제3 패시베이션층(117), 및 제2 평탄화층(118)을 포함한다.
기판(110) 상에 고전위 전원 배선(VL1), 복수의 데이터 배선(DL), 기준 배선(VL3), 조립 배선(AL), 차광층(LS) 및 제1 커패시터 전극(SC1)이 배치된다.
고전위 전원 배선(VL1)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VL1)은 고전위 전원 전압을 복수의 서브 화소(SP) 각각의 제2 트랜지스터(T2)로 전달할 수 있다. 고전위 전원 배선(VL1)은 복수의 서브 화소(SP) 사이에서 열 방향을 따라 연장될 수 있다. 예를 들어, 고전위 전원 배선(VL1)은 제1 서브 화소(SP1)와 제3 서브 화소(SP3) 사이에서 열 방향을 따라 배치될 수 있다. 그리고 고전위 전원 배선(VL1)은 후술할 보조 고전위 전원 배선(AVL1)을 통해 행 방향으로 배치된 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달할 수 있다. 이 경우, 고전위 전압 배선(VL1)은 제1 전원 배선으로 지칭할 수 있다. 그리고, 열 방향은 제1 방향, 행 방향은 제2 방향으로 지칭할 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압(Vdata)을 전달하는 배선이다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각의 제1 트랜지스터(T1)와 연결될 수 있다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 사이에서 열 방향을 따라 연장될 수 있다. 예를 들어, 제1 서브 화소(SP1)와 고전위 전원 배선(VL1) 사이에서 열 방향으로 연장된 데이터 배선(DL)은 제1 서브 화소(SP1)로 데이터 전압(Vdata)을 전달하고, 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치된 데이터 배선(DL)은 제2 서브 화소(SP2)로 데이터 전압(Vdata)을 전달하며, 제3 서브 화소(SP3)와 고전위 전원 배선(VL1) 사이에 배치된 데이터 배선(DL)은 제3 서브 화소(SP3)로 데이터 전압(Vdata)을 전달할 수 있다.
기준 배선(VL3)은 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 기준 배선(VL3)은 복수의 서브 화소(SP) 각각의 제3 트랜지스터(T3)와 연결될 수 있다. 기준 배선(VL3)은 복수의 서브 화소(SP) 사이에서 열 방향을 따라 연장될 수 있다. 예를 들어, 기준 배선(VL3)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에서 열 방향을 따라 연장될 수 있다. 그리고 기준 배선(VL3)과 인접한 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각의 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)은 행 방향으로 연장되어 기준 배선(VL3)과 전기적으로 연결될 수 있다. 이 경우, 기준 전압 배선(VL3)은 제3 전원 배선으로 지칭할 수 있다.
복수의 서브 화소(SP) 각각에서 기판(110) 상에 차광층(LS)이 배치된다. 차광층(LS)은 기판(110) 하부에서 트랜지스터로 입사하는 광을 차단하여 누설 전류를 최소화할 수 있다. 예를 들어, 차광층(LS)은 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 액티브층(ACT2)으로 입사하는 광을 차단할 수 있다.
복수의 서브 화소(SP) 각각에서 기판(110) 상에 제1 커패시터 전극(SC1)이 배치된다. 제1 커패시터 전극(SC1)은 다른 커패시터 전극과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 형성될 수 있다.
고전위 전원 배선(VL1), 복수의 데이터 배선(DL), 기준 배선(VL3), 차광층(LS) 및 제1 커패시터 전극(SC1) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
먼저, 복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제1 트랜지스터(T1)가 배치된다. 제1 트랜지스터(T1)는 데이터 전압(Vdata)을 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)으로 전달하는 트랜지스터이다. 제1 트랜지스터(T1)는 스캔 배선(SL)으로부터 스캔 신호에 의해 턴-온 될 수 있고, 데이터 배선(DL)으로부터 데이터 전압(Vdata)은 턴-온 된 제1 트랜지스터(T1)를 통해 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)으로 전달될 수 있다. 이에, 제1 트랜지스터(T1)는 스위칭 트랜지스터로 지칭될 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
버퍼층(111) 상에 제1 액티브층(ACT1)이 배치된다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 제1 게이트 전극(GE1)이 배치된다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1) 상에 층간 절연층(113)이 배치된다. 층간 절연층(113)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성된다. 층간 절연층(113)은 층간 절연층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(113) 상에 제1 액티브층(ACT1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치된다. 제1 드레인 전극(DE1)은 데이터 배선(DL)과 제1 액티브층(ACT1)에 연결될 수 있고, 제1 소스 전극(SE1)은 제1 액티브층(ACT1)과 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제2 트랜지스터(T2)가 배치된다. 제2 트랜지스터(T2)는 구동 전류를 발광 소자(LED)로 공급하는 트랜지스터이다. 제2 트랜지스터(T2)는 턴-온되어 발광 소자(LED)로 흐르는 구동 전류를 제어할 수 있다. 따라서, 구동 전류를 제어하는 제2 트랜지스터(T2)는 구동 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다.
버퍼층(111) 상에 제2 액티브층(ACT2)이 배치된다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 액티브층(ACT2) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제2 게이트 전극(GE2)이 배치된다. 제2 게이트 전극(GE2)은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 트랜지스터(T2)와 연결되는 발광 소자(LED)의 종류에 따라 제2 액티브층(ACT2)의 크기가 달라질 수 있다. 이 경우, 발광 소자(LED)의 종류는 발광하는 빛의 종류를 의미하므로, 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자에 따라 제2 액티브층(ACT2)의 크기가 달라질 수 있다. 제2 액티브층(ACT2)의 크기가 클수록 구동 전류의 크기가 커지므로, 발광 소자(LED)의 효율에 따라 제2 액티브층(ACT2)의 크기가 결정될 수 있다.
예를 들어, 도 3에서는 제1 서브 화소(SP1)에 배치된 제2 액티브층(ACT2)의 크기가 가장 크고, 제2 서브 화소(SP2)에 배치된 제2 액티브층(ACT2)의 크기가 제1 서브 화소(SP1)에 배치된 제2 액티브층(ACT2)의 크기보다 작고, 제3 서브 화소(SP3)에 배치된 제2 액티브층(ACT2)의 크기가 제2 서브 화소(SP2)에 배치된 제2 액티브층(ACT2)의 크기 보다 작다. 이 경우, 제1 서브 화소(SP1)에 배치되는 발광 소자(LED)는 적색 발광 소자이고, 제2 서브 화소(SP2)에 배치되는 발광 소자(LED)는 녹색 발광 소자이고, 제3 서브 화소(SP3)에 배치되는 발광 소자(LED)는 청색 발광 소자일 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 전극(GE2) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에 제2 액티브층(ACT2)과 전기적으로 연결되는 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 배치된다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2) 및 고전위 전원 배선(VL1)에 전기적으로 연결될 수 있고, 제2 소스 전극(SE2)은 제2 액티브층(ACT2) 및 발광 소자(LED)에 전기적으로 연결될 수 있다. 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제3 트랜지스터(T3)가 배치된다. 제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 문턱 전압을 보상하기 위한 트랜지스터이다. 제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 기준 배선(VL3) 사이에 연결된다. 제3 트랜지스터(T3)는 턴-온되어 제2 트랜지스터(T2)의 제2 소스 전극(SE2)으로 기준 전압을 전달하여 제2 트랜지스터(T2)의 문턱 전압을 센싱할 수 있다. 이에, 제2 트랜지스터(T2)의 특성을 센싱하는 제3 트랜지스터(T3)는 센싱 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(T3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다.
버퍼층(111) 상에 제3 액티브층(ACT3)이 배치된다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제3 액티브층(ACT3) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제3 게이트 전극(GE3)이 배치된다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 게이트 전극(GE3) 상에 층간 절연층(113)이 배치되고, 층간 절연층(113) 상에 제3 액티브층(ACT3)과 전기적으로 연결되는 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 배치된다. 제3 드레인 전극(DE3)은 제3 액티브층(ACT3) 및 기준 배선(RL)에 전기적으로 연결될 수 있고, 제3 소스 전극(SE3)은 제3 액티브층(ACT3) 및 제2 트랜지스터(T2)의 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다. 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
도 3에 도시된 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 모두 스캔 배선(SL)에 연결되어 제어되는 트랜지스터들이지만, 이에 제한되지 않고, 화소 회로는 발광 배선(EL)에 연결된 트랜지스터들이 포함될 수 있다.
다음으로, 게이트 절연층(112) 상에 제2 커패시터 전극(SC2)이 배치된다. 제2 커패시터 전극(SC2)은 스토리지 커패시터(Cst)를 형성하는 전극 중 하나로, 제1 커패시터 전극(SC1)에 중첩하도록 배치될 수 있다. 제2 커패시터 전극(SC2)은 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 일체로 형성되어, 제2 게이트 전극(GE2)과 전기적으로 연결될 수 있다. 제1 커패시터 전극(SC1)과 제2 커패시터 전극(SC2)은 버퍼층(111) 및 게이트 절연층(112)을 사이에 두고 서로 이격되어 배치될 수 있다.
그리고 층간 절연층(113) 상에 복수의 스캔 배선(SL), 보조 고전위 전원 배선(AVL1), 제1 하부 조립 전극(121), 및 제3 커패시터 전극(SC3)이 배치된다.
먼저, 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호(SCAN)를 전달하는 배선이다. 스캔 배선(SL)은 복수의 서브 화소(SP)를 가로지르며 행 방향으로 연장될 수 있다. 스캔 배선(SL)은 복수의 서브 화소(SP) 각각의 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 및 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)에 전기적으로 연결될 수 있다.
층간 절연층(113) 상에 보조 고전위 전원 배선(AVL1)이 배치된다. 보조 고전위 전원 배선(AVL1)은 행 방향으로 연장되어 복수의 서브 화소(SP)를 가로질러 배치될 수 있다. 보조 고전위 전원 배선(AVL1)은 열 방향으로 연장된 고전위 전원 배선(VL1)과 행 방향을 따라 배치된 복수의 서브 화소(SP) 각각의 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 전기적으로 연결될 수 있다.
층간 절연층(113) 상에 제1 하부 조립 전극(121)이 배치된다. 제1 하부 조립 전극(121)은 서브 화소(SP)의 영역 중 발광 소자(LED)와 중첩하는 영역에 부분적으로 형성될 수 있다. 제1 하부 조립 전극(121)은 이후에 설명될 발광 소자(LED) 및 제2 조립 배선(123)과 중첩하도록 배치되고, 제2 조립 배선(123)과 전기적으로 연결된다. 제1 하부 조립 전극(121)은 복수의 서브 화소(SP)에 각각 배치되는 구성요소로, 다른 서브 화소들(SP)과 공유되지 않는다.
층간 절연층(113) 상에 제3 커패시터 전극(SC3)이 배치된다. 제3 커패시터 전극(SC3)은 스토리지 커패시터(Cst)를 형성하는 전극으로, 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)에 중첩하도록 배치될 수 있다. 제3 커패시터 전극(SC3)은 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 일체로 형성되어 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 그리고 제2 소스 전극(SE2)은 층간 절연층(113) 및 버퍼층(111)에 형성된 컨택홀을 통해 제1 커패시터 전극(SC1)과도 전기적으로 연결될 수 있다. 이에, 제1 커패시터 전극(SC1) 및 제3 커패시터 전극(SC3)은 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 발광 소자(LED)가 발광하는 동안 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이의 전위차를 저장하여 발광 소자(LED)에 일정한 전류가 공급되도록 할 수 있다. 스토리지 커패시터(Cst)는 기판(110) 상에 형성되고, 제2 소스 전극(SE2)과 연결된 제1 커패시터 전극(SC1), 버퍼층(111) 및 게이트 절연층(112) 상에 형성되고, 제2 게이트 전극(GE2)과 연결된 제2 커패시터 전극(SC2) 및 층간 절연층(113) 상에 형성되고, 제2 소스 전극(SE2)과 연결된 제3 커패시터 전극(SC3)을 포함하여, 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이의 전압을 저장할 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst) 상에 제1 패시베이션층(114)이 배치된다. 제1 패시베이션층(114)은 제1 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(114) 상에 제1 평탄화층(115)이 배치된다. 제1 평탄화층(115)은 복수의 트랜지스터(T1, T2, T3) 및 스토리지 커패시터(Cst)가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(115)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(115) 및 제1 패시베이션층(114)은 발광 소자(LED)를 배치하기 위한 조립 홈(LH1)을 포함한다. 제1 평탄화층(115) 및 제1 패시베이션층(114)은 제1 하부 조립 전극(121)의 엣지를 덮으며 제1 하부 조립 전극(121)의 일부를 노출시킨다. 조립 홈(LH1)은 제1 평탄화층(115)과 제1 패시베이션층(114)이 제거된 영역으로, 제1 하부 조립 전극(121)의 일부 및 층간 절연층(113)의 일부가 노출된다. 조립 홈(LH1)은 조립 홈(LH1) 안에 배치되는 발광 소자(LED)의 모양과 동일한 모양으로 형성될 수 있다. 다만, 발광 소자(LED)가 조립 홈(LH1)에 배치될 수 있도록 조립 홈(LH1)의 크기는 발광 소자(LED)의 크기보다 거의 같거나 크다.
제1 평탄화층(115) 상에 제2 패시베이션층(116)이 배치된다. 구체적으로 제2 패시베이션층(116)은 제1 평탄화층(115) 뿐만 아니라 조립 홈(LH1)에 배치된 제1 하부 조립 전극(121) 및 층간 절연층(114) 상에도 배치된다. 제2 패시베이션층(116)은 제2 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(116) 상에 연결 전극(120), 복수의 제1 조립 배선(122), 및 복수의 제2 조립 배선(123)이 배치된다.
먼저, 복수의 서브 화소(SP) 각각에 연결 전극(120)이 배치된다. 연결 전극(120)은 제2 트랜지스터(T2)와 화소 전극(PE)을 전기적으로 연결하는 전극이다. 연결 전극(120)은 제2 패시베이션층(116), 제1 평탄화층(115) 및 제1 패시베이션층(114)에 형성된 컨택홀을 통해 제2 소스 전극(SE2)이자 제3 커패시터 전극(SC3)에 전기적으로 연결될 수 있다.
연결 전극(120)은 제1 연결층(120a) 및 제2 연결층(120b)으로 이루어진 복층 구조일 수 있다. 제2 패시베이션층(116) 상에 제1 연결층(120a)이 배치되고, 제1 연결층(120a)을 덮는 제2 연결층(120b)이 배치된다. 제2 연결층(120b)은 제1 연결층(120a)의 상면과 측면을 모두 둘러싸도록 배치될 수 있다. 제2 연결층(120b)은 제1 연결층(120a)보다 부식에 강한 물질로 이루어져 표시 장치(100) 제조 시, 제1 연결층(120a)과 인접한 배선 사이의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제1 연결층(120a)은 구리(Cu) 및 크롬(Cr) 등과 같은 도전성 물질로 이루어지고, 제2 연결층(120b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 패시베이션층(116) 상에 복수의 조립 배선(AL)이 배치된다. 구체적으로, 복수의 조립 배선(AL)은 조립 홈(LH1) 주변에 배치된 제1 평탄화층(115) 상에 배치된다. 복수의 조립 배선(AL)은 발광 소자(LED)로 저전위 전원 전압을 전달하는 배선이다. 복수의 조립 배선(AL)은 복수의 서브 화소(SP) 각각에서 열 방향으로 연장될 수 있다. 예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에는 일정 간격을 두고 서로 이격된 한 쌍의 조립 배선(AL)이 배치될 수 있다. 한 쌍의 조립 배선(AL)은 제1 조립 배선(122)과 제2 조립 배선(123)을 포함한다. 제1 조립 배선(122)과 제2 조립 배선(123) 중 어느 하나는 제1 하부 조립 전극(121)과 중첩하여 배치된다. 도 4에서는 제2 조립 배선(123)이 제1 하부 조립 전극(121)과 중첩하여 배치되는 것으로 도시하였으나, 이에 제한되지는 않는다.
복수의 조립 배선(AL) 각각은 도전층 및 클래드층을 포함한다. 제2 패시베이션층(116) 상에 도전층이 배치되고, 도전층 상에 도전층의 상면과 측면을 모두 덮는 클래드층이 배치된다. 구체적으로, 제2 패시베이션층(116) 상에 제1 도전층(122a) 및 제2 도전층(123a)이 배치되고, 제1 도전층(122a) 및 제2 도전층(123a) 상에 제1 클래드층(122b) 및 제2 클래드층(123b)이 배치된다. 예를 들어, 제1 도전층(122a) 및 제2 도전층(123a)은 구리(Cu) 및 크롬(Cr) 등과 같은 도전성 물질로 이루어질 수 있다. 그리고 제1 클래드층(122b) 및 제2 클래드층(123b)은 제1 도전층(122a) 및 제2 도전층(123b)보다 부식에 강한 물질, 예를 들어, 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 제1 클래드층(122b)은 제1 도전층(122a)의 상면과 측면을 덮으며 제1 평탄화층(115)의 측면 및 조립 홈(LH1)의 내부에도 배치된다. 조립 홈(LH1) 내부에 배치된 제1 클래드층(122b)은 발광 소자(LED)와 중첩된다. 제1 평탄화층(115)의 측면 및 조립 홈(LH1)의 내부에 배치된 제1 클래드층(122b)은 제 평탄화층(115)의 측면 및 조립 홈(LH1)의 내부를 전부 덮지 않고 절반 미만에 해당되는 영역에만 배치될 수 있다. 그리고, 제2 클래드층(123b)은 제2 도전층(123a)의 상면과 측면을 덮으며 제1 평탄화층(115)의 측면 및 조립 홈(LH1)의 내부에는 배치되지 않는다.
조립 홈(LH1) 내부에 배치된 제1 클래드층(122b)과 제1 하부 조립 전극(121)은 서로 다른 층에 배치됨으로써 제1 클래드층(122b)과 제1 하부 조립 전극(121) 사이의 간격을 줄일 수 있다. 발광 소자(LED)를 조립하기 위해 조립 홈(LH1) 내부에 배치된 조립 전극 사이의 간격은 좁을수록 전기장의 세기를 크게하여 조립력을 향상시킬 수 있다. 제1 클래드층(122b)과 제1 하부 조립 전극(121)을 동일 층에 배치시킬 경우 제1 클래드층(122b)과 제1 하부 조립 전극(121) 사이의 간격을 줄이는데 한계가 있다. 따라서, 본 명세서의 일 실시예에 따른 표시 장치(100)에서 조립 홈(LH1) 내부에 배치되어 전기장을 형성하는 제1 클래드층(122b)과 제1 하부 조립 전극(121)을 서로 다른 층에 배치시킴으로써 발광 소자(LED)를 조립하기 위한 조립력을 향상시킬 수 있다.
복수의 서브 화소(SP) 각각에 배치된 제2 도전층(123a)은 배선 컨택 전극(LCE)을 통해 제1 하부 조립 전극(121)과 전기적으로 연결된다. 배선 컨택 전극(LCE)은 제2 패시베이션층(116), 제1 평탄화층(115) 및 제1 패시베이션층(114)에 형성된 배선 컨택홀(LH2)에 배치된다. 배선 컨택홀(LH2)은 두 번의 컨택홀 형성 공정을 통해서 형성될 수 있다. 첫 번째 컨택홀 형성 공정을 통해 제1 배선 컨택홀(LH2a)을 형성하고, 두 번째 컨택홀 형성 공정을 통해 제2 배선 컨택홀(LH2b)을 형성할 수 있다. 제1 배선 컨택홀(LH2a)은 제1 평타화층(115) 및 제1 패시베이션층(114)에 형성된 컨택홀이고, 제2 배선 컨택홀(LH2b)은 제2 패시베이션층(116)에 형성된 컨택홀이다. 즉, 배선 컨택홀(LH2)은 제1 배선 컨택홀(LH2a)과 제2 배선 컨택홀(LH2b)을 포함할 수 있다. 이 경우, 제1 배선 컨택홀(LH2a)과 제2 배선 컨택홀(LH2b)의 정렬을 위해 제1 배선 컨택홀(LH2a)의 크기가 제2 배선 컨택홀(LH2b)의 크기보다 클 수 있다.
한편, 제2 패시베이션층(116) 상에 제2 하부 조립 전극(125)이 배치된다. 제2 하부 조립 전극(125)은 제1 클래드층(122b), 제2 클래드층(123b), 및 제2 연결층(120b)과 동일한 공정에 의해 동일한 물질로 형성될 수 있다. 제2 하부 조립 전극(125)은 조립 홈(LH1)의 내부에 배치되어 발광 소자(LED)와 직접 컨택한다. 그리고, 제2 하부 조립 전극(125)은 제1 클래드층(122b)과 이격되고 제1 하부 조립 전극(121)과 중첩하여 부분적으로 배치된다. 발광 소자(LED)의 배치 전, 제2 하부 조립 전극(125)은 플로팅된 상태로 제1 하부 조립 전극(121)을 통해 인가된 신호와 커플링되어 조립 배선으로 역할을 할 수 있다. 조립 배선(AL)뿐만 아니라 조립 배선(AL)과 전기적으로 연결된 제1 하부 조립 전극(121) 및 제1 하부 조립 전극(121)과 커플링된 제2 하부 조립 전극(125) 모두 발광 소자(LED)를 자가 조립하기 위한 전계를 형성할 수 있다.
연결 전극(120) 및 조립 배선(AL) 상에 제3 패시베이션층(117)이 배치된다. 구체적으로, 제3 패시베이션층(117)은 제2 하부 조립 전극(125)의 전부 및 조립 배선(AL)의 일부를 외부로 노출시킨다. 제3 패시베이션층(117)은 제3 패시베이션층(117) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
다음으로, 제3 패시베이션층(117) 및 제2 하부 조립 전극(125) 상에 복수의 발광 소자(LED)가 배치된다. 발광 소자(LED)는 조립 홈(LH1) 내부에 배치된다. 하나의 서브 화소(SP)에 하나 이상의 발광 소자(LED)가 배치된다. 발광 소자(LED)는 전류에 의해 빛을 발광하는 소자이다. 발광 소자(LED)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(LED)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 또한, 특정 색상의 광을 발광하는 발광 소자(LED)와 발광 소자(LED)로부터 광을 다른 색상의 광으로 변환시키는 광변환 부재를 사용하여 다양한 색상의 광을 구현할 수도 있다. 발광 소자(LED)는 제2 트랜지스터(T2)와 조립 배선(AL) 사이에 전기적으로 연결되고, 제2 트랜지스터(T2)로부터 구동 전류를 공급받아 발광할 수 있다.
이때, 하나의 서브 화소(SP)에 배치된 복수의 발광 소자(LED)는 병렬로 연결될 수 있다. 즉, 복수의 발광 소자(LED) 각각의 하나의 전극은 동일한 제2 트랜지스터(T2)의 소스 전극에 연결되고, 다른 전극은 동일한 조립 배선(AL)에 연결될 수 있다.
한편, 복수의 서브 화소(SP) 각각에 배치된 발광 소자(LED)는 서로 다른 구조를 가질 수 있다. 예를 들어, 발광 소자(LED)는 제1 발광 소자(130) 및 제2 발광 소자(140)를 포함할 수 있다. 제1 발광 소자(130)는 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)에 배치될 수 있고, 제2 발광 소자(140)는 복수의 서브 화소(SP) 중 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치될 수 있다. 다만, 발광 소자(LED)의 타입은 예시적인 것이며, 발광 소자(LED)로 제1 발광 소자(130) 또는 제2 발광 소자(140) 중 어느 하나만 사용하거나, 다른 타입의 발광 소자(LED)를 사용할 수도 있으며 이에 제한되지 않는다. 또한, 도 4 및 도 5에서는 설명의 편의를 위해 복수의 서브 화소(SP) 각각에 2개의 발광 소자(LED)가 배치된 것으로 도시하였으나, 복수의 서브 화소(SP) 각각에 배치된 발광 소자(LED)의 개수는 이에 제한되지 않는다.
도 4를 참조하면, 복수의 발광 소자(LED) 중 제1 발광 소자(130)는 제1 반도체층(131), 발광층(132), 제2 반도체층(133), 제1 전극(134), 제2 전극(135) 및 봉지층(136)을 포함한다.
제3 패시베이션층(117) 상에 제1 반도체층(131)이 배치되고, 제1 반도체층(131) 상에 제2 반도체층(133)이 배치된다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(131)의 일부분은 제2 반도체층(133) 외측으로 돌출되어 배치될 수 있다. 제1 반도체층(131)의 상면은 제2 반도체층(133)의 하면과 중첩하는 부분과 제2 반도체층(133)의 하면 외측에 배치된 부분으로 이루어질 수 있다. 다만, 제1 반도체층(131)과 제2 반도체층(133)의 크기 및 형상은 다양하게 변형될 수 있으며, 이에 제한되지 않는다.
제1 반도체층(131)과 제2 반도체층(133) 사이에 발광층(132)이 배치된다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(131)의 하면과 측면을 둘러싸는 제1 전극(134)이 배치된다. 제1 전극(134)은 제1 발광 소자(130)와 조립 배선(AL)을 전기적으로 연결하기 위한 전극이다. 제1 전극(134)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 반도체층(133)의 상면에 제2 전극(135)이 배치된다. 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제2 전극(135)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 반도체층(131), 발광층(132), 제2 반도체층(133), 제1 전극(134) 및 제2 전극(135)의 적어도 일부를 둘러싸는 봉지층(136)이 배치된다. 봉지층(136)은 절연 물질로 이루어져, 제1 반도체층(131), 발광층(132) 및 제2 반도체층(133)을 보호할 수 있다. 봉지층(136)은 발광층(132), 발광층(132)에 인접한 제1 반도체층(131)의 측면 일부 및 발광층(132)에 인접한 제2 반도체층(133)의 측면 일부를 덮도록 배치될 수 있다. 봉지층(136)으로부터 제1 전극(134)과 제2 전극(135)이 노출될 수 있고, 이후 형성될 칩 컨택 전극(CCE) 및 화소 전극(PE)과 제1 전극(134) 및 제2 전극(135)을 전기적으로 연결할 수 있다.
도 5를 참조하면, 제2 발광 소자(140)는 제1 반도체층(141), 발광층(142), 제2 반도체층(143), 제1 전극(144), 제2 전극(145) 및 봉지층(146)을 포함한다. 제2 발광 소자(140)의 제1 반도체층(141), 발광층(142), 제2 반도체층(143), 제2 전극(145) 및 봉지층(146)은 제1 발광 소자(130)의 제1 반도체층(131), 발광층(132), 제2 반도체층(133), 제2 전극(135) 및 봉지층(136)과 실질적으로 동일할 수 있다. 다만, 제2 발광 소자(140)는 제1 발광 소자(130)와 비교하여 제1 전극(144)의 구조만 상이할 뿐, 다른 구성은 실질적으로 동일하다.
제2 발광 소자(140)의 제1 전극(144)은 제1 반도체층(141)의 하면에만 접하도록 배치된다. 제1 전극(134)이 제1 반도체층(131)의 하면과 측면 둘 다 덮는 제1 발광 소자(130)와 비교하여, 제2 발광 소자(140)에서는 제1 전극(144)이 제1 반도체층(141) 하면에만 배치되므로, 제2 발광 소자(140)의 제1 반도체층(141)의 측면은 제1 전극(144)으로부터 노출될 수 있다. 이에, 칩 컨택 전극(CCE)은 제1 반도체층(141)의 측면과 제1 전극(144)의 측면에 접하여 제2 발광 소자(140)에 전기적으로 연결될 수 있다.
다음으로, 복수의 발광 소자(LED)와 제3 패시베이션층(117) 및 제2 하부 조립 전극(125) 사이에 접착층이 배치될 수 있다. 접착층은 발광 소자(LED)의 자가 조립 과정에서 발광 소자(LED)를 임시로 가고정하는 유기막일 수 있다. 표시 장치(100) 제조 시, 발광 소자(LED)를 덮는 유기막을 형성하면, 유기막의 일부분이 발광 소자(LED)와 제3 패시베이션층(117) 및 제2 하부 조립 전극(125) 사이의 공간에 충진되어 발광 소자(LED)를 제3 패시베이션층(117) 및 제2 하부 조립 전극(125) 상에 임시로 고정할 수 있다. 이후, 유기막을 제거하더라도 발광 소자(LED) 하부에 스며든 유기막의 일부분은 제거되지 않고 남아 접착층이 될 수 있다. 접착층은 유기 물질, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
발광 소자(LED)의 측면 상에 칩 컨택 전극(CCE)이 배치된다. 칩 컨택 전극(CCE)은 발광 소자(LED)와 조립 배선(AL)을 전기적으로 연결하기 위한 전극으로, 제3 패시베이션층(117)이 배치되지 않은 조립 배선(AL) 상부와 조립 홈(LH1)의 측면에 배치된 제2 패시베이션층(116) 상에도 배치된다. 칩 컨택 전극(CCE)은 조립 배선(AL)의 엣지부를 커버할 수도 있다. 칩 컨택 전극(CCE)은 발광 소자(LED)의 제1 반도체층(131, 141) 및 제1 전극(134, 144)의 적어도 일부분을 둘러싸도록 배치되어 제1 반도체층(131, 141) 및 제1 전극(134, 144)과 조립 배선(AL)을 전기적으로 연결할 수 있다. 이 경우, 칩 컨택 전극(CCE)은 제2 하부 조립 전극(125)과도 연결된다. 제2 조립 배선(123)과 발광 소자(LED)를 전기적으로 연결하는데 제1 전극(134, 144)의 하부면과 직접 컨택하는 제2 하부 조립 전극(125)도 함께 연결시킴으로써 제2 조립 배선(123)의 컨택 저항을 감소시킬 수 있다. 이에 따라, 발광 소자(LED)의 점등률이 개선될 수 있다. 점등률이란 표시 패널에 배치된 전체 발광 소자(LED) 중 정상적으로 발광하는 발광 소자(LED)의 개수의 비율을 의미할 수 있다.
이어서, 발광 소자(LED) 및 칩 컨택 전극(CCE) 상에 제2 평탄화층(118)이 배치된다. 제2 평탄화층(118)은 발광 소자(LED)가 배치된 기판(110)의 상부를 평탄화하며, 접착층과 함께 발광 소자(LED)를 기판(110) 상에 고정할 수 있다. 본 명세서의 일 실시예에 따른 표시 장치(100)에 포함된 발광 소자(LED)는 제1 평탄화층(115)에 형성된 조립 홈(LH1) 내부에 배치됨으로써, 제2 평탄화층(118)의 두께를 줄이고 단층으로 구현할 수 있다. 하지만 이에 제한되지 않고, 제2 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 평탄화층(118) 및 발광 소자(LED) 상에 보호층(119)이 배치된다. 보호층(119)은 발광 소자(LED)의 제2 전극(135, 145)의 일부를 제외한 영역에 배치된다. 보호층(119)은 보호층(119) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
보호층(119) 상에 화소 전극(PE)이 배치된다. 화소 전극(PE)은 복수의 발광 소자(LED)와 연결 전극(120)을 전기적으로 연결하기 위한 전극이다. 화소 전극(PE)은 제2 평탄화층(118)에 형성된 컨택홀을 통해 발광 소자(LED), 연결 전극(120) 및 제2 트랜지스터(T2)에 전기적으로 연결될 수 있다. 따라서 발광 소자(LED)의 제2 전극(135, 145), 연결 전극(120) 및 제2 트랜지스터(T2)의 제2 소스 전극(SE2)은 화소 전극(PE)을 통해 서로 전기적으로 연결될 수 있다. 화소 전극(PE)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
본 명세서의 일 실시예에 따른 표시 장치(100)에서 복수의 서브 화소(SP) 각각에 배치된 한 쌍의 조립 배선(AL) 및 한 쌍의 조립 배선(AL) 중 어느 하나의 조립 배선과 연결된 제1 하부 조립 전극(121), 그리고 제1 하부 조립 전극(121)과 중첩되도록 배치된 제2 하부 조립 전극(125)은 발광 소자(LED)를 자가 조립하기 위한 전극이다. 표시 장치(100) 제조 시, 제1 하부 조립 전극(121) 및 제2 하부 조립 전극(125)은 한 쌍의 조립 배선(AL)과 함께 전기장을 형성하여 발광 소자(LED)를 자가 조립할 수 있다.
이하에서는 도 6a 내지 도 6b를 참조하여 본 명세서의 일 실시예에 따른 표시 장치(100)의 발광 소자(LED)의 자가 조립 방법을 설명하기로 한다.
도 6a 및 도 6b는 본 명세서의 일 실시예에 따른 표시 장치의 제조 공정을 설명하기 위한 단면도이다.
먼저, 도 6a를 참조하면, 기판(110) 상에 버퍼층(111), 층간 절연층(113)을 형성하고, 층간 절연층(113) 상에 제1 하부 조립 전극(121)을 형성한다.
이어서, 제1 하부 조립 전극(121) 상에 제1 패시베이션층(114), 제1 평탄화층(115) 및 제2 패시베이션층(116)을 순차적으로 형성하고, 제2 패시베이션층(116) 상에 조립 전극(AL) 및 제2 하부 조립 전극(125)을 형성한다
제2 조립 배선(123), 제1 하부 조립 전극(121), 및 제2 하부 조립 전극(125)은 표시 장치(100)의 제조가 완료된 후, 한 쌍의 저전위 전원 배선으로 기능할 수 있다. 표시 장치(100)의 제조 공정 동안, 이웃한 두 개의 조립 전극(AL)에는 서로 다른 전압이 인가되고, 표시 장치(100)의 제조 공정이 완료된 후에는 이웃한 두 개의 조립 전극(AL)에 동일한 저전위 전원 전압이 인가될 수 있다.
제2 패시베이션층(116) 상에 배치된 제1 조립 배선(122)은 제1 도전층(122a) 및 제1 도전층(122a)을 덮는 제1 클래드층(122b)을 포함한다.
제2 패시베이션층(116) 상에 제2 조립 배선(123)이 배치된다. 제2 조립 배선(123)은 제2 도전층(123a) 및 제2 도전층(123a)을 덮는 제2 클래드층(123b)을 포함한다. 제2 조립 전극(123)의 제2 도전층(123a)은 제2 패시베이션층(116), 제1 평탄화층(115), 제1 패시베이션층(114)에 형성된 컨택홀을 통해 제1 하부 조립 전극(125)과 전기적으로 연결될 수 있다. 따라서, 조립 배선(AL) 및 하부 조립 전극(121, 125)을 포함하는 조립 전극의 형성을 완료할 수 있다.
이어서, 조립 전극(AL) 상에 제3 패시베이션층(117)을 형성하고, 제3 패시베이션층(117) 상에 개구부(DALH)를 갖는 유기층(DAL)을 형성한다. 유기층(DAL)의 개구부(DALH)는 발광 소자(LED)가 자가 조립되는 영역에 대응될 수 있다. 유기층(DAL)의 개구부(DALH)는 조립 배선(AL) 및 하부 조립 전극(121, 125)에 중첩할 수 있다. 유기층(DAL)은 발광 소자(LED)의 자가 조립이 완료된 후, 제거되어 제조 공정시 완료된 표시 장치(100)에서는 존재하지 않는다.
유기층(DAL)이 형성된 기판(110)과 발광 소자(LED)를 유체가 채워진 챔버 내부에 투입하고, 조립 배선(AL) 및 하부 조립 전극(121, 125)을 포함하는 조립 전극에 교류 전압을 인가하여 전기장을 형성할 수 있다. 예를 들어, 제2 조립 배선(123) 및 제1 하부 조립 전극(121)에 동일 전압을 인가하고, 제2 하부 조립 전극(125)은 제1 하부 조립 전극(121)과 커플링되어 제2 하부 조립 전극(125)에도 전압이 형성되어 조립 전극의 역할을 할 수 있다. 제1 조립 배선(122)과, 제2 조립 배선(123), 제1 하부 조립 전극(121), 및 제2 하부 조립 전극(125) 사이에 전기장을 형성할 수 있다.
발광 소자(LED)는 전기장에 의해 유전 분극되어 극성을 가질 수 있다. 그리고 유전 분극된 발광 소자(LED)는 유전 영동(Dielectrophoresis, DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(LED)를 조립 배선(AL) 및 하부 조립 전극(121, 125) 상부의 개구부(DALH) 내측에 자가 조립할 수 있다.
발광 소자(LED)가 개구부(DALH) 내측에 자가 조립된 이후에는 발광 소자(LED)의 제1 전극(134, 144)과 제2 하부 조립 전극(125)이 접촉하면서 서로 도전되어 제2 하부 조립 전극(125)은 제1 전극(134, 144)과 일체화된 것과 같은 상태가 된다. 이에 따라, 발광 소자(LED)는 자가 조립된 이후에도 기판(110)에 안정적으로 고정될 수 있다.
마지막으로, 발광 소자(LED)의 자가 조립이 완료되면 유기층(DAL)을 제거하고, 제2 평탄화층(118) 및 화소 전극(PE) 등의 다른 구성을 형성하여 표시 장치(100)의 제조 공정을 완료할 수 있다.
한편, 유전 영동의 힘은 발광 소자(LED)의 크기 및 전기장의 세기에 비례한다. 발광 소자(LED)의 크기가 클수록 또는 전기장의 세기가 증가할수록 유전 영동이 강하게 작용하여 조립률이 향상될 수 있다.
이에, 본 명세서의 일 실시예에 따른 표시 장치(100)에서는 유전 영동을 증가시키기 위해, 전기장의 세기를 증가시킬 수 있다. 앞서 설명한 바와 같이, 제1 하부 조립 전극(121)과 제1 클래드층(122b)을 서로 다른 층에 배치시킴으로써 제1 하부 조립 전극(121)과 제1 클래드층(122b) 사이의 간격을 좁혀 전기장의 세기를 증가시키고 자가 조립률을 향상시킬 수 있다.
본 명세서의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 복수의 서브 화소에 배치된 제1 하부 조립 전극, 복수의 서브 화소에 배치되고 제1 하부 조립 전극과 다른 층에 배치된 제1 조립 배선, 제1 하부 조립 전극 및 제1 조립 배선 상에 배치되고 제1 전극, 반도체층, 및 제2 전극을 포함하는 발광 소자, 및 제1 하부 조립 전극과 발광 소자 사이에 배치되고 제1 전극 또는 상기 제2 전극과 전기적으로 연결된 제2 하부 조립 전극을 포함한다.
본 명세서의 다른 특징에 따르면, 제1 하부 조립 전극과 제2 하부 조립 전극은 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 제1 조립 배선과 제1 전극은 전기적으로 연결될 수 있다. 그리고, 표시 장치는 제1 조립 배선과 제1 전극을 연결하는 칩 컨택 전극을 더 포함하고, 칩 컨택 전극은 발광 소자의 측면과 접촉할 수 있다. 또한, 제1 조립 배선은 저전위 전원이 인가되는 저전위 전원 패드와 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 표시 장치는 제1 하부 조립 전극의 일부를 덮고 조립 홈을 포함하는 평탄화층을 더 포함하고, 조립 홈에는 발광 소자가 배치될 수 있다. 표시 장치는 평탄화층 상에 배치된 제2 조립 배선을 더 포함하고, 제2 조립 배선은 평탄화층의 컨택홀을 통해 제1 하부 조립 전극과 연결될 수 있다. 그리고, 제2 조립 배선은 저전위 전원이 인가되는 저전위 전원 패드와 연결될 수 있다. 또한, 제1 조립 배선은 평탄화층 상에 배치된 제1 도전층 및 제1 도전층을 덮는 제1 클래드층을 포함하고, 제2 조립 배선은 평탄화층 상에 배치된 제2 도전층 및 제2 도전층을 덮는 제2 클래드층을 포함할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는 표시 장치는 복수의 서브 화소를 포함하는 기판, 복수의 서브 화소에 나란히 배치된 제1 조립 배선 및 제2 조립 배선, 제1 조립 배선 또는 제2 조립 배선과 중첩하여 배치된 발광 소자, 그리고 발광 소자 하부에서 제1 조립 배선과 제2 조립 배선 중 어느 하나의 배선과 발광 소자와 중첩하는 제1 하부 보조 전극 및 제2 하부 보조 전극을 포함한다.
본 명세서의 다른 특징에 따르면, 제1 조립 배선과 상기 제2 조립 배선은 기판 상에서 제1 방향으로 배치된 복수의 서브 화소들에 공유될 수 있다.
본 명세서의 다른 특징에 따르면, 표시 장치는 기판의 일면 상에 배치되어 저전위 전원이 인가되는 저전위 전압 패드를 더 포함하고, 제1 조립 배선 및 제2 조립 배선은 저전위 전압 패드와 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 발광 소자는 복수 개이고, 복수의 서브 화소 각각에는 적어도 두 개의 발광 소자가 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 기판 상에 배치되고 발광 소자와 전기적으로 연결된 구동 트랜지스터를 더 포함할 수 있다. 그리고, 구동 트랜지스터는 복수의 서브 화소 각각에 배치되고, 적어도 두 개의 서브 화소에 배치된 구동 트랜지스터의 크기는 서로 다를 수 있다.
본 명세서의 다른 특징에 따르면, 발광 소자는 제1 전극, 반도체층, 및 제2 전극을 포함하고, 제2 하부 보조 전극은 제1 하부 보조 전극과 발광 소자 사이에 배치되어 제1 전극 또는 제2 전극과 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 층간 절연층
114: 제1 패시베이션층
115: 제1 평탄화층
116: 제2 패시베이션층
117: 제3 패시베이션층
118: 제2 평탄화층
119: 보호층
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
Cst: 스토리지 커패시터
130, 140: 발광 소자
LCE: 배선 컨택 전극
CCE: 칩 컨택 전극
SL: 스캔 배선
DL: 데이터 배선
EL: 발광 배선
VL1: 고전위 전압 배선
VL2: 저전위 전압 배선
VL3: 기준 전압 배선
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소

Claims (16)

  1. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소에 배치된 제1 하부 조립 전극;
    상기 복수의 서브 화소에 배치되고 상기 제1 하부 조립 전극과 다른 층에 배치된 제1 조립 배선;
    상기 제1 하부 조립 전극 및 상기 제1 조립 배선 상에 배치되고, 제1 전극, 반도체층, 및 제2 전극을 포함하는 발광 소자; 및
    상기 제1 하부 조립 전극과 상기 발광 소자 사이에 배치되고, 상기 제1 전극 또는 상기 제2 전극과 전기적으로 연결된 제2 하부 조립 전극을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 하부 조립 전극과 상기 제2 하부 조립 전극은 전기적으로 연결된, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 조립 배선과 상기 제1 전극은 전기적으로 연결된, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 조립 배선과 상기 제1 전극을 연결하는 칩 컨택 전극을 더 포함하고,
    상기 칩 컨택 전극은 상기 발광 소자의 측면과 접촉하는, 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 조립 배선은 저전위 전원이 인가되는 저전위 전원 패드와 연결된, 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 하부 조립 전극의 일부를 덮고 조립 홈을 포함하는 평탄화층을 더 포함하고,
    상기 조립 홈에는 상기 발광 소자가 배치된, 표시 장치.
  7. 제6 항에 있어서,
    상기 평탄화층 상에 배치된 제2 조립 배선을 더 포함하고,
    상기 제2 조립 배선은 상기 평탄화층의 컨택홀을 통해 상기 제1 하부 조립 전극과 연결되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 조립 배선은 저전위 전원이 인가되는 저전위 전원 패드와 연결된, 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 조립 배선은, 상기 평탄화층 상에 배치된 제1 도전층 및 상기 제1 도전층을 덮는 제1 클래드층을 포함하고,
    상기 제2 조립 배선은, 상기 평탄화층 상에 배치된 제2 도전층 및 상기 제2 도전층을 덮는 제2 클래드층을 포함하는, 표시 장치.
  10. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소에 나란히 배치된 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 또는 상기 제2 조립 배선과 중첩하여 배치된 발광 소자; 및
    상기 발광 소자 하부에서 상기 제1 조립 배선과 상기 제2 조립 배선 중 어느 하나의 배선 및 상기 발광 소자와 중첩하는 제1 하부 보조 전극 및 제2 하부 보조 전극을 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 제1 조립 배선과 상기 제2 조립 배선은 상기 기판 상에서 제1 방향으로 배치된 복수의 서브 화소들에 공유되는, 표시 장치.
  12. 제10항에 있어서,
    상기 기판의 일면 상에 배치되어 저전위 전원이 인가되는 저전위 전압 패드를 더 포함하고,
    상기 제1 조립 배선 및 상기 제2 조립 배선은 상기 저전위 전압 패드와 연결된, 표시 장치.
  13. 제10항에 있어서,
    상기 발광 소자는 복수 개이고,
    상기 복수의 서브 화소 각각에는 적어도 두 개의 발광 소자가 배치된, 표시 장치.
  14. 제10항에 있어서,
    상기 기판 상에 배치되고 상기 발광 소자와 전기적으로 연결된 구동 트랜지스터를 더 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 구동 트랜지스터는 상기 복수의 서브 화소 각각에 배치되고,
    적어도 두 개의 서브 화소에 배치된 구동 트랜지스터의 크기는 서로 다른, 표시 장치.
  16. 제10항에 있어서,
    상기 발광 소자는 제1 전극, 반도체층, 및 제2 전극을 포함하고,
    상기 제2 하부 보조 전극은 상기 제1 하부 보조 전극과 상기 발광 소자 사이에 배치되어 상기 제1 전극 또는 상기 제2 전극과 접촉하는, 표시 장치.
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