KR20240055281A - 표시 장치 - Google Patents

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KR20240055281A
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light
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 발광 소자 및 발광 소자에 구동 전류를 제공하는 화소 회로를 포함한다. 화소 회로는 게이트 전극, 소스 전극, 드레인 전극을 갖는 구동 트랜지스터, 게이트 전극과 연결된 제1 전극 및 제2 전극을 갖는 제1 커패시터, 제2 전극 및 데이터 배선과 연결되고 제1 스캔 신호에 의해 제어되는 제1 트랜지스터, 제2 전극 및 기준 전압 배선과 연결되고 발광 신호에 의해 제어되는 제1 발광 트랜지스터, 및 드레인 전극 및 저전위 전압 배선과 연결되고 발광 신호에 의해 제어되는 제2 발광 트랜지스터를 포함한다. 제1 스캔 신호는 제1 트랜지스터를 턴-온시키기 위한 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간을 포함한다. 그리고, 발광 신호는 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간 사이에서 제1 발광 트랜지스터 및 제2 발광 트랜지스터를 턴-온시키는 더미 발광 신호 구간을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 화면 전환 시 응답 속도를 개선하기 위한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED(Light Emitting Diode)를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 화면 전환 시 응답 속도를 개선하여 휘도 감소, 화면 끌림, 화상 노이즈가 없는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 정확한 데이터 전압 충전을 통해 정확한 계조를 표현할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 명세서의 일 실시예에 따른 표시 장치는 발광 소자 및 발광 소자에 구동 전류를 제공하는 화소 회로를 포함한다. 화소 회로는 게이트 전극, 소스 전극, 드레인 전극을 갖는 구동 트랜지스터, 게이트 전극과 연결된 제1 전극 및 제1 노드에 연결된 제2 전극을 갖는 제1 커패시터, 제2 전극 및 데이터 배선 사이에 연결되고 제1 스캔 신호에 의해 제어되는 제1 트랜지스터, 제2 전극 및 기준 전압 배선 사이에 연결되고 발광 신호에 의해 제어되는 제1 발광 트랜지스터, 및 드레인 전극 및 저전위 전압 배선 사이에 연결되고 발광 신호에 의해 제어되는 제2 발광 트랜지스터를 포함한다.
본 명세서의 일 실시예에 따른 표시 장치에서, 제1 스캔 신호는 제1 트랜지스터를 턴-온시키기 위한 제1 전압 레벨을 갖는 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간을 포함한다. 제1 더미 스캔 신호 구간과 제1 구동 스캔 신호 구간 사이의 신호 구간은 제1 전압 레벨과 다른 제2 전압 레벨을 갖는다.
본 명세서의 일 실시예에 따른 표시 장치에서, 발광 신호는 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간 사이에서 제1 발광 트랜지스터 및 제2 발광 트랜지스터를 턴-온시키는 더미 발광 신호 구간을 포함한다. 이에 따라, 표시 장치는 화면 전환시 휘도 감소 및 응답 속도를 개선할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 명세서의 다른 실시예에 따른 표시 장치는 복수의 서브 화소들을 포함하는 기판, 기판 상에서 행방향으로 배치된 스캔 배선 및 발광 배선, 기판 상에서 스캔 배선과 연결된 스캔 트랜지스터들, 기판 상에서 발광 배선과 연결된 발광 트랜지스터들, 스캔 트랜지스터들 및 발광 트랜지스터들과 동일 평면상에 배치된 구동 트랜지스터, 및 스캔 트랜지스터들, 발광 트랜지스터들, 및 구동 트랜지스터들 상에서 어느 일 영역에 배치된 발광 소자를 포함한다. 이 경우, 제1 스캔 배선에 인가되는 스캔 신호는 더미 스캔 신호 구간을 포함하고, 발광 배선에 인가되는 발광 신호는 더미 스캔 신호 구간 이후에 발광 트랜지스터들을 턴-온시키는 더미 발광 신호 구간을 포함한다. 이에 따라, 표시 장치는 화면 전환시 휘도 감소 및 응답 속도를 개선할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 화소 회로에 제공되는 스캔 신호는 더미 스캔 신호 구간을 포함함으로써 화면 응답 속도를 개선할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 정상 데이터 샘플링 전 턴-온 전압의 발광 신호를 화소 회로에 제공함으로써 데이터 전압이 변경되더라도 변경된 데이터 전압 인가를 통해 정확한 계조 표현을 할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치에 포함된 발광 소자 및 화소 회로의 회로도이다.
도 3 및 도 4는 본 명세서의 일 실시예에 따른 게이트 신호들의 파형도이다.
도 5는 본 명세서의 다른 실시예에 따른 게이트 신호들의 파형도이다.
도 6은 본 명세서 일 실시예에 따른 표시 장치에 포함된 게이트 구동 회로에 입력되는 신호들의 파형도이다.
도 7은 본 명세서의 일 실시예에 따른 표시 장치에 포함된 화소 회로에 입력되는 게이트 신호의 파형도이다.
도 8은 본 명세서의 일 실시예에 따른 표시 장치에 포함된 서브 화소의 일 부분을 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 복수의 화소(PX), 패드, 다양한 배선들 만을 도시하였다.
기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역과 비표시 영역으로 구분할 수 있는데, 표시 영역은 복수의 화소(PX)가 배치되어 영상이 표시되는 영역이다. 복수의 화소(PX)는 적어도 두 개 이상의 서브 화소들을 포함할 수 있다. 도면에서는 복수의 화소(PX)가 네 개의 서브 화소들(SP1, SP2, SP3, SP4)을 포함하도록 도시하였지만, 이에 한정되지 않는다. 네 개의 서브 화소들은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 제4 서브 화소(SP4)를 포함한다. 이하에서는, 네 개의 서브 화소들 중 어느 하나의 서브 화소를 SP로 표기하기도 한다.
복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(120) 및 화소 회로가 배치된다. 네 개의 서브 화소(SP1, SP2, SP3, SP4)를 포함하는 화소(PX)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소, 및 백색 서브 화소를 포함하거나, 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소, 및 적색, 녹색, 청색 중 어느 하나의 색을 발광하는 서브 화소를 포함할 수 있으나, 이에 제한되는 것은 아니다. 화소(PX)는 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자 중 가장 효율이 낮은 발광 소자를 포함하는 서브 화소를 적어도 두 개 이상 포함할 수 있다.
본 명세서의 일 실시예에 따른 표시 장치(100)는 적색을 발광하는 제1 서브 화소(SP1), 적색을 발광하는 제2 서브 화소(SP2), 녹색을 발광하는 제3 서브 화소(SP3), 청색을 발광하는 제4 서브 화소(SP4)를 포함하고, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)는 행 방향으로 나란히 배치될 수 있다.
언급한 바와 같이, 표시 영역은 복수의 화소(PX)가 배치된 영역이고, 비표시 영역은 영상이 표시되지 않는 영역으로 복수의 화소(PX)가 배치되지 않은 영역, 즉, 표시 영역에 배치된 복수의 서브 화소(SP)를 구동하기 위한 게이트 드라이버(GD), 다양한 배선, 다양한 배선들에 신호를 인가하기 위한 패드 등이 배치되는 영역이다.
게이트 드라이버(GD)는 게이트 배선(GL)을 통해 복수의 화소(PX)에 게이트 신호를 공급한다. 게이트 신호는 제1 스캔 신호, 제2 스캔 신호, 및 발광 신호를 포함한다. 제1 스캔 신호는 제1 스캔 배선(SL1)을 통해 제공되고, 제2 스캔 신호는 제2 스캔 배선(SL2)을 통해 제공되며, 발광 신호는 발광 배선(EL)을 통해 제공되고, 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), 및 발광 배선(EL)을 통틀어 게이트 배선(GL)이라고 지칭할 수 있다. 따라서, 게이트 드라이버(GD)는 제1 스캔 신호를 제공하는 제1 스캔 드라이버, 제2 스캔 신호를 제공하는 제2 스캔 드라이버, 및 발광 신호를 제공하는 발광 드라이버를 포함한다.
본 명세서의 일 실시예에 따른 표시 장치(100)에서 게이트 드라이버(GD)는 기판(110) 상에서 복수 개의 영역으로 분리되어 복수의 화소(PX) 사이에 배치될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치(100)에서 발광 소자는 LED(light emitting diode, 무기 발광 소자)일 수 있다. LED는 발광 효율이 우수하기 때문에 화소(PX)를 기준으로 LED가 차지하는 면적이 매우 작을 수 있다. 따라서, 하나의 화소(PX) 내부에는 LED 및 이를 구동하는 화소 회로가 배치될 수 있을 뿐만 아니라, 게이트 드라이버(GD) 또한 배치될 수 있다.
게이트 드라이버(GD)는 두 개의 화소(PX) 마다 배치되어 게이트 드라이버(GD)와 동일 행에 배치된 화소(PX)들에 게이트 신호를 제공할 수 있다. 예를 들어, 게이트 드라이버(GD)는 청색 발광 서브 픽셀과 적색 발광 서브 픽셀 사이에 배치될 수 있다. 하지만, 이에 한정되지 않고, 경우에 따라 게이트 드라이버(GD)의 배치 밀도는 변경될 수 있다.
그리고, 게이트 드라이버(GD)에 포함된 제1 스캔 드라이버, 제2 스캔 드라이버, 및 발광 드라이버는 동일 행에 배치되지만 각각 다른 영역에 배치될 수 있다.
데이터 드라이버는 영상 데이터를 데이터 신호로 변환하고, 변환된 데이터 신호를 데이터 라인(DL)을 통해 화소(PX)에 공급한다. 데이터 드라이버는 기판(110)의 배면에 형성되거나 별도의 기판에 형성될 수 있다. 데이터 드라이버가 별도의 기판의 일면에 형성되는 경우, 데이터 드라이버가 형성되지 않은 타면과 기판(110)의 배면이 마주보도록 합착할 수 있다. 기판(100)의 전면 및 배면을 전기적으로 연결하거나 기판(100)의 전면과 별도의 기판의 타면을 전기적으로 연결하기 위해, 기판(100) 또는 기판(100)과 별도의 기판의 측면에는 사이드 배선이 배치된다. 따라서, 기판(100)의 배면 또는 별도의 기판의 타면에 배치된 데이터 드라이버는 사이드 배선을 통해 화소(PX)에 데이터 신호를 공급할 수 있다.
상술한 바와 같이, 본 명세서의 일 실시예에 따른 표시 장치(100)에서 게이트 드라이버(GD)는 기판(110) 상에서 인접한 화소들(PX) 사이에 배치될 수 있다. 하지만, 이에 한정되는 것은 아니고 게이트 드라이버(GD)는 기판(110)의 일측 또는 양측에 배치될 수도 있다.
한편, 게이트 배선(GL)은 기판(110) 상에서 행 방향으로 배치되고, 데이터 라인(DL)은 열 방향으로 배치될 수 있다. 게이트 배선(GL)과 데이터 라인(DL)은 모든 서브 화소(SP)에 배치되어 서브 화소(SP)에 배치된 화소 회로에 신호를 제공한다.
기판(110)의 양측, 즉 열 방향으로 기판(110)의 상부 및 하부에는 패드들이 배치된 패드 영역(PA1, PA2)이 형성된다. 이 경우, 기판(110)의 상부에 형성된 패드 영역을 제1 패드 영역(PA1), 기판(110)의 하부에 형성된 패드 영역을 제2 패드 영역(PA2)이라고 한다. 기판(110)에서 제1 패드 영역(PA1)과 제2 패드 영역(PA2)은 서로 마주보는 영역이다.
제1 패드 영역(PA1)에는 데이터 배선(DL)과 연결된 데이터 패드(AP1, AP2, AP3, AP4), 게이트 드라이버(GD)와 연결된 게이트 패드(GP), 고전위 전압 배선(VL1)과 연결된 고전위 전압 패드(VP1), 기준 전압 배선(VL3)와 연결된 기준 전압 패드가 배치될 수 있다. 이 경우, 데이터 패드는 화소(PX) 안에 포함된 서브 화소(SP)의 개수만큼 배치된다. 데이터 패드는 제1 데이터 배선(DL1)과 연결된 제1 데이터 패드(AP1), 제2 데이터 배선(DL2)과 연결된 제2 데이터 패드(AP2), 제3 데이터 배선(DL3)과 연결된 제3 데이터 패드(AP3), 제4 데이터 배선(DL4)과 연결된 제4 데이터 패드(AP4)를 포함할 수 있다.
게이트 드라이버(GD)에는 각종 클럭 신호를 제공하는 배선, 게이트 로우 전압을 제공하는 배선, 및 게이트 하이 전압을 제공하는 배선 등이 배치되어 신호들을 전달할 수 있다. 게이트 드라이버들(GD)은 열 방향으로 나란히 배치되어 각종 신호 전달 배선들이 게이트 드라이버(GD)와 정렬된다. 게이트 드라이버(GD)에 신호를 전달하는 배선들을 게이트 드라이버 배선(GDSL)이라 하고, 게이트 드라이버 배선(GDSL)은 열 방향으로 배치되고 제1 패드 영역(PA1)에 배치된 게이트 패드(GP)와 연결되어 게이트 패드(GP)로부터 신호를 제공받을 수 있다.
고전위 전압 배선(VL1)은 하나의 화소(PX) 마다 또는 하나의 서브 화소(SP) 마다 열 방향으로 배치될 수 있다. 도면에는 두 개의 화소(PX) 마다 배치된 것으로 도시하였지만, 이에 한정되지는 않는다. 열 방향으로 배치된 고전위 전압 배선(VL1)은 제1 패드 영역(PA1)에 있는 고전위 전압 패드(VP1)를 통해 고전위 전압을 복수의 서브 화소(SP)에 제공한다. 열 방향으로 배치된 복수의 고전위 전압 배선(VL1)은 행 방향으로 배치된 보조 고전위 전압 배선(AVL1)과 연결되어 메쉬 구조를 형성한다. 보조 고전위 전압 배선(AVL1)은 화소(PX)가 배치된 모든 행마다 또는 복수의 행마다 배치될 수 있다. 보조 고전위 전압 배선(AVL1)은 고전위 전압 배선(VL1)의 전압 강하를 방지하고, 복수의 서브 화소(SP)에 고전위 전압을 제공할 수 있다.
제2 패드 영역(PA2)에는 저전위 전압 배선(VL2)과 연결된 저전위 전압 패드(VP2)가 배치될 수 있다.
저전위 전압 배선(VL2)은 하나의 화소(PX) 마다 또는 하나의 서브 화소(SP) 마다 적어도 하나 이상, 열 방향으로 배치될 수 있다. 도면에는 하나의 화소(PX) 마다 두 개씩 배치된 것으로 도시하였지만, 이에 한정되지는 않는다. 열 방향으로 배치된 저전위 전압 배선(VL2)은 제1 패드 영역(PA2)에 있는 저전위 전압 패드(VP2)를 통해 저전위 전압을 복수의 서브 화소(SP)에 제공한다. 열 방향으로 배치된 복수의 저전위 전압 배선(VL2)은 행 방향으로 배치된 보조 저전위 전압 배선(AVL2)과 연결되어 메쉬 구조를 형성한다. 보조 저전위 전압 배선(AVL2)은 화소(PX)가 배치된 모든 행마다 또는 복수의 행마다 배치될 수 있다. 보조 저전위 전압 배선(AVL2)은 저전위 전압 배선(VL2)의 전압 강하를 방지하고, 복수의 서브 화소(SP)에 저전위 전압을 제공할 수 있다.
기준 전압 배선(VL3)은 행 방향으로 배치된 하나의 화소 행마다 배치될 수 있다. 행 방향으로 배치된 기준 전압 배선(VL3)은 별도로 배치된 열 방향 배선을 통해 기준 전압 패드와 연결되고, 기준 전압 패드를 통해 기준 전압을 복수의 서브 화소(SP)에 제공한다.
본 명세서의 일 실시예에 따른 표시 장치는 베젤을 줄이기 위해 기판(110)의 네 면의 가장자리를 그라인딩할 수 있다. 베젤은 서브 픽셀이 배치되지 않은 기판(110)의 가장자리 영역이다. 그라인딩된 기판(110)의 크기는 작아져서 최종 기판(110')의 크기로 표시 장치를 구현할 수 있다.
이 경우, 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)에 배치된 패드들의 대부분이 소멸되어 최종 기판(110')에는 패드들의 일부만 남게될 수 있다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치에 포함된 발광 소자 및 화소 회로의 회로도이다. 도 2는 n번째 행에 배치된 서브 화소(SP)에 포함된 발광 소자 및 화소 회로이다. 이 경우, n는 자연수이다.
도 2를 참조하면, 복수의 서브 화소(SP) 각각은 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), 데이터 배선(DL), 발광 배선(EL), 고전위 전압 배선(VL1), 저전위 전압 배선(VL2), 및 기준 전압 배선(VL3)과 연결되고, 복수의 서브 화소(SP) 각각에는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제1 커패시터(C1), 제2 커패시터(C2) 및 제3 커패시터(C3)를 포함하는 화소 회로와 화소 회로에 연결된 발광 소자(120)가 배치된다. 이 경우, 고전위 전압 배선(VL1)은 제1 전원 배선, 저전위 전압 배선(VL2)은 제2 전원 배선, 기준 전압 배선(VL3)은 제3 전원 배선으로 지칭할 수 있다.
먼저, 복수의 서브 화소(SP) 각각에 화소 회로의 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)가 배치된다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각은 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 N타입 트랜지스터 또는 P타입 트랜지스터일 수 있다. N타입 트랜지스터는 캐리어가 전자이므로 소스 전극에서 드레인 전극으로 전자가 흐를 수 있고, 전류는 드레인 전극에서 소스 전극으로 흐를 수 있다. P타입 트랜지스터는 캐리어가 정공이므로 소스 전극에서 드레인 전극으로 정공이 흐를 수 있고, 전류는 소스 전극에서 드레인 전극으로 흐를 수 있다. 예를 들어, 복수의 트랜지스터 중 하나의 트랜지스터는 N타입 트랜지스터일 수 있고, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 P타입 트랜지스터일 수 있다. 이하에서는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)가 P타입 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제1 게이트 전극은 제1 스캔 배선(SL1)에 연결되고, 제1 소스 전극은 데이터 배선(DL)에 연결되며, 제1 드레인 전극은 제1 노드(N1)에 연결된다. 제1 트랜지스터(T1)는 제1 스캔 배선(SL1)의 제1 스캔 신호(S1)에 기초하여 데이터 배선(DL)으로부터 데이터 전압(Vdata)을 제1 노드(N1)로 전달할 수 있다.
예를 들어, 저계조 화면에서 고계조 화면으로 전환될 때 첫번째 프레임에서 제1 트랜지스터(T1)가 데이터 전압(Vdata)을 제1 노드(N1)에 빠르게 인가하지 못해서 휘도가 떨어지는 현상이 발생할 수 있다. 휘도 감소 현상은 첫번째 프레임뿐만 아니라, 두번째, 세번째 프레임에서도 발생할 수 있다. 이러한 휘도 감소 현상은 화면의 끌림, 화상의 노이즈로 발현될 수 있으므로 개선이 필요하다. 이에 대한 해결 방법은 이후 도면을 통해 설명하고자 한다.
제3 트랜지스터(T3)는 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함한다. 제3 게이트 전극은 발광 배선(EL)에 연결되고, 제3 소스 전극은 기준 전압 배선(VL3)에 연결되며, 제3 드레인 전극은 제1 노드(N1)에 연결된다. 제3 트랜지스터(T3)는 발광 신호(EM)에 따라 기준 전압 배선(VL3)으로부터 기준 전압(Vref)을 제1 노드(N1)로 전달할 수 있고, 발광 소자(120)가 발광하는 동안 제2 노드(N2)가 일정한 전압을 유지하도록 할 수 있다. 제3 트랜지스터(T3)는 제1 발광 트랜지스터라고 일컫을 수도 있다.
제4 트랜지스터(T4)는 제4 게이트 전극, 제4 소스 전극 및 제4 드레인 전극을 포함한다. 제4 게이트 전극은 제1 스캔 배선(SL1)에 연결되고, 제4 소스 전극은 제2 노드(N2)에 연결되며, 제4 드레인 전극은 제3 노드(N3)에 연결된다. 제4 트랜지스터(T4)는 제6 트랜지스터(T6)의 제6 게이트 전극과 제6 드레인 전극을 단락시킬 수 있고, 제6 트랜지스터(T6)를 다이오드 커넥션(diode connection)시킬 수 있다. 다이오드 커넥션은 게이트 전극과 드레인 전극이 단락되어 트랜지스터가 다이오드처럼 동작하는 것이다.
제5 트랜지스터(T5)는 제5 게이트 전극, 제5 소스 전극 및 제5 드레인 전극을 포함한다. 제5 게이트 전극은 제2 스캔 배선(SL2)에 연결되고, 제5 소스 전극은 기준 전압 배선(VL3)에 연결되며, 제5 드레인 전극은 제3 노드(N3)에 연결된다. 제5 트랜지스터(T5)는 제2 스캔 배선(SL2)의 제2 스캔 신호(S2)에 기초하여 기준 전압(Vref)을 제3 노드(N3)에 제공할 수 있고, 제3 노드(N3)이자 제6 트랜지스터(T6)의 제6 드레인 전극을 기준 전압(Vref)으로 리셋시킬 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극, 제6 소스 전극 및 제6 드레인 전극을 포함한다. 제6 게이트 전극은 제2 노드(N2)에 연결되고, 제6 소스 전극은 제4 노드(N4)에 연결되며, 제6 드레인 전극은 제3 노드(N3)에 연결된다. 제6 트랜지스터(T6)는 턴-온 되어 발광 소자(120)에 흐르는 구동 전류를 제어할 수 있고, 구동 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 게이트 전극은 제1 스캔 배선(SL1)에 연결되고, 제2 소스 전극은 고전위 전압 배선(VL1)에 연결되며, 제2 드레인 전극은 제4 노드(N4)에 연결된다. 제2 트랜지스터(T2)는 제1 스캔 배선(SL1)의 제1 스캔 신호(S1)에 기초하여 고전위 전원 전압(VDD)을 제4 노드(N4)로 전달할 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극, 제7 소스 전극 및 제7 드레인 전극을 포함한다. 제7 게이트 전극은 발광 배선(EL)에 연결되고, 제7 소스 전극은 제3 노드(N3)에 연결되며, 제7 드레인 전극은 저전위 전압 배선(VL2)에 연결된다. 제7 트랜지스터(T7)는 발광 신호(EM)에 따라 제3 노드(N3)에 저전위 전원 전압을 제공할 수 있고, 구동 전류가 흐르도록 할 수 있다. 제7 트랜지스터(T3)는 제2 발광 트랜지스터라고 일컫을 수도 있다.
제1 스캔 신호(S1) 또는 제2 스캔 신호(S2)에 의해 제어되는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)는 스캔 트랜지스터라고 일컫을 수도 있다.
제1 커패시터(C1)는 제1 노드(N1)에 연결된 커패시터 전극 및 제2 노드(N2)에 연결된 커패시터 전극을 포함한다. 제1 커패시터(C1)는 발광 소자(120)가 발광하는 동안 제6 트랜지스터(T6)의 제6 게이트 전극에 인가된 전압을 고정시켜 구동 전류를 일정하게 유지시킬 수 있다.
제2 커패시터(C2)는 제4 노드(N4)에 연결된 커패시터 전극 및 고전위 전압 배선(VDD)에 연결된 커패시터 전극을 포함한다. 즉, 제2 커패시터(C2)는 발광 소자(120)의 캐소드와 애노드 각각에 연결된 커패시터 전극을 포함한다. 제2 커패시터(C2)는 발광 소자(120)의 전압을 일정하게 유지하여 동일한 구동 전류가 흐르는 동안 발광 소자(120)가 같은 휘도를 유지하면서 발광할 수 있게 한다.
제3 커패시터(C3)는 제2 노드(N2)에 연결된 커패시터 전극 및 제4 노드(N4)에 연결된 커패시터 전극을 포함한다. 다르게 설명하면, 제3 커패시터(C3)는 제6 트랜지스터(T6)의 제6 게이트 전극과 제6 소스 전극 사이이자 제6 게이트 전극과 발광 소자(120)의 캐소드 사이에 형성된 커패시터이다. 따라서, 제3 커패시터(C3)는 제6 트랜지스터(T6)의 게이트-소스 전압을 유지할 수 있다.
도 3 및 도 4는 본 명세서의 일 실시예에 따른 게이트 신호들의 파형도이다.
우선, 도 2와 도 3을 참조하여 화소 회로의 구동에 대해 설명한다.
도 2 및 도 3을 참조하면, 화소 회로의 구동은 제1 기간(P1), 제2 기간(P2), 및 제3 기간(P3)으로 구분할 수 있다. 제1 기간(P1)부터 제3 기간(P3)은 순차적으로 발생한다. 그리고, 앞서 설명한 휘도 감소, 화면 끌림, 및 화면 노이즈 현상을 개선하기 위해, 본 명세서의 일 실시예에 따른 스캔 신호는 구동 스캔 신호 구간(“구동 스캔 펄스”라도 함)과 더미 스캔 신호 구간(“더미 스캔 펄스”라고도 함)을 포함한다. 구체적으로 제1 스캔 신호(S1)는 제1 더미 스캔 신호 구간(DS1)를 포함하고, 제1 더미 스캔 신호 구간(DS1)가 제공되는 기간을 더미 기간(DP)이라고 한다. 더미 기간(DP)은 제1 기간(P1) 이전에 발생된다.
제1 스캔 신호(S1) 및 제2 스캔 신호(S2)는 각각 2 수평 기간(2H) 동안 제1 전압 레벨(예: 게이트 로우 전압)을 갖는 신호 구간을 포함하고, 제2 스캔 신호(S2)는 적어도 2 수평 기간(2H) 동안 제1 전압 레벨(예: 게이트 로우 전압)을 갖는 신호 구간을 포함하며, 발광 신호(EM)는 적어도 2 수평 기간(2H) 동안 제1 전압 레벨(예: 게이트 하이 전압)을 갖는 신호 구간을 포함한다.
제1 스캔 신호(S1), 제2 스캔 신호(S2), 및 발광 신호(EM)는 제1 전압 레벨(예: 게이트 로우 전압)과 제2 전압 레벨(예: 게이트 하이 전압) 사이를 스윙한다. 그리고, 제2 스캔 신호(S2)의 제1 전압 레벨(예: 게이트 로우 전압)의 신호 구간은 제1 스캔 신호(S1)의 제1 전압 레벨(예: 게이트 로우 전압)의 신호 구간보다 앞서 발생하고 1 수평 기간(1H) 정도 중첩될 수 있다. 본 명세서에서, 제1 전압 레벨은 게이트 로우 전압이고, 제2 전압 레벨은 게이트 하이 전압일 수 있다. 이와 다르게, 제1 전압 레벨은 게이트 하이 전압이고, 제2 전압 레벨은 게이트 로우 전압일 수도 있다. 이하에서는, 설명의 편의를 위해, 제1 전압 레벨은 게이트 로우 전압이고, 제2 전압 레벨은 게이트 하이 전압인 것으로 예로 든다.
n번째 행에 배치된 서브 화소(SP)에 제공되는 데이터 전압(Vdata)은 제1 스캔 신호(S1)가 게이트 로우 전압의 신호 구간인 기간 동안 제공된다. 그리고, n번째 행에 배치된 서브 화소(SP)에 제공되는 데이터 전압을 Vdata(n)으로 표기한다. Vdata(n)이 인가될 때 제1 스캔 신호(S1)의 게이트 로우 전압의 신호 구간을 제1 구동 스캔 신호 구간(RS1)이라고 한다. 제1 스캔 신호(S1)는 제1 더미 스캔 신호 구간(DS1) 및 제1 구동 스캔 신호 구간(RS1)을 포함하고, 제1 더미 스캔 신호 구간(DS1)은 제1 구동 스캔 신호 구간(RS1)에 앞서 발생한다.
앞서 설명한 바와 같이, 제1 스캔 신호(S1)가 제1 더미 스캔 신호 구간(DS1)인 기간을 더미 기간(DP)이라 한다. 더미 기간(DP)은 약 2 수평 기간(2H)일 수 있다.
더미 기간(DP)에서 제1 트랜지스터(T1)가 턴-온되어 제1 노드(N1)에 데이터 전압(Vdata)이 인가되고, 제4 트랜지스터(T4)가 턴-온되어 제2 노드(N2)와 제3 노드(N3)를 도통시키며, 제2 트랜지스터(T2)가 턴-온되어 애노드와 제4 노드(N4)를 도통시킨다. 더미 기간(DP)에서 제4 노드는 고전위 전압(VDD)이 되고, 제2 노드(N2)와 제3 노드(N3)가 도통되면서 제2 노드(N2)에 제6 트랜지스터(T6)의 문턱 전압(Vth)이 샘플링 된다. 따라서, 더미 기간(DP)은 더미 샘플링 기간이라고 일컫을 수도 있다.
더미 기간(DP)에서 제1 노드(N1)에 입력되는 데이터 전압(Vdata)은 더미 데이터 전압으로 더미 데이터 이거나, n번째 행 이전 행 중 어느 하나에 입력되는 데이터 전압일 수 있다. 이에 대한 설명은 도 7에서 자세히 설명하기로 한다.
화소 회로의 구동시 제1 기간(P1) 이전에 더미 기간(DP)을 통해 데이터 전압(Vdata)을 제1 노드(N1)에 미리 인가시킬 수 있다. 예를 들어, 저계조에서 고계조로 화면이 전환되면서 화면 전환 후 더미 기간(DP)을 통해 데이터 전압(Vdata)을 미리 인가함으로써 구동 트랜지스터의 게이트-소스 전압(Vgs)의 변동으로 인한 샘플링 에러를 줄여줄 수 있다. 따라서, 본 명세서의 일 실시예에 따른 표시 장치는 제1 기간(P1) 이전에 더미 기간(DP)을 가짐으로써 화소 회로의 제1 노드(N1)에 데이터 전압(Vdata)을 미리 충전하여 표시 장치의 응답 속도 및 휘도 저하를 개선할 수 있다.
한편, 화소 회로의 구동시 더미 기간(DP) 이후 제1 기간(P1)을 수행하기 위해 제1 스캔 신호(S1)를 연속하여 반복적으로 열어주는 경우, 데이터 전압(Vdata)이 제2 노드(N2)에 반영되지 않아 데이터 전압(Vdata)이 변경되더라도 해당 조건이 반영되지 않을 수 있다. 이 경우, 신호를 열어준다는 의미는 신호 배선이 게이트 전극에 연결된 트랜지스터들을 턴-온시킨다는 의미이다.
따라서, 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동은 더미 기간(DP)과 제1 기간(P1) 사이에 커플링 기간(CP)을 포함한다. 커플링 기간(CP)에서 발광 신호(EM)는 게이트 로우 전압의 신호 구간을 갖는다. 커플링 기간(CP)에서 발광 신호(EM)의 게이트 로우 전압의 신호 구간은 더미 발광 신호 구간(DE; “더미 발광 펄스”라고도 함)이라고 한다. 그리고, 이후 설명될 발광 기간에서 발광 신호(EM)의 게이트 로우 전압의 신호 구간은 구동 발광 신호 구간(RE; “구동 발광 펄스”라고도 함)이라고 한다. 발광 신호(EM)는 더미 발광 신호 구간(DE) 및 구동 발광 신호 구간(RE)을 포함하고, 더미 발광 신호 구간(DE)는 구동 발광 신호 구간(RE)에 앞서 발생한다.
커플링 기간(CP)에서 발광 신호(EM)의 더미 발광 신호 구간(DE)에 의해 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)가 턴-온된다. 더미 기간(DP)에서 제1 노드(N1)에 인가된 데이터 전압(Vdata)은 커플링 기간(CP)에서 턴-온된 제3 트랜지스터(T3)에 의해 제2 노드(N2)에 반영된다. 커플링 기간(CP)에서 턴-온된 제3 트랜지스터(T3)에 의해 제1 노드(N1)는 데이터 전압(Vdata)에서 기준 전압(Vref)으로 변경되고, 제1 커패시터(C1)의 커플링 현상에 의해 제1 노드(N1)의 전압 변동 값이 제2 노드(N2)에 반영된다. 예를 들어, 저계조에서 고계조로 화면이 전환되면서 데이터 전압이 변경되어도 커플링 기간(CP)을 통해 구동 트랜지스터의 게이트 전극에 변경된 데이터 전압을 반영시킬 수 있다. 커플링 기간(CP)은 실직적으로 화소 회로의 초기화, 샘플링, 발광 이전에 발생하는 기간이므로 더미 커플링 기간이라고 일컫을 수도 있다.
본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동은 초기화 기간 이전에 더미 기간(DP) 및 커플링 기간(CP)을 포함함으로써, 표시 장치의 화면 전환시 순간 발생하는 응답 속도 지연 현상을 개선할 수 있다.
제1 스캔 신호(S1), 제2 스캔 신호(S2)가 모두 게이트 로우 전압인 기간을 제1 기간(P1)이라 한다. 제1 기간은 1 수평 기간(1H)일 수 있다. 이 경우, 제1 스캔 신호(S1)의 게이트 로우 전압은 제1 구동 스캔 신호 구간(RS1)이다.
제1 기간(P1)에서 제1 트랜지스터(T1)가 턴-온되어 제1 노드(N1)에 데이터 전압(Vdata(n))이 인가되고, 제4 트랜지스터(T4)가 턴-온되어 제2 노드(N2)와 제3 노드(N3)를 도통시킨다. 제1 기간(P1) 바로 이전에 턴-온된 제5 트랜지스터(T5)에 의해 제3 노드(N3)에 인가된 기준 전압(Vref)은 제1 기간(P1)에도 유지된다. 따라서, 턴-온된 제4 트랜지스터(T4)에 의해 제2 노드(N2)도 기준 전압(Vref)으로 초기화 된다. 그리고, 제1 기간(P1)에서 제2 트랜지스터(T2)가 턴-온되어 애노드와 제4 노드(N4)를 도통시키므로, 제4 노드(N4)는 고전위 전압(VDD)으로 셋팅된다. 제1 기간(P1)은 초기화 기간이라고 지칭할 수도 있다.
제1 기간(P1)에서 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)는 턴-오프 된다. 제1 기간(P1)에서 제2 노드(N2)는 기준 전압(Vref)이고 제4 노드(N4)는 고전위 전압(VDD)이므로, 제6 트랜지스터(T6)의 게이트-소스 전압(Vgs)은 고전위 전압(VDD)과 기준 전압(Vref)의 차이(VDD-Vref)이다. 이 경우, 고전위 전압(VDD)은 기준 전압(Vref) 보다 높은 전압이다. 또한, 제6 트랜지스터(T6)는 턴-온될 수 있지만 제7 트랜지스터(T7)가 턴-오프 상태이기 때문에 발광 소자(120)는 발광하지 않는다.
제2 스캔 신호(S2)는 게이트 하이 전압이고 제1 스캔 신호(S1)가 게이트 로우 전압인 기간 동안은 제2 기간(P2)이라 한다. 제2 기간(P2)은 대략 1 수평 기간일 수 있다.
제2 기간(P2)에서 제5 트랜지스터(T5)는 턴-오프되고, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제4 트랜지스터(T4)는 턴-온 상태를 유지한다. 이 경우, 제3 노드(N3)에 인가되던 기준 전압(Vref)이 차단되면서, 제6 트랜지스터(T6)는 제4 트랜지스터(T4)를 통해 다이오드 커넥션된다. 이에 따라, 제2 노드(N2)에는 제6 트랜지스터(T6)의 문턱 전압이 샘플링된다. 따라서, 제2 기간(P2)은 샘플링 기간이라고 지칭할 수도 있다.
제2 기간(P2)에서 제3 트랜지스터(T3), 제5 트랜지스터(T5), 및 제7 트랜지스터(T7)는 턴-오프 상태를 유지한다. 제2 기간(P2)에서 제2 노드(N2)는 고전위 전압(VDD)과 문턱 전압(Vth)의 합이고, 제4 노드(N4)는 고전위 전압(VDD)이므로, 제6 트랜지스터(T6)의 게이트-소스 전압(Vgs)은 제6 트랜지스터(T6)의 문턱 전압(Vth)이 된다. 이 경우, 제1 노드(N1)에는 데이터 전압(Vdata(n))이 유지된다. 이 경우, 제6 트랜지스터(T6)는 턴-온될 수 있지만 제7 트랜지스터(T7)가 턴-오프 상태이기 때문에 발광 소자(120)는 발광하지 않는다.
제1 스캔 신호(S1) 및 제2 스캔 신호(S2)는 게이트 하이 전압이고, 발광 신호(EM)는 게이트 로우 전압인 기간을 제3 기간(P3)이라 한다. 이 경우, 발광 신호(EM)의 게이트 로우 전압의 신호 구간은 구동 발광 신호 구간(EM)이다.
제3 기간(P3)에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제4 트랜지스터(T4)는 턴-오프되고, 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)는 턴-온된다. 그리고, 제5 트랜지스터(T5)는 턴-오프 상태를 유지한다. 이 경우, 제1 노드(N1)에는 제3 트랜지스터(T3)를 통해 기준 전압(Vref)이 인가됨으로써, 제1 커패시터(C1)의 커플링으로 인해 제2 노드(N2)의 전압이 변동된다.
제7 트랜지스터(T7)가 턴-온됨으로써 제6 트랜지스터(T6)의 드레인 전극에 저전위 전압(VSS)이 인가되어 제6 트랜지스터(T6)가 턴-온되고 발광 소자(120)에 구동 전류를 제공함으로써 발광 소자(120)는 발광한다. 따라서, 제3 기간(P3)을 커플링 및 발광 기간이라 지칭할 수도 있다.
제3 기간(P3)에서 제1 노드(N1)에는 제3 트랜지스터(T3)를 통해 제공된 기준 전압(Vref)을 유지하고, 구동 전류(ID)에 의해 변경된 제4 노드(N4)의 전압은 제3 커패시터(C3)를 통해 유지된다. 이에 따라, 발광 기간 동안 제1 커패시터(C1) 및 제3 커패시터(C3)는 제2 노드(N2)의 전압을 일정하게 유지시킴으로써 제6 트랜지스터(T6)는 일정한 구동 전류를 발광 소자(120)에 제공할 수 있다. 또한, 제2 커패시터(C2)가 발광 소자(120)의 전압을 일정하게 유지시킴으로써 발광 소자(120)가 동일 휘도를 유지하며 발광할 수 있게 한다.
제3 기간(P3)에서 제6 트랜지스터(T6)의 게이트 전압은 (VDD+Vth-Vdata+Vref)이고, 소스 전압은 (VDD)이므로 제6 트랜지스터(T6)의 구동 전류(ID)는 수학식 1과 같다.
[수학식 1]
ID=k {VDD-(VDD+Vth-Vdata+Vref)-|Vth|}2 = k (Vdata-Vref)2
수학식 1에서 k는 구동 소자의 특성에 대한 상수값이다. 수학식 1을 참조하면, 구동 전류(ID)에서 제6 트랜지스터(T6)의 문턱 전압(Vth) 값은 제거되므로, 구동 전류(ID)는 제6 트랜지스터(T6)의 문턱 전압(Vth)에 의존하지 않고 문턱 전압(Vth)의 변화에도 영향을 받지 않는다. 이 경우, 제6 트랜지스터(T6)는 P형 트랜지스터이다.
이어서, 도 2와 도 4를 참조하여 화소 회로의 구동에 대해 설명한다. 도 4는 도 3과 제1 기간(P1), 제2 기간(P2), 및 제3 기간(P3)에 대한 구동은 동일하게 적용되므로 이에 대한 내용은 생략한다.
도 2 및 도 4를 참조하면, 제1 스캔 신호(S1)는 제1 더미 스캔 신호 구간(DS1)을 포함하고 제2 스캔 신호(S2)는 제2 더미 스캔 신호 구간(DS2)을 포함한다. 제1 더미 스캔 신호 구간(DS1)이 제공되는 기간을 더미 기간(DP)이라고 한다. 더미 기간(DP)은 제1 기간(P1) 이전에 발생된다.
제1 스캔 신호(S1) 및 제2 스캔 신호(S2)는 각각 2 수평 기간(2H) 동안 게이트 로우 전압의 신호 구간을 포함하고, 제2 스캔 신호(S2)는 적어도 2 수평 기간(2H) 동안 게이트 로우 전압의 신호 구간을 포함하며, 발광 신호(EM)는 적어도 2 수평 기간(2H) 동안 게이트 하이 전압의 신호 구간을 포함한다.
제1 스캔 신호(S1), 제2 스캔 신호(S2), 및 발광 신호(EM)는 게이트 로우 전압과 게이트 하이 전압 사이를 스윙한다. 그리고, 제2 스캔 신호(S2)의 게이트 로우 전압의 신호 구간은 제1 스캔 신호(S1)의 게이트 로우 전압의 신호 구간보다 앞서 발생하고 1 수평 기간(1H) 정도 중첩될 수 있다.
n번째 행에 배치된 서브 화소(SP)에 제공되는 데이터 전압(Vdata)은 제1 스캔 신호(S1)가 게이트 로우 전압의 신호 구간인 기간 동안 제공된다. 그리고, n번째 행에 배치된 서브 화소(SP)에 제공되는 데이터 전압을 Vdata(n)으로 표기한다.
Vdata(n)이 인가될 때 제1 스캔 신호(S1)의 게이트 로우 전압의 신호 구간을 제1 구동 스캔 신호 구간(RS1)이라고 한다. 제1 스캔 신호(S1)는 제1 더미 스캔 신호 구간(DS1) 및 제1 구동 스캔 신호 구간(RS1)을 포함하고, 제1 더미 스캔 신호 구간(DS1)은 제1 구동 스캔 신호 구간(RS1)에 앞서 발생한다. 또한, 제1 구동 스캔 신호 구간(RS1)과 중첩되는 제2 스캔 신호(S2)의 게이트 로우 전압의 신호 구간을 제2 구동 스캔 신호 구간(RS2)이라고 한다. 제2 스캔 신호(S2)는 제2 더미 스캔 신호 구간(DS2) 및 제2 구동 스캔 신호 구간(RS2)을 포함하고, 제2 더미 스캔 신호 구간(DS2)은 제2 구동 스캔 신호 구간(RS1)에 앞서 발생한다.
구체적으로, 제1 기간(P1) 이전에 제1 더미 스캔 신호 구간(DS1)과 제2 더미 스캔 신호 구간(DS2)이 중첩된 기간을 제1 더미 기간(DP1)이라 하고, 제1 더미 스캔 신호 구간(DS1)와 제2 더미 스캔 신호 구간(DS2)가 중첩되지 않는 기간을 제2 더미 기간(DP2)이라 할 수 있다. 제2 더미 기간(DP2)은 구체적으로 제1 더미 스캔 신호 구간(DS1)과 제2 스캔 신호(S2)의 게이트 하이 전압이 중첩하는 기간이다. 더미 기간(DP)은 제1 더미 기간(DP1)과 제2 더미 기간(DP2)을 포함하고, 제1 더미 기간(DP1) 및 제2 더미 기간(DP2)은 각각 1 수평 기간(1H)일 수 있다.
제1 더미 기간(DP1)에서 제1 트랜지스터(T1)가 턴-온되어 제1 노드(N1)에 데이터 전압(Vdata)이 인가되고, 제4 트랜지스터(T4)가 턴-온되어 제2 노드(N2)와 제3 노드(N3)를 도통시키고, 제2 트랜지스터(T2)가 턴-온되어 애노드와 제4 노드(N4)를 도통시키며, 제5 트랜지스터(T5)가 턴-온되어 제3 노드(N3)에 기준 전압(Vref)을 제공한다.
제1 더미 기간(DP1)에서 제4 노드(N4)는 고전위 전압(VDD)이 되고, 제2 노드(N2) 및 제3 노드(N3)는 기준 전압(Vref)으로 초기화 된다. 따라서, 제1 더미 기간(DP1)은 더미 초기화 기간이라고 일컫을 수도 있다.
제2 더미 기간(DP2)에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제4 트랜지스터(T4)는 턴-온 상태를 유지하고, 제5 트랜지스터(T5)는 턴-오프된다.
제2 더미 기간(DP2)에서 제4 노드는 고전위 전압(VDD)을 유지하고, 제3 노드(N3)에 인가되던 기준 전압(Vref)이 차단되면서 도통된 제2 노드(N2)와 제3 노드(N3)로 인해 제2 노드(N2)에 제6 트랜지스터(T6)의 문턱 전압(Vth)이 샘플링 된다. 따라서, 제2 더미 기간(DP2)은 더미 샘플링 기간이라고 일컫을 수도 있다.
제2 더미 기간(DP2)에서 제1 노드(N1)에 입력되는 데이터 전압(Vdata)은 더미 데이터 전압으로 더미 데이터 이거나, n번째 행 이전 행 중 어느 하나에 입력되는 데이터 전압일 수 있다. 이에 대한 설명은 도 7에서 자세히 설명하기로 한다.
화소 회로의 구동시 제1 기간(P1) 이전에 더미 기간(DP)을 통해 데이터 전압(Vdata)을 제1 노드(N1)에 미리 인가시킬 수 있다. 예를 들어, 저계조에서 고계조로 화면이 전환되면서 화면 전환 후 더미 기간(DP)을 통해 데이터 전압(Vdata)을 미리 인가함으로써 구동 트랜지스터의 게이트-소스 전압(Vgs)의 변동으로 인한 샘플링 에러를 줄여줄 수 있다. 따라서, 본 명세서의 일 실시예에 따른 표시 장치는 제1 기간(P1) 이전에 더미 기간(DP)을 가짐으로써 화소 회로의 제1 노드(N1)에 데이터 전압(Vdata)을 미리 충전하여 표시 장치의 응답 속도 및 휘도 저하를 개선할 수 있다.
한편, 화소 회로의 구동시 더미 기간(DP) 이후 제1 기간(P1)을 수행하기 위해 제1 스캔 신호(S1)를 연속하여 반복적으로 열어주는 경우, 데이터 전압(Vdata)이 제2 노드(N2)에 반영되지 않아 데이터 전압(Vdata)이 변경되더라도 해당 조건이 반영되지 않을 수 있다. 이 경우, 신호를 열어준다는 의미는 신호 배선이 게이트 전극에 연결된 트랜지스터들을 턴-온시킨다는 의미이다.
따라서, 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동은 더미 기간(DP)과 제1 기간(P1) 사이에 커플링 기간(CP)을 포함한다. 커플링 기간(CP)에서 발광 신호(EM)는 게이트 로우 전압의 신호 구간을 갖는다. 커플링 기간(CP)에서 발광 신호(EM)의 게이트 로우 전압의 신호 구간은 더미 발광 신호 구간(DE)이라고 한다. 그리고, 이후 설명될 발광 기간에서 발광 신호(EM)의 게이트 로우 전압의 신호 구간은 구동 발광 신호 구간(RE)이라고 한다. 발광 신호(EM)는 더미 발광 신호 구간(DE) 및 구동 발광 신호 구간(RE)을 포함하고, 더미 발광 신호 구간(DE)은 구동 발광 신호 구간(RE)에 앞서 발생한다.
커플링 기간(CP)에서 발광 신호(EM)의 더미 발광 신호 구간(DE)에 의해 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)가 턴-온된다. 더미 기간(DP)에서 제1 노드(N1)에 인가된 데이터 전압(Vdata)은 커플링 기간(CP)에서 턴-온된 제3 트랜지스터(T3)에 의해 제2 노드(N2)에 반영된다. 커플링 기간(CP)에서 턴-온된 제3 트랜지스터(T3)에 의해 제1 노드(N1)는 데이터 전압(Vdata)에서 기준 전압(Vref)으로 변경되고, 제1 커패시터(C1)의 커플링 현상에 의해 제1 노드(N1)의 전압 변동 값이 제2 노드(N2)에 반영된다. 예를 들어, 저계조에서 고계조로 화면이 전환되면서 데이터 전압이 변경되어도 커플링 기간(CP)을 통해 구동 트랜지스터의 게이트 전극에 변경된 데이터 전압을 반영시킬 수 있다. 커플링 기간(CP)은 실직적으로 화소 회로의 초기화, 샘플링, 발광 이전에 발생하는 기간이므로 더미 커플링 기간이라고 일컫을 수도 있다.
본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동은 초기화 기간 이전에 더미 기간(DP) 및 커플링 기간(CP)을 포함함으로써, 표시 장치의 화면 전환시 순간 발생하는 응답 속도 지연 현상을 개선할 수 있다.
도 5는 본 명세서의 다른 실시예에 따른 게이트 신호들의 파형도이다.
앞서 설명한 도 3 및 도 4의 제1 스캔 신호(S1)는 한 개의 더미 스캔 신호 구간을 포함한다. 도 5는 제1 스캔 신호(S1)가 두 개의 더미 스캔 신호 구간(DS1)을 포함하고, 발광 신호(EM)는 두 개의 더미 발광 신호 구간(DE)을 포함하는 것을 나타낸다.
도 3 및 도 4의 경우처럼, 한 번의 더미 기간 및 한 번의 커플링 기간을 통해 구동 트랜지스터의 게이트 전극에 데이터 전압을 충분히 반영시킬 수도 있지만, 표시 장치의 성능에 따라 더미 기간 및 커플링 기간이 다수 회 필요할 수도 있다.
예를 들어, 도 5처럼 표시 장치의 응답속도를 개선하기 위해 두 번의 더미 기간(DP) 및 두 번의 커플링 기간(CP)이 포함될 수 있다. 더미 스캔 신호 구간(DS1)과 더미 발광 신호 구간(DE)은 서로 중첩하지 않고, 교번하여 배치된다. 마지막 더미 발광 신호 구간(DE) 이후에는 제1 기간(P1) 및 제2 기간(P2)을 위한 제1 스캔 신호(S1)의 제1 구동 스캔 신호 구간(RS1)이 이어진다.
도 6은 본 명세서 일 실시예에 따른 표시 장치에 포함된 게이트 구동 회로에 입력되는 신호들의 파형도이다.
도 6의 신호 파형도는 4상 게이트 클럭(GCLK1, GCLK2, GCLK3, GCLK4)을 사용하는 게이트 구동 회로인 경우를 예로 들어 나타낸다. 게이트 구동 회로에는 제1 게이트 클럭(GCLK1), 제2 게이트 클럭(GCLK2), 제3 게이트 클럭(GCLK3), 및 제4 게이트 클럭(GCLK4)이 입력되고, 게이트 구동 회로를 통해 스캔 신호가 출력된다. 예를 들어 게이트 구동 회로는 제1 스캔 신호(S1)를 출력하기 위한 회로일 수 있고, 제2 스캔 신호(S1)를 출력하기 위한 회로일 수도 있다.
도 6에서는 제1 스캔 신호(S1)를 출력하기 위한 게이트 구동 회로에 대한 것이고, 게이트 구동 회로는 한 개의 더미 스캔 신호 구간을 출력하는 경우를 설명한다.
제1 스캔 신호(S1)가 한 개의 제1 더미 스캔 신호 구간(DS1)을 출력하기 위해서, 제1 게이트 클럭(GCLK1)은 한 개의 제1 더미 클럭 신호 구간(DC1)을 포함하고, 제2 게이트 클럭(GCLK2)은 한 개의 제2 더미 클럭 신호 구간(DC2)을 포함하고, 제3 게이트 클럭(GCLK3)은 한 개의 제3 더미 클럭 신호 구간(DC3)을 포함하고, 제4 게이트 클럭(GCLK4)은 한 개의 제4 더미 클럭 신호 구간(DC4)을 포함한다.
또한, 게이트 구동 회로에는 게이트 구동 회로가 동작을 시작하게 하기 위한 스타트 신호(VST)가 입력되는데, 스타트 신호(VST)는 더미 클럭 신호 구간들(DC1, DC2, DC3, DC4)의 시작을 위한 더미 스타트 신호 구간(DST)을 포함한다.
제1 게이트 클럭(GCLK1), 제2 게이트 클럭(GCLK2), 제3 게이트 클럭(GCLK3), 및 제4 게이트 클럭(GCLK4)은 일정한 주기로 게이트 로우 전압의 신호 구간을 갖는 신호이다. 때문에 더미 스타트 신호 구간(DST)이 발생됨으로써, 주기적으로 발생되는 게이트 클럭들(GCLK1, GCLK2, GCLK3, GCLK4)의 신호 구간들 중에서 더미 클럭 신호 구간(DC1, DC2, DC3, DC4)이 결정된다. 더미 스타트 신호 구간(DST) 이후에 이어지는 게이트 클럭들의 신호 구간은 더미 클럭 신호 구간(DC1, DC2, DC3, DC4)이 된다.
스타트 신호(VST)는 더미 스타트 신호 구간(DST)과 더미 스타트 신호 구간(DST) 이후에 이어지는 구동 스타트 신호 구간(RST)을 포함한다. 구동 스타트 신호 구간(RST)은 제1 구동 스캔 신호 구간(RS1)의 출력을 위해 게이트 구동 회로에 입력되는 스타트 신호(VST)이다.
더미 클럭 신호 구간(DC1, DC2, DC3, DC4) 및 더미 스타트 신호 구간(DST)의 개수는 제1 더미 스캔 신호 구간(DS1)의 개수에 따라 결정된다. 더미 클럭 신호 구간(DC1, DC2, DC3, DC4) 및 더미 스타트 신호 구간(DST)의 개수는 제1 더미 스캔 신호 구간(DS1)의 개수와 동일하게 결정된다.
도 7은 본 명세서의 일 실시예에 따른 표시 장치에 포함된 화소 회로에 입력되는 게이트 신호의 파형도이다. 도 7은 도 6과 마찬가지로 제1 스캔 신호(S1)에 대한 것이고, 게이트 구동 회로는 한 개의 더미 스캔 신호 구간을 출력하는 경우를 설명한다
앞서 설명한, 더미 클럭 신호 구간들(DC1, DC2, DC3, DC4)에 의해 게이트 구동 회로에서 제1 더미 스캔 신호 구간(DS1)이 출력된다. 도 7에서는 제1 화소행에 입력되는 제1 스캔 신호(S1(1)), 제2 화소행에 입력되는 제1 스캔 신호(S1(2)), 제3 화소행에 입력되는 제1 스캔 신호(S1(3)), 제4 화소행에 입력되는 제1 스캔 신호(S1(4)), 제5 화소행에 입력되는 제1 스캔 신호(S1(5)), 제6 화소행에 입력되는 제1 스캔 신호(S1(6)), 제7 화소행에 입력되는 제1 스캔 신호(S1(7)), 제8 화소행에 입력되는 제1 스캔 신호(S1(8))에 대한 파형을 나타내고, 제1 스캔 신호와 동기화되어 입력되는 데이터 전압(Vdata)을 나타낸다. 이 경우, 화소행은 행방향으로 배열된 복수의 서브화소들을 의미하고 제1 화소행은 행방향으로 배열된 복수의 서브화소들 중 열방향으로 제일 첫번째에 배치되는 서브화소들을 의미한다.
제1 화소행 내지 제8 화소행 각각에 입력되는 제1 스캔 신호(S1(1), S1(2), S1(3), S1(4), S1(5), S1(6), S1(7), S1(8))들은 각각 제1 더미 스캔 신호 구간(DS1(1), DS1(2), DS1(3), DS1(4), DS1(5), DS1(6), DS1(7), DS1(8))을 포함한다.
제1 화소행에 입력되는 제1 스캔 신호(S(1))의 제1 더미 스캔 신호 구간(DS1(1))이 화소 회로에 입력될 때, 제1 트랜지스터(T1)가 턴-온되어 데이터 전압(Vdata)이 제1 노드(N1)에 인가된다.
앞서 설명한 바와 같이 제1 더미 스캔 신호 구간(DS1)이 입력되는 기간은 더미 기간(DP)이므로, 이때 입력되는 데이터 전압(Vdata)은 더미 데이터 전압이거나, 이전 화소행들 중 어느 하나에 입력되는 데이터 전압일 수 있다.
제1 화소행에 입력되는 제1 스캔 신호(S1(1))의 제1 더미 스캔 신호 구간(DS1(1))의 경우, 제1 더미 스캔 신호 구간(DS1(1))이 발생하는 더미 기간에서 데이터 전압(Vdata)은 더미 데이터 전압(D)이다.
제1 화소행에 입력되는 제1 스캔 신호(S1(1))는 제1 더미 스캔 신호 구간(DS1(1)) 이후 제1 구동 스캔 신호 구간(RS1(1))을 포함한다. 제1 구동 스캔 신호 구간(RS1(1))이 발생하는 제1 기간(P1) 및 제2 기간(P2)에서는 제1 화소행에 포함된 화소 회로들의 구동을 위한 데이터 전압(Vdata(1))이 인가된다.
데이터 전압(Vdata)을 출력하는 데이터 드라이버는 제1 화소행에 포함된 화소 회로들의 구동을 위한 데이터 전압(Vdata(1))을 출력하기 전, 복수개의 더미 데이터 전압(D)을 출력한다.
더미 데이터 전압(D)의 출력 회수는 제1 더미 스캔 신호 구간(DS1)의 개수와 게이트 구동 회로에 입력되는 게이트 클럭의 상의 수의 곱으로 결정된다. 이 경우, 제1 더미 스캔 신호 구간(DS1)의 개수는 1이고 게이트 클럭의 상의 수는 4이므로, 더미 데이터 전압(D)의 출력 회수는 4이다.
따라서, 데이터 드라인버는 제1 화소 회로의 구동을 위한 데이터 전압(Vdata(1))을 출력하기 전, 네 개의 더미 데이터 전압(D)을 출력한다.
제1 스캔 신호(S1(1))의 제1 더미 스캔 신호 구간(DS1(1)) 내지 제1 스캔 신호(S1(4))의 제4 더미 스캔 신호 구간(DS1(4))이 입력될 때 데이터 전압(Vdata)으로 더미 데이터 전압(D)이 인가된다.
그리고, 제5 화소행에 제1 스캔 신호(S1(5))의 제1 더미 스캔 신호 구간(DS1(5))이 입력될 때, 제1 화소행에 제1 스캔 신호(S1(1))의 제1 구동 스캔 신호 구간(RS1(1))가 입력되므로 이 경우, 데이터 전압(Vdata)은 제1 화소행에 포함된 화소 회로들의 구동을 위한 데이터 전압(Vdata(1))이다.
제1 화소행에 포함된 화소 회로들은 제1 스캔 신호(S1(1))의 제1 구동 스캔 신호 구간(RS1(1))과 동기화되어 입력된 데이터 전압(Vdata(1))에 의해 초기화 및 샘플링 구동되고, 제5 화소행에 포함된 화소 회로들은 제1 스캔 신호(S1(5))의 제1 더미 스캔 신호 구간(DS1(5))과 동기화되어 입력된 데이터 전압(Vdata(1))에 의해 더미 구동한다. 더미 구동은 제1 더미 기간(DP1) 및 제2 더미 기간(DP2) 또는 더미 기간(DP)을 통한 구동을 일컫는다.
마찬가지로, 제6 화소행에 제1 스캔 신호(S1(6))의 제1 더미 스캔 신호 구간(DS1(6))이 입력될 때, 제2 화소행에 제1 스캔 신호(S1(2))의 제1 구동 스캔 신호 구간(RS1(2))이 입력되므로 이 경우 데이터 전압(Vdata)은 제2 화소행에 포함된 화소 회로들의 구동을 위한 데이터 전압(Vdata(2))이다.
제2 화소행에 포함된 화소 회로들은 제1 스캔 신호(S1(2))의 제1 구동 스캔 신호 구간(RS1(2))과 동기화되어 입력된 데이터 전압(Vdata(2))에 의해 초기화 및 샘플링 구동되고, 제6 화소행에 포함된 화소 회로들은 제1 스캔 신호(S1(6))의 제1 더미 스캔 신호 구간(DS1(6))과 동기화되어 입력된 데이터 전압(Vdata(2))에 의해 더미 구동한다.
따라서, 제1 더미 스캔 신호 구간(DS1)과 동기화되어 입력된 데이터 전압(Vdata)은 더미 데이터 전압(D)이거나, 제(n-m) 화소행에 입력되는 데이터 전압(Vdata(n-m))이다. 이 경우, n은 화소행의 순서이고, m은 더미 데이터 전압(D)의 출력 회수이다.
이하에서는 도 8을 참조하여 본 명세서의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)의 구조를 설명하기로 한다.
도 8은 본 명세서의 일 실시예에 따른 표시 장치에 포함된 서브 화소의 일 부분을 나타낸 단면도이다. 구체적으로 도 8은 서브 화소(SP)에 배치된 발광 소자(120), 제6 트랜지스터(T6), 및 제3 커패시터(C3)를 나타낸다.
도 8 및 도 2를 함께 참조하면, 기판(110) 상에서 복수의 서브 화소(SP) 각각에 차광층(LS)이 배치된다. 차광층(LS)은 기판(110) 하부에서 복수의 트랜지스터의 액티브층으로 입사하는 광을 차단하여 누설 전류를 최소화할 수 있다. 예를 들어, 차광층(LS)은 구동 트랜지스터로 기능하는 제6 트랜지스터(T6)의 제6 액티브층(ACT6) 하부에 배치되어, 제6 액티브층(ACT6)으로 입사하는 광을 차단할 수 있다. 만약, 제6 액티브층(ACT6)에 광이 조사되는 경우, 누설 전류가 발생하여 제6 트랜지스터(T6)의 신뢰성이 저하될 수 있다. 따라서, 기판(110) 상에 광을 차단하는 차광층(LS)을 배치하여 제6 트랜지스터(T6)의 신뢰성을 향상시킬 수 있다. 차광층(LS)은 불투명한 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
차광층(LS) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 박막 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 상에 제6 액티브층(ACT6), 제6 게이트 전극(GE6), 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)을 포함하는 제6 트랜지스터(T6)가 배치된다.
버퍼층(111) 상에 제6 액티브층(ACT6)이 배치된다. 제6 액티브층(ACT6)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제6 액티브층(ACT6) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제6 게이트 전극(GE6)이 배치된다. 제6 게이트 전극(GE6)은 제1 커패시터(C1)의 커패시터 전극 및 제4 트랜지스터(T4)와 연결된다. 제6 게이트 전극(GE6)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제6 게이트 전극(GE6) 상에 제1 층간 절연층(113) 및 제2 층간 절연층(114)이 배치되고, 제2 층간 절연층(114) 상에 제6 액티브층(ACT6)과 전기적으로 연결된 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)이 배치된다. 제6 소스 전극(SE6)은 제2 커패시터(C2), 제3 커패시터(C3) 및 발광 소자(120)의 캐소드 전극(125)와 연결되고, 제6 드레인 전극(DE6)은 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)와 연결된다. 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
기판(110) 상에 제3 커패시터(C3)가 배치된다. 제3 커패시터(C3)는 제3-1 커패시터 전극(C3a), 제3-2 커패시터 전극(C3b), 제3-3 커패시터 전극(C3c)을 포함한다. 제3 커패시터(C3)는 하부 커패시터 전극인 제3-1 커패시터 전극(C3a), 중간 커패시터 전극인 제3-2 커패시터(C3b) 및 상부 커패시터 전극인 제3-3 커패시터 전극(C3c)을 포함한다.
기판(110) 상에 제3-1 커패시터 전극(C3a)이 배치된다. 제3-1 커패시터 전극(C3a)은 차광층(LS)으로부터 연장된 부분으로 차광층(LS)과 일체로 이루어질 수 있다. 이때, 제3-1 커패시터 전극(C3a)은 버퍼층(111) 및 게이트 절연층(112)에 형성된 컨택홀을 통해 제2 커패시터(C2) 및 제6 소스 전극(SE6)과 전기적으로 연결될 수 있다.
버퍼층(111) 및 게이트 절연층(112) 상에 제3-2 커패시터 전극(C3b)이 배치된다. 제3-2 커패시터 전극(C3b)은 제6 게이트 전극(GE6)으로부터 연장된 부분으로 제3-1 커패시터 전극(C3a)과 중첩하도록 배치될 수 있다. 제3-2 커패시터 전극(C3b)은 제6 트랜지스터(T6)의 제6 게이트 전극(GE6) 및 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다.
제1 층간 절연층(113) 상에 제3-3 커패시터 전극(C3c)이 배치된다. 제3-3 커패시터 전극(C3c)은 제1 층(C3c') 및 제2 층(C3c'')으로 이루어질 수 있다. 제3-3 커패시터 전극(C3c)의 제1 층(C3c')은 제1 커패시터(C1)에 포함된 커패시터 전극과 동일 층에서 동일 물질로 이루어진 아일랜드 형상의 패턴일 수 있다. 제1 층(C3c')은 제1 층간 절연층(113)을 사이에 두고 제3-1 커패시터 전극(C3a) 및 제3-2 커패시터 전극(C3b)과 중첩하도록 배치될 수 있다.
제3-3 커패시터 전극(C3c)의 제2 층(C3c'')은 제2 층간 절연층(114) 상에 배치된다. 제2 층(C3c'')은 제6 소스 전극(SE6)으로부터 연장된 부분으로 제2 층간 절연층(114)의 컨택홀을 통해 제1 층(C3c')에 연결될 수 있다.
한편, 게이트 절연층(112) 상에 제1 스캔 배선(SL1), 제2 스캔 배선(SL2) 및 발광 배선(EL)이 배치된다. 제1 스캔 배선(SL1), 제2 스캔 배선(SL2) 및 발광 배선(EL)은 행 방향으로 연장되고, 동일한 행에 배치된 복수의 서브 화소(SP)를 따라 배치될 수 있다. 또한, n번째 행에 포함된 복수의 서브 화소(SP)는 (n-1)번째 행에 배치된 (n-1)번째 제1 스캔 배선(SL1)의 스캔 신호를 제공받을 수 있다. 즉, n번째 행에 배치된 제2 스캔 배선(SL2)은 (n-1)번째 행에 배치된 제1 스캔 배선(SL1)일 수 있다.
제1 스캔 배선(SL1)은 제1 게이트 전극 및 제4 게이트 전극과 일체로 이루어져 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)로 제1 스캔 신호(S1)를 전달할 수 있고, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)를 턴-온 또는 턴-오프 시킬 수 있다. 제2 스캔 배선(SL2)은 제2 게이트 전극과 일체로 이루어져 제2 트랜지스터(T2)로 제2 스캔 신호(S2)를 전달할 수 있고, 제2 트랜지스터(T2)를 턴-온 또는 턴-오프 시킬 수 있다. 발광 배선(EL)은 제3 게이트 전극 및 제7 게이트 전극과 일체로 이루어져 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)로 발광 신호(EM)를 전달할 수 있고, 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)를 턴-온 또는 턴-오프 시킬 수 있다. 또한, (n-1)번째 제1 스캔 배선(SL1)은 제5 게이트 전극과 일체로 이루어져 제5 트랜지스터(T5)로 (n-1)번째 제1 스캔 신호(S1(n-1))를 전달할 수 있고, 제5 트랜지스터(T5)를 턴-온 또는 턴-오프 시킬 수 있다.
제1 층간 절연층(113) 상에 기준 전압 배선(VL3)이 배치될 수 있다. 기준 전압 배선(VL3)은 행 방향으로 연장되고, 동일한 행에 배치된 복수의 서브 화소(SP)를 따라 배치될 수 있다.
제2 층간 절연층(114) 상에 데이터 배선(DL), 고전위 전압 배선(VL1) 및 저전위 전압 배선(VL2)이 배치된다. 데이터 배선(DL), 고전위 전압 배선(VL1) 및 저전위 전압 배선(VL2)은 열 방향으로 연장되고, 동일한 열에 배치된 복수의 서브 화소(SP)를 따라 배치될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제1 커패시터(C1), 제2 커패시터(C2) 및 제3 커패시터(C3) 상에 패시베이션층(115)이 배치된다. 패시베이션층(115)은 패시베이션층(115) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 무기 물질 또는 벤조사이클로부텐(benzocyclobutene) 또는 아크릴(acryl)계 물질과 같은 유기 물질 중 어느 하나로 이루어질 수 있으나, 이에 제한되지 않는다.
패시베이션층(115) 상에 반사판(RF)이 배치된다. 반사판(RF)은 발광 소자(120)에서 발광된 광을 기판(110) 상부로 반사시키기 위한 반사판(RF)으로 복수의 서브 화소(SP) 각각에 대응되는 형상으로 이루어질 수 있다.
반사판(RF) 상에 접착층(AD)이 배치된다. 접착층(AD)은 접착층(AD) 상에 배치되는 발광 소자(120)를 고정하기 위한 층으로, 레진과 같은 접착물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
접착층(AD) 상에 발광 소자(120)가 배치된다. 발광 소자(120)는 전류에 의해 빛을 발광하는 소자로, 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(120)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 발광 소자(120)는 무기물 기반의 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다.
발광 소자(120)는 제1 반도체층(121), 발광층(122), 제2 반도체층(123), 애노드 전극(124), 캐소드 전극(125), 및 보호막(126)를 포함한다.
접착층(AD) 상에 제1 반도체층(121)이 배치되고, 제1 반도체층(121) 상에 제2 반도체층(123)이 배치된다. 제1 반도체층(121) 및 제2 반도체층(123)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(121) 및 제2 반도체층(123)은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(121)과 제2 반도체층(123) 사이에 발광층(122)이 배치된다. 발광층(122)은 제1 반도체층(121) 및 제2 반도체층(123)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(122)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(121) 상에 애노드 전극(124)이 배치되고, 제2 반도체층(123) 상에 캐소드 전극(125)이 배치된다. 이 경우, 애노드 전극(124)을 제1 반도체층(121) 상에 배치하기 위해, 발광층(122) 및 제2 반도체층(123)으로부터 제1 반도체층(121)이 일부 돌출될 수 있다. 발광층(122) 및 제2 반도체층(123)으로부터 돌출된 제1 반도체층(121)의 상면 일부분에 애노드 전극(124)을 형성하고, 제2 반도체층(123) 상면에 캐소드 전극(125)을 형성할 수 있다.
한편, 발광 소자(120)를 둘러싸는 보호막(126)은 발광 소자(120)의 외측면 중 적어도 발광 소자(120)의 제1 반도체층(121)의 측면, 발광층(122)의 측면 및 제2 반도체층(123)의 측면을 덮을 수 있다. 발광 소자(120)를 둘러싸는 보호막(126)을 형성하여 애노드 전극(124) 및 캐소드 전극(125) 형성 시 제1 반도체층(121) 및 제2 반도체층(123)의 전기적인 쇼트를 방지할 수 있다.
복수의 화소(PX)는 메인 발광 소자 및 보조 발광 소자가 배치된 서브 화소(SP)를 적어도 하나 포함할 수 있다. 예를 들어, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)는 각각 발광 소자 하나만 포함할 수 있다. 제1 서브 화소(SP1)는 적색 메인 발광 소자를 포함하고, 제2 서브 화소(SP2)는 적색 메인 발광 소자를 포함한다. 이 경우, 제2 서브 화소(SP2)에 포함된 적색 메인 발광 소자를 리던던시 발광 소자라 일컫을 수도 있다. 그리고, 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 각각 메인 발광 소자 및 보조 발광 소자를 포함할 수 있다. 제3 서브 화소(SP3)는 녹색 메인 발광 소자 및 녹색 보조 발광 소자를 포함하고, 제4 서브 화소(SP4)는 청색 메인 발광 소자 및 청색 보조 발광 소자를 포함한다. 이 경우, 녹색 보조 발광 소자 및 청색 보조 발광 소자를 리던던시 발광 소자라고 일컫을 수도 있다.
발광 소자(120) 및 접착층(AD) 상에 제1 평탄화층(116) 및 제2 평탄화층(117)을 포함하는 평탄화층이 배치된다. 평탄화층은 발광 소자(120)가 배치된 기판(110) 상부를 평탄화할 수 있고, 발광 소자(120)를 고정 및 보호할 수 있다. 제1 평탄화층(116) 및 제2 평탄화층(117) 각각은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 벤조사이클로부텐(benzocyclobutene) 또는 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
평탄화층 상에 발광 소자(120)를 화소 회로 및 고전위 전압 배선(VL1)과 연결하는 연결 전극(CE)이 배치된다. 연결 전극(CE)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 포함한다.
제1 연결 전극(CE1)은 발광 소자(120)의 애노드 전극(124)과 고전위 전압 배선(VL1)을 전기적으로 연결하는 전극이다. 제1 연결 전극(CE1)은 제2 평탄화층(117)에 형성된 컨택홀을 통해 발광 소자(120)의 애노드 전극(124)과 연결될 수 있다.
제2 연결 전극(CE2)은 발광 소자(120)의 캐소드 전극(125)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6), 제3 커패시터(C3) 및 제2 커패시터(C2)를 전기적으로 연결하는 전극이다. 제2 연결 전극(CE2)은 접착층(AD) 및 제1 평탄화층(116), 제2 평탄화층(117)에 형성된 컨택홀을 통해 복수의 서브 화소(SP) 각각의 반사판(RF)과 연결될 수 있다. 이 경우, 반사판(RF)은 제6 트랜지스터(T6)의 제6 소스 전극(SE6), 제3 커패시터(C3) 및 제2 커패시터(C2)와 연결되기 때문에 반사판(RF) 및 제2 연결 전극(CE2)을 통해 제6 트랜지스터(T6)의 제6 소스 전극(SE6), 제3 커패시터(C3) 및 제2 커패시터(C2)와 발광 소자(120)의 캐소드 전극(125)을 전기적으로 연결할 수 있다.
평탄화층 상에 뱅크(118)가 배치된다. 뱅크(118)는 도면에 도시된 바와 같이 평탄화층 중 제2 평탄화층(117)으로부터 노출된 제1 평탄화층(116) 상에 배치될 수도 있고, 제2 평탄화층(117) 상에 배치될 수도 있으며 이에 제한되는 것은 아니다. 뱅크(118)는 복수의 서브 화소(SP) 간의 혼색을 저감하도록 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 연결 전극(CE1), 제2 연결 전극(CE) 및 뱅크(118) 상에 보호층(119)이 배치된다. 보호층(119)은 보호층(119) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
보호층(119) 상에 보호 필름(133)이 배치된다. 보호 필름(133)은 접착 필름(131)을 통해 보호층(119)과 부착된다. 보호 필름(133)은 보호 필름(133) 아래의 구성을 보호하고, 보호 필름(133) 아래의 구성이 깨졌을 때 파편이 흩어지는 것을 방지하는 비산 방지 필름일 수 있다. 보호 필름(133)은 PET와 같은 무기 재료로 형성된 광학 필름으로, 보호 필름(133)과 접착 필름(131)은 서로 합지된 상태로 보호층(119) 상에 부착될 수도 있다. 접착 필름(131)은 투명한 광학용 접착 물질로 형성된다. 예를 들어, 접착 필름(131)은 필름 형태인 OCA(Optically clear adhesive) 또는 비정형의 액상 형태인 OCR(Optically clear resin)일 수 있으나, 이에 한정되는 것은 아니다.
본 명세서의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 발광 소자 및 발광 소자에 구동 전류를 제공하는 화소 회로를 포함한다. 화소 회로는 게이트 전극, 소스 전극, 드레인 전극을 갖는 구동 트랜지스터, 게이트 전극과 연결된 제1 전극 및 제1 노드와 연결된 제2 전극을 갖는 제1 커패시터, 제2 전극 및 데이터 배선 사이에 연결되고 제1 스캔 신호에 의해 제어되는 제1 트랜지스터, 제2 전극 및 기준 전압 배선 사이에 연결되고 발광 신호에 의해 제어되는 제1 발광 트랜지스터, 및 드레인 전극 및 저전위 전압 배선 사이에 연결되고 발광 신호에 의해 제어되는 제2 발광 트랜지스터를 포함한다.
제1 스캔 신호는 제1 트랜지스터를 턴-온시키기 위한 제1 전압 레벨을 갖는 제1 더미 스캔 신호 구간(“제1 더미 스캔 펄스”라고도 함) 및 제1 구동 스캔 신호 구간(“제1 구동 스캔 펄스”라고도 함)을 포함한다. 제1 더미 스캔 신호 구간과 제1 구동 스캔 신호 구간 사이의 신호 구간은 상기 제1 전압 레벨과 다른 제2 전압 레벨을 갖는다.
그리고, 발광 신호는 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간 사이에서 제1 발광 트랜지스터 및 제2 발광 트랜지스터를 턴-온시키는 더미 발광 신호 구간을 포함한다.
본 명세서의 다른 특징에 따르면, 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간이 제1 트랜지스터를 턴-온시키는 동안 발광 신호는 제1 발광 트랜지스터 및 제2 발광 트랜지스터를 턴-오프시킬 수 있다.
본 명세서의 다른 특징에 따르면, 제1 더미 스캔 신호 구간에 의해 제1 트랜지스터가 턴-온 되는 제1 타이밍과 제1 구동 스캔 신호 구간에 의해 제1 트랜지스터가 턴-온 되는 제2 타이밍 사이에, 발광 신호는 제1 발광 트랜지스터 및 제2 발광 트랜지스터를 턴-오프 시킬 수 있다.
본 명세서의 다른 특징에 따르면, 발광 소자는 애노드 전극 및 캐소드 전극을 포함하고, 애노드 전극은 고전위 전압 배선에 연결되고 캐소드 전극은 상기 소스 전극에 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 구동 트랜지스터, 제1 트랜지스터, 제1 발광 트랜지스터, 및 제2 발광 트랜지스터는 다결정 트랜지스터일 수 있다.
본 명세서의 다른 특징에 따르면, 제1 스캔 신호에 의해 제어되고, 애노드 전극 및 캐소드 전극과 연결된 제2 트랜지스터를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간은 2 수평 기간의 시간적인 길이를 가질 수 있다. 그리고, 화소 회로는 제2 스캔 신호에 의해 제어되고 드레인 전극 및 기준 전압 배선 사이에 연결된 트랜지스터를 더 포함하고, 제2 스캔 신호는 제1 스캔 신호와 1 수평 기간만큼 중첩될 수 있다. 또한, 제2 스캔 신호는 제1 더미 스캔 신호 구간과 중첩되는 제2 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간과 중첩되는 제2 구동 스캔 신호 구간을 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제1 스캔 신호는 2개 이상의 제1 더미 스캔 신호 구간을 포함할 수 있으며, 2개 이상의 제1 더미 스캔 신호 구간 사이의 신호 구간은 상기 제2 전압 레벨을 가질 수 있다.
본 명세서의 다른 특징에 따르면, 더미 발광 신호 구간의 수는 제1 더미 스캔 신호 구간의 수보다 한 개 작을 수 있다.
본 명세서의 다른 특징에 따르면, 게이트 전극과 소스 전극 사이에 배치된 제2 커패시터 및 애노드 전극과 캐소드 전극 사이에 배치된 제3 커패시터를 더 포함할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는 복수의 서브 화소들을 포함하는 기판, 기판 상에서 제1 방향(예를 들어, 행 방향 또는 열 방향)으로 배치된 스캔 배선 및 발광 배선, 기판 상에서 스캔 배선과 연결된 스캔 트랜지스터들, 기판 상에서 발광 배선과 연결된 발광 트랜지스터들, 스캔 트랜지스터들 및 발광 트랜지스터들과 동일 평면상에 배치된 구동 트랜지스터, 및 스캔 트랜지스터들, 발광 트랜지스터들, 및 구동 트랜지스터들 상에서 어느 일 영역에 배치된 발광 소자를 포함한다. 이 경우, 제1 스캔 배선에 인가되는 스캔 신호는 더미 스캔 신호 구간을 포함하고, 발광 배선에 인가되는 발광 신호는 더미 스캔 신호 구간 이후에 발광 트랜지스터들을 턴-온시키는 더미 발광 신호 구간을 포함한다.
본 명세서의 다른 특징에 따르면, 제1 방향과 교차하는 제2 방향(예: 열 방향 또는 행 방향)으로 배치된 데이터 배선을 더 포함하고, 스캔 트랜지스터들은 데이터 배선과 연결된 제1 스캔 트랜지스터를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 표시 영역에 배치되며 복수의 서브 화소들 사이에 배치된 적어도 하나의 게이트 드라이버, 및 게이트 드라이버에 신호를 전달하는 게이트 드라이버 배선을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 기판은 서로 마주보는 제1 패드 영역 및 제2 패드 영역을 포함하고, 데이터 배선과 연결된 데이터 패드 및 게이트 드라이버 배선과 연결된 게이트 패드는 상기 제1 패드 영역에 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 발광 소자의 애노드 전극과 연결된 고전위 전압 배선 및 고전위 전압 배선과 연결된 고전위 전압 패드를 더 포함하고, 고전위 전압 패드는 상기 제1 패드 영역에 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 발광 트랜지스터들 중 적어도 어느 하나의 발광 트랜지스터와 연결된 저전위 전압 배선 및 저전위 전압 배선과 연결된 저전위 전압 패드를 더 포함하고, 저전위 전압 패드는 제2 패드 영역에 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 스캔 신호는 더미 스캔 신호 구간 이후에 스캔 트랜지스터들 중 적어도 두 개 이상의 스캔 트랜지스터들을 턴-온시키는 구동 스캔 신호 구간을 포함할 수 있다. 그리고, 더미 스캔 신호 구간, 더미 스캔 신호 구간, 및 구동 스캔 신호 구간은 게이트 로우 전압일 수 있다.
본 명세서의 다른 특징에 따르면, 스캔 트랜지스터들, 발광 트랜지스터들, 및 구동 트랜지스터는 P형 트랜지스터일 수 있다.
본 명세서의 다른 특징에 따르면, 스캔 트랜지스터들, 발광 트랜지스터들, 및 구동 트랜지스터 중 적어도 하나와 발광 소자 사이에 배치된 반사 전극을 더 포함할 수 있다. 반사 전극은 발광 소자와 수직 방향으로 중첩될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 기판
111: 버퍼층 112: 게이트 절연층
113: 제1 층간 절연층 114: 제2 층간 절연층
115: 패시베이션층 116: 제1 평탄화층
117: 제2 평탄화층 118: 뱅크
119: 보호층 AD: 접착층
LS: 차광층 T1: 제1 트랜지스터
T2: 제2 트랜지스터 T3: 제3 트랜지스터
T4: 제4 트랜지스터 T5: 제5 트랜지스터
T6: 제6 트랜지스터 ACT6: 제6 액티브층
GE6: 제6 게이트 전극 SE6: 제6 소스 전극
DE6: 제6 드레인 전극 T7: 제7 트랜지스터
C1: 제1 커패시터 C2: 제2 커패시터
C3: 제3 커패시터 C3a: 제3-1 커패시터 전극
C3b: 제3-2 커패시터 전극 C3c: 제3-3 커패시터 전극
C3c': 제1 층 C3c'': 제2 층
120: 발광 소자 121: 제1 반도체층
122: 발광층 123: 제2 반도체층
124: 애노드 125: 캐소드
CE: 연결 전극 CE1: 제1 연결 전극
CE2: 제2 연결 전극 SL1: 제1 스캔 배선
SL2: 제2 스캔 배선 DL: 데이터 배선
EL: 발광 배선 VL1: 고전위 전압 배선
VL2: 저전위 전압 배선 VL3: 기준 전압 배선
N1: 제1 노드 N2: 제2 노드
N3: 제3 노드 N4: 제4 노드
SP: 서브 화소 SP1: 제1 서브 화소
SP2: 제2 서브 화소 SP3: 제3 서브 화소
SP4: 제4 서브 화소

Claims (20)

  1. 발광 소자 및 상기 발광 소자에 구동 전류를 제공하는 화소 회로를 포함하고,
    상기 화소 회로는,
    게이트 전극, 소스 전극, 드레인 전극을 갖는 구동 트랜지스터;
    상기 게이트 전극과 연결된 제1 전극 및 제1 노드와 연결된 제2 전극을 갖는 제1 커패시터;
    상기 제2 전극 및 데이터 배선 사이에 연결되고, 제1 스캔 신호에 의해 제어되는 제1 트랜지스터;
    상기 제2 전극 및 기준 전압 배선 사이에 연결되고, 발광 신호에 의해 제어되는 제1 발광 트랜지스터; 및
    상기 드레인 전극 및 저전위 전압 배선 사이에 연결되고, 상기 발광 신호에 의해 제어되는 제2 발광 트랜지스터를 포함하며,
    상기 제1 스캔 신호는 상기 제1 트랜지스터를 턴-온시키기 위한 제1 전압 레벨을 갖는 제1 더미 스캔 신호 구간 및 제1 구동 스캔 신호 구간을 포함하고, 상기 제1 더미 스캔 신호 구간과 상기 제1 구동 스캔 신호 구간 사이의 신호 구간은 상기 제1 전압 레벨과 다른 제2 전압 레벨을 갖고,
    상기 발광 신호는 상기 제1 더미 스캔 신호 구간 및 상기 제1 구동 스캔 신호 구간 사이에서 상기 제1 발광 트랜지스터 및 상기 제2 발광 트랜지스터를 턴-온시키는 더미 발광 신호 구간을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 더미 스캔 신호 구간에 의해 상기 제1 트랜지스터가 턴-온 되는 제1 타이밍과 상기 제1 구동 스캔 신호 구간에 의해 상기 제1 트랜지스터가 턴-온 되는 제2 타이밍 사이에, 상기 발광 신호는 상기 제1 발광 트랜지스터 및 상기 제2 발광 트랜지스터를 턴-오프시키는, 표시 장치.
  3. 제1 항에 있어서,
    상기 발광 소자는 애노드 전극 및 캐소드 전극을 포함하고, 상기 애노드 전극은 고전위 전압 배선에 연결되고 상기 캐소드 전극은 상기 소스 전극에 연결된, 표시 장치.
  4. 제1 항에 있어서,
    상기 구동 트랜지스터, 상기 제1 트랜지스터, 상기 제1 발광 트랜지스터, 및 상기 제2 발광 트랜지스터는 다결정 트랜지스터인, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 스캔 신호에 의해 제어되고, 애노드 전극 및 캐소드 전극 사이에 연결된 제2 트랜지스터를 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 더미 스캔 신호 구간 및 상기 제1 구동 스캔 신호 구간 각각은 2 수평 기간의 시간적인 길이를 갖는, 표시 장치.
  7. 제6 항에 있어서,
    상기 화소 회로는 제2 스캔 신호에 의해 제어되고 상기 드레인 전극 및 상기 기준 전압 배선 사이에 연결된 트랜지스터를 더 포함하고,
    상기 제2 스캔 신호는 상기 제1 스캔 신호와 1 수평 기간만큼 중첩된, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 스캔 신호는 상기 제1 더미 스캔 신호 구간과 중첩되는 제2 더미 스캔 신호 구간 및 상기 제1 구동 스캔 신호 구간과 중첩되는 제2 구동 스캔 신호 구간을 포함하는, 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 스캔 신호는 2개 이상의 제1 더미 스캔 신호 구간을 포함하고, 상기 2개 이상의 제1 더미 스캔 신호 구간 사이의 신호 구간은 상기 제2 전압 레벨을 갖고,
    상기 더미 발광 신호 구간의 수는 상기 제1 더미 스캔 신호 구간의 수보다 한 개 작은, 표시 장치.
  10. 제1 항에 있어서,
    상기 게이트 전극과 상기 소스 전극 사이에 배치된 제2 커패시터 및 애노드 전극과 캐소드 전극 사이에 배치된 제3 커패시터를 더 포함하는, 표시 장치.
  11. 복수의 서브 화소들을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 배치된 스캔 배선 및 발광 배선;
    상기 기판 상에서 상기 스캔 배선과 연결된 스캔 트랜지스터들;
    상기 기판 상에서 상기 발광 배선과 연결된 발광 트랜지스터들;
    상기 스캔 트랜지스터들 및 상기 발광 트랜지스터들과 동일 평면상에 배치된 구동 트랜지스터; 및
    상기 스캔 트랜지스터들, 상기 발광 트랜지스터들, 및 상기 구동 트랜지스터들 상에서 어느 일 영역에 배치된 발광 소자를 포함하고,
    상기 제1 스캔 배선에 인가되는 스캔 신호는 더미 스캔 신호 구간을 포함하고, 상기 발광 배선에 인가되는 발광 신호는 상기 더미 스캔 신호 구간 이후에 상기 발광 트랜지스터들을 턴-온시키는 더미 발광 신호 구간을 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 방향과 교차하는 방향으로 배치된 데이터 배선을 더 포함하고, 상기 스캔 트랜지스터들은 상기 데이터 배선과 연결된 제1 스캔 트랜지스터를 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    표시 영역에 배치되며, 상기 복수의 서브 화소들 사이에 배치된 적어도 하나의 게이트 드라이버; 및
    상기 게이트 드라이버에 신호를 전달하는 게이트 드라이버 배선을 더 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 기판은 서로 마주보는 제1 패드 영역 및 제2 패드 영역을 포함하고,
    상기 데이터 배선과 연결된 데이터 패드 및 상기 게이트 드라이버 배선과 연결된 게이트 패드는 상기 제1 패드 영역에 배치된, 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자의 애노드 전극과 연결된 고전위 전압 배선 및 상기 고전위 전압 배선과 연결된 고전위 전압 패드를 더 포함하고, 상기 고전위 전압 패드는 상기 제1 패드 영역에 배치된, 표시 장치.
  16. 제14 항에 있어서,
    상기 발광 트랜지스터들 중 적어도 어느 하나의 발광 트랜지스터와 연결된 저전위 전압 배선 및 상기 저전위 전압 배선과 연결된 저전위 전압 패드를 더 포함하고, 상기 저전위 전압 패드는 상기 제2 패드 영역에 배치된, 표시 장치.
  17. 제11 항에 있어서,
    상기 스캔 신호는 상기 더미 스캔 신호 구간 이후에 상기 스캔 트랜지스터들 중 적어도 두 개 이상의 스캔 트랜지스터들을 턴-온시키는 구동 스캔 신호 구간을 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 더미 스캔 신호 구간, 상기 더미 스캔 신호 구간, 및 상기 구동 스캔 신호 구간은 게이트 로우 전압인, 표시 장치.
  19. 제11 항에 있어서,
    상기 스캔 트랜지스터들, 상기 발광 트랜지스터들, 및 상기 구동 트랜지스터는 P형 트랜지스터인, 표시 장치.
  20. 제11 항에 있어서,
    상기 스캔 트랜지스터들, 상기 발광 트랜지스터들, 및 상기 구동 트랜지스터 중 적어도 하나와 상기 발광 소자 사이에 배치된 반사 전극을 더 포함하고, 상기 반사 전극은 상기 발광 소자와 중첩되는, 표시 장치.
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