KR20240027196A - 표시패널 - Google Patents

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KR20240027196A
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KR
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light
light emitting
circuit
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강기녕
광하이 진
김선광
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삼성디스플레이 주식회사
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Abstract

본 발명의 표시패널은 베이스층, 회로층 및 발광 소자층을 포함한다. 회로층은 제1 구동회로, 제2 구동회로 및 복수의 화소 회로들을 포함하고, 상기 베이스층 상에 배치된다. 발광 소자층은 상기 복수의 화소 회로들에 각각 연결된 복수의 발광 소자들을 포함하고, 상기 회로층 상에 배치된다. 제1 방향에서 상기 제1 및 제2 구동회로 각각은 상기 복수의 화소 회로들 사이에 배치된다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시패널에 관한 것으로, 보다 상세하게는 표시 품질이 개선되고 표시 영역이 확장된 표시패널에 관한 것이다.
텔레비전, 휴대 전화, 태블릿, 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시패널을 구비한다.
표시패널은 발광 소자 및 발광 소자의 구동을 위한 회로를 포함한다. 표시패널에 포함된 발광 소자들은 회로에서 인가받은 전압에 따라 광을 발광하고 영상을 생성한다. 표시패널의 신뢰성을 향상시키기 위해 발광 소자 및 회로의 연결에 대한 연구가 진행되고 있다.
본 발명의 목적은 표시 품질이 향상된 좁은 베젤의 표시패널을 제공하는 것이다.
본 발명의 표시패널은 베이스층, 회로층 및 발광 소자층을 포함한다. 회로층은 제1 구동회로, 제2 구동회로 및 복수의 화소 회로들을 포함하고, 상기 베이스층 상에 배치된다. 발광 소자층은 상기 복수의 화소 회로들에 각각 연결된 복수의 발광 소자들을 포함하고, 상기 회로층 상에 배치된다. 제1 방향에서 상기 제1 및 제2 구동회로 각각은 상기 복수의 화소 회로들 사이에 배치된다.
일 실시예에서, 상기 제1 구동회로는 주사 구동회로이고, 상기 제2 구동회로는 발광 제어 구동회로일 수 있다.
일 실시예에서, 상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로 및 상기 제2 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분될 수 있다.
일 실시예에서, 상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결될 수 있다.
일 실시예에서, 상기 제1 발광 소자 그룹에 포함된 복수의 발광 소자들 각각은 상기 회로층 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 제2 전극을 포함하고, 상기 제1 전극이 상기 연결배선과 연결될 수 있다.
일 실시예에서, 상기 복수의 화소 회로들 각각은 상기 제1 구동회로 및 상기 제2 구동회로에 연결될 수 있다.
일 실시예에서, 상기 회로층은 상기 제1 방향에서 상기 제2 구동회로를 사이에 두고 상기 제1 구동회로와 이격된 제3 구동회로를 더 포함할 수 있다.
일 실시예에서, 상기 복수의 화소 회로들 각각은 상기 제1 및 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로에 연결될 수 있다.
일 실시예에서, 상기 복수의 발광 소자들은 평면 상에서 상기 제1 구동회로, 상기 제2 구동회로, 및 상기 제3 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고, 상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결될 수 있다.
일 실시예에서, 상기 회로층은 상기 제1 방향에서 상기 제2 구동회로 및 상기 제3 구동회로 사이에 배치된 제4 구동회로를 더 포함할 수 있다.
일 실시예에서, 상기 복수의 화소 회로들 각각은 상기 제1 구동회로와 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로와 상기 제4 구동회로 중 더 가까운 어느 하나에 연결될 수 있다.
일 실시예에서, 상기 복수의 발광 소자들은 평면 상에서 상기 제1 구동회로, 상기 제2 구동회로, 상기 제3 구동회로, 및 상기 제4 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고, 상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결될 수 있다.
일 실시예에서, 상기 제1 및 제2 구동회로 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
본 발명의 표시패널은 베이스층, 회로층 및 발광 소자층을 포함한다. 베이스층은 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함한다. 회로층은 상기 표시 영역에 배치된 제1 구동회로, 제1 방향에서 상기 제1 구동회로와 이격된 제2 구동회로, 및 복수의 화소 회로들을 포함하고, 상기 베이스층 상에 배치된다. 발광 소자층은 상기 표시 영역의 전면에 배치되고 상기 복수의 화소 회로들에 각각 연결되는 복수의 발광 소자들을 포함하고, 상기 회로층 상에 배치된다. 상기 제1 방향에서, 상기 제1 및 제2 구동회로 사이에 상기 복수의 화소 회로들 중 적어도 하나가 배치된다.
일 실시예에서, 상기 복수의 화소 회로들 각각은 상기 제1 및 제2 구동회로에 연결될 수 있다.
일 실시예에서, 상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로 및 상기 제2 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고, 상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결될 수 있다.
일 실시예에서, 상기 회로층은 상기 제1 방향에서 상기 제2 구동회로를 사이에 두고 상기 제1 구동회로와 이격된 제3 구동회로를 더 포함하고, 상기 복수의 화소 회로들 각각은 상기 제1 및 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로에 연결될 수 있다.
일 실시예에서, 상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로, 상기 제2 구동회로, 및 상기 제3 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고, 상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결될 수 있다.
일 실시예에서, 상기 회로층은 상기 제1 방향에서 상기 제2 구동회로 및 상기 제3 구동회로 사이에 배치된 제4 구동회로를 더 포함하고, 상기 복수의 화소 회로들 각각은 상기 제1 구동회로와 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로와 상기 제4 구동회로 중 더 가까운 어느 하나에 연결될 수 있다.
일 실시예에서, 상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로, 상기 제2 구동회로, 상기 제3 구동회로, 및 상기 제4 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고, 상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결될 수 있다.
일 실시예의 표시패널은 표시 영역이 확장되고, 표시 영역의 표시 품질이 향상될 수 있다.
도 1a는 일 실시예에 따른 전자 장치의 블럭도이다.
도 1b는 일 실시예에 따른 화소의 등가 회로도이다.
도 2는 일 실시예에 따른 표시패널을 간략히 도시한 평면도이다.
도 3a는 일 실시예에 따른 표시패널을 간략히 도시한 도면이다.
도 3b는 일 실시예에 따른 표시패널을 간략히 도시한 도면이다.
도 3c는 일 실시예에 따른 표시패널의 일부 영역을 확대한 평면도이다.
도 3d 및 도 3e는 실시예들에 따른 표시패널의 일부 영역을 확대한 평면도들이다.
도 4a는 일 실시예에 따른 표시패널의 단면도이다.
도 4b는 일 실시예에 따른 표시패널의 단면도이다.
도 5는 일 실시예에 따른 표시패널을 간략히 도시한 평면도이다.
도 6은 일 실시예에 따른 표시패널을 간략히 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “상에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 일 실시예에 따른 전자 장치의 블럭도이다. 본 발명에 따른 전자 장치는 적어도 하나의 반도체를 포함하는 반도체 장치일 수 있다. 전자 장치는 타이밍 제어부(TC), 주사 구동회로(SDC), 데이터 구동회로(DDC), 발광 제어 구동회로(EDC) 및 표시패널(DP)을 포함할 수 있다. 표시패널(DP)은 전기적 신호에 따라 영상을 표시한다.
본 실시예에서, 표시패널(DP)은 예시적으로 유기발광 표시패널인 것으로 설명한다. 한편, 이는 예시적으로 기재한 것이고, 본 발명에 따른 표시패널(DP)은 다양한 실시예들을 포함할 수 있다.
타이밍 제어부(TC)는 입력 영상신호들(미 도시)을 수신하고, 주사 구동회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS, ECS)을 출력한다.
주사 구동회로(SDC)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭 신호 등을 포함할 수 있다.
주사 구동회로(SDC)는 복수의 주사 신호들을 생성하고, 주사 신호들을 복수의 스캔 라인들(SL1~SLn)에 순차적으로 출력한다.　
발광 제어 구동회로(EDC)는 타이밍 제어부(TC)로부터 발광 제어 신호(ECS)를 수신한다. 발광 제어 구동회로(EDC)는 발광 제어 신호(ECS)에 응답하여 복수의 발광 제어 신호들을 생성하고, 복수의 발광 라인들(EL1~ELn)에 발광 제어 신호들을 출력한다.
본 발명에서는 주사 구동회로(SDC) 및 발광 제어 구동회로(EDC)에서 주사 신호들 및 발광 제어 신호들이 각각 분할하여 출력된 것을 도시하였으나, 이에 제한되지 않고 발광 제어 구동회로(EDC)가 생략되고 주사 구동회로(SDC)에서 주사 신호들과 발광 제어 신호들이 출력될 수도 있다.
데이터 구동회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값들에 대응하는 아날로그 전압들이다.
표시패널(DP)은 스캔 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 및 화소들(PX)을 포함한다. 스캔 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나열된다.
복수의 발광 라인들(EL1~ELn) 각각은 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인에 나란하게 배열될 수 있다. 데이터 라인들(DL1~DLm)은 스캔 라인들(SL1~SLn)과 절연되게 교차한다.
복수의 화소들(PX) 각각은 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인, 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 접속된다.
화소들(PX) 각각은 제1 전원 전압(ELVDD) 및 제1 전원 전압(ELVDD)보다 낮은 레벨의 제2 전원 전압(ELVSS)을 수신한다. 화소들(PX) 각각은 제1 전원 전압(ELVDD)이 인가되는 제1 구동 전원 라인(PL1) 및 제2 전원 전압(ELVSS)이 인가되는 제2 구동 전원 라인(PL2)에 접속된다.
본 발명의 일 예로, 화소들(PX) 각각은 3개의 스캔 라인들에 전기적으로 연결될 수 있다. 도 1a에 도시된 것과 같이, 제2 번째 화소행의 화소들은 제1 번째 내지 제3 번째 스캔 라인(SL1 내지 SL3)에 연결될 수 있다.
한편, 표시패널(DP)은 복수의 더미 스캔 라인들을 더 포함할 수도 있다. 표시패널(DP)은 제1 번째 화소행의 화소들(PX)에 연결된 더미 스캔 라인 및 제n 번째 화소행의 화소들(PX)에 연결된 더미 스캔 라인을 더 포함할 수 있다. 또한, 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 화소들(PX)의 연결 관계는 다양하게 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소들(PX) 각각은 발광 소자(ED, 도 1b 참조) 및 발광 소자(ED)의 발광을 제어하는 화소 회로(PC, 도 1b 참조)를 포함한다. 화소 회로(PC)는 적어도 하나의 박막 트랜지스터 및 커패시터를 포함할 수 있다.
본 실시예에서, 주사 구동회로(SDC), 발광 제어 구동회로(EDC), 및 데이터 구동회로(DDC) 중 적어도 어느 하나는 화소 회로(PC)와 동일한 공정을 통해 형성된 구동 트랜지스터들을 포함할 수 있다. 대안적으로, 주사 구동회로(SDC), 발광 제어 구동회로(EDC), 및 데이터 구동회로(DDC)는 칩 형태로 구성되어, 모두 표시패널(DP) 상에 실장되어 제공될 수 있다. 또는, 주사 구동회로(SDC), 발광 제어 구동회로(EDC), 및 데이터 구동회로(DDC) 중 2개는 칩 형태로 구성되어, 표시패널(DP) 상에 실장되고, 나머지 하나는 표시패널(DP)로부터 독립된 별도의 회로 기판 상에 제공되어 표시패널(DP)에 접속될 수도 있다.
도 1b는 일 실시예에 따른 화소의 등가 회로도이다.
도 1b를 참조하면, 화소(PX)는 발광 소자(ED) 및 화소 회로(PC)를 포함할 수 있다. 발광 소자(ED)는 도 4a의 발광 소자층(EDL)에 포함되는 구성일 수 있고, 화소 회로(PC)는 도 4a의 회로층(CL)에 포함되는 구성일 수 있다.
화소 회로(PC)는 복수 개의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수 개의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호 라인들(SL1, SL2, SLp, SLd, ELm, DLm), 제1 초기화 전압 라인(VL1), 제2 초기화 전압 라인(VL2)(또는, 애노드 초기화 전압 라인), 제1 및 제2 구동 전원 라인(PL1, PL2)에 전기적으로 연결될 수 있다.
복수 개의 박막트랜지스터들(T1 내지 T7)은 구동 박막트랜지스터(T1, 또는 제1 트랜지스터), 스위칭 박막트랜지스터(T2, 또는 제2 트랜지스터), 보상 박막트랜지스터(T3, 또는 제3 트랜지스터), 제1 초기화 박막트랜지스터(T4, 또는 제4 트랜지스터), 동작제어 박막트랜지스터(T5, 또는 제5 트랜지스터), 발광제어 박막트랜지스터(T6, 또는 제6 트랜지스터) 및 제2 초기화 박막트랜지스터(T7, 또는 제7 트랜지스터)를 포함할 수 있다.
발광 소자(ED)는 제1 전극(예를 들어, 애노드 전극 또는 화소 전극) 및 제2 전극(예를 들어, 캐소드 전극 또는 공통 전극)을 포함할 수 있으며, 발광 소자(ED)의 제1 전극은 발광제어 박막트랜지스터(T6)를 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류(ILD)를 제공받고, 상기 제2 전극은 제2 구동 전원 라인(PL2)에 연결되어 제2 전원 전압(ELVSS)을 제공받을 수 있다. 발광 소자(ED)는 구동 전류(ILD)에 상응하는 휘도의 광을 생성할 수 있다.
복수 개의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)일 수 있고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예를 들어, 복수 개의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)일 수 있고, 나머지는 PMOS(p-channel MOSFET)일 수 있다.
본 발명의 일 실시예에 따르면, 복수 개의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)는 NMOS일 수 있고, 나머지는 PMOS일 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS일 수 있고, 나머지는 PMOS일 수 있다. 본 발명의 일 실시예에 따르면, 복수 개의 박막트랜지스터들(T1 내지 T7) 모두 NMOS이거나, 또는 모두 PMOS일 수 있다.
신호 라인들은 제1 스캔신호(Sn)를 전달하는 제1 현재 스캔라인(SL1), 제2 스캔신호(Sn')를 전달하는 제2 현재 스캔라인(SL2), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SLp, prior scan line), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어 라인(ELm), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔라인(SLd, next scan line), 및 제1 현재 스캔라인(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DLm)을 포함할 수 있다.
제1 구동 전원 라인(PL1)은 구동 박막트랜지스터(T1)에 제1 전원 전압(ELVDD)을 전달하며, 제1 초기화 전압 라인(VL1)은 구동 박막트랜지스터(T1) 및 발광 소자(ED)의 제1 전극을 초기화하는 초기화전압(Vint1)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 게이트는 스토리지 커패시터(Cst)와 연결되고, 구동 박막트랜지스터(T1)의 소스는 동작제어 박막트랜지스터(T5)를 경유하여 제1 구동 전원 라인(PL1)에 연결되며, 구동 박막트랜지스터(T1)의 드레인은 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(ED)의 제1 전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광 소자(ED)에 구동 전류(ILD)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 게이트는 제1 스캔신호(Sn)를 전달하는 제1 현재 스캔라인(SL1)에 연결되고, 스위칭 박막트랜지스터(T2)의 소스는 데이터라인(DLm)에 연결되며, 스위칭 박막트랜지스터(T2)의 드레인은 구동 박막트랜지스터(T1)의 소스에 연결되면서 동작제어 박막트랜지스터(T5)를 경유하여 제1 구동 전원 라인(PL1)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1 현재 스캔라인(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DLm)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 소스로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 게이트는 제2 현재 스캔라인(SL2)에 연결된다. 보상 박막트랜지스터(T3)의 드레인은 구동 박막트랜지스터(T1)의 드레인에 연결되면서 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(ED)의 제1 전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스는 스토리지 커패시터(Cst)의 제1 커패시터전극(CE10) 및 구동 박막트랜지스터(T1)의 게이트에 연결될 수 있다. 또한, 보상 박막트랜지스터(T3)의 소스는 제1 초기화 박막트랜지스터(T4)의 드레인에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2 현재 스캔라인(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 게이트와 드레인을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 게이트는 이전 스캔라인(SLp)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 소스는 제2 초기화 박막트랜지스터(T7)의 소스와 제1 초기화 전압 라인(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 드레인은 스토리지 커패시터(Cst)의 제1 커패시터전극(CE10), 보상 박막트랜지스터(T3)의 소스 및 구동 박막트랜지스터(T1)의 게이트에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint1)을 구동 박막트랜지스터(T1)의 게이트에 전달하여 구동 박막트랜지스터(T1)의 게이트의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 게이트는 발광 제어 라인(ELm)에 연결되며, 동작제어 박막트랜지스터(T5)의 동작제어 소스는 제1 구동 전원 라인(PL1)과 연결되고, 동작제어 박막트랜지스터(T5)의 드레인은 구동 박막트랜지스터(T1)의 소스 및 스위칭 박막트랜지스터(T2)의 드레인과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 게이트는 발광 제어 라인(ELm)에 연결되고, 발광제어 박막트랜지스터(T6)의 소스는 구동 박막트랜지스터(T1)의 드레인 및 보상 박막트랜지스터(T3)의 드레인에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 드레인은 제2 초기화 박막트랜지스터(T7)의 드레인 및 발광 소자(ED)의 제1 전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어 라인(ELm)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 제1 전원 전압(ELVDD)이 발광 소자(ED)에 전달되어 발광 소자(ED)에 구동 전류(ILD)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 게이트는 이후 스캔라인(SLd)에 연결되고, 제2 초기화 박막트랜지스터(T7)의 드레인은 발광제어 박막트랜지스터(T6)의 드레 및 발광 소자(ED)의 제1 전극에 연결되며, 제2 초기화 박막트랜지스터(T7)의 소스는 제2 초기화 전압 라인(VL2)에 연결되어, 애노드 초기화전압(Vint2)을 제공받을 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔라인(SLd)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 발광 소자(ED)의 제1 전극을 초기화시킨다.
다른 실시예로, 제2 초기화 박막트랜지스터(T7)는 발광 제어 라인(ELm)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스 및 드레인은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 커패시터전극(CE10)과 제2 커패시터전극(CE20)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 커패시터전극(CE10)은 구동 박막트랜지스터(T1)의 게이트와 연결되며, 스토리지 커패시터(Cst)의 제2 커패시터전극(CE20)은 제1 구동 전원 라인(PL1)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 게이트의 전압과 제1 전원 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 커패시터전극(CE11) 및 제2 커패시터전극(CE21)을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 커패시터전극(CE11)은 스토리지 커패시터(Cst)의 제1 커패시터전극(CE11)에 연결되고, 부스팅 커패시터(Cbs)의 제2 커패시터전극(CE21)은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트의 전압을 상승시킴으로써, 상기 게이트의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔라인(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화 전압 라인(VL1)으로부터 공급되는 초기화전압(Vint1)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 현재 스캔라인(SL1) 및 제2 현재 스캔라인(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터라인(DLm)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 게이트에 인가된다.
스토리지 커패시터(Cst)의 양단에는 제1 전원 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광 제어 라인(ELm)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 게이트의 전압과 제1 전원 전압(ELVDD) 간의 전압차에 따르는 구동 전류(ILD)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(ILD)가 발광 소자(ED)에 공급된다.
본 실시예에서는 복수 개의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 전자 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 전자 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 게이트와 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 게이트로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 2는 일 실시예에 따른 표시패널을 간략히 도시한 평면도이다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면상에서 봤을 때"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
표시패널(DP)의 두께 방향은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 평면에 대한 법선 방향인 제3 방향(DR3)과 나란한 방향일 수 있다. 본 명세서에서, 표시 장치(DD)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다. 본 명세서에서 "두께"는 제3 방향(DR3)으로 측정된 수치를 나타내고, "폭"은 수평한 방향인 제1 방향(DR1) 또는 제2 방향(DR2)으로 측정된 수치를 나타낼 수 있다.
도 2에는 표시패널(DP)의 구성 중 데이터 구동회로(DDC), 제1 구동회로(DC1), 제2 구동회로(DC2), 및 복수의 화소 회로(PC)들을 도시하였다. 또한, 표시패널(DP)이 표시 영역(DAA) 및 주변 영역(DPA)을 포함하는 것으로 도시하였다. 주변 영역(DPA)은 표시 영역(DAA)에 인접할 수 있다. 본 실시예에서, 주변 영역(DPA)은 표시 영역(DAA)의 가장자리를 에워싸는 형상으로 도시되었다. 다만 이에 제한되지 않고, 주변 영역(DPA)은 생략될 수도 있다.
제1 구동회로(DC1), 제2 구동회로(DC2), 및 복수의 화소 회로(PC)들은 평면상에서 표시 영역(DAA)에 중첩하게 배치된다. 제1 구동회로(DC1) 및 제2 구동회로(DC2)가 표시 영역(DAA)에 중첩하게 배치됨에 따라, 주변 영역(DPA) 중 제1 구동회로(DC1) 및 제2 구동회로(DC2)가 차지하는 면적이 감소될 수 있다. 이에 따라, 주변 영역(DPA)의 면적이 감소될 수 있어, 내로우 베젤(narrow bezel)을 가진 표시 장치를 용이하게 구현할 수 있다.
데이터 구동회로(DDC)는 주변 영역(DPA) 상에 배치된다. 예를 들어, 데이터 구동회로(DDC)는 제2 방향(DR2)에서 표시 영역(DAA)의 아래에 배치될 수 있다. 그러나 이는 예시적으로 도시한 것이고, 데이터 구동회로(DDC)는 표시 영역(DAA)에 배치될 수도 있다. 데이터 구동회로(DDC)는 제1 구동회로(DC1) 및 제2 구동회로(DC2)와 동일 공정에서 형성될 수 있다. 다만, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 전자 장치에 있어서, 데이터 구동회로(DDC)는 표시패널(DP)로부터 독립된 별도의 회로 기판으로 제공되어 표시패널(DP)에 접속될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 영역(DAA) 내에서 제1 구동회로(DC1) 및 제2 구동회로(DC2)는 서로 이격될 수 있다. 일 실시예에서, 제1 구동회로(DC1) 및 제2 구동회로(DC2)는 제1 방향(DR1)에서 서로 이격될 수 있다.
제1 구동회로(DC1) 및 제2 구동회로(DC2)는 서로 동일한 회로일 수 있고, 또는 서로 상이한 회로일 수 있다. 예를 들어, 제1 구동회로(DC1) 및 제2 구동회로(DC2)는 서로 상이한 회로일 수 있다. 구체적으로, 제1 구동회로(DC1)는 복수의 화소 회로(PC)들에 스캔 신호들을 제공하는 주사 구동회로일 수 있고, 제2 구동회로(DC2)는 복수의 화소 회로(PC)들에 발광 제어 신호들을 제공하는 발광 제어 구동회로일 수 있다. 다만 본 발명의 제1 및 제2 구동회로(DC1, DC2)는 어느 하나의 실시예로 한정되지 않는다.
제1 방향(DR1)에서, 제1 구동회로(DC1) 및 제2 구동회로(DC2) 각각은 복수의 화소 회로(PC)들 사이에 배치된다. 일 실시예에서, 제1 구동회로(DC1) 및 제2 구동회로(DC2) 각각은 제2 방향(DR2)으로 연장될 수 있다. 다만 실시예가 이에 제한되는 것은 아니다.
복수의 화소 회로(PC)들은 배치된 영역에 따라 복수의 그룹으로 구분될 수 있다. 예를 들어, 복수의 화소 회로(PC)들은 제1 구동회로(DC1)의 좌측에 배치된 제1 화소 회로 그룹(PCG1), 제1 구동회로(DC1) 및 제2 구동회로(DC2) 사이에 배치된 제2 화소 회로 그룹(PCG2), 및 제2 구동회로(DC2)의 우측에 배치된 제3 화소 회로 그룹(PCG3)으로 구분될 수 있다. 도 2에서 우측은 제1 방향(DR1)이고 좌측은 제1 방향(DR1)의 반대 방향일 수 있다. 즉, 제1 화소 회로 그룹(PCG1) 및 제2 화소 회로 그룹(PCG2)은 제1 구동회로(DC1)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다. 제2 화소 회로 그룹(PCG2) 및 제3 화소 회로 그룹(PCG3)은 제2 구동회로(DC2)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다.
제1 구동회로(DC1)는 제1 내지 제3 화소 회로 그룹(PCG1, PCG2, PCG3)에 포함된 복수의 화소 회로(PC)들에 제1 신호(SS1)를 제공하고, 제2 구동회로(DC2)는 제1 내지 제3 화소 회로 그룹(PCG1, PCG2, PCG3)에 포함된 복수의 화소 회로(PC)들에 제2 신호(SS2)를 제공할 수 있다. 제1 신호(SS1)는 스캔 신호 및 발광 제어 신호 중 어느 하나이고, 제2 신호(SS2)는 나머지 하나일 수 있다.
도 3a는 일 실시예에 따른 표시패널을 간략히 도시한 도면이다. 도 3a는 표시패널(DP)의 일 실시예에 따른 발광 소자층(EDL, 도 3b 참조)의 평면도를 도시한 것이다.
도 2 및 도 3a를 함께 참조하면, 표시 영역(DAA)은 제1 영역(AA1)과 제2 영역(AA2)으로 구분될 수 있다. 제1 영역(AA1)은 제1 구동회로(DC1) 및 제2 구동회로(DC2)가 배치된 영역이고, 제2 영역(AA2)은 복수의 화소 회로(PC)들이 배치된 영역이다.
제1 영역(AA1) 및 제2 영역(AA2) 각각은 복수로 제공될 수 있다. 제1 영역(AA1)은 제1 구동회로(DC1)가 배치된 제1-1 영역(AA1-1) 및 제2 구동회로(DC2)가 배치된 제1-2 영역(AA1-2)을 포함할 수 있다. 제2 영역(AA2)은 제1 화소 회로 그룹(PCG1)이 배치된 제2-1 영역(AA2-1), 제2 화소 회로 그룹(PCG2)이 배치된 제2-2 영역(AA2-2), 및 제3 화소 회로 그룹(PCG3)이 배치된 제2-3 영역(AA2-3)을 포함할 수 있다.
발광 소자(ED_R, ED_G, ED_B)들은 제1 광을 발광하는 제1 발광 소자(ED_R), 제2 광을 발광하는 제2 발광 소자(ED_G), 및 제3 광을 발광하는 제3 발광 소자(ED_B)를 포함할 수 있다. 1개의 제1 발광 소자(ED_R), 1개의 제2 발광 소자(ED_G), 및 1개의 제3 발광 소자(ED_B)는 하나의 발광 소자 유닛(EDU)을 구성할 수 있다. 본 실시예에서, 하나의 발광 소자 유닛(EDU)은 하나의 화소(pixel)와 대응되고 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B) 각각은 서브 화소(sub pixel)와 대응될 수 있으나, 이에 한정되지는 않는다.
발광 소자(ED_R, ED_G, ED_B)들은 배치된 영역에 따라 복수의 그룹으로 구분될 수 있다. 예를 들어 발광 소자(ED_R, ED_G, ED_B)들은 제1 영역(AA1)에 배치된 제1 발광 소자 그룹(EG1) 및 제2 영역(AA2)에 배치된 제2 발광 소자 그룹(EG2)으로 구분될 수 있다. 즉, 제1 발광 소자 그룹(EG1)은 평면상에서 제1 구동회로(DC1) 및 제2 구동회로(DC2)와 중첩하고, 제2 발광 소자 그룹(EG2)은 평면상에서 복수의 화소 회로(PC)들과 중첩하는 것일 수 있다. 제1 발광 소자 그룹(EG1)의 면적과 제2 발광 소자 그룹(EG2)의 면적은 서로 상이하거나, 또는 동일할 수 있다. 도 3a에서는 일 예로 제1 발광 소자 그룹(EG1)의 면적이 제2 발광 소자 그룹(EG2)의 면적보다 작은 것으로 도시하였으나, 실시예가 이에 제한되는 것은 아니다.
제1 발광 소자 그룹(EG1)은 평면상에서 제1 구동회로(DC1) 및 제2 구동회로(DC2) 각각의 전면에 중첩할 수 있다. 제1 발광 소자 그룹(EG1)은 구동을 위해서 복수의 화소 회로(PC)들 중 인접한 화소 회로들(PC)에 연결배선을 통해 연결될 수 있다.
도 3b는 일 실시예에 따른 표시패널을 간략히 도시한 도면이다. 도 3c는 일 실시예에 따른 표시패널의 일부 영역을 확대한 평면도이다.
도 3b에는 표시패널(DP)에 배치된 제1-1 영역(AA1-1), 제2-1 영역(AA2-1)의 일부, 및 제2-2 영역(AA2-2)의 일부를 도시하였다. 또한, 발광 소자 유닛(EDU)들을 포함하는 발광 소자층(EDL)과 화소 회로 유닛(PCU)들을 포함하는 회로층(CL)을 분리하여 도시하였다. 화소 회로 유닛(PCU)들은 발광 소자 유닛(EDU)들 중 대응되는 발광 소자 유닛(EDU)들에 접속되어 접속된 발광 소자 유닛(EDU)들을 구동한다. 화소 회로 유닛(PCU)들은 표시 영역(DAA)에 배치된다. 화소 회로 유닛(PCU)들은 각각 발광 소자들(ED_R, ED_G, ED_B)과 연결되는 제1 내지 제3 화소 트랜지스터들(T_R, T_G, T_B)을 포함할 수 있다. 제1 내지 제3 화소 트랜지스터들(T_R, T_G, T_B)은 도 1b에서 전술한 발광제어 트랜지스터(T6)에 대응되는 것일 수 있다.
도 3b에는 용이한 설명을 위해, 2행 10열의 발광 소자 유닛(EDU)들과 이에 대응되는 2행 10열의 화소 회로 유닛(PCU)들을 도시하였다.
도 3b에 도시된 바와 같이, 발광 소자 유닛(EDU)들 중 제1-1 영역(AA1-1)에 배치된 발광 소자 유닛(EDU)(즉 제1 발광 소자 그룹(EG1, 도 3a 참조)에 포함된 발광 소자 유닛(EDU))은 제1 구동회로(DC1)와 중첩하여 배치되고 화소 회로 유닛(PCU)들과 평면상에서 비 중첩하여 배치된다. 발광 소자 유닛(EDU)들 중 제2-1 영역(AA2-1) 및 제2-2 영역(AA2-2)에 배치된 발광 소자 유닛(EDU)(즉 제2 발광 소자 그룹(EG2, 도 3a 참조)에 포함된 발광 소자 유닛(EDU))은 제1 구동회로(DC1)와 이격되어 배치되고(즉, 비중첩하고) 화소 회로 유닛(PCU)들과 평면상에서 중첩하게 배치된다.
도 3c에는 하나의 발광 소자 유닛(EDU)과 이에 연결되는 하나의 화소 회로 유닛(PCU)을 각각 도시하였다.
일 예에서, 발광 소자 유닛(EDU) 내에서 제1 발광 소자(ED_R)와 제2 발광 소자(ED_G)는 제2 방향(DR2)과 나란한 방향을 따라 배열되고, 제3 발광 소자(ED_B)는 제1 발광 소자(ED_R)와 제2 발광 소자(ED_G) 각각에 대해 제1 방향(DR1)의 위치에 배치된다. 본 실시예에서, 제3 발광 소자(ED_B)는 제1 방향(DR1)에서 볼 때, 제1 발광 소자(ED_R)와 제2 발광 소자(ED_G) 각각에 중첩하는 크기로 도시되었다. 한편, 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)의 형상이나 배열, 또는 발광 소자 유닛(EDU)을 구성하는 발광 소자들의 수는 다양하게 선택될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 내지 제3 발광 소자(ED_R, ED_G, ED_B)가 배열되는 순서는 요구되는 표시 품질의 특성에 따라 다양하게 조합되어 제공될 수 있다. 또한, 제1 내지 제3 발광 소자(ED_R, ED_G, ED_B)의 면적은 도 3c에 도시된 것에 제한되지 않는다.
도 3d 및 도 3e는 실시예들에 따른 표시패널의 일부 영역을 확대한 평면도들이다.
도 3d에 도시된 바와 같이 발광 소자 유닛(EDU-1)은 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)이 제1 방향(DR1)에서 순서대로 나열된 스트라이프 픽셀 구조를 가질 수 있다. 이때 제1 내지 제3 발광 소자(ED_R, ED_G, ED_B)의 면적은 서로 동일할 수 있으나 실시예가 이에 한정되는 것은 아니다.
또는 도 3e에 도시된 바와 같이 발광 소자 유닛(EDU-2)은 제1 내지 제3 발광 소자(ED_R, ED_G, ED_B )가 펜타일(PENTILE™) 형태로 배열될 수 있다. 구체적으로, 1개의 제1 발광 소자(ED_R), 2개의 제2 발광 소자들(ED_G), 및 1개의 제3 발광 소자(ED_B)가 다이아몬드 형상을 이루는 배열 형태를 가질 수 있다. 일 실시예에서 제2 발광 소자(ED_G)들의 면적은 제1 및 제3 발광 소자(ED_R, ED_B)보다 작을 수 있으나 실시예가 이에 한정되는 것은 아니다.
다시 도 3c를 참조하면, 화소 회로 유닛(PCU)은 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)을 각각 구동하는 제1 내지 제3 화소 회로들(PC_R, PC_G, PC_B)을 포함할 수 있다. 제1 내지 제3 화소 회로들(PC_R, PC_G, PC_B)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 내지 제3 화소 회로들(PC_R, PC_G, PC_B)은 제1 내지 제3 발광 소자들(ED_R, ED_G, ED_B)에 각각 접속되는 제1 내지 제3 화소 트랜지스터들(T_R, T_G, T_B)을 포함한다.
일 실시예에서, 제1 방향(DR1) 상에서 발광 소자 유닛(EDU)의 너비(WH)는 이에 대응되는 하나의 화소 회로 유닛(PCU)의 너비(WH_C)보다 클 수 있다. 한편, 용이한 설명을 위해, 제2 방향(DR2) 상에서 발광 소자 유닛(EDU)의 길이(WV)와 화소 회로 유닛(PCU)의 길이(WV)는 서로 동일하게 도시하였으나, 이에 한정되지는 않는다.
본 발명에 따르면, 화소 회로 유닛(PCU)의 너비(WH_C)를 발광 소자 유닛(EDU)의 너비(WH)보다 작게 설계함으로써, 한 행으로 연장된 복수의 발광 소자 유닛(EDU)들은 동일한 행에 중첩하게 배치된 화소 회로 유닛(PCU)들에 연결되면서, 사용자에게 보다 넓은 표시 면적을 제공할 수 있다.
즉, 본 발명의 표시패널(DP)은 회로층(CL)이 차지하는 면적보다 더 넓은 면적을 가진 표시 영역(DAA)을 제공하여, 좁은 베젤을 구현할 수 있다.
다시 도 3a 및 도 3b를 함께 참조하면, 제1 영역(AA1)에 배치된 발광 소자 유닛(EDU)은 구동을 위해 인접한 제2 영역(AA2)에 배치된 화소 회로 유닛(PCU)에 연결될 수 있다. 예를 들어, 제1-1 영역(AA1-1)에 배치되고 제2-1 영역(AA2-1)에 인접한 제1 발광 소자(예를 들어, 제1 레드 발광 소자(ED_R1))는 제2-1 영역(AA2-1)에 배치되고 제1 구동회로(DC1)에 가장 인접한 제1 화소 트랜지스터(예를 들어, 제1 레드 화소 트랜지스터(T_R1))에 연결될 수 있다. 제1-1 영역(AA1-1)에 배치되고 제2-2 영역(AA2-2)에 인접한 제1 발광 소자(예를 들어, 제2 레드 발광 소자(ED_R2))는 제2-2 영역(AA2-2)에 배치되고 제1 구동회로(DC1)에 가장 인접한 제1 화소 트랜지스터(예를 들어, 제2 레드 화소 트랜지스터(T_R2))에 연결될 수 있다.
한편, 제2 영역(AA2)에 배치된 발광 소자 유닛(EDU)은 제2 영역(AA2)에 배치된 화소 회로 유닛(PCU)에 연결될 수 있다. 예를 들어, 제2-1 영역(AA2-1)에 배치된 제1 발광 소자(예를 들어, 제3 레드 발광 소자(ED_R3))는 제2-1 영역(AA2-1)에 배치된 대응하는 제1 화소 트랜지스터(예를 들어, 제3 레드 화소 트랜지스터(T_R3))에 연결될 수 있다. 제2-2 영역(AA2-2)에 배치된 제1 발광 소자(예를 들어, 제4 레드 발광 소자(ED_R4))는 제2-2 영역(AA2-2)에 배치된 대응하는 제1 화소 트랜지스터(예를 들어, 제4 레드 화소 트랜지스터(T_R4))에 연결될 수 있다.
제1 구동회로(DC1)에 중첩하게 배치된 발광 소자 유닛(EDU)들에 대한 설명은, 제2 구동회로(DC2)에 중첩하게 배치된 발광 소자 유닛(EDU)들에 동일하게 적용될 수 있다.
본 발명에 따르면, 제1 구동회로(DC1) 및 제2 구동회로(DC2)에 중첩하는 발광 소자 유닛(EDU)들은 연결배선을 통해서 제1 구동회로(DC1) 및 제2 구동회로(DC2)에 인접하는 화소 회로 유닛(PCU)들에 연결될 수 있다. 제1 구동회로(DC1) 및 제2 구동회로(DC2) 각각이 화소 회로 유닛(PCU)들 사이에 배치됨에 따라, 연결배선의 길이를 최소화할 수 있다.
도 4a는 일 실시예에 따른 표시패널의 단면도이다.
도 4a를 참조하면, 일 실시예의 표시패널(DP)은 베이스층(BS), 베이스층(BS) 상에 배치된 회로층(CL), 회로층(CL) 상에 배치된 발광 소자층(EDL)을 포함할 수 있다.
베이스층(BS)은 회로층(CL)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(BS)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(BS)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(BS)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(BS)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~"의 작용기를 포함하는 것을 의미한다.
회로층(CL)은 베이스층(BS) 위에 배치될 수 있다. 회로층(CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BS) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로층(CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
도 4a에서는 구성의 일부를 도시하였다. 구체적으로, 회로층(CL)의 제1-1 영역(AA1-1)에는 구동 트랜지스터(TP) 및 제1 초기화 전압 라인(VL1)이 배치될 수 있고, 제2-1 영역(AA2-1)에는 제1 및 제3 레드 화소 트랜지스터들(T_R1, T_R3)이 배치될 수 있다.
구동 트랜지스터(TP)는 제1 구동회로(DC1)에 포함된 트랜지스터이다. 1개의 트랜지스터만을 도시하였으나 2개 이상이 배치될 수 있다. 제1 초기화 전압 라인(VL1)은 제3 절연층(30) 상에 배치될 수 있다. 제4 절연층(40) 상에 배치된 도전 라인(Ci)이 제4 절연층(40)을 관통하여 제1 초기화 전압 라인(VL1)에 접속되며, 복수의 화소 회로(PC, 도 1b 참조)를 향해 연장되어 복수의 화소 회로(PC)에 초기화 전압(Vint1, 도 1b 참조)을 제공한다.
제1 및 제3 레드 화소 트랜지스터들(T_R1, T_R3)은 도 3b에서 제1 레드 발광 소자(ED_R1) 및 제1 레드 발광 소자(ED_R3)에 각각 연결된 제1 화소 트랜지스터(T_R)에 해당한다.
또한, 회로층(CL)은 복수의 도전 패턴들(CNE1, CNE2, TWL)과 절연층들(10~60)을 포함할 수 있다.
제1 절연층(10)은 베이스층(BS) 상에 배치될 수 있다. 제1 절연층(10)은 무기층일 수 있다. 예를 들어, 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다.
구동 트랜지스터(TP), 제1 및 제3 레드 화소 트랜지스터(T_R1, T_R3) 각각은 게이트 전극(GE)과 반도체 패턴(SP)을 포함할 수 있다. 반도체 패턴(SP)은 제1 절연층(10) 상에 배치될 수 있다. 반도체 패턴(SP)은 산화물 반도체를 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 다결정실리콘을 포함할 수도 있다.
제2 절연층(20)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴(SP)을 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
게이트 전극(GE)은 제2 절연층(20) 상에 배치된다. 게이트 전극(GE)은 반도체 패턴(SP) 상에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 게이트 전극(GE)은 반도체 패턴(SP) 하측에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
반도체 패턴(SP)은 전도성 정도에 따라 구분되는 소스(AS), 드레인(AD), 및 채널(AC)을 포함할 수 있다. 채널(AC)은 평면상에서 게이트 전극(GE)과 중첩하는 부분일 수 있다. 소스(AS)와 드레인(AD)은 채널(AC)을 사이에 두고 이격된 부분일 수 있다. 반도체 패턴(SP)이 산화물 반도체인 경우, 소스(AS)와 드레인(AD) 각각은 환원된 영역일 수 있다. 이에 따라, 소스(AS)와 드레인(AD)은 채널(AC)에 비해 상대적으로 높은 환원 금속 함유율을 가진다. 또는, 반도체 패턴(SP)이 다결정 실리콘인 경우, 소스(AS)와 드레인(AD) 각각은 높은 농도로 도핑된 영역일 수 있다.
소스(AS)와 드레인(AD)은 채널(AC)에 비해 상대적으로 높은 전도성을 가질 수 있다. 소스(AS)는 제1 및 제3 레드 화소 트랜지스터(T_R1, T_R3)의 소스 전극과 대응되고 드레인(AD)은 제1 및 제3 레드 화소 트랜지스터(T_R1, T_R3)의 드레인 전극과 대응될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 및 제3 레드 화소 트랜지스터(T_R1, T_R3)에 있어서, 소스(AS)와 드레인(AD)에 각각 접속된 소스 전극과 드레인 전극이 더 구비될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도전 패턴들(CNE1, CNE2) 중 제1 연결 전극(CNE1)은 제4 절연층(40) 상에 배치된다. 제1 연결 전극(CNE1)은 제1 관통홀(CN1)을 통해서 하부 전극(BML)에 연결되고, 제2 관통홀(CN2)을 통해서 소스(AS)에 연결된다. 즉, 제1 연결 전극(CNE1)은 하부 전극(BML)과 소스(AS)를 연결한다.
하부 전극(BML)은 제1 및 제3 레드 화소 트랜지스터(T_R1, T_R3)의 하측에 배치되고 제1 및 제3 레드 화소 트랜지스터(T_R1, T_R3)와 평면상에서 중첩할 수 있다. 하부 전극(BML)은 베이스층(BS)의 분극 현상으로 인한 전기 퍼텐셜(Electric potential)이 제1 및 제3 레드 화소 트랜지스터(T_R1, T_R3)에 미치는 영향을 차단할 수 있다. 하부 전극(BML)과 베이스층(BS) 사이에는 무기 배리어층 및 버퍼층 중 적어도 하나가 더 배치될 수도 있다.
하부 전극(BML)은 반사형 금속을 포함할 수 있다. 예를 들어, 하부 전극(BE)은 티타늄(Ti), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 및 구리(Cu) 등을 포함할 수 있다. 다른 실시예로, 하부 전극(BML)은 다른 전극 또는 배선으로부터 고립된(isolated) 형태로 제공될 수도 있다.
도전 패턴들(CNE1, CNE2) 중 제2 연결 전극(CNE2)은 제5 절연층(50) 상에 배치된다. 제2 연결 전극(CNE2)은 제3 관통홀(CN3)을 통해서 제1 연결 전극(CNE1)에 연결된다. 제3 레드 발광 소자(ED_R3)의 애노드 전극(AT)은 제4 관통홀(CN4)을 통해서 제2 연결 전극(CNE2)에 연결된다. 즉, 제3 레드 화소 트랜지스터(T_R3)는 제2 연결 전극(CNE2) 통해 제3 레드 발광 소자(ED_3)에 전기적으로 연결될 수 있다.
연결배선(TWL)은 제5 절연층(50) 상에 배치된다. 연결배선(TWL)은 제5 관통홀(CN5)을 통해서 제1 연결 전극(CNE1)에 연결된다. 연결배선(TWL)은 평면 상에서 제1-1 영역(AA1-1) 및 제2-1 영역(AA2-1)에 중첩한다. 연결배선(TWL)은 제2-1 영역(AA2-1)에서 제5 관통홀(CN5)을 통해 제1 레드 화소 트랜지스터(T_R1)에 연결되고, 제1-1 영역(AA1-1)에서 제6 관통홀(CN6)을 통해 후술하는 제1 레드 발광 소자(ED_R1)의 애노드 전극(AT)과 연결된다. 즉, 연결배선(TWL)을 통해서 제1-1 영역(AA1-1)에 배치된 제1 레드 발광 소자(ED_R1)가 제2-1 영역(AA2-1)에 배치된 제1 레드 화소 트랜지스터(T_R1)에 연결될 수 있다.
제4 절연층(40) 상에 제5 절연층(50) 및 제6 절연층(60)이 제3 방향(DR3)을 따라 순차적으로 배치될 수 있다. 제5 절연층(50) 및 제6 절연층(60) 각각은 유기층일 수 있다. 예를 들어, 제5 절연층(50) 및 제6 절연층(60) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
발광 소자층(EDL)은 제6 절연층(60) 상에 배치된다. 발광 소자층(EDL)은 도 3b에서 전술한 제1 및 제3 레드 발광 소자(ED_R1, ED_R3), 및 제7 절연층(70)을 포함할 수 있다. 제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 소정의 개구부(OP)가 정의된다. 개구부(OP)는 제1 및 제3 레드 발광 소자(ED_R1, ED_R3)의 애노드 전극(AT)의 적어도 일부분을 노출시킨다. 제1 및 제3 레드 발광 소자(ED_R1, ED_R3)의 발광 영역은 실질적으로 개구부(OP)에 의해 노출되는 애노드 전극(AT)의 형상과 대응될 수 있다.
한편, 제7 절연층(70)은 광 흡수성 또는 광 차광성을 가질 수 있다. 예를 들어, 제7 절연층(70)은 블랙의 색상을 가질 수 있다. 제7 절연층(70)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료 또는 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
제1 및 제3 레드 발광 소자(ED_R1, ED_R3)는 각각 애노드 전극(AT), 제1 공통층(HL), 발광층(EML), 제2 공통층(EL), 및 캐소드 전극(CT)을 포함할 수 있다. 애노드 전극(AT)은 반 투과성, 투과성, 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 애노드 전극(AT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 파라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 애노드 전극(AT)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
애노드 전극(AT)은 관통홀(CN4, CN6)을 통해서 제1 및 제2 레드 화소 트랜지스터(T_R1, T_R3)에 연결된다. 본 실시예에서, 애노드 전극(AT)은 각 화소별로 패터닝된 것으로 도시되었으나, 이에 한정되지 않고, 각 화소의 애노드 전극들이 일체로 형성될 수도 있다.
발광층(EML)은 애노드 전극(AT) 위에 배치될 수 있다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EML)이 화소들 각각에 분리되어 형성된 경우, 발광층(EML) 각각은 블루, 레드, 그린 중 적어도 어느 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EML)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EML)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
캐소드 전극(CT)은 발광층(EML) 위에 배치될 수 있다. 캐소드 전극(CT)은 화소마다 공통으로 제공될 수 있다.
제1 공통층(HL)은 애노드 전극(AT)과 발광층(EML) 사이에 배치된다. 제1 공통층(HL)은 정공 주입층, 정공 수송층, 및 전자 저지층 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제1 공통층(HL)은 개구부(OP)에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(ED)에 있어서, 제1 공통층(HL)은 복수의 화소들에 중첩하여 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 공통층(EL)은 발광층(EML)과 캐소드 전극(CT) 사이에 배치된다. 제2 공통층(EL)은 전자 주입층, 전자 수송층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
도 4a에서는 제1-1 영역(AA1-1)에 배치된 제1 레드 발광 소자(ED_R1)를 대표적으로 설명하였으나, 이에 대한 설명은 제1 발광 소자 그룹(EG1)에 포함된 발광 소자들(ED_R, ED_G, ED_B)에 동일하게 적용될 수 있다.
본 발명의 표시패널(DP)은 제1 구동회로(DC1) 및 제2 구동회로(DC2)를 표시 영역에 배치함으로써 주변 영역의 면적을 감소시킬 수 있다. 또한, 제1 구동회로(DC1) 및 제2 구동회로(DC2)가 화소 회로들(PC) 사이에 배치됨에 따라 제1 구동회로(DC1) 및 제2 구동회로(DC2) 상에 배치된 발광 소자(ED)는 대응하는 화소 회로(PC)까지의 거리가 감소할 수 있고 연결 신뢰성이 향상되어 표시 품질이 향상될 수 있다.
한편 본 발명의 표시패널(DP)의 실시예가 이에 제한되는 것은 아니다.
도 3b 및 도 4a에서는 1개의 화소 회로 유닛(PCU)에 1개의 발광 소자 유닛(EDU)이 연결된 구조를 도시하였다. 그러나 실시예가 제한되는 것은 아니다. 예를 들어, 1개의 화소 회로 유닛(PCU)에 2개 이상의 발광 소자 유닛(EDU)이 연결될 수도 있다.
도 4b는 일 실시예에 따른 표시패널의 단면도이다. 도 4b에 도시된 구성 중 도 4a에서 전술한 구성에 대해서는 동일한 설명이 적용되고, 자세한 설명은 생략한다.
도 4b의 표시패널(DP-a)에서는 1개의 제1 화소 트랜지스터(즉, 제3 레드 화소 트랜지스터(T_R3))에 2개의 발광 소자(즉, 제1 및 제3 레드 발광 소자(ED_R3, ED_R1))가 연결될 수 있다. 예를 들어, 제3 레드 화소 트랜지스터(T_R3)는 제1 연결 전극(CNE1), 및 연결배선(TWL)을 통해서 제3 레드 발광 소자(ED_R3)의 애노드 전극(AT)에 연결될 수 있다. 또한, 제3 레드 화소 트랜지스터(T_R3)는 제1 연결 전극(CNE1), 및 연결배선(TWL)을 통해서 제1 레드 발광 소자(ED_R1)의 애노드 전극(AT)에 연결될 수 있다. 즉, 연결배선(TWL)에 의해서 제2-1 영역(AA2-1)에 배치된 제3 레드 화소 트랜지스터(T_R3)가 제2-1 영역(AA2-1)에 배치된 제3 레드 발광 소자(ED_R3) 및 제1-1 영역(AA1-1)에 배치된 제1 레드 발광 소자(ED_R1)를 구동할 수 있다. 이에 따라 도 4a에서 전술한 제1 레드 화소 트랜지스터 (T_R1)는 생략될 수 있다.
도 5는 일 실시예에 따른 표시패널을 간략히 도시한 평면도이다.
도 5를 참조하면, 일 실시예의 표시패널(DP-1)은 도 2에서 전술한 표시패널(DP)에 비해 제3 구동회로(DC3)를 더 포함할 수 있다. 일 실시예에서, 제3 구동회로(DC3)는 제1 방향(DR1)에서 제2 구동회로(DC2)를 사이에 두고 제1 구동회로(DC1)와 이격될 수 있다. 제1 방향(DR1)에서 제1 내지 제3 구동회로(DC1, DC2, DC3)는 복수의 화소 회로(PC)들을 사이에 두고 서로 이격될 수 있다.
제1 및 제3 구동회로(DC1, DC3)는 서로 동일한 회로일 수 있다. 제2 구동회로(DC2)는 제1 및 제3 구동회로(DC1, DC3)와 상이한 회로일 수 있다. 예를 들어, 제1 및 제3 구동회로(DC1, DC3)는 복수의 화소 회로(PC)들에 스캔 신호들을 제공하는 주사 구동회로일 수 있고, 제2 구동회로(DC2)는 복수의 화소 회로(PC)들에 발광 제어 신호들을 제공하는 발광 제어 구동회로일 수 있다. 또는 제1 및 제3 구동회로(DC1, DC3)는 복수의 화소 회로(PC)들에 발광 제어 신호들을 제공하는 발광 제어 구동회로이고, 제2 구동회로(DC2)는 복수의 화소 회로(PC)들에 스캔 신호들을 제공하는 주사 구동회로일 수 있다.
복수의 화소 회로(PC)들은 배치된 영역에 따라 복수의 그룹으로 구분될 수 있다. 예를 들어, 복수의 화소 회로(PC)들은 제1 구동회로(DC1)의 좌측에 배치된 제1 화소 회로 그룹(PCGa), 제1 구동회로(DC1) 및 제2 구동회로(DC2) 사이에 배치된 제2 화소 회로 그룹(PCGb), 제2 구동회로(DC2) 및 제3 구동회로(DC3) 사이에 배치된 제3 화소 회로 그룹(PCGc), 및 제3 구동회로(DC3)의 우측에 배치된 제4 화소 회로 그룹(PCGd)으로 구분될 수 있다. 즉, 제1 화소 회로 그룹(PCGa) 및 제2 화소 회로 그룹(PCGb)은 제1 구동회로(DC1)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다. 제2 화소 회로 그룹(PCGb) 및 제3 화소 회로 그룹(PCGc)은 제2 구동회로(DC2)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다. 제3 화소 회로 그룹(PCGc) 및 제4 화소 회로 그룹(PCGd)은 제3 구동회로(DC3)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다.
상기 복수의 화소 회로(PC)들 각각은 상기 제1 및 제3 구동회로(DC1, DC3) 중 더 가까운 어느 하나 및 제2 구동회로(DC2)에 연결되어 신호를 제공받을 수 있다. 예를 들어, 제1 구동회로(DC1)는 제1 및 제2 화소 회로 그룹(PCGa, PCGb)에 포함된 복수의 화소 회로(PC)들에 제1 신호(SS1)를 제공하고, 제3 구동회로(DC3)는 제3 및 제4 화소 회로 그룹(PCGc, PCGd)에 포함된 복수의 화소 회로(PC)들에 제1 신호(SS1)를 제공하고, 제2 구동회로(DC2)는 제1 내지 제4 화소 회로 그룹(PCGa, PCGb, PCGc, PCGd)에 포함된 복수의 화소 회로(PC)들에 제2 신호(SS2)를 제공할 수 있다. 제1 신호는 스캔 신호 및 발광 제어 신호 중 어느 하나이고, 제2 신호는 나머지 하나일 수 있다.
제1 내지 제3 구동회로(DC1, DC2, DC3)에 중첩하게 배치된 발광 소자들에 대해서는 도 3b 및 도 4a에서 전술한 제1 발광 소자(ED1)에 대한 설명이 동일하게 적용될 수 있다. 즉, 제1 내지 제3 구동회로(DC1, DC2, DC3)에 중첩하게 배치된 발광 소자들은 인접한 화소 회로(PC)에 연결배선(TWL, 도 4a)을 통해서 연결될 수 있다.
다만 본 발명의 표시패널(DP-1)의 실시예가 이에 제한되는 것은 아니다. 도 5에서 제2 화소 회로 그룹(PCGb)은 제1 화소 회로 그룹(PCGa) 및 제1 구동회로(DC1) 사이로 이동하고, 제1 및 제2 구동회로(DC1, DC2)가 서로 인접하게 배치될 수도 있다. 또는, 제3 화소 회로 그룹(PCGc)은 제4 화소 회로 그룹(PCGd) 및 제3 구동회로(DC3) 사이로 이동하고, 제2 및 제3 구동회로(DC2, DC3)가 서로 인접하게 배치될 수도 있다.
도 6은 일 실시예에 따른 표시패널을 간략히 도시한 평면도이다.
도 6을 참조하면, 일 실시예의 표시패널(DP-2)은 도 5에서 전술한 표시패널(DP-1)에 비해 제4 구동회로(DC4)를 더 포함할 수 있다. 일 실시예에서, 제4 구동회로(DC4)는 제1 방향(DR1)에서 제2 구동회로(DC2) 및 제3 구동회로(DC3) 사이에 배치될 수 있다.
제1 방향(DR1)에서 제1 내지 제4 구동회로(DC1, DC2, DC3, DC4)는 복수의 화소 회로(PC)들을 사이에 두고 서로 이격될 수 있다.
제1 및 제3 구동회로(DC1, DC3)는 서로 동일한 회로이고, 제2 및 제4 구동회로(DC2, DC4)는 서로 동일한 회로일 수 있다. 제1 및 제3 구동회로(DC1, DC3)는 제2 및 제4 구동회로(DC2, DC4)와 상이한 회로일 수 있다. 예를 들어, 제1 및 제3 구동회로(DC1, DC3)는 복수의 화소 회로(PC)들에 스캔 신호들을 제공하는 주사 구동회로일 수 있고, 제2 및 제4 구동회로(DC2, DC4)는 복수의 화소 회로(PC)들에 발광 제어 신호들을 제공하는 발광 제어 구동회로일 수 있다. 또는 제1 및 제3 구동회로(DC1, DC3)는 복수의 화소 회로(PC)들에 발광 제어 신호들을 제공하는 발광 제어 구동회로이고, 제2 및 제4 구동회로(DC2, DC4)는 복수의 화소 회로(PC)들에 스캔 신호들을 제공하는 주사 구동회로일 수 있다.
복수의 화소 회로(PC)들은 배치된 영역에 따라 복수의 그룹으로 구분될 수 있다. 예를 들어, 복수의 화소 회로(PC)들은 제1 구동회로(DC1)의 좌측에 배치된 제1 화소 회로 그룹(PCGe), 제1 구동회로(DC1) 및 제2 구동회로(DC2) 사이에 배치된 제2 화소 회로 그룹(PCGf), 제2 구동회로(DC2) 및 제4 구동회로(DC4) 사이에 배치된 제3 화소 회로 그룹(PCGg), 제4 구동회로(DC4) 및 제3 구동회로(DC3) 사이에 배치된 제4 화소 회로 그룹(PCGh), 및 제3 구동회로(DC3)의 우측에 배치된 제5 화소 회로 그룹(PCGi)으로 구분될 수 있다. 즉, 제1 화소 회로 그룹(PCGe) 및 제2 화소 회로 그룹(PCGf)은 제1 구동회로(DC1)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다. 제2 화소 회로 그룹(PCGf) 및 제3 화소 회로 그룹(PCGg)은 제2 구동회로(DC2)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다. 제3 화소 회로 그룹(PCGg) 및 제4 화소 회로 그룹(PCGh)은 제4 구동회로(DC4)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다. 제4 화소 회로 그룹(PCGh) 및 제5 화소 회로 그룹(PCGi)은 제3 구동회로(DC3)를 사이에 두고 제1 방향(DR1)에서 서로 이격될 수 있다.
상기 복수의 화소 회로(PC)들 각각은 상기 제1 및 제3 구동회로(DC1, DC3) 중 더 가까운 어느 하나 및 제2 및 제4 구동회로(DC2, DC4)에 연결되어 신호를 제공받을 수 있다. 예를 들어, 제1 구동회로(DC1)는 제1 및 제2 화소 회로 그룹(PCGe, PCGf)에 포함된 화소 회로(PC)들과 제3 화소 회로 그룹(PCGg) 중 제1 구동회로(DC1)에 더 가까운 화소 회로(PC)들에 제1 신호(SS1)를 제공하고, 제3 구동회로(DC3)는 제4 및 제5 화소 회로 그룹(PCGh, PCGi)에 포함된 복수의 화소 회로(PC)들과 제3 화소 회로 그룹(PCGg) 중 제3 구동회로(DC3)에 더 가까운 화소 회로(PC)들에 제1 신호(SS1)를 제공할 수 있다. 도 6에 도시된 제3 화소 회로 그룹(PCGg)에 포함된 화소 회로(PC)들은 제1 구동회로(DC1)까지의 거리가 제3 구동회로(DC3)까지의 거리와 동일하기 때문에, 제1 구동회로(DC1)에서 제1 신호(SS1)를 제공받는 것으로 도시하였다. 그러나 이에 제한되지 않고 제3 화소 회로 그룹(PCGg)에 포함된 화소 회로(PC)들은 제3 구동회로(DC3)에서 제1 신호(SS1)를 제공받을 수도 있다. 다른 일 실시예에서, 제3 화소 회로 그룹(PCGg)에 포함된 화소 회로(PC)가 제1 방향(DR1)에서 2개 이상 나열될 경우, 각각의 화소 회로(PC)들은 제1 구동회로(DC1) 및 제3 구동회로(DC3) 중 더 가까운 구동 회로에서 제1 신호(SS1)를 제공받을 수 있다.
제2 구동회로(DC2)는 제1 및 제2 화소 회로 그룹(PCGe, PCGf)에 포함된 화소 회로들(PC)과 제3 화소 회로 그룹(PCGg) 중 제1 구동회로(DC1)에 더 가까운 화소 회로(PC)들에 제2 신호(SS2)를 제공하고, 제4 구동회로(DC4)는 제4 및 제5 화소 회로 그룹(PCGh, PCGi)에 포함된 복수의 화소 회로(PC)들과 제3 화소 회로 그룹(PCGg) 중 제4 구동회로(DC4)에 더 가까운 화소 회로(PC)들에 제2 신호(SS2)를 제공할 수 있다. 도 6에 도시된 제3 화소 회로 그룹(PCGg)에 포함된 화소 회로(PC)들은 제2 구동회로(DC2)까지의 거리가 제4 구동회로(DC4)까지의 거리와 동일하기 때문에, 제4 구동회로(DC4)에서 제2 신호(SS2)를 제공받는 것으로 도시하였다. 그러나 이에 제한되지 않고 제3 화소 회로 그룹(PCGg)에 포함된 화소 회로(PC)들은 제2 구동회로(DC2)에서 제2 신호(SS2)를 제공받을 수도 있다. 다른 일 실시예에서, 제3 화소 회로 그룹(PCGg)에 포함된 화소 회로(PC)가 제1 방향(DR1)에서 2개 이상 나열될 경우, 각각의 화소 회로(PC)들은 제2 구동회로(DC2) 및 제4 구동회로(DC4) 중 더 가까운 구동 회로에서 제2 신호(SS2)를 제공받을 수 있다.
제1 신호(SS1)는 스캔 신호 및 발광 제어 신호 중 어느 하나이고, 제2 신호(SS2)는 나머지 하나일 수 있다.
제1 내지 제4 구동회로(DC1, DC2, DC3, DC4)에 중첩하게 배치된 발광 소자들에 대해서는 도 3b 및 도 4a에서 전술한 제1 발광 소자(ED1)에 대한 설명이 동일하게 적용될 수 있다. 즉, 제1 내지 제4 구동회로(DC1, DC2, DC3, DC4)에 중첩하게 배치된 발광 소자들은 인접한 화소 회로(PC)에 연결배선(TWL, 도 4a)을 통해서 연결될 수 있다.
다만 본 발명의 표시패널(DP-2)의 실시예가 이에 제한되는 것은 아니다. 도 6에서 제2 화소 회로 그룹(PCGf)은 제1 화소 회로 그룹(PCGe) 및 제1 구동회로(DC1) 사이로 이동하고, 제1 및 제2 구동회로(DC1, DC2)가 서로 인접하게 배치될 수도 있다. 또는, 제3 화소 회로 그룹(PCGg)은 제2 화소 회로 그룹(PCGf) 및 제3 구동회로(DC3) 사이로 이동하고, 제2 및 제4 구동회로(DC2, DC4)가 서로 인접하게 배치될 수도 있다. 또는, 제4 화소 회로 그룹(PCGh)은 제3 구동회로(DC3) 및 제5 화소 회로 그룹(PCGi) 사이로 이동하고, 제3 및 제4 구동회로(DC3, DC4)가 서로 인접하게 배치될 수도 있다.
도 5 및 도 6에서는 구동회로가 3개 또는 4개인 경우를 예를 들어 설명하였으나, 본 발명은 이에 제한되지 않고 구동회로가 5개 이상인 경우를 포함할 수 있다.
도 5 및 도 6을 참조하면, 본 발명의 표시패널(DP-1, DP-2)은 서로 동일한 신호를 제공하는 구동회로를 2개 이상으로 제공하여, 구동회로의 출력에 걸리는 로드를 감소시킬 수 있다. 또한, 화소 회로(PC)가 2개의 구동회로 중 더 가까운 어느 하나의 구동회로에 연결되므로 화소 회로(PC)와 구동회로 사이의 연결배선의 길이가 감소되고 신호 전달에서 발생하는 노이즈를 줄일 수 있다.
본 발명의 표시패널(DP, DP-1, DP-2)은 제1 구동회로(DC1) 및 제2 구동회로(DC2)를 표시 영역에 배치함으로써 주변 영역의 면적을 감소시키고, 표시 영역을 확장할 수 있다. 또한 제1 구동회로(DC1) 및 제2 구동회로(DC2)가 화소 회로들(PC) 사이에 배치됨에 따라, 제1 구동회로(DC1) 및 제2 구동회로(DC2) 상에 배치된 발광 소자는 대응하는 화소 회로(PC)까지의 거리가 감소할 수 있고 연결 신뢰성이 향상되어 표시 품질이 향상될 수 있다. 표시 영역(DAA)의 외곽부에 배치된 발광 소자(ED)도 화소 회로(PC)까지의 거리가 감소하여 연결 신뢰성이 향상되고 화질이 개선될 수 있다. 따라서 좁은 베젤을 가진 표시패널(DP, DP-1, DP-2)이 높은 표시 품질을 안정적으로 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DP: 표시패널
SDC: 주사 구동회로
EDC: 발광 제어 구동회로
DC1, DC2, DC3, DC4: 제1 내지 제4 구동회로
CL: 회로층
EDL: 발광 소자층

Claims (20)

  1. 베이스층;
    제1 구동회로, 제2 구동회로 및 복수의 화소 회로들을 포함하고 상기 베이스층 상에 배치된 회로층; 및
    상기 복수의 화소 회로들에 각각 연결된 복수의 발광 소자들을 포함하고, 상기 회로층 상에 배치된 발광 소자층; 을 포함하고,
    제1 방향에서 상기 제1 및 제2 구동회로 각각은 상기 복수의 화소 회로들 사이에 배치된 표시패널.
  2. 제1 항에 있어서,
    상기 제1 구동회로는 주사 구동회로고, 상기 제2 구동회로는 발광 제어 구동회로인 표시패널.
  3. 제1 항에 있어서,
    상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로 및 상기 제2 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되는 표시패널.
  4. 제3 항에 있어서,
    상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결된 표시패널.
  5. 제4 항에 있어서,
    상기 제1 발광 소자 그룹에 포함된 복수의 발광 소자들 각각은 상기 회로층 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 제2 전극을 포함하고,
    상기 제1 전극이 상기 연결배선과 연결된 표시패널.
  6. 제1 항에 있어서,
    상기 복수의 화소 회로들 각각은 상기 제1 구동회로 및 상기 제2 구동회로에 연결된 표시패널.
  7. 제1 항에 있어서,
    상기 회로층은 상기 제1 방향에서 상기 제2 구동회로를 사이에 두고 상기 제1 구동회로와 이격된 제3 구동회로를 더 포함하는 표시패널.
  8. 제7 항에 있어서,
    상기 복수의 화소 회로들 각각은 상기 제1 및 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로에 연결된 표시패널.
  9. 제7 항에 있어서,
    상기 복수의 발광 소자들은 평면 상에서 상기 제1 구동회로, 상기 제2 구동회로, 및 상기 제3 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고,
    상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결된 표시패널.
  10. 제7 항에 있어서,
    상기 회로층은 상기 제1 방향에서 상기 제2 구동회로 및 상기 제3 구동회로 사이에 배치된 제4 구동회로를 더 포함하는 표시패널.
  11. 제10 항에 있어서,
    상기 복수의 화소 회로들 각각은 상기 제1 구동회로와 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로와 상기 제4 구동회로 중 더 가까운 어느 하나에 연결된 표시패널.
  12. 제10 항에 있어서,
    상기 복수의 발광 소자들은 평면 상에서 상기 제1 구동회로, 상기 제2 구동회로, 상기 제3 구동회로, 및 상기 제4 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고,
    상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결된 표시패널.
  13. 제1 항에 있어서,
    상기 제1 및 제2 구동회로 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장된 표시패널.
  14. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 베이스층;
    상기 표시 영역에 배치된 제1 구동회로, 제1 방향에서 상기 제1 구동회로와 이격된 제2 구동회로, 및 복수의 화소 회로들을 포함하고, 상기 베이스층 상에 배치된 회로층; 및
    상기 표시 영역의 전면에 배치되고 상기 복수의 화소 회로들에 각각 연결되는 복수의 발광 소자들을 포함하고, 상기 회로층 상에 배치된 발광 소자층; 을 포함하고,
    상기 제1 방향에서, 상기 제1 및 제2 구동회로 사이에 상기 복수의 화소 회로들 중 적어도 하나가 배치된 표시패널.
  15. 제14 항에 있어서,
    상기 복수의 화소 회로들 각각은 상기 제1 및 제2 구동회로에 연결된 표시패널.
  16. 제14 항에 있어서,
    상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로 및 상기 제2 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고,
    상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결된 표시패널.
  17. 제14 항에 있어서,
    상기 회로층은 상기 제1 방향에서 상기 제2 구동회로를 사이에 두고 상기 제1 구동회로와 이격된 제3 구동회로를 더 포함하고,
    상기 복수의 화소 회로들 각각은 상기 제1 및 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로에 연결된 표시패널.
  18. 제17 항에 있어서,
    상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로, 상기 제2 구동회로, 및 상기 제3 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고,
    상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결된 표시패널.
  19. 제17 항에 있어서,
    상기 회로층은 상기 제1 방향에서 상기 제2 구동회로 및 상기 제3 구동회로 사이에 배치된 제4 구동회로를 더 포함하고,
    상기 복수의 화소 회로들 각각은 상기 제1 구동회로와 제3 구동회로 중 더 가까운 어느 하나 및 상기 제2 구동회로와 상기 제4 구동회로 중 더 가까운 어느 하나에 연결된 표시패널.
  20. 제19 항에 있어서,
    상기 복수의 발광 소자들은 평면상에서 상기 제1 구동회로, 상기 제2 구동회로, 상기 제3 구동회로, 및 상기 제4 구동회로에 중첩하는 제1 발광 소자 그룹 및 평면상에서 상기 복수의 화소 회로들에 중첩하는 제2 발광 소자 그룹으로 구분되고,
    상기 제1 발광 소자 그룹은 상기 복수의 화소 회로들 중 인접한 화소 회로들에 연결배선을 통해 연결된 표시패널.
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