KR20220019196A - 표시 장치 - Google Patents

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KR20220019196A
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KR
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electrode
disposed
measurement
light emitting
insulating layer
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KR1020200099379A
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고승철
이영석
박용준
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 발광 영역 및 상기 발광 영역의 일 측에 배치된 복수의 서브 영역들, 상기 서브 영역 내에 배치되고 복수의 계측 패턴들 및 제1 전극 확장부가 배치된 계측 영역, 상기 발광 영역에 배치되며 서로 이격되어 대향하는 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치되며, 일부분이 상기 제1 전극 확장부 상에 배치된 제1 절연층 및 상기 발광 영역에서 양 단부가 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 계측 영역은 상기 제1 절연층을 관통하여 상기 제1 전극 확장부의 상면 일부를 노출하는 제1 계측 홀들이 배치된 제1 계측 영역을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 화소 내 다른 도전층 및 절연층들의 간격 및 오버레이(Overlay)를 측정할 수 있는 계측 패턴을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 발광 영역 및 상기 발광 영역의 일 측에 배치된 복수의 서브 영역들, 상기 서브 영역 내에 배치되고 복수의 계측 패턴들 및 제1 전극 확장부가 배치된 계측 영역, 상기 발광 영역에 배치되며 서로 이격되어 대향하는 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치되며, 일부분이 상기 제1 전극 확장부 상에 배치된 제1 절연층 및 상기 발광 영역에서 양 단부가 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 계측 영역은 상기 제1 절연층을 관통하여 상기 제1 전극 확장부의 상면 일부를 노출하는 제1 계측 홀들이 배치된 제1 계측 영역을 포함한다.
상기 발광 소자 상에 배치되며 적어도 일부분이 상기 계측 영역에 배치된 제2 절연층을 더 포함하고, 상기 계측 영역은 상기 제1 계측 영역과 이격되고 상기 제1 절연층의 상면 일부를 노출하는 제2 계측 홀들이 배치된 제2 계측 영역을 더 포함할 수 있다.
상기 제1 계측 영역에 배치되며 상기 제1 계측 홀과 부분적으로 중첩하는 제1 계측 전극들 및 상기 제2 계측 영역에 배치되며 상기 제2 계측 홀과 부분적으로 중첩하는 제2 계측 전극들을 더 포함할 수 있다.
상기 발광 영역에 배치되며 상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하고, 상기 제1 계측 전극은 상기 제1 접촉 전극과 동일한 물질을 포함하고 상기 제2 계측 전극은 상기 제2 접촉 전극과 동일한 물질을 포함할 수 있다.
상기 제1 계측 전극 및 상기 제2 계측 전극은 각각 상기 제1 전극 확장부와 접촉하지 않을 수 있다.
상기 제1 계측 홀은 제1 방향으로 연장된 형상의 제1 패턴부, 및 상기 제1 패턴부와 제2 방향으로 이격되어 상기 제2 방향으로 연장된 형상의 제2 패턴부를 포함하고, 상기 제1 패턴부는 상기 제1 전극 확장부의 측변으로부터 이격되어 형성될 수 있다.
상기 제1 계측 전극은 상기 제2 패턴부와 중첩하되 상기 제1 패턴부와 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 형상의 제3 패턴부, 및 상기 제1 패턴부와 중첩하되 상기 제2 패턴부와 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상의 제4 패턴부를 포함할 수 있다.
상기 제1 패턴부의 상기 제1 방향 폭은 상기 제4 패턴부의 상기 제1 방향 폭보다 크되, 상기 제2 방향 길이는 상기 제4 패턴부의 상기 제2 방향 길이보다 작을 수 있다.
상기 제2 계측 홀은 제1 방향으로 연장된 형상의 제5 패턴부, 및 상기 제5 패턴부와 제2 방향으로 이격되어 상기 제2 방향으로 연장된 형상의 제6 패턴부를 포함하고, 상기 제5 패턴부는 상기 제1 전극 확장부의 측변으로부터 이격되어 형성될 수 있다.
상기 제2 계측 전극은 상기 제6 패턴부와 중첩하되 상기 제5 패턴부와 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 형상의 제7 패턴부, 및 상기 제5 패턴부와 중첩하되 상기 제6 패턴부와 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상의 제8 패턴부를 포함할 수 있다.
상기 제2 절연층은 상기 제1 계측 영역의 상기 제1 절연층 상에 배치되고, 상기 제1 계측 전극은 상기 제2 절연층 상에 직접 배치될 수 있다.
상기 발광 소자 상에 배치되며 적어도 일부분이 상기 계측 영역에 배치된 제3 절연층을 더 포함하고, 상기 제3 절연층은 상기 계측 영역의 상기 제2 절연층 상에 배치되며, 상기 제2 계측 전극은 상기 제3 절연층 상에 직접 배치될 수 있다.
상기 계측 영역은 상기 제2 계측 영역과 이격되고 상기 제2 절연층의 상면 일부를 노출하는 제3 계측 홀들이 배치된 제3 계측 영역을 더 포함할 수 있다.
상기 계측 영역은 상기 제1 계측 영역과 이격되고 상기 제1 계측 홀이 형성되지 않은 상기 제1 절연층 상에 직접 배치된 제1 계측 전극들을 포함하는 제4 계측 영역, 및 상기 제4 계측 영역과 이격되고 상기 제2 계측 홀이 형성되지 않은 상기 제2 절연층 상에 배치된 제2 계측 전극들을 포함하는 제5 계측 영역을 더 포함할 수 있다.
상기 제1 전극 확장부는 상기 제1 전극과 직접 연결되고, 상기 제1 전극의 하부에 배치된 제1 뱅크 및 상기 제2 전극의 하부에 배치된 제2 뱅크를 더 포함하며, 상기 제1 뱅크는 상기 제1 전극 확장부의 하부에 배치되어 폭이 상기 제1 전극 확장부보다 큰 뱅크 확장부를 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 발광 영역 및 상기 발광 영역의 일 측에 배치된 서브 영역을 포함하되, 상기 서브 영역의 내부에는 전극 확장부 및 상기 전극 확장부 상에 배치되는 복수의 계측 패턴을 포함하는 계측 영역이 배치되고, 상기 계측 영역은 상기 전극 확장부 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고, 상기 계측 영역은 상기 제1 절연층을 관통하여 상기 전극 확장부의 상면 일부를 노출하는 제1 계측 홀, 및 상기 제2 절연층 상에 배치되어 상기 제1 계측 홀과 부분적으로 중첩하는 제1 계측 전극들이 배치된 제1 계측 영역, 및 상기 제1 계측 영역과 이격되고, 상기 제2 절연층을 관통하여 상기 제1 절연층의 상면 일부를 노출하는 제2 계측 홀 및 상기 제3 절연층 상에 배치되어 상기 제2 계측 홀과 부분적으로 중첩하는 제2 계측 전극들이 배치된 제2 계측 영역을 포함한다.
상기 제1 계측 홀은 제1 방향으로 연장된 형상을 갖고 상기 전극 확장부의 측변으로부터 이격된 제1 패턴부, 및 상기 제1 패턴부와 제2 방향으로 이격되어 상기 제2 방향으로 연장된 형상의 제2 패턴부를 포함하고, 상기 제1 계측 전극은 상기 제2 패턴부와 중첩하되 상기 제1 패턴부와 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 형상의 제3 패턴부, 및 상기 제1 패턴부와 중첩하되 상기 제2 패턴부와 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상의 제4 패턴부를 포함할 수 있다.
상기 제2 계측 영역과 이격되고 상기 제3 절연층을 관통하여 상기 제2 절연층의 상면 일부를 노출하는 제3 계측 홀이 배치된 제3 계측 영역을 더 포함할 수 있다.
상기 발광 영역에 배치되고 상기 전극 확장부와 연결된 제1 전극, 상기 제1 전극과 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 발광 소자의 일 단부와 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 발광 소자의 타 단부와 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하고, 상기 제1 절연층은 상기 제1 전극 및 상기 제2 전극과 상기 발광 소자 사이에 배치되고, 상기 제2 절연층은 상기 발광 소자와 상기 제1 접촉 전극 사이에 배치될 수 있다.
상기 제1 전극의 하부에 배치된 제1 뱅크 및 상기 제2 전극의 하부에 배치된 제2 뱅크를 더 포함하고, 상기 제1 뱅크는 상기 전극 확장부의 하부에 배치되어 상기 전극 확장부보다 큰 폭을 갖는 뱅크 확장부를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 영역의 일 측에 위치한 서브 영역에 배치된 계측 영역을 포함한다. 계측 영역에는 발광 영역의 절연층들 및 접촉 전극들과 동일한 물질을 포함한 계측 패턴들이 배치되고, 표시 장치는 계측 패턴들의 간격을 통해 발광 영역의 절연층들 및 접촉 전극들 간 상대적인 배치를 간접적으로 측정할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 7은 일 실시예에 따른 일 화소에 배치된 서브 영역들을 나타내는 평면도이다.
도 8은 도 7의 제1 계측 영역을 나타내는 평면도이다.
도 9는 도 8의 K1-K1'선, 및 K2-K2'선을 따라 자른 단면도이다.
도 10은 도 7의 제2 계측 영역을 나타내는 평면도이다.
도 11은 도 10의 K3-K3'선, 및 K4-K4'선을 따라 자른 단면도이다.
도 12는 도 7의 제3 계측 영역을 나타내는 평면도이다.
도 13은 도 12의 K5-K5'선을 따라 자른 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 복수의 서브 영역들의 배치를 나타내는 평면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 16은 도 15의 제1 서브 화소를 나타내는 평면도이다.
도 17은 도 16의 Q5-Q5'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 제3 방향(DR3)의 일 방향을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3)의 타 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 제1 방향(DR1)의 일 방향, “우”는 제1 방향(DR1)의 타 방향, “상”은 제2 방향(DR2)의 일 방향, “하”는 제2 방향(DR2)의 타 방향을 가리킨다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 2를 참조하면, 표시 장치(10)의 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다.
표시 장치(10)의 하나의 화소(PX)는 복수의 발광 영역(EMA)들을 포함하고, 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(도 6의 'ED')가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역에 더하여 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
다만, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
화소(PX)의 제1 발광 영역(EMA1)은 제1 서브 화소(PX1)에 배치되고, 제2 발광 영역(EMA2)은 제2 서브 화소(PX2), 제3 발광 영역(EMA3)은 제3 서브 화소(PX3)에 배치된다. 각 서브 화소(PXn)는 서로 다른 종류의 발광 소자(ED)를 포함하여 제1 내지 제3 발광 영역(EMA)에서는 각각 서로 다른 색의 광이 방출될 수 있다. 예를 들어, 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)는 동일한 발광 소자(ED)를 포함하여 각 발광 영역(EMA) 또는 하나의 화소(PX)에서는 동일한 색의 광이 방출될 수도 있다.
또한, 화소(PX)의 각 서브 화소(PXn)들은 비발광 영역 중 일부 영역으로써 발광 영역(EMA)과 이격되어 배치된 복수의 서브 영역(SA)을 포함할 수 있다. 서브 영역(SA)은 제1 서브 화소(PX1)의 제1 서브 영역(SA1), 제2 서브 화소(PX2)의 제2 서브 영역(SA2) 및 제3 서브 화소(PX3)의 제3 서브 영역(SA3)을 포함할 수 있다. 서브 영역(SA)은 각 서브 화소(PXn)의 발광 영역(EMA)에서 제2 방향(DR2) 일 측에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)들은 발광 영역(EMA)을 기준으로 서브 영역(SA)이 제2 방향(DR2) 일 측인 상측에 배치되고, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 발광 영역(EMA)들은 각각 서로 제1 방향(DR1)으로 나란하게 배열될 수 있다. 이와 유사하게, 제1 서브 영역(SA1), 제2 서브 영역(SA2) 및 제3 서브 영역(SA3)은 서로 제1 방향(DR1)으로 나란하게 배열될 수 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME1, RME2) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들 중 일부는 서브 영역(SA)에서 분리되어 배치될 수 있다.
일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)의 서브 영역(SA)에 배치된 계측 영역(KA)을 포함할 수 있다. 계측 영역(KA)에는 계측 패턴(도 8 및 도 10의 'KP')들을 포함한 계측 패턴 그룹(도 7의 'KPG')이 배치될 수 있다. 각 계측 패턴(KP)들은 후술하는 발광 영역(EMA)에 배치된 복수의 전극들 및 절연층들에 대응될 수 있다. 표시 장치(10)의 제조 공정에서 발광 영역(EMA)에 배치된 복수의 전극들 및 절연층들이 순차적으로 적층될 때, 계측 패턴(KP)들도 함께 형성되어 계측 패턴(KP)을 통해 각 층들이 다른 층과 중첩된 폭 및 이격된 간격 등을 측정할 수 있다. 계측 영역(KA)에 배치된 계측 패턴(KP)에 관한 자세한 설명은 후술하기로 한다.
제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제3 뱅크(BNL3)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다. 도 4는 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 5는 접촉 전극(CNE1, CNE2)들과 전극(RME1, RME2)들이 상호 접촉하는 컨택홀(CNT1, CNT2)을 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 5를 참조하면, 표시 장치(10)는 제1 기판(SUB1) 및 제1 기판(SUB1) 상에 배치된 회로층(CCL)과 표시 소자층을 포함할 수 있다. 표시 소자층은 발광 소자(ED)를 포함하여 복수의 전극(RME1, RME2)들과 접촉 전극(CNE1, CNE2)들이 배치되고, 회로층(CCL)은 발광 소자(ED)를 구동하기 위한 회로 소자들을 포함하여 복수의 배선들이 배치된 층일 수 있다.
회로층(CCL)과 표시 소자층에 대하여 구체적으로 설명하면, 제1 기판(SUB1)은 절연 기판일 수 있으며, 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB1)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(SUB1) 상에는 제1 도전층이 배치된다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 제1 도전층을 덮으며 제1 기판(SUB1) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 제1 트랜지스터(T1)를 보호하기 위해 제1 기판(SUB1) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)을 포함할 수 있다. 예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 제1 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 제1 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 예를 들어, 제1 게이트 절연층(GI)은 반도체층과 버퍼층(BL)의 상면을 덮도록 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 제2 도전층은 각 서브 화소(PXn)에 접속되는 복수의 스캔 라인들, 및 스토리지 커패시터의 제1 정전 용량 전극을 더 포함할 수도 있다. 제2 도전층의 제1 게이트 전극(G1)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 부분적으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 제1 도전 패턴(CDP)을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 제3 도전층은 각 서브 화소(PXn)에 접속되는 복수의 데이터 라인들, 및 스토리지 커패시터의 제2 정전 용량 전극을 더 포함할 수도 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 액티브층(ACT1)과 부분적으로 중첩하도록 배치된다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 층간 절연층(IL1) 및 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 액티브층(ACT1)에 각각 접촉할 수 있다. 또한, 제1 소스 전극(S1)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 드레인 전극(D1)은 제1 전압 배선(VDL)과 전기적으로 연결될 수 있고, 제1 소스 전극(S1)은 제1 전극(RME1)과 연결되는 제1 도전 패턴(CDP)과 연결될 수 있다. 일 예로, 제1 드레인 전극(D1)은 제1 전압 배선(VL1) 일부와 일체화될 수 있고, 제1 전압 배선(VL1)은 일부분이 제1 액티브층(ACT1)과 접촉하여 제1 드레인 전극(D1)의 역할을 할 수 있다. 다만, 이에 제한되지 않으며, 제1 드레인 전극(D1)은 다른 도전 패턴을 통해 제1 전압 배선(VL1)과 연결될 수도 있다.
제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 후술하는 전극(RME1, RME2)들과 두께 방향으로 일부 중첩하는 위치에 배치될 수도 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다.
제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(RME1)으로 전달할 수 있다. 한편, 도면에서는 제3 도전층이 하나의 제1 전압 배선(VL1)과 하나의 제2 전압 배선(VL2)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제3 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 표면 평탄화 기능을 수행할 수 있다.
상술한 제1 내지 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 단일층, 또는 복수의 층들이 적층되거나 상기 복수의 층들이 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예컨대 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층, 또는 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)이 순차적층된 이중층으로 형성될 수도 있다.
제2 층간 절연층(IL2) 상에는 제1 뱅크(BNL1), 제2 뱅크(BNL2), 복수의 전극(RME1, RME2)들, 발광 소자(ED), 제3 뱅크(BNL3) 및 복수의 접촉 전극(CNE1, CNE2)들이 배치된다. 또한, 제2 층간 절연층(IL2) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 더 배치될 수 있다.
제1 뱅크(BNL1) 및 제2 뱅크(BNL2)는 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 일부분이 서로 각 서브 화소(PXn)의 발광 영역(EMA) 내에 배치되어 서로 이격될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 뱅크(BNL2)는 우측에 배치될 수 있다.
제1 뱅크(BNL1)는 발광 영역(EMA)으로부터 제2 방향(DR2)으로 연장되어 서브 영역(SA)에도 부분적으로 배치될 수 있다. 일 실시예에서, 제1 뱅크(BNL1)는 서브 영역(SA)에 배치되며 그 폭이 큰 뱅크 확장부(BNL_E)를 포함할 수 있다. 제1 뱅크(BNL1)의 뱅크 확장부(BNL_E) 상에는 후술하는 제1 전극(RME1)의 제1 전극 확장부(CE1)가 배치될 수 있고, 제1 전극 확장부(CE1) 상에는 계측 패턴 그룹(KPG)이 배치되어 계측 영역(KA)을 형성할 수 있다.
반면, 제1 뱅크(BNL1)와 달리, 제2 뱅크(BNL2)는 발광 영역(EMA) 내에서 제2 방향(DR2)으로 연장된 형상을 갖고, 그 길이가 제3 뱅크(BNL3)가 둘러싸는 개구 영역의 제2 방향(DR2) 길이보다 짧을 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 표시 영역(DPA) 전면에서 일 방향으로 연장된 섬형 또는 아일랜드(Island) 형 패턴을 형성할 수 있다.
제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 제2 층간 절연층(IL2)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)들은 제2 층간 절연층(IL2) 상에서 그 사이의 영역과 그 외부 영역을 나눌 수 있고, 이들 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다. 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)상에 배치되는 전극(RME1, RME2)에서 반사되어 제1 기판(SUB1)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME1, RME2)들은 일 방향으로 연장된 형상을 갖고 서로 이격되어 각 서브 화소(PXn)마다 배치된다. 예를 들어, 하나의 서브 화소(PXn)에는 제1 전극(RME1) 및 제2 전극(RME2)이 배치되고, 이들은 제2 방향(DR2)으로 연장되며 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 전극(RME1)은 부분적으로 제1 뱅크(BNL1) 상에 배치되고 제2 전극(RME2)은 부분적으로 제2 뱅크(BNL2) 상에 배치될 수 있다. 각 전극(RME1, RME2)들은 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 일 측면 상에 놓이도록 배치될 수 있다. 도면에서는 제1 전극(RME1)과 제2 전극(RME2)이 발광 영역(EMA) 내에서 대체로 균일한 폭을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 복수의 전극(RME1, RME2)들은 각각 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2) 상에 배치된 부분이 다른 부분보다 비교적 큰 폭을 가질 수 있다.
제1 전극(RME1)은 제1 뱅크(BNL1)의 양 측면 중, 제2 뱅크(BNL2)와 대향하는 일 측면 상에 놓이도록 배치될 수 있다. 제1 전극(RME1)은 제1 뱅크(BNL1) 중 발광 영역(EMA)에 배치된 부분 상에 부분적으로 배치되고, 다른 일부는 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)을 넘어 배치되되, 서브 영역(SA)에서는 제2 방향(DR2)으로 이웃한 다른 화소(PX)의 제1 전극(RME1)과 분리될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 연장되어 복수의 화소(PX)에 걸쳐 배치되었다가 서브 영역(SA)에서 일부분이 제거되어 각 서브 화소(PXn)마다 배치되도록 분리된 것일 수 있다. 즉, 제1 전극(RME1)은 제2 방향(DR2)으로 이웃한 다른 화소(PX)와의 경계에도 부분적으로 배치될 수 있다.
제1 전극(RME1)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)과 서브 영역(SA) 사이의 제3 뱅크(BNL3)와 중첩하도록 배치된다. 제1 전극(RME1)은 제3 뱅크(BNL3)와 중첩하는 부분에서 제2 층간 절연층(IL2)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제1 도전 패턴(CDP)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가될 수 있다. 제1 전극(RME1)은 각 화소(PX) 및 각 서브 화소(PXn)마다 분리되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
일 실시예에 따르면, 제1 전극(RME1)은 서브 영역(SA)에 배치된 제1 전극 확장부(CE1)를 포함하고, 제1 전극 확장부(CE1)는 제1 뱅크(BNL1)의 뱅크 확장부(BNL_E) 상에 배치될 수 있다. 제1 전극 확장부(CE1)는 그 폭이 뱅크 확장부(BNL_E)보다 작아 평탄하게 배치될 수 있다. 제1 전극 확장부(CE1) 상에는 계측 패턴(KP)을 포함한 계측 패턴 그룹(KPG)이 배치될 수 있고, 제1 전극 확장부(CE1)는 서브 영역(SA) 내에서 계측 영역(KA)에 배치될 수 있다.
제2 전극(RME2)은 제1 전극 확장부(CE1)를 제외하고 제1 전극(RME1)과 실질적으로 동일한 형상을 가질 수 있다. 제2 전극(RME2)은 제2 뱅크(BNL2)의 양 측면 중, 제1 뱅크(BNL1)와 대향하는 일 측면 상에 놓이도록 배치될 수 있다. 제2 전극(RME2)은 제2 뱅크(BNL2) 중 발광 영역(EMA)에 배치된 부분 상에 부분적으로 배치되고, 다른 일부는 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 제2 전극(RME2)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)을 넘어 배치되되, 서브 영역(SA)에서는 제2 방향(DR2)으로 이웃한 다른 화소(PX)의 제2 전극(RME2)과 분리될 수 있다. 제2 전극(RME2)은 제2 방향(DR2)으로 연장되어 복수의 화소(PX)에 걸쳐 배치되었다가 서브 영역(SA)에서 일부분이 제거되어 각 서브 화소(PXn)마다 배치되도록 분리된 것일 수 있다. 즉, 제2 전극(RME2)은 제2 방향(DR2)으로 이웃한 다른 화소(PX)와의 경계에도 부분적으로 배치될 수 있다.
제2 전극(RME2)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)과 서브 영역(SA) 사이의 제3 뱅크(BNL3)와 중첩하도록 배치된다. 제2 전극(RME2)은 제3 뱅크(BNL3)와 중첩하는 부분에서 제2 층간 절연층(IL2)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
도면에서는 각 서브 화소(PXn)마다 제1 및 제2 전극(RME1, RME2)들이 배치된 것이 예시되어 있으나 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 수에 따라 배치되는 위치가 달라질 수 있다.
각 전극(RME1, RME2)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)들은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(RME1, RME2)들은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)의 경사진 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME1, RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME1, RME2)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 제2 층간 절연층(IL2) 상에 전면적으로 배치된다. 예를 들어, 제1 절연층(PAS1)은 복수의 전극(RME1, RME2)들, 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)들을 덮도록 배치될 수 있다. 다만, 제1 절연층(PAS1)은 복수의 전극(RME1, RME2)들의 상면 일부를 노출하는 컨택홀(CNT1, CNT2)을 포함할 수 있고, 후술하는 접촉 전극(CNE1, CNE2)들은 컨택홀(CNT1, CNT2)을 통해 노출된 전극(RME1, RME2)과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 서로 제1 방향(DR1)으로 이격된 전극(RME1, RME2)들 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 전극(RME1, RME2)들을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 제1 절연층(PAS1)은 전극(RME1, RME2)들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제3 뱅크(BNL3)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제3 뱅크(BNL3)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제3 뱅크(BNL3)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분과 서브 영역(SA) 사이에 배치된 부분은 동일한 폭을 가질 수 있다. 이에 따라, 서브 영역(SA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격과 동일할 수 있다. 다만, 이에 제한되지 않는다. 제3 뱅크(BNL3)는 부분적으로 그 하부의 전극(RME1, RME2)들과 두께 방향으로 중첩하도록 배치될 수 있다. 예를 들어, 제3 뱅크(BNL3)는 서브 영역(SA)을 둘러싸는 부분에서 복수의 전극(RME1, RME2)들과 중첩할 수 있다.
제3 뱅크(BNL3)는 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)보다 더 큰 높이를 갖도록 형성될 수 있다. 제3 뱅크(BNL3)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제3 뱅크(BNL3)의 제1 방향(DR1)으로 연장된 부분 중 일부는 제1 뱅크(BNL1)들 상에 배치될 수 있다. 제3 뱅크(BNL3)는 제1 뱅크(BNL1)와 같이 폴리이미드(PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 6의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB1)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB1)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB1)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB1)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)는 제1 뱅크(BNL1)와 제2 뱅크(BNL2)들 사이에서 각 전극(RME1, RME2) 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 방향(DR1)으로 이격된 전극(RME1, RME2)들 사이의 간격보다 길고, 발광 소자(ED)의 양 단부가 각각 서로 다른 전극(RME1, RME2) 상에 배치될 수 있다. 한편, 발광 소자(ED)는 복수의 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부 및 제2 단부가 각각 특정 전극(RME1, RME2) 상에 놓이도록 배치될 수 있다. 예를 들어, 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 놓이고, 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)의 제1 단부는 제1 전극(RME1)과 전기적으로 연결되고 제2 단부가 제2 전극(RME2)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 복수의 발광 소자(ED)들 중 적어도 일부는 제1 단부가 제2 전극(RME2) 상에 놓이고 제2 단부가 제1 전극(RME1) 상에 놓이도록 배치될 수 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다. 각 발광 소자(ED)들은 접촉 전극(CNE1, CNE2)들을 통해 각 전극(RME1, RME2)과 전기적으로 연결될 수 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 또한, 제2 절연층(PAS2)은 제3 뱅크(BNL3) 및 서브 영역(SA)에도 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 또한, 제2 절연층(PAS2)의 일부분은 제2 뱅크(BNL2)와 중첩하며 제1 절연층(PAS1) 상에 배치될 수 있다. 즉, 제2 절연층(PAS2)은 발광 영역(EMA)에서 발광 소자(ED)와 제1 절연층(PAS1) 및 제3 뱅크(BNL3) 상에 배치되되, 발광 소자(ED)의 양 단부와 함께 전극(RME1, RME2)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 및 제3 뱅크(BNL3) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 서로 다른 층에 배치된 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에는 제3 절연층(PAS3)이 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(ED) 및 전극(RME1, RME2)들과 접촉할 수 있다. 복수의 접촉 전극(CNE1, CNE2)들은 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있고, 전극(RME1, RME2)들의 상면 중 제1 절연층(PAS1)이 배치되지 않고 노출된 상면과 접촉할 수 있다. 발광 소자(ED)의 양 단부는 복수의 접촉 전극(CNE1, CNE2)들을 통해 전극(RME1, RME2)과 전기적으로 연결될 수 있다.
예를 들어, 제1 접촉 전극(CNE1)은 제1 전극(CNE1) 상에 배치되고 제2 접촉 전극(CNE2)은 제2 전극(CNE2) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(ED)의 제1 단부 및 제1 전극(RME1)과 각각 접촉할 수 있고, 제2 접촉 전극(CNE2)은 발광 소자(ED)의 제2 단부 및 제2 전극(RME2)과 각각 접촉할 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(RME1)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 절연층(PAS1)을 관통하여 제1 전극(RME1)을 노출하는 제1 컨택홀(CNT1)을 통해 제1 전극(RME1)과 접촉할 수 있다. 제1 컨택홀(CNT1)은 발광 소자(ED)들과 제1 방향(DR1)으로 중첩하지 않도록 배치될 수 있다. 예를 들어, 제1 컨택홀(CNT1)은 복수의 발광 소자(ED)들이 배치되는 영역의 제2 방향(DR2)의 일 측에 인접하여 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 컨택홀(CNT1)의 위치는 발광 소자(ED)들의 위치 및 전극(RME1, RME2)의 구조에 따라 다양하게 변형될 수 있다. 발광 소자(ED)는 양 단부에서 광이 방출되는데, 제1 컨택홀(CNT1)은 상기 광의 진행 경로에서 벗어나도록 위치하여 광의 출광 효율이 향상될 수 있다.
제1 접촉 전극(CNE1)은 제2 절연층(PAS2) 상에 직접 배치될 수 있다. 제1 접촉 전극(CNE1)은 발광 영역(EMA) 내에서 제2 방향(DR2)으로 연장된 선형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않는다.
제1 접촉 전극(CNE1) 상에는 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 덮으며 일부분은 제2 절연층(PAS2) 상에도 배치될 수 있다. 몇몇 실시예에서 제3 절연층(PAS3)은 전극(RME1, RME2) 상에서 제2 접촉 전극(CNE2)이 배치된 부분을 제외하고 제1 절연층(PAS1) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다. 다만, 몇몇 실시예에서 제3 절연층(PAS3)은 생략될 수도 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 동일한 층에 배치될 수 있다.
제2 접촉 전극(CNE2)은 제2 전극(RME2)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 또한, 제2 접촉 전극(CNE2)은 제1 절연층(PAS1)을 관통하여 제2 전극(RME2)을 노출하는 제2 컨택홀(CNT2)을 통해 제2 전극(RME2)과 접촉할 수 있다. 제2 컨택홀(CNT2)도 발광 소자(ED)들과 제1 방향(DR1)으로 중첩하지 않도록 배치될 수 있다. 제2 접촉 전극(CNE1)은 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 제2 접촉 전극(CNE2)은 발광 영역(EMA) 내에서 제2 방향(DR2)으로 연장된 선형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않는다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 접촉 전극(CNE1, CNE2)들, 및 제3 절연층(PAS3) 상에는 이들을 덮는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB1) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화 알루미늄(AlNx)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 6는 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 마이크로 미터(Micro-meter) 내지 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 6를 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 6에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있으나, 이에 제한되는 것은 아니다.
절연막(38)은 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 산화알루미늄(AlOx) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
도 7은 일 실시예에 따른 일 화소에 배치된 서브 영역들을 나타내는 평면도이다.
도 7을 참조하면, 일 실시예에 따른 표시 장치(10)는 각 화소(PX)의 서브 영역(SA)들에 배치된 복수의 계측 영역(KA)들을 포함할 수 있다. 하나의 화소(PX)는 복수의 서브 화소(PXn)들을 포함하고, 각 서브 화소(PXn)들은 발광 영역(EMA)과 서브 영역(SA)을 포함한다. 각 서브 화소(PXn)들의 서브 영역(SA)에는 각각 계측 영역(KA)이 배치될 수 있고, 이들은 서로 다른 계측 패턴 그룹(KPG)들을 포함할 수 있다. 복수의 계측 영역(KA)들은 복수의 서브 영역(SA)들과 유사하게 제1 방향(DR1)으로 이격되어 배열될 수 있다. 도면에 도시되지 않았으나, 어느 한 계측 영역(KA)은 제2 방향(DR2)으로 이웃한 다른 화소(PX) 또는 서브 화소(PXn)의 계측 영역(KA)과 제2 방향(DR2)으로 이격될 수도 있다.
예를 들어, 제1 서브 화소(PX1)의 제1 서브 영역(SA1)에는 제1 계측 패턴 그룹(KPG1)이 배치된 제1 계측 영역(KA1)이 배치될 수 있다. 제2 서브 화소(PX2)의 제2 서브 영역(SA2)에는 제2 계측 패턴 그룹(KPG2)이 배치된 제2 계측 영역(KA2)이 배치되고, 제3 서브 화소(PX3)의 제3 서브 영역(SA3)에는 제3 계측 패턴 그룹(KPG3)이 배치된 제3 계측 영역(KA3)이 배치될 수 있다. 상술한 바와 같이, 서브 영역(SA)에는 제1 전극(RME1)의 제1 전극 확장부(CE1)와 제1 뱅크(BNL1)의 뱅크 확장부(BNL_E)가 배치된다. 이들은 계측 영역(KA) 내에 배치될 수 있고, 계측 패턴 그룹(KPG1, KPG2, KPG3)들은 각각 계측 영역(KA) 내에서 제1 전극 확장부(CE1) 상에 배치될 수 있다.
계측 패턴 그룹(KPG1, KPG2, KPG3)들은 각각 적어도 하나의 계측 패턴(KP)들을 포함할 수 있다. 계측 패턴(KP)들은 발광 영역(EMA)의 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)에 대응되며, 이들은 서로 동일한 층에 배치될 수 있다. 계측 패턴(KP)은 표시 장치(10)의 제조 공정 중, 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)과 함께 형성될 수 있다. 각 화소(PX)의 발광 영역(EMA)에 배치된 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들은 서로 일정 간격 이격되거나 부분적으로 중첩하며 적층될 수 있다. 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들은 미세한 크기의 패턴으로 발광 영역(EMA) 내에 배치될 수 있고, 이들 사이의 상대적인 배치가 정밀하게 제어되어야 해당 서브 화소(PXn)의 불량률을 낮출 수 있다.
예컨대, 접촉 전극(CNE1, CNE2)들 사이의 간격, 또는 전극(RME1, RME2)과의 중첩 여부에 있어서 오차가 생길 경우, 어느 한 접촉 전극(CNE1, CNE2)은 발광 소자(ED)와 접촉하지 않을 수 있고 해당 서브 화소(PXn)는 발광 불량이 발생할 수 있다. 표시 장치(10)의 제조 공정 중, 발광 영역(EMA)의 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들의 상대적인 위치나 중첩 관계 등을 간접적으로 측정하기 위해, 표시 장치(10)는 각 서브 화소(PXn)의 서브 영역(SA)에 배치된 계측 패턴(KP)들을 포함할 수 있다. 계측 패턴(KP)들은 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들 중 일부와 동시에 형성될 수 있다. 계측 패턴(KP)들 간의 상대적인 배치관계를 통해 발광 영역(EMA)에 배치된 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들의 이격 간격 또는 중첩 여부 등을 간접적으로 측정할 수 있다.
다만, 발광 영역(EMA)에는 많은 수의 층들이 순차 적층되고, 그에 대응되어 복수의 계측 패턴(KP)들도 많은 수의 층들로 적층될 수 있다. 비교적 좁은 영역을 갖는 서브 영역(SA) 및 계측 영역(KA) 내에서 복수의 계측 패턴(KP)들이 순차적으로 적층되면, 각 층들이 적층되어 형성되는 단차에 의해 정밀하게 제어되어야 하는 계측 패턴(KP)들 간의 간격에 오차가 생길 수 있다. 이를 방지하기 위해, 일 실시예에 따른 표시 장치(10)는 하나의 화소(PX)에 복수의 계측 영역(KA; KA1, KA2, KA3)들이 배치되고, 각 계측 영역(KA)들은 서로 다른 계측 패턴 그룹(KPG1, KPG2, KPG3)들을 포함할 수 있다.
도 8은 도 7의 제1 계측 영역을 나타내는 평면도이다. 도 9는 도 8의 K1-K1'선, 및 K2-K2'선을 따라 자른 단면도이다. 도 10은 도 7의 제2 계측 영역을 나타내는 평면도이다. 도 11은 도 10의 K3-K3'선, 및 K4-K4'선을 따라 자른 단면도이다. 도 12는 도 7의 제3 계측 영역을 나타내는 평면도이다. 도 13은 도 12의 K5-K5'선을 따라 자른 단면도이다.
도 8 및 도 9에서는 제1 서브 화소(PX1)의 제1 계측 영역(KA1)에 배치된 계측 패턴(KP)들로써, 제1 계측 홀(KP1)과 제1 계측 전극(KP2)과 제1 전극 확장부(CE1)의 상대적인 배치를 평면 및 단면으로 도시하고 있다. 도 10 및 도 11에서는 제2 서브 화소(PX2)의 제2 계측 영역(KA2)에 배치된 제2 계측 홀(KP3)과 제2 계측 전극(KP4)을, 도 12 및 도 13에서는 제3 서브 화소(PX3)의 제3 계측 영역(KA3)에 배치된 제3 계측 홀(KP5)을 도시하고 있다.
도 7에 결부하여 도 8 내지 도 13을 참조하면, 각 서브 화소(PXn)의 계측 영역(KA)에는 제1 뱅크(BNL1)의 뱅크 확장부(BNL_E)와 제1 전극(RME1)의 제1 전극 확장부(CE1)가 배치된다. 뱅크 확장부(BNL_E)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 측정된 폭이 제1 전극 확장부(CE1)의 폭보다 클 수 있다. 제1 전극 확장부(CE1)는 뱅크 확장부(BNL_E)가 형성하는 평탄한 상면 상에 배치될 수 있다. 제1 전극 확장부(CE1)는 그 하부에 배치된 층에 의한 단차 없이 평탄한 면을 형성하고, 그 위에 배치되는 계측 패턴(KP)들도 단차 없이 평탄하게 형성될 수 있다. 계측 영역(KA)에 배치된 제1 전극 확장부(CE1)에 의해 계측 패턴(KP)들도 단차가 거의 생기지 않고, 제조 공정 중 상대적인 배치를 측정할 때 발생하는 오차를 최소화할 수 있다.
각 계측 영역(KA)에는 제1 전극 확장부(CE1) 상에 적어도 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)이 각각 순차적으로 적층될 수 있다. 다만, 서로 다른 계측 영역(KA; KA1, KA2, KA3)에는 그에 배치된 계측 패턴(KP)의 종류에 따라 각 절연층(PAS1, PAS2, PAS3)들의 형상이 달라지거나 이들 사이에 다른 층(예컨대 제1 계측 전극(KP2) 및 제2 계측 전극(KP4))이 더 배치될 수 있다.
제1 서브 화소(PX1)의 제1 계측 영역(KA1)에는 제1 계측 홀(KP1) 및 제1 계측 전극(KP2)이 배치될 수 있다. 일 실시예에서 제1 계측 홀(KP1)은 발광 영역(EMA)의 제1 절연층(PAS1)과 동시에 형성되고, 제1 계측 전극(KP2)은 제1 접촉 전극(CNE1)과 동시에 형성될 수 있다. 예를 들어, 제1 계측 홀(KP1)은 제1 절연층(PAS1)을 관통하여 제1 전극 확장부(CE1)의 상면 일부를 노출하는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)에 대응될 수 있다. 제1 계측 홀(KP1)은 제1 계측 영역(KA1)에서 제1 전극 확장부(CE1)를 노출하도록 형성된 홀(Hole) 패턴일 수 있다. 제1 계측 전극(KP2)은 제2 절연층(PAS2) 상에 배치되는 제1 접촉 전극(CNE1)에 대응될 수 있다. 제1 계측 전극(KP2)은 제1 계측 영역(KA1)의 제2 절연층(PAS2) 상에 배치되며, 제1 접촉 전극(CNE1)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 계측 전극(KP2)은 ITO, IZO, ITZO 등과 같은 투명성 전극 물질을 포함할 수 있다. 다만, 제1 계측 전극(KP2)은 제1 접촉 전극(CNE1)과 달리 제1 전극 확장부(CE1)와 직접 접촉하지 않을 수 있다.
제1 계측 홀(KP1)과 제1 계측 전극(KP2)은 각각 일정 폭을 갖고 특정 방향으로 연장된 복수의 패턴들을 포함할 수 있다. 예를 들어, 제1 계측 홀(KP1)은 제1 전극 확장부(CE1)의 중심을 기준으로 제2 방향(DR2) 일 측인 상측에 인접하여 배치되어 제1 방향(DR1)으로 연장된 형상을 갖는 제1 패턴부(KP#1)와, 제1 패턴부(KP#1)로부터 제2 방향(DR2)으로 이격되어 제2 방향(DR2)으로 연장된 형상을 갖는 제2 패턴부(KP#2)를 포함할 수 있다. 제1 계측 전극(KP2)은 제1 패턴부(KP#1)와 제2 방향(DR2)으로 이격되어 제1 방향(DR1)으로 연장된 형상을 갖는 제3 패턴부(KP#3)와 제3 패턴부(KP#3)로부터 제2 방향(DR2)으로 이격되어 제2 방향(DR2)으로 연장된 형상을 갖는 제4 패턴부(KP#4)를 포함할 수 있다. 제1 패턴부(KP#1)와 제4 패턴부(KP#4)는 서로 부분적으로 중첩하고 제2 패턴부(KP#2)와 제3 패턴부(KP#3)도 서로 부분적으로 중첩할 수 있다. 제1 패턴부(KP#1)의 제1 방향(DR1)으로 측정된 폭은 제4 패턴부(KP#4)의 제1 방향(DR1)으로 측정된 폭보다 크되, 제2 방향(DR2)으로 측정된 길이는 제4 패턴부(KP#4)의 제2 방향(DR2)으로 측정된 길이보다 작을 수 있다. 제2 패턴부(KP#2)의 제1 방향(DR1)으로 측정된 폭은 제3 패턴부(KP#3)의 제1 방향(DR1)으로 측정된 폭보다 작되, 제2 방향(DR2)으로 측정된 길이는 제3 패턴부(KP#3)의 제2 방향(DR2)으로 측정된 길이보다 클 수 있다.
제1 패턴부(KP#1)와 제3 패턴부(KP#3)는 제1 방향(DR1)의 폭이 제2 방향(DR2)의 폭보다 크게 형성되어 그 하부의 제1 전극 확장부(CE1)의 제1 방향(DR1) 양 변인 좌측 변과 우측 변으로부터 일정 간격 이격될 수 있다. 또한, 제1 패턴부(KP#1)는 제1 전극 확장부(CE1)의 제2 방향(DR2) 일 변인 상측 변으로부터 일정 간격 이격되고, 제3 패턴부(KP#3)는 제1 전극 확장부(CE1)의 제2 방향(DR2) 타 변인 하측 변으로부터 일정 간격 이격될 수 있다. 제2 패턴부(KP#2)와 제4 패턴부(KP#4)는 제2 방향(DR2) 폭이 제1 방향(DR1)의 폭보다 크게 형성되고, 일정 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
계측 패턴(KP)들이 발광 영역(EMA)에 배치된 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들에 대응됨에 따라, 계측 패턴(KP)들의 상대적인 배치를 통해 발광 영역(EMA)의 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들의 상대적인 배치를 간접적으로 측정할 수 있다.
예를 들어, 제1 계측 홀(KP1)은 제1 절연층(PAS1)을 관통하는 컨택홀(CNT1, CNT2) 들에 대응되고 제1 계측 전극(KP2)은 제1 접촉 전극(CNE1)에 대응됨에 따라 제1 계측 영역(KA1)에서는 각 발광 영역(EMA)의 제1 절연층(PAS1)에 형성된 컨택홀(CNT1, CNT2)들과 제1 접촉 전극(CNE1)의 상대적인 배치를 확인할 수 있다. 제1 계측 홀(KP1) 중 제1 패턴부(KP#1)가 제1 전극 확장부(CE1)의 각 측변들과 이격된 간격을 통해 전극(RME1, RME2) 상에 형성된 제1 절연층(PAS1)을 관통하는 컨택홀(CNT1, CNT2)들의 상대적인 위치를 측정할 수 있다. 제1 패턴부(KP#1)와 제1 전극 확장부(CE1)의 각 측변들 사이의 간격이 설계값으로부터 오차가 있을 경우, 해당 화소(PX) 또는 서브 화소(PXn)의 발광 영역(EMA)에서도 컨택홀(CNT1, CNT2)들의 위치에 오차가 발생함을 의미할 수 있다. 또한, 제2 패턴부(KP#2)의 길이 및 폭을 통해 발광 영역(EMA)에 형성된 컨택홀(CNT1, CNT2)들의 길이 및 폭 등을 측정할 수 있다. 제2 패턴부(KP#2)의 길이 및 폭이 설계값으로부터 오차가 있을 경우, 해당 화소(PX) 또는 서브 화소(PXn)의 발광 영역(EMA)에서도 컨택홀(CNT1, CNT2)들의 크기에 오차가 발생함을 의미할 수 있다.
이와 유사하게, 제1 계측 전극(KP2) 중 제3 패턴부(KP#3)가 제1 전극 확장부(CE1)의 각 측변들과 이격된 간격을 통해 전극(RME1, RME2) 상에 배치되는 제1 접촉 전극(CNE1)의 상대적인 위치를 측정할 수 있다. 제3 패턴부(KP#3)와 제1 전극 확장부(CE1)의 각 측변들 사이의 간격이 설계값으로부터 오차가 있을 경우, 해당 화소(PX) 또는 서브 화소(PXn)의 발광 영역(EMA)에서도 제1 접촉 전극(CNE1)의 위치에 오차가 발생함을 의미할 수 있다. 또한, 제4 패턴부(KP#4)의 길이 및 폭을 통해 발광 영역(EMA)에 배치된 제1 접촉 전극(CNE1)의 길이 및 폭 등을 측정할 수 있다. 제4 패턴부(KP#4)의 길이 및 폭이 설계값으로부터 오차가 있을 경우, 해당 화소(PX) 또는 서브 화소(PXn)의 발광 영역(EMA)에서도 제1 접촉 전극(CNE1)들의 크기에 오차가 발생함을 의미할 수 있다.
제2 서브 화소(PX2)의 제2 계측 영역(KA2)에는 제2 계측 홀(KP3) 및 제2 계측 전극(KP4)이 배치될 수 있다. 일 실시예에서 제2 계측 홀(KP3)은 발광 영역(EMA)의 제2 절연층(PAS2)과 동시에 형성되고, 제2 계측 전극(KP4)은 제2 접촉 전극(CNE2)과 동시에 형성될 수 있다. 예를 들어, 제2 계측 홀(KP3)은 제2 절연층(PAS2) 중 발광 소자(ED)의 양 단부를 노출하도록 제거된 부분에 대응될 수 있다. 제2 계측 홀(KP3)은 제2 계측 영역(KA2)에서 제1 절연층(PAS1)의 상면 일부를 노출하도록 형성된 홀(Hole) 패턴일 수 있다. 제2 계측 전극(KP4)은 제3 절연층(PAS3) 상에 배치되는 제2 접촉 전극(CNE2)에 대응될 수 있다. 제2 계측 전극(KP4)은 제2 계측 영역(KA2)의 제3 절연층(PAS3) 상에 배치되며, 제2 접촉 전극(CNE2)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 계측 전극(KP4)은 ITO, IZO, ITZO 등과 같은 투명성 전극 물질을 포함할 수 있다.
제2 계측 홀(KP3)과 제2 계측 전극(KP4)은 각각 일정 폭을 갖고 특정 방향으로 연장된 복수의 패턴들을 포함할 수 있다. 예를 들어, 제2 계측 홀(KP3)은 제1 전극 확장부(CE1)의 중심을 기준으로 제2 방향(DR2) 일 측인 상측에 인접하여 배치되어 제1 방향(DR1)으로 연장된 형상을 갖는 제5 패턴부(KP#5)와, 제5 패턴부(KP#5)로부터 제2 방향(DR2)으로 이격되어 제2 방향(DR2)으로 연장된 형상을 갖는 제6 패턴부(KP#6)를 포함할 수 있다. 제2 계측 전극(KP4)은 제5 패턴부(KP#5)와 제2 방향(DR2)으로 이격되어 제1 방향(DR1)으로 연장된 형상을 갖는 제7 패턴부(KP#7)와 제7 패턴부(KP#7)로부터 제2 방향(DR2)으로 이격되어 제2 방향(DR2)으로 연장된 형상을 갖는 제8 패턴부(KP#8)를 포함할 수 있다. 제5 패턴부(KP#5)와 제8 패턴부(KP#8)는 서로 부분적으로 중첩하고 제6 패턴부(KP#6)와 제7 패턴부(KP#7)도 서로 부분적으로 중첩할 수 있다. 제5 패턴부(KP#5)의 제1 방향(DR1)으로 측정된 폭은 제8 패턴부(KP#8)의 제1 방향(DR1)으로 측정된 폭보다 크되, 제2 방향(DR2)으로 측정된 길이는 제8 패턴부(KP#8)의 제2 방향(DR2)으로 측정된 길이보다 작을 수 있다. 제6 패턴부(KP#6)의 제1 방향(DR1)으로 측정된 폭은 제7 패턴부(KP#7)의 제1 방향(DR1)으로 측정된 폭보다 작되, 제2 방향(DR2)으로 측정된 길이는 제7 패턴부(KP#7)의 제2 방향(DR2)으로 측정된 길이보다 클 수 있다.
제1 패턴부(KP#1)와 유사하게, 제5 패턴부(KP#5)와 제7 패턴부(KP#7)는 제1 방향(DR1)의 폭이 제2 방향(DR2)의 폭보다 크게 형성되어 그 하부의 제1 전극 확장부(CE1)의 제1 방향(DR1) 양 변인 좌측 변과 우측 변으로부터 일정 간격 이격될 수 있다. 제5 패턴부(KP#5)는 제1 전극 확장부(CE1)의 제2 방향(DR2) 일 변인 상측 변으로부터 일정 간격 이격되고, 제7 패턴부(KP#7)는 제1 전극 확장부(CE1)의 제2 방향(DR2) 타 변인 하측 변으로부터 일정 간격 이격될 수 있다. 제2 패턴부(KP#2)와 유사하게, 제6 패턴부(KP#6)와 제8 패턴부(KP#8)는 제2 방향(DR2) 폭이 제1 방향(DR1)의 폭보다 크게 형성되고, 일정 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제2 계측 홀(KP3)은 제2 절연층(PAS2) 중 발광 소자(ED)의 양 단부를 노출하도록 제거된 부분에 대응되고, 제2 계측 전극(KP4)은 제2 접촉 전극(CNE2)에 대응될 수 있다. 상술한 바와 같이, 제2 계측 홀(KP3)과 제2 계측 전극(KP4)을 통해 각각 발광 영역(EMA)에서 제2 절연층(PAS2) 및 제2 접촉 전극(CNE2)의 상대적인 배치를 확인할 수 있다.
제5 패턴부(KP#5)와 제1 전극 확장부(CE1)의 각 측변들 사이의 간격이 설계값으로부터 오차가 있을 경우, 해당 화소(PX) 또는 서브 화소(PXn)의 발광 영역(EMA)에서도 제2 절연층(PAS2)이 노출하는 부분의 위치에 오차가 발생함을 의미할 수 있다. 또한, 제6 패턴부(KP#6)의 길이 및 폭을 통해 발광 영역(EMA)에서 제2 절연층(PAS2)이 노출하는 영역의 길이 및 폭 등을 측정할 수 있다.
이와 유사하게, 제2 계측 전극(KP4) 중 제7 패턴부(KP#7)가 제1 전극 확장부(CE1)의 각 측변들과 이격된 간격을 통해 전극(RME1, RME2) 상에 배치되는 제2 접촉 전극(CNE2)의 상대적인 위치를 측정할 수 있다. 제8 패턴부(KP#8)의 길이 및 폭을 통해 발광 영역(EMA)에 배치된 제2 접촉 전극(CNE2)의 길이 및 폭 등을 측정할 수 있다.
제3 서브 화소(PX3)의 제3 계측 영역(KA3)에는 제3 계측 홀(KP5)이 배치될 수 있다. 일 실시예에서 제3 계측 홀(KP5)은 발광 영역(EMA)의 제3 절연층(PAS3)과 동시에 형성될 수 있다. 예를 들어, 제3 계측 홀(KP5)은 제3 절연층(PAS3) 중 발광 소자(ED)의 일 단부를 노출하도록 제거된 부분에 대응될 수 있다. 제3 계측 홀(KP5)은 제3 계측 영역(KA3)에서 제2 절연층(PAS2)의 상면 일부를 노출하도록 형성된 홀(Hole) 패턴일 수 있다. 제1 계측 영역(KA1) 및 제2 계측 영역(KA2)과 달리, 제3 계측 영역(KA3)에는 접촉 전극(CNE1, CNE2)에 대응되는 패턴들 없이, 제3 절연층(PAS3)에 대응되는 홀(Hole)만이 형성될 수 있다.
제3 계측 홀(KP5)도 일정 폭을 갖고 특정 방향으로 연장된 복수의 패턴들을 포함할 수 있다. 예를 들어, 제3 계측 홀(KP5)은 제1 전극 확장부(CE1)의 중심을 기준으로 하측에 인접하여 배치되어 제1 방향(DR1)으로 연장된 형상을 갖는 제9 패턴부(KP#9)와, 제9 패턴부(KP#9)로부터 제2 방향(DR2)으로 이격되어 제2 방향(DR2)으로 연장된 형상을 갖는 제10 패턴부(KP#10)를 포함할 수 있다.
제1 패턴부(KP#1)와 유사하게, 제9 패턴부(KP#9)는 제1 방향(DR1)의 폭이 제2 방향(DR2)의 폭보다 크게 형성되어 그 하부의 제1 전극 확장부(CE1)의 제1 방향(DR1) 양 변인 좌측 변과 우측 변으로부터 일정 간격 이격될 수 있다. 제9 패턴부(KP#9)는 제1 전극 확장부(CE1)의 하측 변으로부터 일정 간격 이격될 수 있다. 제2 패턴부(KP#2)와 유사하게, 제10 패턴부(KP#6)는 제2 방향(DR2) 폭이 제1 방향(DR1)의 폭보다 크게 형성되고, 일정 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 계측 홀(KP5)으로부터 발광 영역(EMA)에서 제3 절연층(PAS3)의 상대적인 배치를 확인할 수 있다.
전극(RME1, RME2)들을 기준으로 그 위에 배치되는 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)의 크기 및 배치 위치가 설계값으로부터 오차가 발생하면, 발광 소자(ED)와 전극(RME1, RME2) 사이의 연결 불량이 발생할 수 있다. 이 경우 해당 서브 화소(PXn)는 발광 불량이 발생할 수 있어 제품의 신뢰도에 문제가 발생할 수 있다. 표시 장치(10)의 제조 공정에서 각 층들을 순차적으로 형성하는 공정과 동시에 계측 영역(KA)에 형성되는 계측 패턴(KP)의 크기, 간격 등으로부터 해당 서브 화소(PXn)의 발광 영역(EMA)에 배치되는 층들이 설계값으로부터 오차가 생겼는지를 확인할 수 있다. 특히, 제조 공정 중에서 계측 패턴(KP)들은 발광 영역(EMA)에 배치되는 각 층들과 동시에 형성되므로, 각 층들의 형성 공정 직후에 계측 패턴(KP)을 확인하여 오차 발생 여부를 확인할 수 있다. 이 경우, 계측 영역(KA)에서 다른 층들, 또는 다른 계측 패턴(KP)이 더 적층되기 전에 오차 여부를 발생하므로, 계측 패턴(KP)과 제1 전극 확장부(CE1)와의 간격을 확인하는 것이 용이한 이점이 있다.
또한, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 ITO와 같은 투명성 전극 재료를 포함하므로, 검사 장치를 이용한 계측이 쉽지 않을 수 있다. 다만, 계측 영역(KA)에는 제1 전극 확장부(CE1)가 배치됨에 따라 접촉 전극(CNE1, CNE2)들에 대응되는 계측 패턴(KP)들이 투명한 재료를 포함하더라도 그 하부의 전극 확장부(CE1)가 배치되므로 검사 장치가 쉽게 계측할 수 있다.
한편, 각 계측 패턴(KP)들간, 또는 제1 전극 확장부(CE1)와의 간격이나, 각 계측 패턴(KP)의 폭 등이 발광 영역(EMA)에 배치된 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들의 그 형상과 일치하지는 않을 수도 있다. 계측 영역(KA)에 배치된 계측 패턴(KP)은 발광 영역(EMA)에 배치된 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들의 상대적인 배치를 확인하기 위한 것으로써, 그 크기는 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들과 다를 수 있다. 다만, 계측 패턴(KP)들 간의 상대적인 간격이나 크기 등은 발광 영역(EMA)의 발광 영역(EMA)에 배치된 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들의 상대적인 간격 및 크기는 서로 동일할 수 있다.
제1 전극(RME1) 및 제1 계측 전극(KP2)은 이들을 이루는 재료를 전면적으로 증착하였다가 그 형상을 따라 포토 레지스트(Photoresist)와 같은 물질을 마스크로 하여 패터닝하는 공정으로 형성될 수 있다. 제1 전극(RME1)과 제1 계측 전극(KP2)의 형상 및 그 폭을 설계함에 있어, 마스크의 기능을 하는 포토 레지스트의 크기 또는 간격을 기준으로 설계하면, 패터닝 공정에서 제1 전극(RME1) 또는 제1 계측 전극(KP2)의 재료가 과식각되어 설계치보다 작은 크기를 가질 수 있다. 도면에 도시된 제1 전극(RME1) 및 제1 계측 전극(KP2)의 형상은 제조 공정 중 패터닝 공정에 따라 형성된 전극 또는 패턴의 크기를 나타내고, 마스크의 기능을 수행하는 포토 레지스트를 기준으로 한 설계값은 그보다 더 클 수 있다.
예를 들어, 제1 전극(RME1)의 경우 전극 기준선(PS_RM)을 기준으로 하여 그 형상 및 다른 층과의 간격 등을 설계하면 패터닝 공정에서 도면에 도시된 제1 전극(RME1)의 형상을 가질 수 있다. 이와 유사하게, 제1 계측 전극(KP2)과 제2 계측 전극(KP4)도 각각 제2 기준선(PS_2) 및 제4 기준선(PS_4)을 기준으로 하여 그 형상 및 다른 층과의 간격 등을 설계하면 접촉 전극(CNE1, CNE2)과 동일한 물질을 갖는 층의 패터닝 공정에서 도면에 도시된 제1 계측 전극(KP2) 및 제2 계측 전극(KP4)의 형상을 가질 수 있다. 제1 전극(RME1)과 제1 계측 전극(KP2), 및 제2 계측 전극(KP4)은 일정 형상을 갖는 부분을 제외한 다른 부분을 제거하는 패터닝 공정으로 형성되므로, 기준선들을 기준으로 실제 남는 패턴은 그 크기가 더 작을 수 있다.
반면, 제1 계측 홀(KP1)은 제1 절연층(PAS1)을 관통하는 홀(Hole)의 패턴을 가지므로, 제1 기준선(PS_1)을 기준으로 하여 그 형상 및 다른 층과의 간격 등을 설계하면 제1 절연층(PAS1)의 패터닝 공정에서 도면에 도시된 제1 계측 홀(KP1)의 형상을 가질 수 있다. 또한, 제2 계측 홀(KP3)과 제3 계측 홀(KP5)도 각각 제3 기준선(PS_3)과 제5 기준선(PS_5)을 기준으로 하여 그 형상 및 다른 층과의 간격 등을 설계하면 도면에 도시된 제2 계측 홀(KP3)과 제3 계측 홀(KP5)의 형상을 가질 수 있다. 제1 계측 홀(KP1), 제2 계측 홀(KP3) 및 제3 계측 홀(KP5)은 일정 형상을 갖는 부분을 제거하는 패터닝 공정으로 형성되므로, 각 기준선(PS_1, PS_3, PS_5)들을 기준으로 실제 남는 패턴 또는 홀(Hole)은 그 크기가 더 커질 수 있다.
계측 영역(KA)에 배치되는 계측 패턴(KP)들은 기준선(PS_1, PS_2, PS_3, PS_4, PS_5)들을 기준으로 그 폭이나 다른 층과의 간격 등을 설계하면 실제 남게되는 패턴 또는 홀은 그 크기가 다를 수 있다. 표시 장치(10)의 제조 공정에서, 계측 패턴(KP)들을 형성하기 위해 실제 남게되는 형상을 고려하여 기준선(PS_1, PS_2, PS_3, PS_4, PS_5)의 크기나 간격 등을 설계할 수 있다. 기준선들의 설계값과 실제 남게된 계측 패턴(KP)들의 크기 및 간격 등을 비교하여 제조 공정 중의 오차를 판단할 수 있고, 계측 패턴(KP)들의 오차를 통해 발광 영역(EMA)의 절연층(PAS1, PAS2, PAS3)들 및 접촉 전극(CNE1, CNE2)들의 이격 간격이나 폭 등의 오차를 판단할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 14는 다른 실시예에 따른 표시 장치의 복수의 서브 영역들의 배치를 나타내는 평면도이다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제1 계측 홀(KP1)과 제1 계측 전극(KP2), 및 제2 계측 홀(KP3)과 제2 계측 전극(KP4)이 각각 서로 다른 계측 영역(KA)에 배치될 수 있다. 도 7의 실시예는 제1 내지 제5 계측 패턴(KP1, KP2, KP3, KP4, KP5)들이 하나의 화소(PX)에 배치된 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 계측 영역(KA)들에 배치된 반면, 본 실시예는 제1 내지 제5 계측 패턴(KP1, KP2, KP3, KP4, KP5)들이 제2 방향(DR2)으로 이웃한 두개의 화소(PXA, PXB)에 배치된 제1 내지 제6 서브 화소(PX1, PX2, PX3, PX4, PX5, PX6)의 계측 영역(KA)들에 각각 배치될 수 있다. 본 실시예는 제1 내지 제5 계측 패턴(KP1, KP2, KP3, KP4, KP5)들이 2개의 화소(PX), 6개의 서브 화소(PXn)를 기준으로 반복 배치된 점에서 도 7의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_1)의 제1 화소(PXA)에는 제1 내지 제3 계측 영역(KA1, KA2, KA3)이 배치되고, 각 계측 영역에는 제1 계측 홀(KP1), 제2 계측 홀(KP3) 및 제3 계측 홀(KP5)이 배치될 수 있다. 제1 계측 영역(KA1)에는 제1 계측 홀(KP1)이 배치되고, 제2 계측 영역(KA2)에는 제2 계측 홀(KP3)이, 제3 계측 영역(KA3)에는 제3 계측 홀(KP5)이 배치된다. 표시 장치(10_1)의 제2 화소(PXB)는 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)를 포함한다. 제4 내지 제6 서브 화소(PX4, PX5, PX6)는 각각 제4 서브 영역(SA4), 제5 서브 영역(SA5) 및 제6 서브 영역(SA6)과 함께 제4 계측 영역(KA4), 제5 계측 영역(KA5) 및 제6 계측 영역(KA6)을 포함한다. 제4 계측 영역(KA4)에는 제1 계측 전극(KP2)이 배치되고, 제5 계측 영역(KA5)에는 제2 계측 전극(KP4)이, 제6 계측 영역(KA6)에는 제3 계측 영역(KA3)과 동일하게 제3 계측 홀(KP5)이 배치될 수 있다. 계측 패턴(KP)들이 서로 중첩되지 않도록 배치됨에 따라, 계측 패턴(KP)에 의한 단차로 다른 계측 패턴(KP)이 단차지지 않을 수 있다. 이에 따라, 일 실시예에 따른 표시 장치(10_1)는 하나의 계측 영역(KA)에 하나의 계측 패턴(KP)만이 배치됨에 따라, 각 계측 패턴(KP)들의 크기 및 간격 등의 측정이 더 용이할 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 16은 도 15의 제1 서브 화소를 나타내는 평면도이다. 도 17은 도 16의 Q5-Q5'선을 따라 자른 단면도이다.
도 15 내지 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 각 서브 화소(PXn)마다 더 많은 수의 전극(RME1, RME2, RME3, RME4)들과 제2 뱅크(BNL2)들, 및 접촉 전극(CNE1, CNE2, CNE3)들을 포함할 수 있다. 또한, 각 서브 화소(PXn)들에 배치되는 전극(RME1, RME2, RME3, RME4)들의 개수가 달라짐에 따라, 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA), 및 계측 영역(KA)의 배치도 달라질 수 있다. 본 실시예는 각 서브 화소(PXn)의 전극(RME1, RME2, RME3, RME4) 구조가 달라진 점에서 도 2의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
각 서브 화소(PXn)에는 하나의 제1 뱅크(BNL1)와 복수의 제2 뱅크(BNL2)가 배치될 수 있다. 제1 뱅크(BNL1)는 도 2 및 도 3의 실시예와 실질적으로 동일한 형상을 갖되, 발광 영역(EMA)에 배치된 부분 중 일부분이 큰 폭을 갖도록 형성될 수 있다. 제1 뱅크(BNL1)는 발광 영역(EMA)에서 복수의 제2 뱅크(BNL2)들 사이에 배치되며, 해당 부분이 큰 폭을 가질 수 있다. 후술하는 전극(RME1, RME2, RME3, RME4)들 중 일부는 제1 뱅크(BNL1) 중 발광 영역(EMA) 내에서 큰 폭을 갖는 부분 상에 배치될 수 있다.
복수의 제2 뱅크(BNL2)들은 서브 화소(PXn)의 발광 영역(EMA) 내에 배치되어 서로 이격될 수 있다. 예를 들어, 제2 뱅크(BNL2)는 각 발광 영역(EMA)에서 서로 제1 방향(DR1)으로 이격된 복수의 서브 뱅크(BNL_A, BNL_B)들을 포함할 수 있다. 제1 서브 뱅크(BNL_A)는 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 서브 뱅크(BNL_B)는 우측에 배치될 수 있다. 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B)들은 일부분이 제3 뱅크(BNL3)의 제2 방향(DR2)으로 연장된 부분과 중첩할 수 있다. 서브 뱅크(BNL_A, BNL_B)들은 제2 방향(DR2)으로 연장된 형상을 갖되, 그 길이가 제3 뱅크(BNL3)가 둘러싸는 개구 영역의 제2 방향(DR2) 길이보다 짧을 수 있다.
복수의 전극(RME1, RME2, RME3, RME4)들은 일 방향으로 연장된 형상을 갖고 서로 이격되어 각 서브 화소(PXn)마다 배치된다. 예를 들어, 하나의 서브 화소(PXn)에는 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)이 배치되고, 이들은 제2 방향(DR2)으로 연장되며 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 전극(RME1)과 제3 전극(RME3)은 부분적으로 제1 뱅크(BNL1) 상에 배치되고, 제2 전극(RME2)은 부분적으로 제1 서브 뱅크(BNL_A) 상에 배치되며 제4 전극(RME4)은 부분적으로 제2 서브 뱅크(BNL_B) 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME1, RME2, RME3, RME4)들은 각각 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2) 상에 배치되는 부분으로써, 다른 부분보다 비교적 큰 폭을 갖는 전극 대향부(ET1, ET2, ET3, ET4)들을 포함할 수 있다. 각 전극(RME1, RME2, RME3, RME4)들은 전극 대향부(ET1, ET2, ET3, ET4)가 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 일 측면 상에 놓이도록 배치되며 제2 방향(DR2)으로 연장될 수 있다.
예를 들어, 제1 전극(RME1)은 제1 전극 대향부(ET1)가 제1 뱅크(BNL1)의 양 측면 중 제2 서브 뱅크(BNL_B)와 대향하는 일 측면 상에 놓이도록 배치될 수 있다. 제1 전극(RME1)의 제1 전극 대향부(ET1)는 제1 뱅크(BNL1) 중 큰 폭을 갖고 발광 영역(EMA)에 배치된 부분 상에 배치되고, 제1 전극(RME1)의 제1 전극 대향부(ET1) 이외의 다른 부분은 제1 뱅크(BNL1)와 비중첩하도록 배치될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)을 넘어 배치되되, 서브 영역(SA)에서는 제2 방향(DR2)으로 이웃한 다른 화소(PX)의 제1 전극(RME1)과 분리될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 연장되어 복수의 화소(PX)에 걸쳐 배치되었다가 서브 영역(SA)에서 일부분이 제거되어 각 서브 화소(PXn)마다 배치되도록 분리된 것일 수 있다. 또한, 일 실시예에 따르면, 제1 전극(RME1)은 서브 영역(SA)에 배치된 제1 전극 확장부(CE1)를 포함하고, 제1 전극 확장부(CE1)는 제2 층간 절연층(IL2)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다.
제3 전극(RME3)은 제3 전극 대향부(ET3)가 제1 뱅크(BNL1)의 양 측면 중 제1 서브 뱅크(BNL_A)와 대향하는 일 측면 상에 놓이도록 배치될 수 있다. 제3 전극(RME3)은 실질적으로 제1 전극(RME1)과 동일한 형상을 갖고 제1 뱅크(BNL1) 상에서 제1 전극(RME1)과 이격되어 배치될 수 있다. 제3 전극(RME3)의 제3 전극 대향부(ET3)는 제1 뱅크(BNL1) 중 큰 폭을 갖고 발광 영역(EMA)에 배치된 부분 상에 배치되며, 제3 전극 대향부(ET3) 이외의 다른 부분들도 제1 뱅크(BNL1) 상에 배치되며 제2 방향(DR2)으로 연장될 수 있다. 제3 전극(RME3)은 서브 영역(SA)에 배치된 제3 전극 확장부(CE3)를 포함하고, 제3 전극 확장부(CE3)는 제1 뱅크(BNL1)의 뱅크 확장부(BNL_E) 상에 배치될 수 있다. 제3 전극 확장부(CE3)는 서브 영역(SA) 내 계측 영역(KA)에 배치되며, 각 계측 영역(KA)의 계측 패턴(KP) 및 계측 패턴 그룹(KPG)들은 제3 전극 확장부(CE3) 상에 배치될 수 있다.
제2 전극(RME2)은 제2 전극 대향부(ET2)가 제1 서브 뱅크(BNL_A)의 양 측면 중 제1 뱅크(BNL1)와 대향하는 일 측면 상에 놓이도록 배치될 수 있다. 제2 전극(RME2)은 제2 전극 대향부(ET2) 이외의 다른 부분은 제1 서브 뱅크(BNL_A)와 비중첩하도록 배치되어 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 제2 전극(RME2)은 제2 전극 대향부(ET2)의 일부는 발광 영역(EMA) 내에 배치되되, 다른 일부는 제3 뱅크(BNL3)와 중첩하도록 배치되며, 실질적으로 제3 뱅크(BNL3)의 하부에서 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(RME2)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)을 넘어 배치되며, 하나의 제2 전극(RME2)은 제2 방향(DR2)으로 이웃한 복수의 화소(PX)들에 걸쳐 배치될 수 있다. 제1 전극(RME1)과 달리, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 또한, 일 실시예에 따르면 제2 전극(RME2)은 제2 방향(DR2)으로 이웃한 화소(PX)와의 경계에 배치되어 제2 전압 배선(VL2)과 두께 방향으로 중첩하는 제2 전극 확장부(CE2)를 포함할 수 있다. 제2 전극 확장부(CE2)는 제2 층간 절연층(IL2)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다.
또한, 제2 전극(RME2)은 복수의 제2 전극 확장부(CE2)를 포함하며, 어느 한 제2 전극 확장부(CE2)는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 연결되되 다른 제2 전극 확장부(CE2)는 제3 도전층과 연결되지 않을 수 있다. 복수의 제2 전극 확장부(CE2)들은 서로 교대로 제2 전극 컨택홀(CTS)이 형성되어 제2 전압 배선(VL2)과 연결될 수 있다. 다만, 이에 제한되지 않는다.
제4 전극(RME4)은 제4 전극 대향부(ET4)가 제2 서브 뱅크(BNL_B)의 양 측면 중 제1 뱅크(BNL1)와 대향하는 일 측면 상에 놓이도록 배치될 수 있다. 제4 전극(RME4)은 제4 전극 대향부(ET4) 이외의 다른 부분은 제2 서브 뱅크(BNL_B)와 비중첩하도록 배치되어 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 제4 전극(RME4)은 제2 전극(RME2)과 유사하게 제2 방향(DR2)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)을 넘어 배치될 수 있다. 다만, 제4 전극(RME4)은 제2 전극(RME2)과 달리 서브 영역(SA)에서 이웃한 다른 화소(PX)의 제4 전극(RME4)과 분리될 수 있다. 제4 전극(RME4)은 전극 컨택부를 포함하지 않으며 서브 영역(SA)에서 분리된 점을 제외하고는 실질적으로 제2 전극(RME2)과 대칭 구조로 배치될 수 있다.
복수의 전극(RME1, RME2, RME3, RME4)들은 각 전극 대향부(ET1, ET2, ET3, ET4)들 사이의 간격이 전극 대향부(ET1, ET2, ET3, ET4)들 이외의 다른 부분들 사이의 간격보다 작을 수 있다. 전극 대향부(ET1, ET2, ET3, ET4)들 상에는 복수의 발광 소자(ED)들이 배치될 수 있다. 각 전극 대향부(ET1, ET2, ET3, ET4)들은 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 경사진 측면 상에 배치될 수 있고, 각 전극 대향부(ET1, ET2, ET3, ET4)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(RME1, RME2, RME3, RME4)들은 전극 대향부(ET1, ET2, ET3, ET4)가 적어도 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
발광 소자(ED)는 제1 뱅크(BNL1)와 제2 뱅크(BNL2)들 사이에서 각 전극(RME1, RME2, RME3, RME4) 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 방향(DR1)으로 이격된 전극(RME1, RME2, RME3, RME4)들 사이의 간격보다 길고, 발광 소자(ED)의 양 단부가 각각 서로 다른 전극(RME1, RME2, RME3, RME4) 상에 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 복수의 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 복수의 발광 소자(ED)들은 제1 단부가 배치된 전극을 기준으로 서로 다른 발광 소자(ED)로 구분될 수 있다.
예를 들어 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 놓이고, 제2 단부가 제4 전극(RME4) 상에 놓이도록 배치된 제1 발광 소자(ED1) 및 제1 단부가 제3 전극(RME3) 상에 배치되고 제2 단부가 제2 전극(RME2) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 뱅크(BNL1) 및 제2 서브 뱅크(BNL_B) 사이에서 제1 단부는 제1 전극 대향부(ET1) 상에 놓이고 제2 단부는 제4 전극 대향부(ET4) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)는 제1 뱅크(BNL1) 및 제1 서브 뱅크(BNL_A) 사이에서 제1 단부는 제3 전극 대향부(ET3) 상에 놓이고 제2 단부는 제2 전극 대향부(ET2) 상에 놓이도록 배치될 수 있다. 하나의 서브 화소(PXn)에 배치된 발광 소자(ED)들은 제1 단부가 서로 반대 방향을 향하는 제1 및 제2 발광 소자(ED1, ED2)들을 포함할 수 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2, CNE3)들과 접촉할 수 있다. 제1 발광 소자(ED1)의 제2 단부와 제2 발광 소자(ED2)의 제1 단부는 동일한 접촉 전극을 통해 서로 전기적으로 연결되며, 그에 따라 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 서로 직렬로 연결될 수 있다.
복수의 접촉 전극(CNE1, CNE2, CNE3)들은 각각 발광 소자(ED) 및 전극(RME1, RME2, RME3, RME4)들과 접촉할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(CNE1) 상에 배치되고 제2 접촉 전극(CNE2)은 제2 전극(CNE2) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극 대향부(ET1) 상에 배치되며, 제1 전극 대향부(ET1)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부 및 제1 전극(RME1)과 각각 접촉할 수 있고, 제1 발광 소자(ED1)는 제1 접촉 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 제2 전극 대향부(ET2) 상에 배치되며, 제2 전극 대향부(ET2)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부 및 제2 전극(RME2)과 각각 접촉할 수 있고, 제2 발광 소자(ED2)는 제2 접촉 전극(CNE2)을 통해 제1 전극(RME1)과 전기적으로 연결될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 절연층(PAS2) 상에 직접 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 전극(RME1, RME2, RME3, RME4)들보다 작은 폭을 갖고 발광 영역(EMA) 내에서 제2 방향(DR2)으로 연장된 선형의 패턴을 형성할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 상에는 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 덮으며 일부분은 제2 절연층(PAS2) 상에도 배치될 수 있다.
제3 접촉 전극(CNE3)은 제3 전극 대향부(ET3) 상에 배치된 제1 연장부(CN_E1), 제4 전극 대향부(ET4) 상에 배치된 제2 연장부(CN_E2) 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 서로 연결하는 복수의 연결부(CN_B)들을 포함할 수 있다. 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 실질적으로 제1 접촉 전극(CNE1)과 유사한 형상을 가질 수 있다. 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 제3 전극 대향부(ET3) 및 제4 전극 대향부(ET4)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 다만, 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 제2 방향(DR2)으로 측정된 길이가 제1 접촉 전극(CNE1)의 길이보다 길 수 있고, 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 제1 방향(DR1)으로 연장된 연결부(CN_B)들을 통해 서로 연결될 수 있다. 제3 접촉 전극(CNE3)은 평면도 상 제1 접촉 전극(CNE1)을 둘러싸는 형상을 가질 수 있다.
또한, 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 각각 제1 절연층(PAS1)을 관통하는 제3 컨택홀(CNT3) 및 제4 컨택홀(CNT4)을 통해 제3 전극(RME3) 및 제4 전극(RME4)과 접촉할 수 있다. 제3 컨택홀(CNT3) 및 제4 컨택홀(CNT4)들은 발광 소자(ED)들과 제1 방향(DR1)으로 중첩하지 않도록 배치될 수 있다.
각 서브 화소(PXn)의 서브 영역(SA)에는 계측 영역(KA)이 배치되고, 계측 영역(KA)에는 제3 전극 확장부(CE3)와 그 위에 배치되는 계측 패턴(KP) 및 계측 패턴 그룹(KPG)들이 배치될 수 있다. 제1 서브 화소(PX1)의 제1 계측 영역(KA1)에서는 제1 계측 패턴 그룹(KPG1)이 배치되고, 제2 서브 화소(PX2)의 제2 계측 영역(KA2)에서는 제2 계측 패턴 그룹(KPG2)이, 제3 서브 화소(PX3)의 제3 계측 영역(KA3)에서는 제3 계측 패턴 그룹(KPG3)이 배치될 수 있다. 도 7의 실시예와 달리, 제2 계측 패턴 그룹(KPG2)은 제3 계측 홀(KP5)을 포함하고, 제3 계측 패턴 그룹(KPG3)은 제2 계측 홀(KP3)과 제2 계측 전극(KP4)을 포함할 수 있다.
한편, 일 실시예에 따르면, 표시 장치(10)는 각 화소(PX)마다 발광 영역(EMA)과 서브 영역(SA)의 배치가 서로 다른 서브 화소(PXn)를 포함할 수 있다. 몇몇 서브 화소(PXn)들은 발광 영역(EMA)을 기준으로 서브 영역(SA)이 배치된 방향이 다를 수 있다. 즉, 제2 방향(DR2)을 따라 각 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)이 교대로 배열되는 것과 유사하게, 제1 방향(DR1)을 따라 서로 다른 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)이 교대로 배열될 수 있다.
예를 들어, 제1 서브 화소(PX1) 및 제3 서브 화소(PX3)는 발광 영역(EMA)을 기준으로 서브 영역(SA)이 제2 방향(DR2) 일 측인 상측에 배치되고, 제2 서브 화소(PX2)는 발광 영역(EMA)을 기준으로 서브 영역(SA)이 제2 방향(DR2) 타 측인 하측에 배치될 수 있다. 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 발광 영역(EMA)들은 서로 제1 방향(DR1)으로 나란하지 않게 배치될 수 있다. 제1 발광 영역(EMA1)과 제3 발광 영역(EMA3)은 서로 제1 방향(DR1)으로 나란하되, 이들 사이에는 제2 서브 화소(PX2)의 서브 영역(SA)이 배치될 수 있다. 이와 유사하게, 제1 서브 화소(PX1)와 제3 서브 화소(PX3)의 서브 영역(SA)들은 제1 방향(DR1)으로 나란하되, 이들 사이에는 제2 발광 영역(EMA2)이 배치될 수 있다. 제1 서브 화소(PX1) 및 제3 서브 화소(PX3)와 제2 서브 화소(PX2)가 서로 다른 발광 영역(EMA) 및 서브 영역(SA)의 배치를 가짐에 따라, 발광 소자(ED)들 및 전극(RME1, RME2, RME3, RME4)들의 배치도 서브 화소(PXn)의 타입에 따라 서로 다를 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
BNL1, BNL2, BML3: 제1 내지 제3 뱅크
RME1, RME2, RME3, RME4: 제1 내지 제4 전극
ED: 발광 소자
CNE1, CNE2, CNE3: 제1 내지 제3 접촉 전극
KA: 계측 영역 KPG: 계측 패턴 그룹
KP: 계측 패턴
KP1, KP3, KP5: 계측 홀
KP2, KP4: 계측 전극

Claims (20)

  1. 복수의 발광 영역 및 상기 발광 영역의 일 측에 배치된 복수의 서브 영역들;
    상기 서브 영역 내에 배치되고 복수의 계측 패턴들 및 제1 전극 확장부가 배치된 계측 영역;
    상기 발광 영역에 배치되며 서로 이격되어 대향하는 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치되며, 일부분이 상기 제1 전극 확장부 상에 배치된 제1 절연층; 및
    상기 발광 영역에서 양 단부가 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 계측 영역은 상기 제1 절연층을 관통하여 상기 제1 전극 확장부의 상면 일부를 노출하는 제1 계측 홀들이 배치된 제1 계측 영역을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자 상에 배치되며 적어도 일부분이 상기 계측 영역에 배치된 제2 절연층을 더 포함하고,
    상기 계측 영역은 상기 제1 계측 영역과 이격되고 상기 제1 절연층의 상면 일부를 노출하는 제2 계측 홀들이 배치된 제2 계측 영역을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 계측 영역에 배치되며 상기 제1 계측 홀과 부분적으로 중첩하는 제1 계측 전극들 및 상기 제2 계측 영역에 배치되며 상기 제2 계측 홀과 부분적으로 중첩하는 제2 계측 전극들을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 영역에 배치되며 상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하고,
    상기 제1 계측 전극은 상기 제1 접촉 전극과 동일한 물질을 포함하고 상기 제2 계측 전극은 상기 제2 접촉 전극과 동일한 물질을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 계측 전극 및 상기 제2 계측 전극은 각각 상기 제1 전극 확장부와 접촉하지 않는 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 계측 홀은 제1 방향으로 연장된 형상의 제1 패턴부, 및 상기 제1 패턴부와 제2 방향으로 이격되어 상기 제2 방향으로 연장된 형상의 제2 패턴부를 포함하고,
    상기 제1 패턴부는 상기 제1 전극 확장부의 측변으로부터 이격되어 형성된 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 계측 전극은 상기 제2 패턴부와 중첩하되 상기 제1 패턴부와 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 형상의 제3 패턴부, 및
    상기 제1 패턴부와 중첩하되 상기 제2 패턴부와 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상의 제4 패턴부를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 패턴부의 상기 제1 방향 폭은 상기 제4 패턴부의 상기 제1 방향 폭보다 크되, 상기 제2 방향 길이는 상기 제4 패턴부의 상기 제2 방향 길이보다 작은 표시 장치.
  9. 제3 항에 있어서,
    상기 제2 계측 홀은 제1 방향으로 연장된 형상의 제5 패턴부, 및 상기 제5 패턴부와 제2 방향으로 이격되어 상기 제2 방향으로 연장된 형상의 제6 패턴부를 포함하고,
    상기 제5 패턴부는 상기 제1 전극 확장부의 측변으로부터 이격되어 형성된 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 계측 전극은 상기 제6 패턴부와 중첩하되 상기 제5 패턴부와 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 형상의 제7 패턴부, 및
    상기 제5 패턴부와 중첩하되 상기 제6 패턴부와 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상의 제8 패턴부를 포함하는 표시 장치.
  11. 제3 항에 있어서,
    상기 제2 절연층은 상기 제1 계측 영역의 상기 제1 절연층 상에 배치되고, 상기 제1 계측 전극은 상기 제2 절연층 상에 직접 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 발광 소자 상에 배치되며 적어도 일부분이 상기 계측 영역에 배치된 제3 절연층을 더 포함하고,
    상기 제3 절연층은 상기 계측 영역의 상기 제2 절연층 상에 배치되며, 상기 제2 계측 전극은 상기 제3 절연층 상에 직접 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 계측 영역은 상기 제2 계측 영역과 이격되고 상기 제2 절연층의 상면 일부를 노출하는 제3 계측 홀들이 배치된 제3 계측 영역을 더 포함하는 표시 장치.
  14. 제2 항에 있어서,
    상기 계측 영역은 상기 제1 계측 영역과 이격되고 상기 제1 계측 홀이 형성되지 않은 상기 제1 절연층 상에 직접 배치된 제1 계측 전극들을 포함하는 제4 계측 영역, 및
    상기 제4 계측 영역과 이격되고 상기 제2 계측 홀이 형성되지 않은 상기 제2 절연층 상에 배치된 제2 계측 전극들을 포함하는 제5 계측 영역을 더 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 전극 확장부는 상기 제1 전극과 직접 연결되고,
    상기 제1 전극의 하부에 배치된 제1 뱅크 및 상기 제2 전극의 하부에 배치된 제2 뱅크를 더 포함하며,
    상기 제1 뱅크는 상기 제1 전극 확장부의 하부에 배치되어 폭이 상기 제1 전극 확장부보다 큰 뱅크 확장부를 포함하는 표시 장치.
  16. 발광 영역 및 상기 발광 영역의 일 측에 배치된 서브 영역을 포함하되, 상기 서브 영역의 내부에는 전극 확장부 및 상기 전극 확장부 상에 배치되는 복수의 계측 패턴을 포함하는 계측 영역이 배치되고,
    상기 계측 영역은 상기 전극 확장부 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 제3 절연층을 포함하고,
    상기 계측 영역은 상기 제1 절연층을 관통하여 상기 전극 확장부의 상면 일부를 노출하는 제1 계측 홀, 및 상기 제2 절연층 상에 배치되어 상기 제1 계측 홀과 부분적으로 중첩하는 제1 계측 전극들이 배치된 제1 계측 영역, 및
    상기 제1 계측 영역과 이격되고, 상기 제2 절연층을 관통하여 상기 제1 절연층의 상면 일부를 노출하는 제2 계측 홀 및 상기 제3 절연층 상에 배치되어 상기 제2 계측 홀과 부분적으로 중첩하는 제2 계측 전극들이 배치된 제2 계측 영역을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 계측 홀은 제1 방향으로 연장된 형상을 갖고 상기 전극 확장부의 측변으로부터 이격된 제1 패턴부, 및 상기 제1 패턴부와 제2 방향으로 이격되어 상기 제2 방향으로 연장된 형상의 제2 패턴부를 포함하고,
    상기 제1 계측 전극은 상기 제2 패턴부와 중첩하되 상기 제1 패턴부와 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 형상의 제3 패턴부, 및 상기 제1 패턴부와 중첩하되 상기 제2 패턴부와 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장된 형상의 제4 패턴부를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 계측 영역과 이격되고 상기 제3 절연층을 관통하여 상기 제2 절연층의 상면 일부를 노출하는 제3 계측 홀이 배치된 제3 계측 영역을 더 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 발광 영역에 배치되고 상기 전극 확장부와 연결된 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 발광 소자의 일 단부와 상기 제1 전극과 접촉하는 제1 접촉 전극 및
    상기 발광 소자의 타 단부와 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하고,
    상기 제1 절연층은 상기 제1 전극 및 상기 제2 전극과 상기 발광 소자 사이에 배치되고,
    상기 제2 절연층은 상기 발광 소자와 상기 제1 접촉 전극 사이에 배치된 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극의 하부에 배치된 제1 뱅크 및 상기 제2 전극의 하부에 배치된 제2 뱅크를 더 포함하고,
    상기 제1 뱅크는 상기 전극 확장부의 하부에 배치되어 상기 전극 확장부보다 큰 폭을 갖는 뱅크 확장부를 포함하는 표시 장치.
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