KR20200015871A - 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치 - Google Patents

발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치 Download PDF

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Abstract

발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치가 제공된다. 발광 소자의 제조 방법은 기판 및 상기 기판 상에 형성되는 버퍼 물질층을 포함하는 하부 기판을 준비하는 단계, 상기 하부 기판 상에 배치되고, 적어도 하나의 그래핀층을 포함하는 분리층을 형성하는 단계, 상기 분리층 상에 제1 도전형 반도체층, 활성 물질층 및 제2 도전형 반도체층을 적층하여 소자 적층체를 형성하는 단계, 상기 소자 적층체와 상기 분리층을 수직한 방향으로 식각하여 소자 로드를 형성하는 단계 및 상기 소자 로드를 상기 하부 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함한다.

Description

발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치 {Light emitting element, Method of manufacturing the same and Display device comprising the Light emitting element}
본 발명은 발광 소자, 그 제조방법 및 발광 소자를 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 일 단부의 측면이 매끄러운 형태를 가지는 발광 소자, 이의 제조 방법 및 발광 소자를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
유기 발광 다이오드(OLED)의 경우, 발광 소자의 형광물질로 유기물을 이용하는 것으로, 제조공정이 간단하며 표시 소자가 플렉서블한 특성을 가질 수 있는 장점이 있다. 그러나, 유기물은 고온의 구동환경에 취약한 점, 청색 광의 효율이 상대적으로 낮은 것으로 알려져 있다.
반면에, 무기 발광 다이오드의 경우, 형광물질로 무기물 반도체를 이용하여, 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
무기 발광 다이오드는 기판상에 n형 또는 p형으로 도핑(dopping)된 반도체층과 무기물 형광물질층을 성장시키고, 특정 형태를 가진 로드(rod)를 형성한 뒤 이를 분리하는 방법으로 제조될 수 있다. 다만, 발광 소자를 분리할 때 물리적인 방법을 이용할 경우, 발광 소자의 길이방향 일 측면이 매끄럽지 않은 형태로 분리되는 문제가 있었다. 발광 소자의 일 측면이 울퉁불퉁하거나 요철형태 또는 거칠기를 가지는 경우, 발광 소자가 컨택트(contact) 전극과 접촉시 쇼트(Short) 불량이 생기는 문제가 있었다.
따라서, 본 발명이 해결하고자 하는 과제는 접촉 전극과 연결되는 일 단부면이 평탄한 형태를 가지는 발광 소자 및 이의 제조방법을 제공하는 것이다.
또한, 본 발명은 상기 발광 소자를 포함하여 접촉 전극과 연결시 발생하는 전극 재료의 단선 문제 또는 쇼트 불량이 해소된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 기판 및 상기 기판 상에 형성되는 버퍼 물질층을 포함하는 하부 기판을 준비하는 단계, 상기 하부 기판 상에 배치되고, 적어도 하나의 그래핀층을 포함하는 분리층을 형성하는 단계, 상기 분리층 상에 제1 도전형 반도체층, 활성 물질층 및 제2 도전형 반도체층을 적층하여 소자 적층체를 형성하는 단계, 상기 소자 적층체와 상기 분리층을 수직한 방향으로 식각하여 소자 로드를 형성하는 단계 및 상기 소자 로드를 상기 하부 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함한다.
상기 소자 로드를 형성하는 단계에서, 상기 분리층은 적어도 일부 식각되어 패터닝될 수 있다.
상기 분리층과 상기 하부 기판이 접하는 계면인 제1 계면에서 상기 분리층과 상기 하부 기판 사이의 계면간 인력은 상기 분리층과 상기 소자 로드가 접하는 계면인 제2 계면에서 상기 분리층과 상기 소자 로드 사이의 계면간 인력보다 클 수 있다.
상기 발광 소자를 형성하는 단계에서, 상기 제2 계면은 박리되되 상기 제1 계면은 박리되지 않으며, 상기 패터닝된 분리층은 상기 하부 기판 상에 잔존할 수 있다.
상기 발광 소자는 상기 소자 로드가 상기 제2 계면에서 박리되는 면인 분리면이 상기 제2 도전형 반도체층의 상면과 실질적으로 평탄하고 상호 평행할 수 있다.
상기 발광 소자는 상기 분리면의 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가질 수 있다.
상기 소자 로드를 형성하는 단계는, 상기 소자 로드의 측면을 둘러싸도록 배치되는 절연막을 형성하는 단계를 더 포함하고, 상기 발광 소자는 상기 제1 도전형 반도체층, 상기 활성 물질층 및 상기 제2 도전형 반도체층의 측면을 둘러싸도록 배치되는 상기 절연막을 더 포함할 수 있다.
상기 분리층은 제1 그래핀층 및 상기 제1 그래핀층 상에 배치된 제2 그래핀층을 포함하고, 상기 제1 그래핀층은 상기 버퍼 물질층과 제3 계면을 형성하고, 상기 제2 그래핀층은 상기 소자 로드와 제5 계면을 형성하고, 상기 제1 그래핀층 및 상기 제2 그래핀층은 제4 계면을 형성할 수 있다.
상기 발광 소자를 형성하는 단계에서, 상기 제3 계면은 박리되지 않고, 상기 제4 계면 및 상기 제5 계면 중 적어도 일부는 박리되며, 상기 제1 그래핀층은 상기 하부 기판 상에 잔존하고, 상기 제2 그래핀층은 상기 제1 그래핀층과의 상기 제4 계면 또는 상기 소자 로드와의 상기 제5 계면에 형성될 수 있다.
상기 분리층은 상기 하부 기판 상에 배치되는 제1 서브 분리층 및 상기 기판과 상기 버퍼 물질층 사이에 게재되는 제2 서브 분리층을 포함할 수 있다.
상기 소자 적층체는 상기 제2 도전형 반도체층 상이 배치되는 전극 물질층을 더 포함할 수 있다.
상기 소자 로드를 형성하는 단계는, 상기 소자 적층체 상에 식각 마스크층 및 상기 식각 마스크층 상에 적어도 하나의 나노 패턴이 서로 이격되어 배치되는 식각 패턴층을 형성하는 단계, 상기 나노 패턴이 이격되어 형성되는 영역을 수직으로 식각하여 홀을 형성하는 단계 및 상기 식각 마스크층 및 상기 식각 패턴층을 제거하는 단계를 포함할 수 있다.
상기 소자 적층체와 상기 분리층은 다른 식각 선택비를 갖는 재료를 포함하고, 상기 홀을 형성하는 단계는, 상기 소자 적층체를 수직으로 식각하여 상기 나노 패턴이 이격되어 형성되는 영역과 상기 분리층이 중첩되는 영역 중 적어도 일부를 노출시키는 단계 및 상기 분리층의 노출된 영역을 식각하여 패터닝하는 단계를 더 포함할 수 있다.
상기 소자 적층체를 수직으로 식각하는 단계에서, 식각 에천트는 염소가스(Cl2) 및 산소가스(O2)를 포함하고, 상기 분리층과 상기 소자 적층체는 동시에 식각될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 발광 소자는 제1 극성으로 도핑된 제1 도전형 반도체, 상기 제1 도전형 반도체의 상부에 배치되는 활성층, 상기 활성층의 상부에 배치되고, 상기 제1 극성과 반대인 제2 극성으로 도핑되는 제2 도전형 반도체, 상기 제2 도전형 반도체의 상부에 배치되는 전극 물질층 및 상기 제1 도전형 반도체, 상기 제2 도전형 반도체, 상기 활성층 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함하되, 상기 제1 도전형 반도체의 하면은 상기 제2 도전형 반도체의 상면과 각각 실질적으로 평탄하고 상호 평행하다.
상기 제1 도전형 반도체의 상기 하면 및 상기 제2 도전형 반도체의 상기 상면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가질 수 있다.
상기 발광 소자는 장축의 일 방향으로 측정된 길이가 3.0 ㎛ 내지 6.0㎛의 범위를 가지고. 상기 일 방향과 교차하는 타 방향으로 특정된 길이는 400nm 내지 700nm의 범위를 가질 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 기판, 상기 기판상에서 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 배치되는 적어도 하나의 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극이 서로 이격된 공간에 배치되는 적어도 하나의 발광 소자, 상기 제1 전극을 부분적으로 덮되, 상기 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극 및 상기 제1 접촉 전극과 이격되어 배치되고 상기 제2 전극을 부분적으로 덮되, 상기 발광 소자의 상기 제1 단부의 반대편인 제2 단부와 접촉하는 제2 접촉 전극을 포함하며, 상기 발광 소자는 상기 제1 단부와 상기 제2 단부의 각 측부면이 상기 기판에 수직한 면과 평행하도록 평탄한 형상을 갖는다.
상기 발광 소자는 제1 도전형 반도체, 상기 제1 도전형 반도체의 상부에 배치되는 활성층, 상기 활성층의 상부에 배치되고, 상기 제1 도전형 반도체와 반대 극성을 갖는 제2 도전형 반도체, 상기 제2 도전형 반도체의 상부에 배치되는 전극 물질층, 및 상기 제1 도전형 반도체, 상기 활성층, 상기 제2 도전형 반도체 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함할 수 있다.
상기 발광 소자의 상기 제1 단부 및 상기 제2 단부의 각 측부면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자의 제조 방법에 의하면, 기판 상에 성장된 소자 로드를 그래핀층을 이용한 박리를 이용하여 상기 기판으로부터 분리하기 때문에, 제조되는 발광 소자의 분리면이 평탄할 수 있다. 또한, 소자 로드의 외면에 절연층을 형성한 뒤 기판으로부터 분리하여 발광 소자를 제조할 수 있다. 따라서, 추가적인 식각 공정 없이 양 측면이 평탄한 발광 소자를 제조할 수 있다.
또, 표시 장치의 전극 사이에 배치되는 발광 소자는 양 측면이 평탄하여 실질적으로 평행하기 때문에, 접촉 전극과의 연결시 접촉 전극 재료의 단선이나 쇼트 불량을 방지할 수 있다
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 I-I' 선, II-II' 선 및 III-III' 선을 따라 자른 단면도이다.
도 3a는 일 실시예에 따른 발광 소자의 개략도이다.
도 3b는 도 3a의 3b-3b' 선을 따라 자른 단면도이다.
도 4는 도 2의 A 부분의 확대도이다.
도 5는 도 3b의 일부분의 확대도이다.
도 6 내지 도 18은 일 실시예에 따른 발광 소자의 제조방법을 개략적으로 도시하는 단면도들이다.
도 19 내지 도 24는 다른 실시예에 따른 발광 소자의 제조방법 중 일부를 개략적으로 도시하는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
표시 장치(10)는 화소(PX)로 정의되는 영역을 적어도 하나 포함할 수 있다. 복수의 화소(PX)들은 표시 장치(10)의 표시부에 배치되어 각각 특정 파장대의 광을 표시 장치(10)의 외부로 방출할 수 있다. 도 1에서는 3개의 화소(PX1, PX2, PX3)들을 예시적으로 도시하였으나, 표시 장치(10)는 더 많은 수의 화소를 포함할 수 있음은 자명하다. 도면에서는 단면상 일 방향, 예컨대 제1 방향(D1)으로만 배치되는 복수의 화소(PX)들을 도시하고 있으나, 복수의 화소(PX)들은 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로도 배치될 수도 있다. 또한, 도 1의 화소(PX)들이 복수개로 분할되어 각각이 하나의 화소(PX)를 구성할 수도 있다. 반드시 도 1과 같이 화소들이 평행하게 제1 방향(D1)으로만 배치되지 않고 수직한 방향(또는, 제2 방향(D2))으로 배치되거나 지그재그형으로 배치되는 등 다양한 구조가 가능하다.
도면에서는 도시하지 않았으나, 표시 장치(10)는 발광 소자(300)가 배치되어 특정 색의 광을 표시하는 발광영역과 발광영역 이외의 영역으로 정의되는 비발광영역을 포함할 수 있다. 비발광영역은 표시 장치(10)의 외부에서 시인되지 않도록 특정 부재들에 의해 커버될 수 있다. 비발광영역에는 발광영역에 배치되는 발광 소자(300)를 구동하기 위한 다양한 부재들이 배치될 수 있다. 일 예로, 비발광영역에는 발광영역으로 전기신호를 인가하기 위한 배선, 회로부, 구동부 등이 배치될 수 있으나, 이에 제한되는 것은 아니다.
복수의 화소(PX)들은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 색을 표시할 수 있다. 발광 소자(300)에서 방출되는 광은 표시 장치(10)의 발광부를 통해 외부에서 표시될 수 있다. 일 실시예에서, 서로 다른 색을 표시하는 화소(PX)마다 서로 다른 색을 발광하는 발광 소자(300)를 포함할 수 있다. 예를 들어, 적색을 표시하는 제1 화소(PX1)는 적색의 광을 발광하는 발광 소자(300)를 포함하고, 녹색을 표시하는 제2 화소(PX2)는 녹색의 광을 발광하는 발광 소자(300)를 포함하고, 청색을 표시하는 제3 화소(PX3)는 청색의 광을 방출하는 발광 소자(300)를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서는 서로 다른 색을 나타내는 화소들이 동일한 색(예컨대 청색)을 발광하는 발광 소자(300)를 포함하고, 발광 경로 상에 파장 변환층이나 컬러 필터를 배치하여 각 화소의 색을 구현할 수도 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서는 인접한 화소(PX)들이 같은 색의 광을 방출할 수도 있다.
도 1을 참조하면, 표시 장치(10)는 복수의 전극(210, 220)들과 복수의 발광 소자(300)를 포함할 수 있다. 각 전극(210, 220)들의 적어도 일부는 각 화소(PX) 내에 배치되어, 발광 소자(300)와 전기적으로 연결되고, 발광 소자(300)가 특정 색을 발광하도록 전기신호를 인가할 수 있다.
또한, 각 전극(210, 220)들의 적어도 일부는 발광 소자(300)를 정렬하기 위해, 화소(PX) 내에 전기장을 형성하는 데에 활용될 수 있다. 구체적으로 설명하면, 복수의 화소(PX)들에 서로 다른 색을 발광하는 발광 소자(300)를 정렬시킬 때, 각 화소(PX)별로 서로 다른 발광 소자(300)를 정확하게 정렬시키는 것이 필요하다. 유전영동법을 이용하여 발광 소자(300)를 정렬시킬 때에는, 발광 소자(300)가 포함된 용액을 표시 장치(10)에 도포하고, 이에 교류 전원을 인가하여 전기장에 의한 커패시턴스를 형성함으로써 발광 소자(300)에 유전영동힘을 가해 정렬시킬 수 있다.
복수의 전극(210, 220)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극(210)은 각 화소(PX)마다 분리된 화소 전극이고, 제2 전극(220)은 복수의 화소(PX)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드 전극이고, 다른 하나는 발광 소자(300)의 캐소드 전극일 수 있다. 다만, 이에 제한되지 않고 그 반대의 경우일 수도 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 방향(D1)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
구체적으로, 제1 전극(210)은 제1 방향(D1)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되되, 제2 방향(D2)으로 연장되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 제1 전극 줄기부(210S)는 도면에서는 도시하지 않았으나 일 단부는 신호인가패드에 연결되고, 타 단부는 제1 방향(D1)으로 연장되되, 각 화소(PX) 사이에서 전기적으로 연결이 분리될 수 있다. 상기 신호인가패드는 표시 장치(10) 또는 외부의 전력원과 연결되어 제1 전극 줄기부(210S)에 전기신호를 인가하거나, 발광 소자(300)의 정렬시 교류 전원을 인가할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S)는 동일 행에 속하는(예컨대, 제1 방향(D1)으로 인접한) 이웃하는 화소의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 다시 말해, 일 화소의 제1 전극 줄기부(210S)는 양 단이 각 화소(PX) 사이에서 이격되어 종지하되, 이웃 화소의 제1 전극 줄기부(210S)는 상기 일 화소의 제1 전극 줄기부(210S)의 연장선에 정렬될 수 있다. 이와 같은 제1 전극 줄기부(210S)의 배치는 제조 과정에서 하나의 연결된 줄기 전극으로 형성되었다가, 발광 소자(300)의 정렬 공정을 수행한 후에 레이저 등을 통해 단선되어 형성된 것일 수 있다. 이에 따라, 각 화소(PX)에 배치되는 제1 전극 줄기부(210S)는 각 제1 전극 가지부(210B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(210B)는 각각 별개로 구동될 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(210S)에 대향되어 배치되는 제2 전극 줄기부(220S)와 이격된 상태에서 종지될 수 있다. 즉, 제1 전극 가지부(210B)는 일 단부가 제1 전극 줄기부(210S)와 연결되고, 타 단부는 제2 전극 줄기부(220S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다. 제1 전극 가지부(210B)는 각 화소(PX) 마다 전기적으로 분리되는 제1 전극 줄기부(210S)에 연결되어 있기 때문에, 각 화소(PX)별로 서로 다른 전기 신호를 인가받을 수 있다.
또한, 제1 전극 가지부(210B)는 각 화소(PX)에 하나 이상 배치될 수 있다. 도 1에서는 두개의 제1 전극 가지부(210B)가 배치되고, 그 사이에 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 더 많은 수의 제1 전극 가지부(210B)가 배치될 수 있다. 이 경우, 제1 전극 가지부(210B)들은 복수개의 제2 전극 가지부(220B)와 교대로 이격된 상태로 배치되며, 그 사이에 복수개의 발광 소자(300)가 배치될 수 있다. 몇몇 실시예에서, 제1 전극 가지부(210B)들 사이에 제2 전극 가지부(220B)가 배치되어, 각 화소(PX)는 제2 전극 가지부(220B)를 기준으로 대칭구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제2 전극(220)은 제1 방향(D1)으로 연장되어 제1 전극 줄기부(210S)와 이격되어 대향하도록 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되되, 제2 방향(D2)으로 연장되어 제1 전극 가지부(210B)와 이격되어 대향하도록 배치되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다. 제2 전극 줄기부(220S)도 제1 전극 줄기부(210S)와 같이 일 단부는 신호인가패드에 연결될 수 있다. 다만, 제2 전극 줄기부(220S)는 타 단부가 제1 방향(D1)으로 인접한 복수의 화소(PX)로 연장될 수 있다. 즉, 제2 전극 줄기부(220S)는 각 화소(PX) 사이에서 전기적으로 연결될 수 있다. 이에 따라, 임의의 일 화소 제2 전극 줄기부(220S)는 양 단이 각 화소(PX) 사이에서 이웃 화소의 제2 전극 줄기부(220S)의 일 단에 연결되어 각 화소(PX)에 동일한 전기 신호를 인가할 수 있다.
제2 전극 가지부(220B)는 제2 전극 줄기부(220S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 즉, 제2 전극 가지부(220B)는 일 단부가 제2 전극 줄기부(220S)와 연결되고, 타 단부는 제1 전극 줄기부(210S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다. 제2 전극 가지부(220B)는 각 화소(PX) 마다 전기적으로 연결되는 제2 전극 줄기부(220S)에 연결되어 있기 때문에, 각 화소(PX)마다 동일한 전기 신호를 인가 받을 수 있다.
또한, 제2 전극 가지부(220B)는 제1 전극 가지부(210B)와 이격되어 대향하도록 배치될 수 있다. 여기서, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 각 화소(PX)의 중앙을 기준으로 서로 반대방향에서 이격되어 대향하므로, 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 연장되는 방향이 반대일 수 있다. 다시 말해, 제1 전극 가지부(210B)는 제2 방향(D2)의 일 방향으로 연장되고, 제2 전극 가지부(220B)는 제2 방향(D2)의 타 방향으로 연장되어, 각 가지부의 일 단부는 화소(PX)의 중앙을 기준으로 서로 반대방향에 배치될 수 있다. 다만, 이에 제한되지 않으며, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 화소(PX)의 중앙을 기준으로 동일한 방향에서 서로 이격되어 배치될 수도 있다. 이 경우, 각 전극 줄기부(210S, 220S)에서 분지되는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 동일한 방향으로 연장될 수도 있다.
도 1에서는 각 화소(PX) 내에 하나의 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않으며, 더 많은 수의 제2 전극 가지부(220B)가 배치될 수 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에는 복수의 발광 소자(300)가 정렬될 수 있다. 구체적으로, 복수의 발광 소자(300) 중 적어도 일부는 일 단부가 제1 전극 가지부(210B)와 전기적으로 연결되고, 타 단부가 제2 전극 가지부(220B)와 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 제2 방향(D2)으로 이격되고, 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서는 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 접촉 전극(260)이 배치될 수 있다.
복수의 접촉 전극(260)은 제2 방향(D2)으로 연장되어 배치되되, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 접촉 전극(260)은 발광 소자(300)의 적어도 일 단부와 컨택될 수 있으며, 접촉 전극(260)은 제1 전극(210) 또는 제2 전극(220)과 컨택되어 전기 신호를 인가받을 수 있다. 이에 따라, 접촉 전극(260)은 제1 전극(210)과 제2 전극(220)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
구체적으로, 접촉 전극(260)은 각 전극 가지부(210B, 220B) 상에서 이들을 부분적으로 덮도록 배치되며, 발광 소자(300)의 일 단부 또는 타 단부와 접촉되는 제1 접촉 전극(261)과 제2 접촉 전극(262)을 포함할 수 있다.
제1 접촉 전극(261)은 제1 전극 가지부(210B) 상에 배치되며, 발광 소자(300)의 제1 전극(210)과 전기적으로 연결되는 일 단부와 컨택될 수 있다. 제2 접촉 전극(262)은 제2 전극 가지부(220B) 상에 배치되며, 발광 소자(300)의 제2 전극(220)과 전기적으로 연결되는 타 단부와 컨택될 수 있다.
몇몇 실시예에서, 제1 전극 가지부(210B) 또는 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 양 단부는 n형 또는 p형으로 도핑된 도전형 반도체층일 수 있다. 제1 전극 가지부(210B)와 전기적으로 연결되는 발광 소자(300)의 일 단부가 p형으로 도핑된 도전형 반도체층일 경우, 제2 전극 가지부(220B)와 전기적으로 연결되는 발광 소자(300)의 타 단부는 n형으로 도핑된 도전형 반도체층일 수 있다. 다만, 이에 제한되는 것은 아니며, 그 반대의 경우일 수도 있다.
제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에서 이들을 부분적으로 덮도록 배치될 수 있다. 도 1과 같이, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 방향(D2)으로 연장되며, 서로 이격되어 대향하도록 배치될 수 있다. 다만, 제1 접촉 전극(261)과 제2 접촉 전극(262)의 일 단부는 각 전극 가지부(210B, 220B)의 일 단부가 일부 노출되도록 종지할 수 있다. 또한, 제1 접촉 전극(261)과 제2 접촉 전극(262)의 타 단부는 각 전극 줄기부(210S, 220S)와 중첩되지 않도록 이격된 상태로 종지할 수 있다. 다만, 이에 제한되는 것은 아니며, 각 전극 가지부(210B, 220B)를 덮을 수도 있다.
한편, 도 1에 도시된 바와 같이, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 각각 컨택홀, 예컨대 제1 전극 컨택홀(CNTD) 및 제2 전극 컨택홀(CNTS)을 통해 후술하는 박막 트랜지스터(120) 또는 전원 배선(161)과 전기적으로 연결될 수 있다. 도 1에서는 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S) 상의 컨택홀은 각 화소(PX) 별로 배치된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 상술한 바와 같이, 제2 전극 줄기부(220S)의 경우 인접한 화소(PX)로 연장되어 전기적으로 연결될 수 있기 때문에, 몇몇 실시예에서 제2 전극 줄기부(220S)는 하나의 컨택홀을 통해 박막 트랜지스터와 전기적으로 연결될 수 있다.
이하에서는 도 2를 참조하여, 표시 장치(10) 상에 배치되는 복수의 부재들의 보다 구체적인 구조에 대하여 설명한다.
도 2는 도 1의 I-I'선, II-II' 선 및 III-III' 선을 따라 자른 단면도이다. 도 2는 일 화소(PX)만을 도시하고 있으나, 다른 화소의 경우에도 동일하게 적용될 수 있다. 도 2는 임의의 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시한다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(120, 140), 박막 트랜지스터(120, 140) 상부에 배치된 전극(210, 220)들과 발광 소자(300)를 포함할 수 있다. 박막 트랜지스터는 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(140)를 포함할 수 있으며, 이들은 각각 구동 트랜지스터와 스위칭 트랜지스터일 수 있다. 각 박막 트랜지스터(120, 140)는 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제1 전극(210)은 제1 박막 트랜지스터(120)의 드레인 전극과 전기적으로 연결될 수 있다.
더욱 구체적으로 설명하면, 기판(110)은 절연 기판일 수 있다. 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들수 있다. 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수도 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(115)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 박막 트랜지스터(120)의 제1 활성층(126), 제2 박막 트랜지스터(140)의 제2 활성층(146) 및 보조층(163)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
반도체층 상에는 제1 게이트 절연층(170)이 배치된다. 제1 게이트 절연층(170)은 반도체층을 덮는다. 제1 게이트 절연층(170)은 박막 트랜지스터의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연층(170) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 게이트 절연층(170)을 사이에 두고 제1 박막 트랜지스터(120)의 제1 활성층(126) 상에 배치된 제1 게이트 전극(121), 제2 박막 트랜지스터(140)의 제2 활성층(146) 상에 배치된 제2 게이트 전극(141) 및 보조층(163) 상에 배치된 전원 배선(161)을 포함할 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 도전층 상에는 제2 게이트 절연층(180)이 배치된다. 제2 게이트 절연층(180)은 층간 절연막일 수 있다. 제2 게이트 절연층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
제2 게이트 절연층(180) 상에는 제2 도전층이 배치된다. 제2 도전층은 제2 절연층을 사이에 두고 제1 게이트 전극(121) 상에 배치된 커패시터 전극(128)을 포함한다. 커패시터 전극(128)은 제1 게이트 전극(121)과 유지 커패시터를 이룰 수 있다.
제2 도전층은 상술한 제1 도전층과 동일하게 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 도전층 상에는 층간절연층(190)이 배치된다. 층간절연층(190)은 층간 절연막일 수 있다. 더 나아가, 층간절연층(190)은 표면 평탄화 기능을 수행할 수 있다. 층간절연층(190)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
층간절연층(190) 상에는 제3 도전층이 배치된다. 제3 도전층은 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 제1 소스 전극(124), 제2 박막 트랜지스터(140)의 제2 드레인 전극(143)과 제2 소스 전극(144), 및 전원 배선(161) 상부에 배치된 전원 전극(162)을 포함한다.
제1 소스 전극(124) 및 제1 드레인 전극(123)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제1 컨택홀(129)을 통해 제1 활성층(126)과 전기적으로 연결될 수 있다. 제2 소스 전극(144) 및 제2 드레인 전극(143)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제2 컨택홀(149)을 통해 제2 활성층(146)과 전기적으로 연결될 수 있다. 전원 전극(162)은 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제3 컨택홀(169)을 통해 전원 배선(161)과 전기적으로 연결될 수 있다.
제3 도전층은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제3 도전층 상에는 절연기판층(200)이 배치된다. 절연기판층(200)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질로 이루어질 수 있다. 절연기판층(200)의 표면은 평탄할 수 있다.
절연기판층(200) 상에는 복수의 격벽(410, 420)이 배치될 수 있다. 복수의 격벽(410, 420)은 각 화소(PX) 내에서 서로 이격되어 대향하도록 배치되고, 서로 이격된 격벽(410, 420), 예컨대 제1 격벽(410) 및 제2 격벽(420) 상에는 각각 제1 전극(210)과 제2 전극(220)이 배치될 수 있다. 도 1에서는 하나의 화소(PX) 내에 3개의 격벽(410, 420), 구체적으로 2개의 제1 격벽(410)과 하나의 제2 격벽(420)이 배치되어, 각각 이들을 덮도록 제1 전극(210)과 제2 전극(220)이 배치되는 경우를 도시하고 있다. 도 2에서는 이들 중 하나의 제1 격벽(410)과 하나의 제2 격벽(420)의 단면도만을 도시하고 있으며, 이들의 배치 구조는 도 2에서 도시되지 않은 다른 제1 격벽(410)의 경우에도 동일하게 적용될 수 있다.
다만, 이에 제한되지 않으며, 하나의 화소(PX) 내에서 더 많은 수의 격벽(410, 420)이 배치될 수도 있다. 예를 들어, 더 많은 수의 격벽(410, 420)이 배치되어 더 많은 수의 제1 전극(210)과 제2 전극(220)이 배치될 수도 있다. 격벽(410, 420)은 그 위에 제1 전극(210)이 배치되는 적어도 하나의 제1 격벽(410)과, 그 위에 제2 전극(220)이 배치되는 적어도 하나의 제2 격벽(420)을 포함할 수도 있다. 이 경우, 제1 격벽(410)과 제2 격벽(420)은 서로 이격되어 대향하도록 배치되되, 복수의 격벽들이 일 방향으로 서로 교대로 배치될 수 있다. 몇몇 실시예에서, 두개의 제1 격벽(410)이 이격되어 배치되고, 상기 이격된 제1 격벽(410) 사이에 하나의 제2 격벽(420)이 배치될 수도 있다.
또한, 도 2에서는 도시하지 않았으나, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 각각 전극 줄기부(210S, 220S)와 전극 가지부(210B, 220B)를 포함할 수 있다. 도 2의 제1 격벽(410)과 제2 격벽(420) 상에는 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치된 것으로 이해될 수 있다.
복수의 격벽(410, 420)은 실질적으로 동일한 물질로 이루어져 하나의 공정에서 형성될 수 있다. 이 경우, 격벽(410, 420)은 하나의 격자형 패턴을 이룰 수도 있다. 격벽(410, 420)은 폴리이미드(PI)를 포함할 수 있다.
한편, 도면에서는 도시하지 않았으나, 복수의 격벽(410, 420)들 중 적어도 일부는 각 화소(PX)의 경계에 배치되어 이들을 서로 구분할 수도 있다. 이러한 격벽들도 상술한 제1 격벽(410) 및 제2 격벽(420)과 함께 실질적으로 격자형 패턴으로 배치될 수 있다. 각 화소(PX)의 경계에 배치되는 격벽(410, 420) 중 적어도 일부는 표시 장치(10)의 전극 라인을 커버하도록 형성될 수도 있다.
복수의 격벽(410, 420)은 절연기판층(200)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(410, 420)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 경사를 가지고 돌출된 구조의 격벽(410, 420)은 그 위에 배치되는 후술하는 반사층(211, 221)이 입사되는 광을 반사시킬 수 있다. 발광 소자(300)에서 반사층(211, 221)으로 향하는 광은 반사되어 표시 장치(10)의 외부 방향, 예를 들어, 격벽(410, 420)의 상부로 전달될 수 있다. 돌출된 구조의 격벽(410, 420)의 형상은 특별히 제한되지 않는다. 도 2에서는 측면이 경사지고, 상면이 평탄하여 모서리가 각진 형태인 것을 도시하고 있으나, 이에 제한되지 않으며 곡선형으로 돌출된 구조일 수도 있다.
복수의 격벽(410, 420) 상에는 반사층(211, 221)이 배치될 수 있다.
제1 반사층(211)은 제1 격벽(410)을 덮으며, 일부는 절연기판층(200)을 관통하는 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결된다. 제2 반사층(221)은 제2 격벽(420)을 덮으며, 일부는 절연기판층(200)을 관통하는 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결된다.
제1 반사층(211)은 화소(PX) 내에서 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결될 수 있다. 따라서, 제1 박막 트랜지스터(120)는 화소(PX)와 중첩되는 영역에 배치될 수 있다. 도 1에서는 제1 전극 줄기부(210S)상에 배치된 제1 전극 컨택홀(CNTD)을 통해 제1 박막 트랜지스터(120)와 전기적으로 연결되는 것을 도시하고 있다. 즉, 제1 전극 컨택홀(CNTD)은 제4 컨택홀(319_1)일 수 있다.
제2 반사층(221)도 화소(PX) 내에서 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 2에서는 일 화소(PX) 내에서 제2 반사층(221)이 제5 컨택홀(319_2)을 통해 연결되는 것을 도시하고 있다. 도 1에서는 제2 전극 줄기부(220S) 상의 복수의 제2 전극 컨택홀(CNTS)을 통해 각 화소(PX)의 제2 전극(220)이 전원 배선(161)과 전기적으로 연결되는 것을 도시하고 있다. 즉, 제2 전극 컨택홀(CNTS)은 제5 컨택홀(319_2)일 수 있다.
상술한 바와 같이, 도 1에서는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)은 각각 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)상에 배치된다. 이에 따라, 도 2는 표시 장치(10)의 단면도상, 제1 전극(210) 및 제2 전극(220)은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치되는 격벽(410, 420)과 이격된 영역에서 각각 제4 컨택홀(319_1) 및 제5 컨택홀(319_2)을 통해 제1 박막 트랜지스터(120) 또는 전원 배선(161)과 전기적으로 연결되는 것을 도시하고 있다.
다만, 이에 제한되는 것은 아니다. 예를 들어, 도 1에서 제2 전극 컨택홀(CNTS)은 제2 전극 줄기부(220S) 상에서도 다양한 위치에 배치될 수 있고, 경우에 따라서는 제2 전극 가지부(220B) 상에 위치할 수도 있다. 또한, 몇몇 실시예에서는, 제2 반사층(221)은 일 화소(PX) 이외의 영역에서 하나의 제2 전극 컨택홀(CNTS) 또는 제5 컨택홀(319_2)과 연결될 수 있다.
표시 장치(10)의 화소(PX)가 배치된 발광영역 이외의 영역, 예컨대, 발광영역의 외측부에는 발광 소자(300)가 배치되지 않는 비발광영역이 존재할 수 있다. 상술한 바와 같이, 각 화소(PX)의 제2 전극(220)들은 서로 제2 전극 줄기부(220S)를 통해 전기적으로 연결되어, 동일한 전기 신호를 인가받을 수 있다.
몇몇 실시예에서 제2 전극(220)의 경우, 표시 장치(10)의 외측부에 위치한 상기 비발광영역에서 제2 전극 줄기부(220S)가 하나의 제2 전극 컨택홀(CNTS)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 1의 표시 장치(10)와 달리, 제2 전극 줄기부(220S)가 하나의 컨택홀을 통해 전원 전극(162)과 연결되더라도, 제2 전극 줄기부(220S)는 인접한 화소(PX)에 연장되어 배치되고, 전기적으로 연결되어 있기 때문에, 각 화소(PX)의 제2 전극 가지부(220B)에 동일한 전기 신호를 인가할 수도 있다. 표시 장치(10)의 제2 전극(220)의 경우, 전원 전극(162)으로부터 전기신호를 인가받기 위한 컨택홀의 위치는 표시 장치(10)의 구조에 따라 다양할 수도 있다. 이에 제한되지 않는다.
한편, 다시 도 1과 도 2를 참조하면, 반사층(211, 221)은 발광 소자(300)에서 방출되는 광을 반사시키기 위해, 반사율이 높은 물질을 포함할 수 있다. 일 예로, 반사층(211, 221)은 은(Ag), 구리(Cu) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반사층(211) 및 제2 반사층(221) 상에는 각각 제1 전극층(212) 및 제2 전극층(222)이 배치될 수 있다.
제1 전극층(212)은 제1 반사층(211)의 바로 위에 배치된다. 제1 전극층(212)은 제1 반사층(211)과 실질적으로 동일한 패턴을 가질 수 있다. 제2 전극층(222)은 제2 반사층(221)의 바로 위에 배치되되, 제1 전극층(212)과 이격되도록 배치된다. 제2 전극층(222)은 제2 반사층(221)과 실질적으로 동일한 패턴을 가질 수 있다.
일 실시예에서, 전극층(212, 222)은 각각 하부의 반사층(211, 221)을 덮을 수 있다. 즉, 전극층(212, 222)은 반사층(211, 221)보다 크게 형성되어 전극층(212, 222)의 단부 측면을 덮을 수 있다. 그러나, 이에 제한되는 것은 아니다.
제1 전극층(212)과 제2 전극층(222)은 각각 제1 박막 트랜지스터(120) 또는 전원 전극(162)과 연결된 제1 반사층(211)과 제2 반사층(221)으로 전달되는 전기 신호를 후술할 접촉 전극(261, 262)들에 전달할 수 있다. 전극층(212, 222)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 전극층(212, 222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 반사층(211, 221)과 전극층(212, 222)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(211, 221)과 전극층(212, 222)은 ITO/은(Ag)/ITO의 적층구조를 형성할 수도 있다.
제1 격벽(410) 상에 배치되는 제1 반사층(211)과 제1 전극층(212)은 제1 전극(210)을 이룬다. 제1 전극(210)은 제1 격벽(410)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제1 전극(210)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다. 제2 격벽(420) 상에 배치되는 제2 반사층(221)과 제2 전극층(222)은 제2 전극(220)을 이룬다. 제2 전극(220)은 제2 격벽(420)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제2 전극(220)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 격벽(410)과 제2 격벽(420)의 전 영역을 커버하도록 배치될 수 있다. 다만, 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 서로 이격되어 대향하도록 배치된다. 각 전극들이 이격된 사이에는 후술할 바와 같이 제1 절연층(510)이 배치되고, 그 상부에 발광 소자(300)가 배치될 수 있다.
또한, 제1 반사층(211)은 제1 박막 트랜지스터(120)로부터 구동 전압을 전달받을 수 있고, 제2 반사층(221)은 전원 배선(161)으로부터 전원 전압을 전달받을 수 있으므로, 제1 전극(210)과 제2 전극(220)은 각각 구동 전압과 전원 전압을 전달받는다. 제1 전극(210)은 제1 박막 트랜지스터(120)와 전기적으로 연결되고, 제2 전극(220)은 전원 배선(161)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(210)과 제2 전극(220) 상에 배치되는 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 상기 구동 전압과 전원 전압을 인가 받을 수 있다. 상기 구동 전압과 전원 전압은 발광 소자(300)로 전달되고, 발광 소자(300)에 소정이 전류가 흐르면서 광을 방출할 수 있다.
제1 전극(210) 및 제2 전극(220) 상에는 이들을 부분적으로 덮는 제1 절연층(510)이 배치된다. 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 상면을 대부분 덮도록 배치되되, 제1 전극(210)과 제2 전극(220)의 일부를 노출시킬 수 있다. 또한, 제1 절연층(510)은 제1 전극(210) 및 제2 전극(220) 사이의 공간 내에도 배치될 수 있다. 제1 절연층(510)은 평면상 제1 전극 가지부(210B) 및 제2 전극 가지부(220B) 사이의 공간을 따라 형성된 섬형 또는 선형 형상을 가질 수 있다.
도 2에서는 하나의 제1 전극(210, 예컨대 제1 전극 가지부(210B))과 하나의 제2 전극(220, 예컨대 제2 전극 가지부(220B)) 사이의 이격된 공간에 제1 절연층(510)이 배치된 것을 도시하고 있다. 다만, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 복수개일 수 있으므로, 제1 절연층(510)은 하나의 제1 전극(210)과 다른 제2 전극(220) 또는 하나의 제2 전극(220)과 다른 제1 전극(210) 사이에도 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 각 측부의 반대 측부상에서도 이들을 부분적으로 덮도록 배치될 수 있다. 즉, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 중심부를 노출시키도록 배치될 수 있다.
제1 절연층(510) 상에는 발광 소자(300)가 배치된다. 제1 절연층(510)은 발광 소자(300)와 절연기판층(200) 사이에 배치될 수 있다. 제1 절연층(510)의 하면은 절연기판층(200)에 접촉하고, 제1 절연층(510)의 상면에 발광 소자(300)가 배치될 수 있다. 그리고 제1 절연층(510)은 양 측면에서 각 전극(210, 220)과 접촉하여, 이들을 전기적으로 상호 절연시킬 수 있다.
제1 절연층(510)은 각 전극(210, 220) 상의 일부 영역, 예컨대, 제1 전극(210)과 제2 전극(220)이 대향하는 방향으로 돌출된 영역 중 일부와 중첩될 수 있다. 또한, 격벽(410, 420)의 경사진 측면 및 평탄한 상면과 각 전극(210, 220)이 중첩되는 영역에도 제1 절연층(510)이 배치될 수 있다.
일 예로, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 방향으로 돌출된 각 단부를 덮을 수 있다. 제1 절연층(510)은 절연기판층(200)과 하면의 일부가 접촉할 수 있고, 각 전극(210, 220)과 하면의 일부 및 측면이 접촉할 수 있다. 이에 따라, 제1 절연층(510)은 각 전극(210, 220)과 중첩된 영역을 보호함과 동시에, 이들을 전기적으로 상호 절연시킬 수 있다. 또한, 발광 소자(300)의 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)가 다른 기재와 직접 접촉하는 것을 방지하여 발광 소자(300)의 손상을 방지할 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서는 제1 절연층(510)이 제1 전극(210)과 제2 전극(220) 상의 영역 중에서 격벽(410, 420)의 경사진 측면과 중첩되는 영역에만 배치될 수도 있다. 이 경우, 제1 절연층(510)의 하면은 격벽(410, 420)의 경사진 측면에서 종지하고, 격벽(410, 420)의 경사진 측면 중 일부 상에 배치되는 각 전극(210, 220)은 노출되어 접촉 전극(260)과 컨택될 수 있다.
또한, 제1 절연층(510)은 발광 소자(300)의 양 단부는 노출되도록 배치될 수 있다. 이에 따라, 접촉 전극(260)은 상기 각 전극(210, 220)의 노출된 상부면과 발광 소자(300)의 양 단부와 접촉될 수 있고, 접촉 전극(260)은 제1 전극(210)과 제2 전극(220)으로 인가되는 전기 신호를 발광 소자(300)로 전달할 수 있다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 적어도 하나 배치될 수 있다. 도 2에서는 단면상 제1 전극(210)과 제2 전극(220) 사이에 하나의 발광 소자(300)가 배치된 것을 도시하고 있으나, 도 1과 같이 평면상 다른 방향(예컨대, 제2 방향(D2))으로 복수의 발광 소자(300)들이 배치될 수 있음은 자명하다.
구체적으로, 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)의 양 단부는 각각 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 컨택될 수 있다.
한편, 도 1에서는 각 화소(PX) 내에 동일한 색의 광을 방출하는 발광 소자(300)만이 배치된 경우를 예시하고 있다. 다만, 이에 제한되지 않고 상술한 바와 같이 서로 다른 색의 광을 방출하는 발광 소자(300)들이 하나의 화소(PX) 내에 함께 배치될 수도 있다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있다. 발광 소자(300)는 그 크기가 대체로 나노 단위인 나노 구조물일 수 있다. 발광 소자(300)는 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(300)가 무기 발광 다이오드일 경우, 서로 대향하는 두 전극들 사이에 무기 결정 구조를 갖는 발광 물질을 배치하고 발광 물질에 특정 방향으로 전계를 형성하면, 무기 발광 다이오드가 특정 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
몇몇 실시예에서 발광 소자(300)는 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 적층된 구조를 가질 수 있다. 발광 소자(300)의 상기 적층순서는 절연기판층(200)에 수평한 방향으로 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 배치될 수 있다. 다시 말해, 상기 복수의 층들이 적층된, 발광 소자(300)는 절연기판층(200)과 수평한 가로방향으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에서 상술한 적층 방향이 반대가 되도록 정렬될 수도 있다.
제2 절연층(520)은 발광 소자(300) 상의 적어도 일부 영역과 중첩되도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(300)를 보호함과 동시에 제1 전극(210)과 제2 전극(220) 사이에서 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다.
도 2에서는 제2 절연층(520)이 단면도상 발광 소자(300)의 상부면에만 배치된 것을 도시하고 있으나, 제2 절연층(520)은 발광 소자(300)의 외면을 감싸도록 배치될 수 있다. 즉, 제1 절연층(510)과 같이 제2 절연층(520)은 평면상 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 공간을 따라 제2 방향(D2)으로 연장되어 섬형 또는 선형의 형상을 갖도록 배치될 수 있다.
또한, 제2 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(510)이 접하는 영역에도 배치될 수 있다. 이는 표시 장치(10)의 제조 시, 제1 절연층(510) 상에 발광 소자(300)가 정렬되고 그 위에 제2 절연층(520)이 배치될 때 형성된 것일 수도 있다. 발광 소자(300)의 하면과 접하는 제1 절연층(510)에 일부 공극이 형성되면, 제2 절연층(520)이 형성될 때 상기 공극으로 제2 절연층(520)의 재료 중 일부가 침투하여 형성된 것일 수 있다.
제2 절연층(520)은 발광 소자(300)의 양 측면이 노출되도록 배치된다. 즉, 단면상 발광 소자(300)의 상부면에 배치된 제2 절연층(520)은 일 축방향으로 측정된 길이가 발광 소자(300)보다 짧아서, 제2 절연층(520)은 발광 소자(300)의 상기 양 측면보다 내측으로 함몰될 수 있다. 이에 따라, 제1 절연층(510), 발광 소자(300) 및 제2 절연층(520)은 측면이 계단식으로 적층될 수 있다. 이 경우 후술하는 접촉 전극(261, 262)은 발광 소자(300)의 양 단부 측면과 원활하게 접촉이 이루어질 수 있다. 다만, 이에 제한되지 않으며, 제2 절연층(520)의 길이와 발광 소자(300)의 길이가 일치하여 양 측부들이 정렬될 수 있다.
한편, 제2 절연층(520)은 제1 절연층(510)을 덮도록 배치된 뒤 일부 영역, 예컨대, 발광 소자(300)가 접촉 전극(260)과 컨택되도록 노출되는 영역에서 패터닝되어 형성된 것일 수 있다. 제2 절연층(520)을 패터닝하는 단계는 통상적인 건식 식각 또는 습식 식각을 통해 수행할 수 있다. 여기서, 제1 절연층(510)이 패터닝되지 않도록 하기 위해, 제1 절연층(510)과 제2 절연층(520)은 서로 다른 식각 선택비를 갖는 재료를 포함할 수 있다. 다시 말해, 제2 절연층(520)을 패터닝할 때, 제1 절연층(510)은 에칭 스토퍼(etching stopper)의 기능을 수행할 수도 있다.
이에 따라 제2 절연층(520)이 발광 소자(300)의 외면을 덮고, 발광 소자(300)의 양 단부는 노출되도록 패터닝 하더라도, 제1 절연층(510)은 재료가 손상되지 않는다. 특히, 발광 소자(300)와 접촉 전극(260)이 컨택되는 발광 소자(300)의 양 단부에서 제1 절연층(510)과 발광 소자(300)는 매끄러운 접촉면을 형성할 수 있다.
제2 절연층(520) 상에는 제1 전극(210) 상에 배치되고, 제2 절연층(520)의 적어도 일부와 중첩되는 제1 접촉 전극(261), 제2 전극(220) 상에 배치되고, 제2 절연층(520)의 적어도 일부와 중첩되는 제2 접촉 전극(262)이 배치될 수 있다.
제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220)의 상부면에 배치될 수 있다. 구체적으로, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 절연층(510)이 패터닝되어 제1 전극(210)과 제2 전극(220)의 일부가 노출되는 영역에서 각각 제1 전극층(212) 및 제2 전극층(222)과 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 발광 소자(300)의 일 단부 측면, 예컨대 제1 도전형 반도체(310), 제2 도전형 반도체(320) 또는 전극 물질층(370)에 각각 접촉될 수 있다. 이에 따라, 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 제1 전극층(212) 및 제2 전극층(222)에 인가된 전기 신호를 발광 소자(300)에 전달할 수 있다.
제1 접촉 전극(261)은 제1 전극(210) 상에서 이를 부분적으로 커버하도록 배치되되, 하면이 부분적으로 발광 소자(300), 제1 절연층(510) 및 제2 절연층(520)과 접촉할 수 있다. 제1 접촉 전극(261)의 제2 접촉 전극(262)이 배치된 방향의 일 단부는 제2 절연층(520) 상에 배치된다. 제2 접촉 전극(262)은 제2 전극(220) 상에서 이를 부분적으로 커버하도록 배치되되, 하면이 부분적으로 발광 소자(300), 제1 절연층(510) 및 제3 절연층(530)과 접촉할 수 있다. 제2 접촉 전극(262)의 제1 접촉 전극(261)이 배치된 방향의 일 단부는 제3 절연층(530) 상에 배치된다.
제1 절연층(510) 및 제2 절연층(520)은 제1 격벽(410)과 제2 격벽(420)의 상부면에서 제1 전극(210)과 제2 전극(220)을 덮도록 배치된 영역이 패터닝될 수 있다. 이에 따라, 제1 전극(210)과 제2 전극(220)은 각각 제1 전극층(212) 및 제2 전극층(222)이 노출되고, 상기 노출된 영역에서 각 접촉 전극(261, 262)과 전기적으로 연결될 수 있다.
제1 접촉 전극(261) 및 제2 접촉 전극(262)은 제2 절연층(520) 또는 제3 절연층(530) 상에서 서로 이격되어 배치될 수 있다. 즉, 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 발광 소자(300)와 제2 절연층(520) 또는 제3 절연층(530)에 함께 접촉되나, 제2 절연층(520) 상에서는 적층된 방향으로 이격되어 배치됨으로써 전기적으로 절연될 수 있다. 이로 인해 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 박막 트랜지스터(120)와 전원 배선(161)에서 서로 다른 전원을 인가 받을 수 있다. 일 예로, 제1 접촉 전극(261)은 제1 박막 트랜지스터(120)에서 제1 전극(210)으로 인가되는 구동 전압을, 제2 접촉 전극(262)은 전원 배선(161)에서 제2 전극(220)으로 인가되는 공통 전원 전압을 인가받을 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 도 1에 도시된 바와 같이, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S) 상에 배치되는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS) 상에는 제1 접촉 전극(261) 또는 제2 접촉 전극(262)이 배치되지 않는다. 즉, 도 5에서도 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)이 배치된 영역과 중첩되지 않을 수 있다. 다만, 이에 제한되는 것은 아니며, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262) 일부는 각각 제1 전극(210)과 제2 전극(220) 상에서 제1 전극 컨택홀(CNTD) 또는 제2 전극 컨택홀(CNTS)과 중첩되는 영역에 배치될 수도 있다.
접촉 전극(261, 262)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 접촉 전극(261, 262)은 전극층(212, 222)과 동일한 물질을 포함할 수 있다. 접촉 전극(261, 262)은 전극층(212, 222)에 컨택될 수 있도록, 전극층(212, 222) 상에서 실질적으로 동일한 패턴으로 배치될 수 있다. 일 예로, 제1 전극층(212)과 제2 전극층(222)에 컨택되는 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극층(212) 및 제2 전극층(222)으로 인가되는 전기 신호를 전달받아 발광 소자(300)로 전달할 수 있다.
제3 절연층(530)은 제1 접촉 전극(261)의 상부에 배치되어, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(530)은 제1 접촉 전극(261)을 덮도록 배치되되, 발광 소자(300)가 제2 접촉 전극(262)과 컨택될 수 있도록 발광 소자(300)의 일부 영역에는 중첩되지 않도록 배치될 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상부면에서 제1 접촉 전극(261), 제2 접촉 전극(262) 및 제2 절연층(520)과 부분적으로 접촉할 수 있다. 제3 절연층(530)은 제2 절연층(520)의 상부면에서 제1 접촉 전극(261)의 일 단부를 커버하도록 배치될 수 있다. 이에 따라 제3 절연층(530)은 제1 접촉 전극(361)을 보호함과 동시에, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 절연시킬 수 있다.
제3 절연층(530)의 제2 전극(220)이 배치된 방향의 일 단부는 제2 절연층(520)의 일 측면과 정렬될 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 제3 절연층(530)이 생략될 수도 있다. 이에 따라, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 실질적으로 동일한 평면상에 배치될 수 있고, 후술할 패시베이션층(550)에 의해 제1 접촉 전극(261)과 제2 접촉 전극(262)은 전기적으로 상호 절연될 수 있다.
패시베이션층(550)은 제3 절연층(530) 및 제2 접촉 전극(262)의 상부에 형성되어, 외부 환경에 대하여 절연기판층(200) 상에 배치되는 부재들을 보호하는 기능을 할 수 있다. 제1 접촉 전극(261) 및 제2 접촉 전극(262)이 노출될 경우, 전극 손상에 의해 접촉 전극 재료의 단선 문제가 발생할 수 있기 때문에, 패시베이션층(550)으로 이들을 커버할 수 있다. 즉, 패시베이션층(550)은 제1 전극(210), 제2 전극(220), 발광 소자(300) 등을 커버하도록 배치될 수 있다. 또한, 상술한 바와 같이, 제3 절연층(530)이 생략되는 경우, 패시베이션층(550)은 제1 접촉 전극(261)과 제2 접촉 전극(262)의 상부에 형성될 수 있다. 이 경우, 패시베이션층(550)은 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수도 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550) 각각은 무기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 동일한 물질로 이루어질 수도 있지만, 서로 다른 물질로 이루어질 수도 있다. 기타, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)에 절연성을 부여하는 다양한 물질이 적용가능하다.
한편, 제1 절연층(510)과 제2 절연층(520)은 상술한 바와 같이, 서로 다른 식각 선택비를 가질 수 있다. 일 예로, 제1 절연층(510)이 실리콘산화물(SiOx)을 포함하는 경우, 제2 절연층(520)은 실리콘질화물(SiNx)을 포함할 수 있다. 다른 예로, 제1 절연층(510)이 실리콘질화물(SiNx)을 포함하는 경우에는, 제2 절연층(520)은 실리콘산화물(SiOx)을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 기판상에서 에픽택셜(Epitaxial) 성장법에 의해 제조될 수 있다. 기판상에 반도체층을 형성하기 위한 시드 결정(Seed crystal)층을 형성하고, 원하는 반도체 재료를 증착시켜 성장시킬 수 있다. 이하, 도 3을 참조하여 다양한 실시예들에 따른 발광 소자(300)의 구조에 대하여 상세히 설명하기로 한다.
도 3a는 일 실시예에 따른 발광 소자의 개략도이다. 도 3b는 도 3a의 3b-3b' 선을 따라 자른 단면도이다.
도 3을 참조하면, 발광 소자(300)는 복수의 도전형 반도체(310, 320) 및 상기 복수의 도전형 반도체(310, 320) 사이에 배치되는 소자 활성층(330), 전극 물질층(370) 및 절연성 물질층(380)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)으로부터 인가되는 전기 신호는 복수의 도전형 반도체(310, 320)을 통해 소자 활성층(330)으로 전달되어 광을 방출할 수 있다.
구체적으로, 발광 소자(300)는 제1 도전형 반도체(310), 제2 도전형 반도체(320), 제1 도전형 반도체(310)와 제2 도전형 반도체(320) 사이에 배치되는 소자 활성층(330), 제2 도전형 반도체(320) 상에 배치되는 전극 물질층(370) 및 절연성 물질층(380)을 포함할 수 있다. 도 3a의 발광 소자(300)는 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 길이방향으로 순차적으로 적층된 구조를 도시하고 있으나, 이에 제한되지 않는다. 전극 물질층(370)은 생략될 수 있고, 몇몇 실시예에서는 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)의 양 측면 중 적어도 어느 하나에 배치될 수도 있다. 이하에서는, 도 3a의 발광 소자(300)를 예시하여 설명하기로 하며, 후술되는 발광 소자(300)에 관한 설명은 발광 소자(300)가 다른 구조를 더 포함하더라도 동일하게 적용될 수 있음은 자명하다.
제1 도전형 반도체(310)는 n형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체(310)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체(310)는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 제1 도전형 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체(320)는 p형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제2 도전형 반도체(320)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 제2 도전형 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320) 사이에 배치되며, 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 소자 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 소자 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있으며, 특히, 소자 활성층(330)이 다중 양자 우물 구조로, 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlGaN 등과 같은 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 소자 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 이에 따라, 소자 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 소자 활성층(330)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니다, 양 측면으로 방출될 수 있다. 즉, 소자 활성층(330)에서 방출되는 광은 일 방향으로 방향성이 제한되지 않는다.
전극 물질층(370)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극 물질층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극 물질층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au) 및 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 전극 물질층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연성 물질층(380)은 발광 소자(300)의 외부에 형성되어 발광 소자(300)를 보호할 수 있다. 일 예로, 절연성 물질층(380)은 발광 소자(300)의 측면부를 둘러싸도록 형성되어, 발광 소자(300)의 길이방향의 양 단부, 예를 들어 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)가 배치된 양 단부에는 형성되지 않을 수 있다. 다만, 이에 제한되지는 않는다. 절연성 물질층(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 소자 활성층(330)이 제1 전극(210) 또는 제2 전극(220)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 물질층(380)은 소자 활성층(330)을 포함하여 발광 소자(300)의 외부면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
절연성 물질층(380)은 길이방향으로 연장되어 제1 도전형 반도체(310)부터 전극 물질층(370)까지 커버할 수 있도록 형성될 수 있다. 다만, 이에 제한되지 않고 절연성 물질층(380)은 제1 도전형 반도체(310), 소자 활성층(330) 및 제2 도전형 반도체(320)만 커버하거나, 전극 물질층(370) 외면의 일부만 커버하여 전극 물질층(370)의 일부 외면이 노출될 수도 있다.
또한, 몇몇 실시예에서, 절연성 물질층(380)은 용액내에서 다른 절연성 물질층(380)과 응집되지 않고 분산되도록 표면처리될 수 있다. 이에 따라, 후술하는 발광 소자(300)의 정렬 시, 용액 내의 발광 소자(300)가 분산된 상태를 유지하여 제1 전극(210)과 제2 전극(220) 사이에 독립적으로 정렬될 수 있다. 일 예로, 절연성 물질층(380)은 표면이 소수성 또는 친수성 처리되어 상기 용액 내에서 상호 분산된 상태를 유지할 수 있다.
절연성 물질층(380)의 두께는 0.5 ㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(300)는 원통형일 수 있다. 이에 따라, 도 3b에 도시된 바와 같이, 발광 소자(300)의 양 단부를 가로지르는 길이방향으로 자른 단면도는 사각형의 형상을 가질 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 발광 소자(300)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 400nm 내지 700nm의 범위를 가질 수 있으며, 바람직하게는 500nm 내외의 두께를 가질 수 있다.
이하에서는, 편의상 도 3a에 도시된 발광 소자(300)를 예시하여 설명하겠으나, 상술한 바와 같이, 더 많은 수의 전극 물질층(370)을 포함하거나, 다른 구조를 더 포함하는 경우에도 동일하게 적용될 수 있다.
한편, 도 4는 도 3a의 일 부분의 확대도이고, 도 5는 도 2의 A 부분의 확대도이다.
도 4를 참조하면, 일 실시예에 따른 발광 소자(300)의 분리면(390)은 매끄러운 면을 형성하여 비교적 낮은 거칠기를 가질 수 있다. 발광 소자(300)는 제1 도전형 반도체(310)가 배치되는 일 단부의 측면이 후술하는 발광 소자(300)의 제조 시 분리면(390)이 될 수 있다. 발광 소자(300)의 제1 도전형 반도체(310)가 매끄러운 면을 형성함에 따라, 제1 접촉 전극(261)과의 컨택시 재료가 단선되는 문제를 방지할 수 있다.
도 5를 참조하면, 발광 소자(300)의 일 단부의 분리면(390)과 제1 접촉 전극(261)이 접하는 면(도 5의 5a-5a' 선)에서, 발광 소자(300)의 단부 분리면(390)의 형상에 따라 제1 접촉 전극(261)이 컨택되는 정도가 상이할 수 있다. 예컨대, 발광 소자(300)의 분리면(390)이 거친 표면을 가지거나 일부가 돌출 또는 함몰되어 경사가 생기는 경우, 제1 접촉 전극(261)과 컨택될 때 접촉 전극 재료의 박막 도포성(step coverage)가 불량하여 전극 재료가 일부 끊어질 수 있다. 즉, 발광 소자(300)와 제1 접촉 전극(261)이 컨택되는 영역(도 5의 5a-5a')에서 컨택 불량으로 인하여 발광 소자(300)에 전기신호가 전달되지 않고 발광 불량이 발생할 수도 있다.
반면에 도 5에 도시된 바와 같이, 발광 소자(300)의 분리면(390)이 매끄러운 면을 형성하는 경우, 발광 소자(300)와 접촉 전극(260)이 컨택되는 영역(도 5의 5a-5a')에서 접촉 전극 재료의 단선문제를 방지할 수 있다. 이에 따라 표시 장치(10)에 있어서 발광 소자(300)의 신뢰도를 향상시킬 수 있다. 일 실시예에 따르면, 발광 소자(300)의 분리면(390)의 거칠기 값은 8 nm Ra 내지 12 nm Ra의 값을 가질 수 있다. 다만, 이에 제한되는 것은 아니다. 한편, 도면에서는 도시하지 않았으나, 제2 접촉 전극(262)이 컨택되는 제2 도전형 반도체(320) 또는 전극 물질층(370)이 형성하는 측면의 경우에도 동일하게 적용될 수 있다.
이와 같은 발광 소자(300)의 매끄러운 단부의 분리면(390)은 발광 소자(300)의 제조 시, 발광 소자(300)가 성장한 하부 기판층으로부터 분리될 때, 분리층(1300, 도 7에 도시) 상에 형성된 발광 소자(300)가 분리층(1300)에서 박리됨으로써 형성된 것일 수 있다. 즉, 하부 기판층에서 발광 소자(300)가 분리될 때, 발광 소자(300)의 단부의 분리면(390)에서 성장된 재료가 끊어지도록 물리적인 외력을 가하지 않고, 분리층(1300) 상에서 성장된 발광 소자(300)가 분리층(1300)으로부터 박리됨으로써 발광 소자(300)가 분리된 것일 수 있다.
이에 따라, 일 실시예에 따른 발광 소자(300)는 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉하는 양 단부의 분리면(390)이 평탄하도록 매끄러운 면을 형성할 수 있고, 상술한 접촉 전극(261, 262) 재료의 단선 문제를 방지할 수 있다. 이하에서는 도 6 내지 도 18을 참조하여, 일 실시예에 따른 발광 소자(300)의 제조방법에 대하여 상세히 설명한다.
도 6 내지 도 18은 일 실시예에 따른 발광 소자의 제조방법을 개략적으로 도시하는 단면도들이다.
먼저, 도 6을 참조하면, 베이스 기판(1100), 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 하부기판층(1000)을 준비한다. 도 6에 도시된 바와 같이, 하부기판층(1000)은 베이스 기판(1100) 및 버퍼 물질층(1200)이 순차적으로 적층된 구조를 가질 수 있다.
베이스 기판(1100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(1100)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(1100) 상에는 복수의 도전형 반도체층이 형성된다. 에피택셜법에 의해 성장되는 복수의 도전형 반도체층은 시드 결정을 형성하고, 그 위에 결정 재료를 증착하여 성장될 수 있다. 여기서, 도전형 반도체층은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 도전형 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 도전형 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(1100) 상에는 버퍼 물질층(1200)이 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다.
후술하는 단계에서, 버퍼 물질층(1200)은 위에 분리층(1300)이 배치되고 분리층(1300) 상에서 제1 도전형 반도체층(3100) 결정이 성장할 수 있다. 버퍼 물질층(2100)은 제1 도전형 반도체층(3100)의 격자 상수 차이를 줄여주기 위해 베이스 기판(1100)과 분리층(1300) 사이에 게재될 수 있다. 제1 도전형 반도체층(3100)이 베이스 기판(1100) 상에 배치되는 분리층(1300)에서 직접 형성될 수 있으나, 제1 도전형 반도체층(3100)이 원활하게 결정 성장을 할 수 있도록, 버퍼 물질층(1200)이 시드 결정을 제공할 수도 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 도전형 반도체층(3100)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
한편, 몇몇 실시예에서 버퍼 물질층(1200) 상에는 복수의 층이 형성되고, 그 위에 분리층(1300)이 배치될 수 있다. 또한, 버퍼 물질층(1200)은 베이스 기판(1100)에 따라 생략될 수도 있다. 이에 대한 자세한 내용은 다른 실시예들이 참조된다. 이하에서는, 베이스 기판(1100) 상에 언도프트 반도체 물질을 포함하는 버퍼 물질층(1200)이 형성된 경우를 예시하여 설명하기로 한다.
다음으로, 도 7을 참조하면, 하부기판층(1000) 상에 분리층(1300)을 형성한다.
분리층(1300)은 그 위에 제1 도전형 반도체층(3100)이 형성될 수 있다. 즉, 분리층(1300)은 제1 도전형 반도체층(3100)과 버퍼 물질층(1200) 사이에 게재될 수 있는데, 분리층(1300)은 제1 도전형 반도체층(3100)의 결정이 원활하게 성장하는 재료를 포함할 수 있다. 또한, 분리층(1300)은 후술하는 단계에서 제조된 발광 소자(300)를 하부기판층(1000)으로부터 박리시켜 분리하는 기능을 수행할 수도 있다.
예시적인 실시예에서, 분리층(1300)은 그래핀(Graphene)층을 포함할 수 있다. 그래핀은 표면 특성상 표면에서 도전형 반도체층의 결정 성장이 원활하게 이루어질 수 있다. 특히, 불순물인 산화그래핀(Graphene Oxide, GO)를 거의 포함하지 않는 순수한 그래핀의 경우, 발광 소자(300)를 제조하기 위한 에픽택셜 공정에서 도전형 반도체들이 성장할 수 있다.
또한, 그래핀층은 탄소원자들이 2차원 평면의 단층 구조를 이룰 수 있으며, 각 층간에 비교적 약한 상호 인력을 형성할 수 있다. 즉, 그래핀층은 서로 다른 물질층의 계면에 배치되어, 어느 한 물질층으로부터 다른 물질층을 박리시킴으로써 이들을 용이하게 분리할 수 있다. 즉, 그래핀층을 포함하는 분리층(1300)은 버퍼 물질층(1200)과 제1 도전형 반도체층(3100) 사이의 계면에서 배치되어, 제조된 발광 소자(300)를 박리시킴으로써 분리할 수 있다.
일 예로, 분리층(1300)은 순수한 그래핀층이 단층으로 형성되거나, 두개의 그래핀층이 적층된 구조를 가질 수 있다. 도 7에서는 분리층(1300)이 단층의 그래핀층을 포함하는 경우를 도시하고 있으나, 경우에 따라서는 두개의 그래핀층이 적층된 구조를 가질 수도 있다. 이에 따라, 후술하는 발광 소자(300)의 분리 공정에서, 분리층(1300)과 제1 도전형 반도체층(3100) 간의 계면이 분리되거나, 분리층(1300)의 복수의 그래핀층 간의 계면이 분리될 수 있다. 예시적인 실시예에서, 분리층(1300)의 두께는 0.3nm 내지 1.0 nm의 범위를 가질 수 있다. 단층의 그래핀층의 두께는 약 0.35nm일 수 있다. 따라서, 하나 또는 두개의 그래핀층을 포함할 수 있는 분리층(1300)의 두께는 상기의 범위를 가질 수 있다. 보다 자세한 내용을 후술되며, 이하에서는 분리층(1300)이 단층의 그래핀층을 포함하는 경우를 예시하여 설명하기로 한다.
또한, 분리층(1300)은 소자 적층체(3000)를 식각하는 공정에서, 소자 적층체(3000)와 버퍼 물질층(1200) 사이에서 에칭스토퍼(etching stopper)의 기능을 수행할 수도 있다. 즉, 소자 적층체(3000)를 식각할 때, 하나의 공정에서 분리층(1300)을 동시에 패터닝할 수 있고, 서로 다른 공정에서 각각 패터닝할 수도 있다. 발광 소자(300)의 제조방법에 이에 특별히 제한되는 것은 아니다.
다만, 이에 제한되는 것은 아니며, 분리층(1300)은 소자 적층체(3000) 또는 하부기판층(1000) 내에서 더 많은 수가 배치될 수도 있고, 버퍼 물질층(1200)과 제1 도전형 반도체층(1300) 사이의 계면 이외의 영역에도 배치될 수 있다. 이에 대한 자세한 설명은 다른 실시예들이 참조된다.
다음으로, 도 8을 참조하면, 분리층(1300) 상에 제1 도전형 반도체층(3100), 활성물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)을 적층하여 소자 적층체(3000)를 형성한다.
소자 적층체(3000)는 후술하는 단계에서 일부 식각되어 발광 소자(300)를 형성할 수 있다. 소자 적층체(3000)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적은 공정을 수행하여 형성될 수 있다. 분리층(1300) 상에는 제1 도전형 반도체층(3100), 활성물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)을 순차적으로 형성될 수 있으며, 이들은 각각 발광 소자(300)의 제1 도전형 반도체(310) 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)과 동일한 물질들을 포함할 수 있다.
한편, 발광 소자(300)는 전극 물질층(370)이 생략되거나, 제1 도전형 반도체(310)의 하부에 다른 전극 물질층(370)을 더 포함할 수도 있다. 즉, 도 11과 같이, 제2 도전형 반도체층(3200) 상에 형성된 도전성 전극물질층(3700)은 생략될 수도 있다. 이하에서는, 소자 적층체(3000)가 도전성 전극물질층(3700)을 포함하는 경우를 예시하여 설명하기로 한다.
다음으로, 도 9 내지 도 12를 참조하여, 소자 적층체(3000)를 수직방향으로 식각하여 소자 로드(ROD)를 형성하고, 소자 로드(ROD)의 외측면을 부분적으로 감싸는 절연막(3800)을 형성하여 발광 소자(300)를 제조한다.
먼저, 도 9 내지 도 10을 참조하면, 소자 적층체(3000)를 수직으로 식각하여 소자 로드(ROD)를 형성하는 단계는 통상적으로 수행될 수 있는 패터닝 공정을 포함할 수 있다. 일 예로, 소자 적층체(3000)를 식각하여 소자 로드(ROD)를 형성하는 단계는, 소자 적층체(3000) 상에 식각 마스크층(1600) 및 식각 패턴층(1700)을 형성하는 단계, 식각 패턴층(1700)의 패턴에 따라 소자 적층체(3000)를 식각하는 단계 및 식각 마스크층(1600)과 식각 패턴층(1700)을 제거하는 단계를 포함할 수 있다.
식각 마스크층(1600)은 소자 적층체(3000)의 제1 도전형 반도체층(3100), 활성 물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)의 연속적인 에칭을 위한 마스크의 역할을 수행할 수 있다. 식각 마스크층(1600)은 절연성 물질을 포함하는 제1 식각 마스크층(1610)과 금속을 포함하는 제2 식각 마스크층(1620)을 포함할 수도 있다.
식각 마스크층(1600)의 제1 식각 마스크층(1610)에 포함되는 절연성 물질은 산화물 또는 질화물을 이용할 수 있다. 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등일 수 있다. 제1 식각 마스크층(1610)의 두께는 0.5㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 식각 마스크층(1620)의 경우, 소자 적층체(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있는 통상적인 재료이면 특별히 제한되는 것은 아니다. 예를 들어, 제2 식각 마스크층(1620)은 크롬(Cr) 등을 포함할 수도 있다. 제2 식각 마스크층(1620)의 두께는 30nm 내지 150nm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
식각 마스크층(1600) 상에는 형성되는 식각 패턴층(1700)은 적어도 하나의 나노 패턴이 서로 이격되어 배치될 수 있다. 식각 패턴층(1700)은 소자 적층체(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있다. 식각 패턴층(1700)은 폴리머, 폴리스티렌 스피어, 실리카 스피어 등을 포함하여 패턴을 형성할 수 있는 방법이면 특별히 제한되지 않는다.
일 예로, 식각 패턴층(1700)이 폴리머를 포함하는 경우, 폴리머를 이용하여 패턴을 형성할 수 있는 통상적인 방법이 채용될 수 있다. 예를 들어, 포토리소그래피, e-빔 리소그래피, 나노 임프린트 리소그래피 등의 방법으로 폴리머를 포함하는 식각 패턴층(1700)을 형성할 수 있다.
특히, 식각 패턴층(1700)의 구조, 형태 및 이격된 간격은 최종적으로 제조되는 발광 소자(300)의 형태와 연관될 수 있다. 다만, 상술한 바와 같이, 발광 소자(300)의 형상이 다양할 수 있으므로, 식각 패턴층(1700)의 구조는 특별히 제한되지 않는다. 일 예로, 식각 패턴층(1700)이 서로 이격된 원형의 패턴을 가질 경우, 소자 적층체(3000)를 수직으로 식각하여 제조되는 발광 소자(300)는 원통형을 가질 수 있다. 다만, 이에 제한되지 않는다.
다음으로, 식각 패턴층(1700)의 패턴에 따라 소자 적층체(3000)를 식각하여 소자 로드(ROD)를 형성한다. 식각 패턴층(1700) 중 복수의 나노 패턴들이 이격된 영역은 수직으로 식각되어 홀(hole) 상기 홀은 식각 마스크층(1600)부터 분리층(1300)이 형성된 영역까지 선택적으로 형성될 수 있다.
상기 홀을 형성하는 방법은 통상적인 방법으로 수행될 수 있다. 예를 들어, 식각공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 의한 홀을 형성하기에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 소자 적층체(3000)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
한편, 소자 적층체(3000)를 식각하여 소자 로드(ROD)를 형성하는 단계는, 하나의 식각공정을 수행하여 분리층(1300)의 적어도 일부를 함께 패터닝할 수 있고, 서로 다른 식각공정을 수행하여 소자 로드(ROD)를 형성한 뒤, 분리층(1300)을 일부 패터닝할 수도 있다.
즉, 분리층(1300)은 소자 적층체(3000)가 식각되어 홀(hole)을 형성할 때, 동일한 식각 공정에서 함께 패터닝될 수 있고, 소자 적층체(3000)가 식각될 때 에칭 스토퍼(etching stopper)의 기능을 수행하여 별개의 공정에서 패터닝될 수도 있다.
예를 들어, 소자 적층체(3000)를 패터닝할 때, 식각 에천트가 분리층(1300)을 제거하는 에천트를 함께 포함하는 경우, 소자 적층체(3000)와 분리층(1300)은 하나의 공정에서 동시에 패터닝될 수 있다. 반면에, 도 11을 참조하면, 식각 에천트가 소자 적층체(3000)만을 식각하는 경우, 소자 적층체(3000)는 식각되되 분리층(1300)은 식각되지 않고, 에칭 스토퍼의 기능을 수행할 수 있다. 이에 따라, 소자 로드(ROD)는 형성되되 분리층(1300)은 식각되지 않은 상태로 존재하고, 다른 식각 공정, 이용한 식각 공정을 수행하여 분리층(1300)을 패터닝할 수도 있다.
몇몇 실시예에서, 분리층(1300)이 그래핀층을 포함하고, 식각 에천트가 산소기체(O2)를 포함하는 경우, 소자 적층체(3000)와 분리층(1300)을 동시에 패터닝할 수 있다. 다른 실시예에서, 식각 에천트가 산소기체(O2)를 포함하지 않는 경우, 소자 적층체(3000)를 패터닝하여 소자 로드(ROD)를 형성하고, 다른 식각 공정에서 분리층(1300)을 선택적으로 식각할 수도 있다.
그리고, 도 12에 도시된 바와 같이, 수직식각된 소자 적층체(3000)의 상부에 남아있는 식각 마스크층(1600)과 식각 패턴층(1700)은 통상적인 방법, 예를 들어, 건식식각법, 습식식각법을 통해 제거되고, 소자 로드(ROD)를 형성한다.
다음으로, 도 13 및 도 14를 참조하면, 소자 로드(ROD)의 외면을 부분적으로 감싸는 절연막(3800)을 형성하여, 발광 소자(300)를 제조한다.
절연막(3800)은 소자 로드(ROD)의 외면에 형성되는 절연물질로서, 수직 식각된 소자 로드(ROD)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 일 예로, 절연막(3800)은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다. 절연막(3800)은 발광 소자(300)의 절연성 물질층(380)을 형성할 수 있다. 상술한 바와 같이 절연막(3800)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN) 등일 수 있다.
도 13을 참조하면, 절연막(3800)은 소자 로드(ROD)의 측면, 상면 및 소자 로드(ROD)가 이격되어 식각됨으로써 외부로 노출된 버퍼 물질층(1200)과 분리층(1300) 사이에도 형성될 수 있다. 소자 로드(ROD)의 양 단부 측면을 노출시키기 위해, 소자 로드(ROD)의 상부 면에 형성된 절연막(3800)은 제거될 수 있다. 따라서, 소자 로드(ROD)의 길이 방향과 수직한 방향, 다시 말해 베이스 기판(1100)과 평행한 방향으로 형성된 절연막(3800)은 일부 제거될 필요가 있다. 즉, 도 14에 도시된 바와 같이, 적어도 소자 로드(ROD)의 상면과, 버퍼 물질층(1200) 및 분리층(1300) 사이에 배치된 절연막(3800)을 제거하여 소자 로드(ROD)의 상면을 노출할 수 있다. 이를 위해 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 이상의 공정을 수행하여, 소자 로드(ROD)의 외측면을 감싸는 절연막(3800)을 포함하는 발광 소자(300)를 제조할 수 있다.
마지막으로, 도 15에 도시된 바와 같이, 하부기판층(1000) 상의 분리층(1300) 상의 발광 소자(300)를 분리시킨다.
상술한 바와 같이, 그래핀층을 포함하는 분리층(1300)은 서로 다른 물질층 간의 계면에서 비교적 약한 인력을 형성할 수 있다. 다만, 서로 다른 물질층 중 임의의 한 물질층과 비교적 강한 인력을 형성하고, 다른 물질층과는 비교적 약한 인력을 형성할 수 있다. 이 경우, 분리층(1300)이 박리되어 두 물질층이 분리되는 경우, 분리층(1300)은 어느 한 물질층에만 잔존할 수도 있다.
일 실시예에 따르면, 발광 소자(300)의 제조방법에서, 분리층(1300)은 버퍼 물질층(1200)과의 계면 인력이 제1 도전형 반도체층(3100)과의 계면 인력보다 클 수 있다. 즉, 제조된 발광 소자(300)를 분리할 때, 분리층(1300)은 버퍼 물질층(1200)에 비교적 강한 인력으로 결합하여 잔존하게 되고, 제1 도전형 반도체층(3100)은 박리됨으로써 발광 소자(300)가 분리될 수 있다. 여기서, 제1 도전형 반도체층(3100)이 분리층(1300)과 박리될 때, 제1 도전형 반도체층(3100)의 결정간 인력이 분리층(1300)과의 계면간 인력보다 강하기 때문에, 제1 도전형 반도체층(3100)은 손상없이 하부기판층(1000)으로부터 분리될 수 있다.
이에 따라, 제조된 발광 소자(300)는 분리면(390)이 분리층(1300)으로부터 박리됨으로써 매끄러운 형상을 유지할 수 있고, 동시에 복수의 발광 소자(300)들은 분리면(390)이 균일성(uniformity)을 확보할 수도 있다.
한편, 분리층(1300) 상의 발광 소자(300)를 박리시켜 분리하는 방법은 특별히 제한되지 않는다. 몇몇 실시예에서, 발광 소자(300)는 물리적 분리(Mechanically Lift Off) 또는 화학적 분리(Chemically Lift Off)에 의해 하부기판층(1000)으로부터 분리될 수 있다.
도 16 내지 도 18은 일 실시예들에 따른 발광 소자(300)를 분리하는 방법을 도시하는 개략도이다.
먼저, 도 16 및 도 17을 참조하면, 하부기판층(1000) 상에 제조된 발광 소자(300) 들의 상부면에서 이들과 접착되는 접착층(LOA)을 형성한다. 접착층(LOA)은 접착성분을 가진 물질층일 수 있으며, 발광 소자(300)의 재료에 손상을 가하지 않는다면 특별히 제한되지 않는다. 일 예로, 접착층(LOA)은 폴리메틸메타크릴레이트(PMMA), 폴리디메틸실록산(PMDS), 점성변화 필름, 열 박리테이프(Thermal Release Tape, TRT) 등일 수 있으나, 이에 제한되지 않는다.
하부기판층(1000) 상에 제조된 복수의 발광 소자(300)들의 상부면은 접착층(LOA)에 동시에 접착하게 되고, 도 17에 도시된 바와 같이, 분리층(1300)과 물리적으로 박리되어 하부기판층(1000)으로부터 분리될 수 있다. 도면에서는 도시하지 않았으나, 접착층(LOA)은 통상적인 방법으로 제거될 수 있다.
다른 실시예로, 발광 소자(300)는 용액 내에서 진동에 의해 하부기판층(1000)으로부터 분리될 수 있다. 도 18을 참조하면, 분리층(1300) 상에 제조된 발광 소자(300)를 하부기판층(1000)과 함께 분리용액(S) 내에 담그고, 이에 진동을 가하여 발광 소자(300)를 분리할 수 있다. 상술한 바와 같이, 그래핀층을 포함하는 분리층(1300)은 계면간 인력이 약하기 때문에, 비교적 약한 진동에 의해서도 박리될 수 있다. 따라서, 발광 소자(300)와 하부기판층(1000)을 분리용액(S) 내에 담그고, 진동일 가해 발광 소자(300)를 분리할 수도 있다. 분리용액(S)은 발광 소자(300)를 손상시키지 않는 한에서 그 종류는 특별히 제한되지 않는다. 일 예로, 분리용액(S)은 유기물 용매를 포함할 수 있다. 발광 소자(300)를 분리하는 방법은 도 16 내지 도 18에 도시된 단계들 중 어느 하나에 의해 특별히 제한되지 않는다. 도면에서는 도시하지 않았으나, 분리층(1300)을 용해시켜 화학적으로 분리하여 발광 소자(300)를 제조할 수도 있다.
이상과 같이, 일 실시예에 따른 발광 소자(300)의 제조방법은 하부기판층(1000) 상에 분리층(1300)을 형성하고, 그 위에 성장된 발광 소자(300)를 하부기판층(1000)으로부터 분리하는 단계를 포함할 수 있다. 분리층(1300)은 적어도 하나의 그래핀층을 포함하고, 그래핀층 상에 제조된 발광 소자(300)는 비교적 약간 계면간 인력에 의해 분리층(1300)으로부터 용이하게 박리될 수 있다. 분리층(1300)과 발광 소자(300)의 제1 도전형 반도체층(3100) 간의 인력은 제1 도전형 반도체층(3100)의 결정간 인력보다 약하기 때문에, 발광 소자(300)가 분리될 때 분리면(390)은 손상없이 매끄러운 면을 유지할 수 있다. 이에 따라, 발광 소자(300)가 접촉 전극(260)과 컨택되는 양 단부의 측면(예컨대, 분리면(390))에서 접촉 전극 재료의 단선을 방지하여, 표시 장치(10)의 발광 신뢰도를 향상시킬 수 있다.
한편, 분리층(1300)의 배치는 도 7의 경우에 제한되지 않는다. 상술한 바와 같이, 분리층(1300)은 발광 소자(300)의 제조 시, 소자 적층체(3000) 또는 하부기판층(1000)에서 적어도 한 층 이상 배치될 수 있고, 하나의 분리층(1300)이 복수의 서브 분리층을 포함할 수도 있다. 이하에서는, 하부기판층(1000) 또는 소자 적층체(3000) 내에 배치되는 분리층(1300)의 다른 실시예에 대하여 설명한다.
도 19는 다른 실시예예 따른 분리층의 구조를 개략적으로 도시하는 단면도이다. 도 20은 도 19의 분리층에 의해 발광 소자가 분리되는 과정을 도시하는 개략도이다.
도 19를 참조하면, 분리층(1300_1)은 복수의 그래핀층(GL)을 포함할 수 있다. 복수의 그래핀층(GL)은 버퍼 물질층(1200_1) 상에서 이와 접촉하는 제1 그래핀층(GL1), 제1 그래핀층(GL1) 상에 배치되고, 발광 소자(300)의 분리면(390)과 접촉하는 제2 그래핀층(GL2)을 포함할 수 있다. 분리층(1300_1)이 복수의 그래핀층(GL)을 포함하는 것을 제외하고는, 도 6 내지 도 18의 발광 소자(300)를 제조하는 방법은 동일하다. 이하에서는, 도 19의 분리층(1300_1)과 발광 소자(300)가 분리되는 방법에 대하여 자세히 설명한다.
도 20을 참조하면, 분리층(1300_1) 상에 성장된 발광 소자(300)가 분리될 때, 버퍼 물질층(1200_1)과 제1 그래핀층(GL1)간의 제1 계면(INF1), 제1 그래핀층(GL1)과 제2 그래핀층(GL2)간의 제2 계면(INF2) 및 제2 그래핀층(GL2)과 발광 소자(300) 분리면(390)간의 제3 계면(INF3)에서 각각 분리될 수 있다.
버퍼 물질층(1200_1)과 제1 그래핀층(GL1)간의 제1 계면(INF1)은 상술한 바와 같이 계면간 인력을 조절함으로써, 발광 소자(300)가 분리된 후, 버퍼 물질층(1200_1) 상에 제1 그래핀층(GL1)이 잔존할 수 있다. 즉, 하부기판층(1000_1)으로부터 분리된 발광 소자(300)는 인력이 비교적 약한 제2 계면(INF2) 또는 제3 계면(INF3)에서 박리된 것일 수 있다.
여기서, 제2 계면(INF2)의 인력이 제3 계면(INF3)의 인력 보다 큰 경우, 분리되는 발광 소자(300)는 도 20과 같이 분리면(390)의 제1 도전형 반도체(310)이 노출될 수 있다. 반대로, 제3 계면(INF3)의 인력이 제2 계면(INF2)의 인력보다 큰 경우, 분리되는 발광 소자(300)는 분리면(390)에 제2 그래핀층(GL2)의 일부가 배치되어 제1 도전형 반도체(310)가 노출되지 않을 수도 있다. 이 경우, 전도성을 가지는 그래핀을 포함하는 제2 그래핀층(GL2)은 발광 소자(300)의 일 단부에서 전극 물질층(370)을 형성할 수도 있다.
한편, 몇몇 실시예에서, 발광 소자(300)를 분리한 뒤, 발광 소자(300)의 분리면(390)에 배치된 불순물을 제거하는 단계를 더 포함할 수도 있다. 상술한 바와 같이, 분리층(1300_1)이 복수의 그래핀층(GL)을 포함하는 경우, 복수의 계면(INF)간 인력에 따라 발광 소자(300) 분리면(390)의 적층구조가 상이할 수 있다. 다만, 계면(INF)간 이력의 제어가 정확하지 않을 경우, 발광 소자(300) 분리면(390)의 균일성(uniformity)이 다소 낮아질 수 있는데, 이를 방지하기 위해 분리된 발광 소자(300)를 후처리하는 공정을 수행할 수 있다.
도 20에 도시된 바와 같이, 분리된 발광 소자(300)의 분리면(390)에 잔존하는 분리층(1300_1), 예컨대 제2 그래핀층(GL2)을 제거하기 위해, 상술한 분리공정을 반복하여 수행할 수도 있다. 분리층(1300_1)의 제2 그래핀층(GL2)과 발광 소자(300)의 분리면(390)의 계면간 인력은 비교적 약하므로, 도 18 내지 도 20의 공정을 반복하여 수행함으로써 이들을 제거할 수 있다.
도 21 내지 도 24는 또 다른 실시예에 따른 소자 적층체 내의 분리층의 배치를 개략적으로 도시하는 단면도이다.
분리층(1300)은 소자 적층체(3000)의 제1 도전형 반도체층(3100) 내에 배치될 수도 있고, 경우에 따라서는 버퍼 물질층(1200)이 생략되고 베이스 기판(1100) 상에 직접 배치될 수도 있다.
도 21을 참조하면, 분리층(1300_2)은 버퍼 물질층(1200_2) 상에 적층된 제1 서브 도전형 반도체층(3100'_2) 상에 배치되고, 그 위에 제1 도전형 반도체층(3100_2)이 적층될 수 있다. 제1 서브 도전형 반도체층(3100'_2)은 실질적으로 제1 도전형 반도체층(3100_2)과 동일한 물질을 포함할 수 있다. 즉, 분리층(1300_2)은 제1 도전형 반도체층(3100_2) 내에 배치될 수도 있다.
상술한 바와 같이, 버퍼 물질층(1200)은 분리층(1300) 상에서 성장되는 제1 도전형 반도체층(3100)의 시드 결정을 제공할 수 있으며, 계면간의 격자 상수를 줄일 수 있다. 도 22의 소자 적층체(3000_2)는 분리층(1300_2)을 실질적으로 제1 도전형 반도체층(3100_2) 내에 삽입함으로써, 원활한 제1 도전형 반도체층(3100_2)의 결정 성장을 유도할 수 있다.
또한, 도 22를 참조하면, 베이스 기판(1100_3)이 제1 도전형 반도체층(3100_3)과 실질적으로 동일한 물질을 포함하는 경우, 버퍼 물질층(1200)은 생략되고, 분리층(1300_3)은 베이스 기판(1100_3) 상에 직접 배치될 수도 있다.
일 예로, 제1 도전형 반도체층(3100_3)이 n형으로 도핑된 질화갈륨(GaN)을 포함하고, 베이스 기판(1100_3)이 GaN 기판인 경우, 베이스 기판(1100_3)과 제1 도전형 반도체층(3100_3) 사이에는 격자 상수의 차이가 작을 수 있다. 이 경우, 버퍼 물질층(1200)이 생략되더라도 베이스 기판(1100_3)과 제1 도전형 반도체층(3100_3) 사이의 격자 상수 차이가 작으며, GaN 기판이 시드 결정을 제공할 수도 있다. 따라서, 일 실시예에 따르면, 발광 소자(300)의 제조시, 분리층(1300_3)은 베이스 기판(1100_3) 상에 직접 배치되고, 그 위에 제1 도전형 반도체층(3100_3)이 성장할 수도 있다.
한편, 분리층(1300)은 하나 이상 포함하여, 소자 적층체(3000) 또는 하부기판층(1000)에서 서로 다른 층에 배치될 수도 있다.
도 23을 참조하면, 분리층(1300_4)은 제1 서브 분리층(1310_4) 및 제2 서브 분리층(1320_4)을 포함하며, 제1 서브 분리층(1310_4)은 버퍼 물질층(1200_4)과 제1 서브 도전형 반도체층(3100'_4) 사이에 배치되고, 제2 서브 분리층(1320_4)은 제1 서브 도전형 반도체층(3100'_4)과 제1 도전형 반도체층(3100_4) 사이에 배치될 수 있다. 즉, 도 23의 경우, 도 7의 소자 적층체(3000)에 비해 제1 도전형 반도체층(3100_4) 내에 제2 서브 분리층(1320_4)이 더 배치된 것일 수 있다.
이 경우, 발광 소자(300)를 제조한 뒤, 이들을 분리하면 제1 서브 도전형 반도체층(3100'_4)에 제2 서브 분리층(1320_4)이 남게 된다. 제1 서브 도전형 반도체층(3100'_4) 상에 잔존하는 제2 서브 분리층(1320_4)을 제거한 뒤, 다시 제2 서브 분리층(1320_4)을 형성하여 소자 적층체를 제조할 수 있다. 즉, 제1 도전형 반도체층(3100_4)의 시드 결정을 제공하는 제1 서브 도전형 반도체층(3100'_4)을 수회 반복하여 사용할 수도 있다.
또한, 도 24를 참조하면, 제1 서브 분리층(1310_5)은 버퍼 물질층(1200_5)과 제1 도전형 반도체층(3100_5) 사이에 배치되고, 제2 서브 분리층(1320_5)은 베이스 기판(1100_5)과 버퍼 물질층(1200_5) 사이에 배치될 수 있다. 즉 도 24의 경우, 도 7의 하부기판층(1000)에 비해 베이스 기판(1100_5)과 버퍼 물질층(1200_5) 사이에 제2 서브 분리층(1320_5)이 더 배치된 것일 수 있다.
상술한 바와 같이, 그래핀을 포함하는 분리층(1300_5)은 임의의 계면과의 인력이 약하기 때문에 쉽게 분리 또는 박리될 수 있다. 도 29의 제1 서브 분리층(1310_5)은 상술한 바와 같이 발광 소자(300)를 하부기판층(1000_5)으로부터 분리하는 기능을 수행할 수 있으며, 제2 서브 분리층(1320_5)의 경우 베이스 기판(1100_5)과 버퍼 물질층(1200_5)을 분리하는 기능을 수행할 수 있다. 제2 서브 분리층(1320_5)이 베이스 기판(1100_5)보다 버퍼 물질층(1200_5)과의 계면간 인력이 더 강한 경우, 베이스 기판(1100_5)과 버퍼 물질층(1200_5)은 쉽게 분리될 수 있다. 이에 따라, 발광 소자(300)를 제조한 뒤, 하부기판층(1000_5)의 베이스 기판(1100_5)은 버퍼 물질층(1200_5)과 분리하여 재사용이 가능하다. 예를 들어, 베이스 기판(1100_5)이 SiC와 같은 고가의 기판인 경우, 재사용이 가능한 베이스 기판(1100_5)은 발광 소자(300)의 제조 비용을 절감시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
300: 발광 소자
310: 제1 도전형 반도체 320: 제2 도전형 반도체
330: 소자 활성층 370: 전극 물질층 380: 절연성 물질층
1000: 하부기판층
1100: 베이스 기판 1200: 버퍼 물질층 1300: 분리층
1600: 식각 마스크층 1700: 식각 패턴층
3000: 소자 적층체
3100: 제1 도전형 반도체층 3200: 제2 도전형 반도체층
3300: 활성 물질층 3700: 도전성 전극물질층 3800: 절연막

Claims (20)

  1. 기판 및 상기 기판 상에 형성되는 버퍼 물질층을 포함하는 하부 기판을 준비하는 단계;
    상기 하부 기판 상에 배치되고, 적어도 하나의 그래핀층을 포함하는 분리층을 형성하는 단계;
    상기 분리층 상에 제1 도전형 반도체층, 활성 물질층 및 제2 도전형 반도체층을 적층하여 소자 적층체를 형성하는 단계;
    상기 소자 적층체와 상기 분리층을 수직한 방향으로 식각하여 소자 로드를 형성하는 단계; 및
    상기 소자 로드를 상기 하부 기판으로부터 분리하여 발광 소자를 형성하는 단계를 포함하는 발광 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 소자 로드를 형성하는 단계에서, 상기 분리층은 적어도 일부 식각되어 패터닝되는 발광 소자의 제조방법.
  3. 제2 항에 있어서,
    상기 분리층과 상기 하부 기판이 접하는 계면인 제1 계면에서 상기 분리층과 상기 하부 기판 사이의 계면간 인력은 상기 분리층과 상기 소자 로드가 접하는 계면인 제2 계면에서 상기 분리층과 상기 소자 로드 사이의 계면간 인력보다 큰 발광 소자의 제조방법.
  4. 제3 항에 있어서,
    상기 발광 소자를 형성하는 단계에서, 상기 제2 계면은 박리되되 상기 제1 계면은 박리되지 않으며, 상기 패터닝된 분리층은 상기 하부 기판 상에 잔존하는 발광 소자의 제조방법.
  5. 제4 항에 있어서,
    상기 발광 소자는 상기 소자 로드가 상기 제2 계면에서 박리되는 면인 분리면이 상기 제2 도전형 반도체층의 상면과 실질적으로 평탄하고 상호 평행한 발광 소자의 제조방법.
  6. 제5 항에 있어서,
    상기 발광 소자는 상기 분리면의 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 갖는 발광 소자의 제조방법.
  7. 제6 항에 있어서,
    상기 소자 로드를 형성하는 단계는,
    상기 소자 로드의 측면을 둘러싸도록 배치되는 절연막을 형성하는 단계를 더 포함하고,
    상기 발광 소자는 상기 제1 도전형 반도체층, 상기 활성 물질층 및 상기 제2 도전형 반도체층의 측면을 둘러싸도록 배치되는 상기 절연막을 더 포함하는 발광 소자의 제조방법.
  8. 제2 항에 있어서,
    상기 분리층은
    제1 그래핀층; 및
    상기 제1 그래핀층 상에 배치된 제2 그래핀층을 포함하고,
    상기 제1 그래핀층은 상기 버퍼 물질층과 제3 계면을 형성하고, 상기 제2 그래핀층은 상기 소자 로드와 제5 계면을 형성하고, 상기 제1 그래핀층 및 상기 제2 그래핀층은 제4 계면을 형성하는 발광 소자의 제조방법.
  9. 제8 항에 있어서,
    상기 발광 소자를 형성하는 단계에서,
    상기 제3 계면은 박리되지 않고, 상기 제4 계면 및 상기 제5 계면 중 적어도 일부는 박리되며,
    상기 제1 그래핀층은 상기 하부 기판 상에 잔존하고, 상기 제2 그래핀층은 상기 제1 그래핀층과의 상기 제4 계면 또는 상기 소자 로드와의 상기 제5 계면에 형성되는 발광 소자의 제조방법.
  10. 제9 항에 있어서,
    상기 분리층은
    상기 하부 기판 상에 배치되는 제1 서브 분리층; 및
    상기 기판과 상기 버퍼 물질층 사이에 게재되는 제2 서브 분리층을 포함하는 발광 소자의 제조방법.
  11. 제1 항에 있어서,
    상기 소자 적층체는 상기 제2 도전형 반도체층 상이 배치되는 전극 물질층을 더 포함하는 발광 소자의 제조방법.
  12. 제11 항에 있어서,
    상기 소자 로드를 형성하는 단계는,
    상기 소자 적층체 상에 식각 마스크층 및 상기 식각 마스크층 상에 적어도 하나의 나노 패턴이 서로 이격되어 배치되는 식각 패턴층을 형성하는 단계;
    상기 나노 패턴이 이격되어 형성되는 영역을 수직으로 식각하여 홀을 형성하는 단계; 및
    상기 식각 마스크층 및 상기 식각 패턴층을 제거하는 단계를 포함하는 발광 소자의 제조방법.
  13. 제12 항에 있어서,
    상기 소자 적층체와 상기 분리층은 다른 식각 선택비를 갖는 재료를 포함하고,
    상기 홀을 형성하는 단계는,
    상기 소자 적층체를 수직으로 식각하여 상기 나노 패턴이 이격되어 형성되는 영역과 상기 분리층이 중첩되는 영역 중 적어도 일부를 노출시키는 단계; 및
    상기 분리층의 노출된 영역을 식각하여 패터닝하는 단계를 더 포함하는 발광 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 소자 적층체를 수직으로 식각하는 단계에서,
    식각 에천트는 염소가스(Cl2) 및 산소가스(O2)를 포함하고, 상기 분리층과 상기 소자 적층체는 동시에 식각되는 발광 소자의 제조방법.
  15. 제1 극성으로 도핑된 제1 도전형 반도체;
    상기 제1 도전형 반도체의 상부에 배치되는 활성층;
    상기 활성층의 상부에 배치되고, 상기 제1 극성과 반대인 제2 극성으로 도핑되는 제2 도전형 반도체;
    상기 제2 도전형 반도체의 상부에 배치되는 전극 물질층; 및
    상기 제1 도전형 반도체, 상기 제2 도전형 반도체, 상기 활성층 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함하되,
    상기 제1 도전형 반도체의 하면은 상기 제2 도전형 반도체의 상면과 각각 실질적으로 평탄하고 상호 평행한 발광 소자.
  16. 제15 항에 있어서,
    상기 제1 도전형 반도체의 상기 하면 및 상기 제2 도전형 반도체의 상기 상면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 가지는 발광 소자.
  17. 제16 항에 있어서,
    상기 발광 소자는 장축의 일 방향으로 측정된 길이가 3.0 ㎛ 내지 6.0㎛의 범위를 가지고. 상기 일 방향과 교차하는 타 방향으로 특정된 길이는 400nm 내지 700nm의 범위를 갖는 발광 소자.
  18. 기판;
    상기 기판상에서 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 배치되는 적어도 하나의 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극이 서로 이격된 공간에 배치되는 적어도 하나의 발광 소자;
    상기 제1 전극을 부분적으로 덮되, 상기 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극; 및
    상기 제1 접촉 전극과 이격되어 배치되고 상기 제2 전극을 부분적으로 덮되, 상기 발광 소자의 상기 제1 단부의 반대편인 제2 단부와 접촉하는 제2 접촉 전극을 포함하며,
    상기 발광 소자는 상기 제1 단부와 상기 제2 단부의 각 측부면이 상기 기판에 수직한 면과 평행하도록 평탄한 형상을 갖는 표시 장치.
  19. 제18 항에 있어서,
    상기 발광 소자는
    제1 도전형 반도체;
    상기 제1 도전형 반도체의 상부에 배치되는 활성층;
    상기 활성층의 상부에 배치되고, 상기 제1 도전형 반도체와 반대 극성을 갖는 제2 도전형 반도체;
    상기 제2 도전형 반도체층의 상부에 배치되는 전극 물질층; 및
    상기 제1 도전형 반도체, 상기 활성층, 상기 제2 도전형 반도체 및 상기 전극 물질층의 측면을 둘러싸도록 배치되는 절연성 물질층을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자의 상기 제1 단부 및 상기 제2 단부의 각 측부면은 표면 거칠기가 8 nm Ra 내지 12 nm Ra의 범위를 갖는 표시 장치.
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