WO2018212443A1 - 스트레처블 전자 소자 및 그의 제조 방법 - Google Patents

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semiconductor device
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forming
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장진
박민상
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경희대학교산학협력단
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Definitions

  • Embodiments of the present invention relate to a stretchable electronic device and a method of manufacturing the same, and more particularly, to a stretchable electronic device and a method of manufacturing the improved reliability of the device.
  • Flexible electronics is a technology that implements an electronic circuit / device that can bend or fold by mounting an electronic device on a flexible substrate such as plastic.
  • flexible electronics is attracting attention as a next generation technology in the display field.
  • stretchable electronic devices which are elongated (tensionable) electronic devices, along with flexible electronic devices.
  • a flexible electronic device is a device that bends while maintaining the overall length, while a stretchable electronic device is a device that not only bends but also increases in length.
  • Stretchable electronics are expected to enable new applications in electronics. Potential applications include electronic skins and skin sensors for moving robotic devices, wearable electronics, mobile communication devices, and bio-integrated devices. , Rollable devices, deformable devices, automotive displays, biomedical and e-skin, and the like. In addition, the stretchable device may be usefully used in various fields including a display or a sensor array.
  • Typical stretchable electronics are stretchable display devices that add flexibility by forming a display unit on a stretchable substrate, and have a very useful advantage of being able to twist or stretch the shape when necessary.
  • the stretchable substrate should not lose elasticity even at a certain temperature or more, the stretchable substrate generates a problem of losing elastic force at a certain temperature or more.
  • the stretchable display device must maintain the display performance even when twisting or stretching occurs, the display device may have a problem of poor display performance depending on the degree of tension.
  • the stretchable display apparatus when the thin film transistor is formed on the stretchable substrate, the stretchable display apparatus requires a limited process temperature because the elastic force is lost at a predetermined temperature or more, and stress caused by external tensile force is transmitted to the thin film transistor. It lowers the characteristic of a thin film transistor.
  • Thin-film transistors with low characteristics due to limited process temperatures can be obtained, which can be deepened by repeatedly twisting or stretching the device or by increasing its area, resulting in reduced lifetime and reliability.
  • An object of embodiments of the present invention is to transfer and form a plurality of semiconductor array patterns on a stretchable substrate, thereby forming a stretchable region and a non-stretchable region on the stretchable substrate, when bending, By stretching only the stretchable region, an electrical characteristic (eg, drain current-gate voltage characteristic) with bending time is prevented from being changed.
  • an electrical characteristic eg, drain current-gate voltage characteristic
  • a method of manufacturing a stretchable electronic device includes forming at least one semiconductor device on a first carrier substrate; Forming a semiconductor device array pattern by separating a semiconductor device array including at least one semiconductor device; Releasing the semiconductor device array pattern from the first carrier substrate; And forming a stretchable substrate on the second carrier substrate; And transferring the exfoliated semiconductor device array pattern onto the stretchable substrate.
  • At least one semiconductor device array pattern may be disposed on the stretchable substrate.
  • the semiconductor device array pattern may have a width of 500 ⁇ m to 5000 ⁇ m.
  • the semiconductor device array pattern may be transferred on the stretchable substrate at intervals of 500 ⁇ m to 5000 ⁇ m. .
  • the semiconductor device array pattern may be formed of at least one of a stripe, polygons, and circles.
  • the semiconductor device may include a thin film transistor, a capacitor, a diode, a light emitting device, an active matrix organic light-emitting diode (AMOLED), and an organic light emitting device. ), Active matrix quantum dot light-emitting diodes, quantum dot light-emitting diodes, displays, secondary cells, piezoelectric elements, sensors It may include at least one of a sensor and a solar battery.
  • the step of forming a semiconductor device array pattern by separating a semiconductor device array including at least one semiconductor device may include separating the semiconductor device array using a laser.
  • the forming of the stretchable substrate on the second carrier substrate may further include forming a supporting layer on the second carrier substrate.
  • the forming of the stretchable substrate on the second carrier substrate may further include forming an adhesive layer on the stretchable substrate.
  • the step of forming at least one semiconductor device on the first carrier substrate comprises the steps of: forming a flexible substrate on the first carrier substrate; Forming a first gate electrode on the flexible substrate; Forming a gate insulating film on the first gate electrode; Forming an oxide semiconductor layer on the gate insulating layer to correspond to the first gate electrode; Forming a source electrode and a drain electrode on one side of the oxide semiconductor layer; Forming a passivation layer on the source electrode and the drain electrode.
  • the forming of the flexible substrate on the first carrier substrate may further include forming a support layer on the first carrier substrate.
  • the forming of the flexible substrate on the first carrier substrate may further include forming a buffer layer on the flexible substrate.
  • the forming of the source electrode and the drain electrode on one side of the oxide semiconductor layer may further include forming an etch stopper layer on the oxide semiconductor layer.
  • the forming of the passivation layer on the source electrode and the drain electrode may further include forming a second gate electrode on the passivation layer.
  • the first gate electrode and the second gate electrode may be electrically connected to each other to receive the same voltage.
  • the forming of the passivation layer on the source electrode and the drain electrode may further include forming a polyimide layer on the passivation layer.
  • the flexible substrate is polyester, polyvinyl, polycarbonate, polyethylene, polyacetate, polyimide, polyethersulphone (PES), polyacrylic It may include at least one of polyacrylate (PAR), polyethylenenaphthelate (PEN), and polyethyleneterephehalate (PET).
  • the oxide semiconductor layer is indium gallium zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium zinc oxide (GZO), hafnium indium zinc It may include at least one of oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc oxide (AZTO).
  • IGZO indium gallium zinc oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide
  • ZTO zinc tin oxide
  • GZO gallium zinc oxide
  • hafnium indium zinc It may include at least one of oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc oxide (AZTO).
  • the source electrode or the drain electrode may include at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may include.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the stretchable substrate may be polydimethylsiloxane (PDMS), polyester, polyester, polyurethane (PU), polyurethane acrylate (PUA), polyphenylmethylsiloxane, hexamethyl It may include at least one of disiloxane (hexamethyldisiloxane), polyvinyl alcohol (polyvinyl alcohol; PVA epoxy resin, and ecoflex).
  • PDMS polydimethylsiloxane
  • PU polyurethane
  • PVA polyurethane acrylate
  • polyphenylmethylsiloxane hexamethyl It may include at least one of disiloxane (hexamethyldisiloxane), polyvinyl alcohol (polyvinyl alcohol; PVA epoxy resin, and ecoflex).
  • a stretchable electronic device includes a stretchable substrate; And at least one semiconductor device array pattern disposed on the stretchable substrate, wherein the stretchable electronic device includes a non-stretchable region and a stretchable region.
  • the non-retractable region is a region in which a semiconductor device array pattern is formed.
  • the stretchable electronic device may form a semiconductor device array pattern by separating a semiconductor device array including at least one semiconductor device formed on a flexible substrate, and peeling the separated semiconductor device array pattern to form the stretchable substrate. Can be transferred to the phase.
  • the non-retractable region may have a width of 500 ⁇ m to 5000 ⁇ m.
  • An interval between the non-retractable regions may have a width of 500 ⁇ m to 5000 ⁇ m.
  • the non-stretchable region may have an area of 10% to 90% of the area of the stretchable substrate.
  • the semiconductor device comprises a cathode; A first charge generation junction layer formed on the cathode; A quantum dot light emitting layer formed on the first charge generation junction layer; A hole transport layer formed on the quantum dot light emitting layer; A second charge generation junction layer formed on the hole transport layer; And a cathode formed on the second charge generation junction layer, wherein the first charge generation junction layer and the second charge generation junction layer are sequentially formed of a p-type semiconductor and an n-type semiconductor layer. It may be a layer-by-layer.
  • a semiconductor array pattern is formed by using a laser, and a plurality of semiconductor array patterns are transferred to a stretchable substrate, thereby causing an external stress such as bending or stretching.
  • an external stress such as bending or stretching.
  • a plurality of semiconductor array patterns are formed by transferring a stretchable substrate to form a stretchable region and a non-stretchable region on the stretchable substrate.
  • 1A through 5 are stereoscopic and plan views illustrating a method of manufacturing a stretchable electronic device according to an exemplary embodiment of the present invention.
  • FIG. 6 is a three-dimensional view illustrating a semiconductor device array pattern having different widths from each other.
  • FIG. 7 is an image illustrating a state in which a stretchable region and a non-stretchable region of a stretchable electronic device according to an exemplary embodiment of the present invention are stretched.
  • FIGS. 8A and 8B are three-dimensional views illustrating a circuit unit of the stretchable electronic device according to the embodiment of the present invention.
  • 9A to 9G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
  • 9H and 9I are cross-sectional views illustrating a method of manufacturing a stretchable substrate according to an embodiment of the present invention.
  • FIG. 10A is a three-dimensional view illustrating a method of manufacturing a stretchable electronic device according to an exemplary embodiment of the present invention including an organic light emitting device or a quantum dot light emitting device as a semiconductor device.
  • 10B is an image illustrating a band diagram of a quantum dot light emitting device included as a semiconductor device in a stretchable electronic device according to an exemplary embodiment of the present invention.
  • 11A and 11B are images illustrating a process for forming a semiconductor device array pattern, as in FIG. 2A.
  • FIG. 12A is an image illustrating a process of transferring a semiconductor device array pattern to a stretchable substrate as in FIG. 4A.
  • 12B and 12C are images illustrating a semiconductor device array pattern transferred onto a stretchable substrate as in FIG. 5.
  • FIG. 13A to 13C illustrate images of transferring a semiconductor device array pattern on a stretchable substrate by varying a width of the semiconductor device array pattern.
  • FIG. 14A and 14B illustrate images before and after stretching of a semiconductor device array pattern transferred onto a stretchable substrate.
  • FIG. 15A illustrates an image of measuring electrical characteristics in a state in which a semiconductor device array pattern is transferred onto a stretchable substrate.
  • FIG. 15B illustrates an image of measuring electrical characteristics when a stretchable substrate on which a semiconductor device array pattern is transferred is stretched by 70%.
  • FIG. 16A is a graph illustrating a log drain current-gate voltage characteristic and a parameter value in a state in which a stripe-shaped semiconductor device array pattern is transferred.
  • FIG. 16B illustrates log drain current-gate voltage characteristics and parameters of a stretchable substrate on which a stripe-shaped semiconductor device array pattern is transferred is stretched 70%. ) Is a graph showing the value.
  • 17A and 17B are images illustrating bending test equipment and reliability test equipment in a stretchable electronic device according to an exemplary embodiment of the present invention.
  • FIGS. 17A and 17B show drain current-gate voltage characteristics and parameter values of a stretchable electronic device according to an embodiment of the present invention after a bending test at a bending angle of ⁇ 90 ° using the equipment according to FIGS. 17A and 17B. It shows a graph showing the.
  • 19A and 19B show drain current-gate voltage characteristics and parameter values of a stretchable electronic device according to an embodiment of the present invention after a bending test at a bending angle of + 90 ° using the equipment according to FIGS. 17A and 17B. It shows a graph showing the.
  • an embodiment As used herein, “an embodiment”, “an example”, “side”, “an example”, etc., should be construed that any aspect or design described is better or advantageous than other aspects or designs. It is not.
  • the term 'or' refers to an inclusive or 'inclusive or' rather than an exclusive or 'exclusive or'.
  • the expression 'x uses a or b' means any one of natural inclusive permutations.
  • first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only to distinguish one component from another.
  • a part such as a film, layer, area, configuration request, etc. is said to be "on” or “on” another part, the other film, layer, area, component in the middle, as well as when it is directly above another part. It also includes the case where it is interposed.
  • FIGS. 1A to 5 a method of manufacturing a stretchable electronic device according to an embodiment of the present invention will be described with reference to FIGS. 1A to 5.
  • 1A through 5 are stereoscopic and plan views illustrating a method of manufacturing a stretchable electronic device according to an exemplary embodiment of the present invention.
  • a stretchable electronic device forms at least one semiconductor device 130 on a first carrier substrate 110 and includes at least one semiconductor device.
  • the semiconductor device array pattern 140 is separated to form a semiconductor device array pattern 140, and then the semiconductor device array pattern 140 is released from the first carrier substrate 110.
  • a stretchable substrate 150 is formed on the second carrier substrate.
  • the semiconductor device array pattern 140 separated from the first carrier substrate 110 is transferred onto the stretchable substrate 150.
  • 1A and 1B are stereoscopic and top views illustrating at least one semiconductor device formed on a first carrier substrate.
  • the stretchable electronic device according to the embodiment of the present invention forms at least one semiconductor device 130 on the first carrier substrate 110.
  • the semiconductor device 130 may include a thin film transistor, a capacitor, a diode, a light emitting device, an active matrix organic light-emitting diode (AMOLED), and an organic light emitting device.
  • devices active matrix quantum dot light-emitting diodes, quantum dot light-emitting diodes, displays, secondary cells, piezoelectric elements, It may include at least one of a sensor and a solar battery.
  • the semiconductor device 130 may be an oxide semiconductor thin film transistor, an organic light emitting device, or a quantum dot light emitting device.
  • the semiconductor device 130 may include a flexible substrate 120, and the flexible substrate 120 may include polyester, polyvinyl, polycarbonate, polyethylene, and polyacetate. ), Polyimide, polyethersulphone (PES), polyacrylate (PAR), polyethylenenaphthelate (PEN) and polyethyleneterephehalate (PET) Can be.
  • PET polyethyleneterephehalate
  • An oxide semiconductor thin film transistor, an organic light emitting device, and a quantum dot light emitting device technology used as the semiconductor device 130 will be described in more detail with reference to FIGS. 9A to 9G, 10A, and 10B.
  • the first carrier substrate 110 a silicon substrate, a glass substrate, or a metal substrate may be used.
  • the metal substrate as the metal substrate using a lot of pure iron is cheaper and easier to etch later, a metal containing much pure iron is used. It is advantageous.
  • FIG. 2 is a stereoscopic view illustrating a semiconductor device array pattern formed by separating a semiconductor device array including at least one semiconductor device.
  • the stretchable electronic device forms a semiconductor device array pattern 140 by separating a semiconductor device array including at least one semiconductor device 130.
  • the semiconductor device array means that at least one semiconductor device 130 is arranged, and when the semiconductor device array including at least one semiconductor device 130 is separated, the semiconductor device array pattern 140 is formed.
  • the semiconductor device array pattern 140 may be separated using a laser.
  • the flexible substrate 120 to which the laser is irradiated is thermally expanded, and then, by cooling and contracting the thermally expanded flexible substrate 120, the flexible substrate 120 repeats thermal expansion and contraction.
  • the semiconductor device array pattern 140 may be separated.
  • the laser outputs a beam of uniform intensity, it is possible to always apply uniform heat, and since the laser beam can adjust spots to a desired size, heat is applied only to a local position so that the semiconductor element array pattern ( 140) can be separated.
  • an align key may be used, and an align key indicates a reference for forming the semiconductor device array pattern 140, and the semiconductor device array pattern As many as 140 can be installed.
  • the separated semiconductor device array pattern 140 may be formed in at least one of a stripe, polygons, and circles, and may preferably have a stripe shape.
  • the semiconductor device array pattern 140 may have a width of 500 ⁇ m to 5000 ⁇ m (5 mm). When the semiconductor device array pattern 140 is 500 ⁇ m or less, the semiconductor device array pattern 140 may have a width of about 500 ⁇ m or less. There is a problem that limitation occurs, which is not easy to integrate circuits such as a gate driver, or is difficult to visualize the display due to the reduction of the light emitting area, and when the thickness exceeds 5000 ⁇ m, the stretchable area is reduced. .
  • At least one semiconductor device array pattern 140 may be disposed on the first carrier substrate 110, and the width of the at least one semiconductor device array pattern 140 may be the same or different.
  • FIG. 6 is a three-dimensional view illustrating a semiconductor device array pattern having different widths from each other.
  • a stretchable electronic device may include a first semiconductor device array pattern 141 and a second semiconductor device array pattern 142 having different widths from each other.
  • first semiconductor device array pattern 141 and the second semiconductor device array pattern 142 may include different semiconductor devices.
  • the stretchable electronic device according to the embodiment of the present invention may be stretched by using the semiconductor device array patterns 141 and 142 having different widths or the semiconductor device array patterns 141 and 142 including different semiconductor devices.
  • the chubbable electronic device can be easily manufactured and its utilization can be increased.
  • the stretchable electronic device includes a variety of semiconductor devices and circuits depending on the use, such as an active organic light emitting device (AMOLED) or a sensor array (shape), shape, size or pattern Diversification of the scheme occurs, and thus, the semiconductor device array patterns 141 and 142 having different widths may be included, thereby expanding an application to be applied.
  • AMOLED active organic light emitting device
  • FIG 3 is a three-dimensional view illustrating peeling of a semiconductor element array pattern from a first carrier substrate.
  • the semiconductor device array pattern 140 formed on the first carrier substrate 110 is transferred.
  • the semiconductor device array pattern 140 may be separated (separated) from the first carrier substrate 110 by performing a mechanical process and a laser release process.
  • the semiconductor device array pattern 140 may be separated from the first carrier substrate 110 by applying external force in a direction opposite to each other.
  • the laser release process may separate the semiconductor device array pattern 140 from the first carrier substrate 110 by irradiating a laser, and the laser used may have a lower energy than the band gap of the first carrier substrate 110. Since the energy is higher than the bandgap of the flexible substrate, when the laser is irradiated, the laser energy passes through the first carrier substrate 110 and is applied at the flexible substrate interface.
  • the interface between the first carrier substrate 110 and the flexible substrate is melted instantaneously, and thus the semiconductor device array pattern 140 may be separated from the first carrier substrate 110.
  • FIG. 4 is a three-dimensional view illustrating transferring a semiconductor device array pattern onto a stretchable substrate.
  • the stretchable substrate 150 is formed on a second carrier substrate (not shown), and then the semiconductor device array pattern 140 separated from the first carrier substrate is transferred onto the stretchable substrate 150. transfer).
  • the stretchable substrate 150 will be described in more detail with reference to FIGS. 9H and 9I.
  • the second carrier substrate (not shown), a silicon substrate, a glass substrate, or a metal substrate may be used, and the same material as the first carrier substrate may be used.
  • An adhesive layer (not shown) may be formed on the stretchable substrate 150, and the semiconductor device array pattern 140 may be transferred onto the adhesive layer (not shown).
  • a stretchable electronic device may be manufactured without giving a defect to the semiconductor device array pattern 140. .
  • an alignment key may be used to transfer the semiconductor device array pattern 140, and an alignment key may be used to form the semiconductor device array pattern 140 on the stretchable substrate 150.
  • a number corresponding to the semiconductor device array pattern 140 disposed on the stretchable substrate 150 may be provided.
  • At least one semiconductor device array pattern 140 may be disposed on the stretchable substrate 150.
  • the at least one semiconductor device array pattern 140 may be transferred on the stretchable substrate 150 to have a spacing of 500 ⁇ m to 5000 ⁇ m.
  • the gap is less than 500 ⁇ m, the stretchable area is reduced and 5000 ⁇ m is used. If exceeded, there is a problem that the number of semiconductor element array patterns that can be disposed is reduced.
  • the semiconductor array pattern 140 is formed by using a laser, and the plurality of semiconductor array patterns 140 are transferred to the stretchable substrate 140.
  • damage due to external stress such as bending or stretching can be prevented, thereby improving the electrical characteristics of the device, the lifetime and reliability of the device.
  • FIG. 5 is a perspective view illustrating a stretchable electronic device including at least one semiconductor device array pattern formed on a stretchable substrate.
  • the stretchable electronic device 100 manufactured by the method of manufacturing the stretchable electronic device of the present invention may include at least one semiconductor device array pattern 140 disposed on the stretchable substrate 150. ).
  • the stretchable electronic device 100 may include a non-stretchable region 161 and a stretchable region 162, and the non-stretchable region 161 may be a semiconductor. An area in which the device array pattern 140 is formed.
  • FIG. 7 is an image illustrating a state in which a stretchable region and a non-stretchable region of a stretchable electronic device according to an exemplary embodiment of the present invention are stretched.
  • a stretchable electronic device may include a semiconductor device array pattern 140 having a quadrangular shape or a stripe shape, and when bending, the semiconductor device array pattern By stretching only the non-retractable region 161 on which the 140 is not formed, it is possible to prevent the electrical characteristics (eg, drain current-gate voltage characteristics) according to the bending time from being changed.
  • electrical characteristics eg, drain current-gate voltage characteristics
  • the non-retractable region 161 may have a width of 500 ⁇ m to 5000 ⁇ m, and if the width of the non-retractable region 161 is 500 ⁇ m or less, the semiconductor array and the circuit may be integrated according to the purpose. Consequently, limitations to the formation region occur, which is not easy to integrate circuits such as gate drivers, or to display visualization due to the reduction of the illuminant region, and when the thickness exceeds 5000 ⁇ m (5 mm). There is a problem that the stretchable area is reduced.
  • the spacing between the non-stretchable regions 161 may have a width of 500 ⁇ m to 5000 ⁇ m, and if the spacing between the non-stretchable regions 161 is 500 ⁇ m or less, the stretchable region may decrease and 5000 ⁇ m may be used. If it exceeds, there exists a problem that the number of the semiconductor element array patterns which can be arrange
  • the non-stretchable region 161 may have a range of 10% to 90% of the area of the stretchable substrate 150, and when the non-stretchable region 161 is 10% or less, the non-stretchable region 161 may be reduced, thereby providing a semiconductor array according to the purpose and When directing the circuit, limitations to the formation region occur, which is not easy to integrate circuits such as gate drivers, or to display visualization due to the reduction of the illuminant area, and exceeds 90%. There is a problem that the stretchable region 162 is reduced.
  • FIGS. 8A and 8B are three-dimensional views illustrating a circuit unit of the stretchable electronic device according to the embodiment of the present invention.
  • FIG. 8A and 8B differ only in the semiconductor device used in the stretchable electronic device according to the embodiment of the present invention. Since the circuit parts are the same, a description of the circuit parts will be described only with reference to FIG. 8A.
  • FIG. 8A is a three-dimensional view illustrating a circuit portion of a stretchable electronic device according to an embodiment of the present invention with a display including an active organic light emitting diode (AMOLED) as a semiconductor device.
  • AMOLED active organic light emitting diode
  • the organic light emitting device and the quantum dot light emitting device will be described in detail with reference to FIGS. 10A and 10B.
  • a stretchable electronic device includes at least one semiconductor device array pattern, and the semiconductor device array pattern includes at least one semiconductor device.
  • each semiconductor device pattern may include metal lines and bonding pads formed on a flexible substrate, and the bonding pads may include flexible external ICs and the like. Can be connected.
  • the flexible external integrated circuit may include a tape carrier package (TCP) or a peripheral area of a flexible substrate, ie, a bonding pad, that does not overlap an active area (eg, a pixel area of a display, a sensor sensing area), or a bonding pad.
  • TCP tape carrier package
  • the chip on film may be mounted on a chip on film (COF) and attached to a tab automatic bonding (TAB) method.
  • COF chip on film
  • TAB tab automatic bonding
  • the bonding pad may include a gate pad portion and a data pad portion in an edge region of the flexible substrate, the gate pad portion supplies a scan signal supplied from a gate driver IC to gate lines of an active region (display portion),
  • the data pad unit may supply image information supplied from the data driver IC to data lines of the active area.
  • a plurality of gate lines may be arranged in a horizontal direction (or vertical direction) to be connected to the gate pad part, and a plurality of data lines may be arranged in a vertical direction (or horizontal direction) to be connected to the data pad part.
  • the pixels including the thin film transistor and the pixel electrode may be formed in the intersection area where the gate lines and the data lines cross each other.
  • a bonding line for electrically connecting the bonding pad and the external integrated circuit may be interposed between the bonding pad and the external integrated circuit.
  • the bonding wire may be an anisotropic conductive film (ACF), or a bump, and a plurality of bonding wires may be provided between each bonding pad and the external integrated circuit.
  • FIG. 8B is a three-dimensional view of a circuit portion of a stretchable electronic device according to an exemplary embodiment of the present invention including an integrated sensor as a semiconductor device.
  • the integrated sensor used as the semiconductor device in FIG. 8B is a technology incorporating various sensors, and may include at least one of a touch sensor, a fingerprint sensor, an image sensor, a pressure sensor, a proximity sensor, a temperature sensor, and an optical sensor.
  • the integrated sensor may include a sensor integrated with a display such as an active organic light emitting device or an active organic quantum dot light emitting device, and the sensors that may be integrated may include a touch sensor, a fingerprint sensor, an image sensor, a pressure sensor, a proximity sensor, It may include at least one of a temperature sensor and an optical sensor.
  • a sensor integrated with a display such as an active organic light emitting device or an active organic quantum dot light emitting device
  • the sensors that may be integrated may include a touch sensor, a fingerprint sensor, an image sensor, a pressure sensor, a proximity sensor, It may include at least one of a temperature sensor and an optical sensor.
  • the integrated sensor may include a touch sensor integrated into the active organic light emitting device or the active organic quantum dot light emitting device.
  • the touch sensor configuration may include a surface where the touch sensors respond to direct contact (eg, touch) or close proximity to the surface or portion thereof.
  • touch sensor may utilize, but is not limited to, touch activated sensing technologies that may use resistive, optical, surface resilient, or capacitive techniques, or any combination thereof.
  • 9A to 9G are cross-sectional views illustrating a method of manufacturing an oxide semiconductor thin film transistor used as a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device may be a thin film transistor, a capacitor, a diode, a light emitting device, an active matrix organic light-emitting diode (AMOLED), an organic light emitting device, Active Matrix Quantum dot Light-Emitting Diode, Quantum dot Light-emitting Diodes, Display, Secondary Cell, Piezoelectric Element, Sensor ) And a solar battery.
  • the semiconductor device may be an oxide semiconductor thin film transistor, an organic light emitting device, or a quantum dot light emitting device.
  • 9A to 9G illustrate an oxide semiconductor thin film transistor as a semiconductor device, but the present invention is not limited thereto, and various semiconductor devices may be used.
  • the flexible substrate 330 is formed on the first carrier substrate 310, the first gate electrode 350 is formed on the flexible substrate 330, and The gate insulating layer 360 is formed on the first gate electrode 350.
  • an oxide semiconductor layer 370 is formed on the gate insulating layer 360 to correspond to the first gate electrode 350, and a source electrode 381 and a drain electrode 382 are formed on one side of the oxide semiconductor layer 370.
  • the passivation layer 390 is formed on the source electrode 381 and the drain electrode 382.
  • 9A is a cross-sectional view illustrating a support layer and a flexible substrate formed on a first carrier substrate.
  • the flexible substrate 330 is formed on the first carrier substrate 310.
  • the first carrier substrate 310 a silicon substrate, a glass substrate, or a metal substrate may be used.
  • the metal substrate as the metal substrate using a lot of pure iron is cheaper and easier to etch later, a metal containing much pure iron may be used. It is advantageous.
  • the flexible substrate 330 may be a substrate for supporting an oxide semiconductor thin film transistor, and a substrate having flexibility may be used, and the flexible substrate 330 may be bent or folded in a specific direction.
  • the flexible substrate 330 may be folded in the horizontal direction, the vertical direction, or the diagonal direction.
  • the flexible substrate 330 may include at least one of a polyimide polymer, a polyester polymer, a silicon polymer, an acrylic polymer, a polyolefin polymer, or a copolymer thereof.
  • the flexible substrate 330 may include polyester, polyvinyl, polycarbonate, polyethylene, polyacetate, polyimide, polyethersulphone. PES), polyacrylates (PARs), polyethylenenaphthelates (PENs), and polyethyleneterephehalates (PETs).
  • the flexible substrate 330 is any one selected from spin-coating, slit dye coating, ink-jet printing, spray coating, and dip coating. It may be formed by coating using a solution process of, preferably, the flexible substrate 330 may be formed by spin coating, spin coating is applied to the solution by dropping a certain amount of solution on the substrate and rotating the substrate at high speed It is a method of coating by centrifugal force.
  • the flexible substrate 330 may be formed by coating a polyimide-based solution on the first carrier substrate 310, and may be in the form of a film.
  • the flexible substrate 330 may be formed of a transparent flexible material.
  • the flexible substrate 330 may have a thickness in a range of 1 ⁇ m to 30 ⁇ m, and preferably, in a range of 1 ⁇ m to 10 ⁇ m.
  • the thickness of the flexible substrate 330 is less than 1 ⁇ m, the thickness thereof is too small to support the device. If the flexible substrate 330 exceeds 30 ⁇ m, the flexible performance is reduced.
  • the support layer 320 may be formed on the first carrier substrate 310.
  • the support layer 320 serves to support the oxide semiconductor thin film transistor, and the support layer 320 may be formed to have transparency by using carbon nanotube-graphene oxide (CNT-GO). .
  • CNT-GO carbon nanotube-graphene oxide
  • the carbon nanotube-graphene oxide used as the support layer 320 has a bending property and is suitable for application to stretchable electronic devices.
  • 9B is a cross-sectional view illustrating a buffer layer formed on a flexible substrate.
  • the buffer layer 340 may be formed on the flexible substrate 330 according to the embodiment.
  • the buffer layer 340 may prevent external impurities such as moisture or oxygen from penetrating through the flexible substrate 330, and may planarize the surface of the flexible substrate 330.
  • the buffer layer 340 may be at least one of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx) or aluminum oxide (AlOx) or an organic material such as acrylic or polyimide.
  • an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx) or aluminum oxide (AlOx) or an organic material such as acrylic or polyimide.
  • 9C is a cross-sectional view illustrating a first gate electrode formed on a flexible substrate.
  • a first gate electrode 350 is formed on the flexible substrate 330.
  • the first gate electrode 350 is formed by depositing a gate conductive layer (not shown), forming a photoresist pattern on the gate conductive layer, and selectively etching (patterning) the gate conductive layer using the photoresist pattern as a mask. Can be.
  • the first gate electrode 350 may be formed to be spaced apart from the source electrode 381 and the drain electrode 382 formed on the oxide semiconductor layer 370 by 0.1 ⁇ m to 3 ⁇ m in the vertical direction.
  • an interval (width) between the first gate electrode 350 and the source electrode 381 or the first gate electrode 350 and the drain electrode 380 may be 0.1 ⁇ m to 3 ⁇ m.
  • the interval (width) between the first gate electrode 350 and the source electrode 381 or the first gate electrode 350 and the drain electrode 380 exceeds 3 ⁇ m, a decrease in the drain current may occur to reduce the parasitic voltage. Since the interval (width) between the first gate electrode 350 and the source electrode 381 or the first gate electrode 350 and the drain electrode 380 may be 3 ⁇ m or less, the parasitic voltage may be reduced. There is an advantage.
  • the first gate electrode 350 may include a metal or a metal oxide that is an electrically conductive material.
  • metals such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) or silver (Ag), nickel (Ni), neodymium (Nd) and copper (Cu)
  • a metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO), or a combination thereof, but is not limited thereto.
  • the first gate electrode 350 may be formed in a single layer or a multilayer structure including the above-described material.
  • 9D is a cross-sectional view illustrating a gate insulating film and an oxide semiconductor layer formed on a first gate electrode.
  • a gate insulating layer 360 is formed on the first gate electrode 350, and an oxide semiconductor layer 370 is formed on the gate insulating layer 360 to correspond to the first gate electrode 350.
  • the gate insulating layer 360 insulates the first gate electrode 350 from the oxide semiconductor layer 370 and may be formed using a coating method.
  • the gate insulating layer 360 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), titanium oxide (TiOx), or hafnium oxide (HfOx) or polyvinyl alcohol (PVA), polyvinylpyrrolidone (PVP), or Organics such as polymethylmethacrylate (PMMA) may be used, but are not limited thereto.
  • an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), titanium oxide (TiOx), or hafnium oxide (HfOx) or polyvinyl alcohol (PVA), polyvinylpyrrolidone (PVP), or Organics such as polymethylmethacrylate (PMMA) may be used, but are not limited thereto.
  • the gate insulating layer 360 may be formed in a single layer or a multilayer structure including the material described above.
  • the oxide semiconductor layer 370 may be formed on the gate insulating layer 360, the oxide semiconductor layer 370a for forming the oxide semiconductor layer 370 is formed, a photoresist pattern is formed, and the photoresist pattern is formed.
  • the oxide semiconductor film 370a may be formed by patterning the oxide semiconductor film 370a to correspond to the first gate electrode 105.
  • the oxide semiconductor film 370a for forming the oxide semiconductor layer 370 may be formed through chemical vapor deposition (CVD) or physical vapor deposition (PVD).
  • the oxide semiconductor layer 107 includes indium gallium zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium zinc oxide (GZO), and hafnium Indium zinc oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc oxide (AZTO) may include at least any one, but is not limited thereto.
  • IGZO indium gallium zinc oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide
  • ZTO zinc tin oxide
  • GZO gallium zinc oxide
  • ZITO zinc indium tin oxide
  • AZTO aluminum zinc oxide
  • the oxide semiconductor layer 107 may be formed of an amorphous or polycrystal containing the above-described material.
  • the oxide semiconductor layer 370 may include a channel region in which a channel is formed and a source / drain region connected to the source / drain electrodes 381 and 382, respectively.
  • an etch stopper layer (not shown) may be formed on the oxide semiconductor layer 370.
  • the etch stop layer may be formed on the upper surface of the oxide semiconductor layer 370 to protect the oxide semiconductor layer 370 from the etching solution to secure the stability of the oxide semiconductor layer 370.
  • the etch stop layer may protect the oxide semiconductor layer 370 from the etching solution flowing in the etching process for forming the source / drain electrodes 381 and 382.
  • etch stop layer at least one of an oxide film of silicon (Si), a nitride film, or a compound including the same may be used, but is not limited thereto.
  • 9E is a cross-sectional view illustrating a source electrode and a drain electrode formed on one side of an oxide semiconductor layer.
  • a source electrode 381 and a drain electrode 382 are formed on one side of the oxide semiconductor layer 370.
  • the source electrode 381 and the drain electrode 382 may be spaced apart from each other on the oxide semiconductor layer 370, and may be electrically connected to the oxide semiconductor layer 370, respectively.
  • the source electrode 381 and the drain electrode 382 are conductive films for forming the source electrode 381 and the drain electrode 382 on the gate insulating film 360 including the oxide semiconductor layer 370. And a photoresist pattern on the source / drain conductive film, and then pattern the source / drain conductive film using the photoresist pattern as a mask.
  • the source electrode 381 and the drain electrode 382 may be formed of a metal material, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu) may be made of any one or a combination thereof, but is not limited thereto.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the source electrode 381 and the drain electrode 382 may be formed in a single layer or a multilayer structure containing the above-described material.
  • 9F is a cross-sectional view illustrating a passivation layer formed on the source electrode and the drain electrode.
  • a passivation layer 390 is formed on the source electrode 381 and the drain electrode 382.
  • the passivation layer 390 may be formed to cover (cover) all of the gate insulating layer 360, the oxide semiconductor layer 370, the source electrode 381, and the drain electrode 382.
  • the passivation layer 390 may be used as a protective layer, and may be formed of the same material as the gate insulating layer 360.
  • the passivation layer 390 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), titanium oxide (TiOx) or hafnium oxide (HfOx) or polyvinyl alcohol (PVA), polyvinylpyrrolidone (PVP), or At least one of an organic material such as polymethyl methacrylate (PMMA) may be used, but is not limited thereto.
  • an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), titanium oxide (TiOx) or hafnium oxide (HfOx) or polyvinyl alcohol (PVA), polyvinylpyrrolidone (PVP), or At least one of an organic material such as polymethyl methacrylate (PMMA) may be used, but is not limited thereto.
  • the passivation layer 390 may be formed in a single layer or a multilayer structure including the above-described material.
  • An oxide semiconductor thin film transistor may be formed by the method of manufacturing a semiconductor device according to the embodiment of the present invention described above.
  • the flexible substrate 330 may include at least one oxide semiconductor thin film transistor region, the oxide semiconductor thin film transistor may be disposed in the oxide semiconductor thin film transistor region, and the oxide semiconductor thin film transistor region may be disposed on the flexible substrate 330. Can be arranged in a matrix form.
  • the pixel electrode 391 may be formed on the passivation layer 390.
  • the pixel electrode 391 is electrically connected to the source electrode 381 and the drain electrode 382, respectively, and serves to electrically connect the source electrode 381 and the drain electrode 382 with other external components.
  • the pixel electrode 391 may be formed of a metal material, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and neodymium ( Nd) and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • a second gate electrode may be formed on the passivation layer 390.
  • the second gate electrode (not shown) may be formed at a position corresponding to the first gate electrode 350, and may be formed in the same or different size as the first gate electrode 350.
  • the second gate electrode (not shown) may be formed using the same process and material as the first gate electrode 350, but is not limited thereto.
  • the first gate electrode 350 and the second gate electrode may be formed of a metal material capable of blocking light, or may be formed of a transparent metal material capable of transmitting light.
  • the first gate electrode 350 and the second gate electrode may be electrically connected to receive the same voltage.
  • the width of the channel formed in the oxide semiconductor layer 370 increases to increase the source electrode 381 and the drain electrode 382. It can increase the amount of current passing through it.
  • the semiconductor device manufacturing method includes a first gate electrode 350 and a second gate electrode (not shown), thereby enabling low voltage driving.
  • a polyimide layer may be formed on the passivation layer 390.
  • a polyimide layer may be formed on the passivation layer 390 and the second gate electrode.
  • the oxide semiconductor thin film transistor according to the semiconductor device manufacturing method according to the embodiment of the present invention is located between the flexible substrate 330 and the polyimide layer (not shown), so that a neutral plane having the same compressive stress and tensile stress, NP).
  • the oxide semiconductor thin film transistor positioned on the neutral plane NP is not deformed, the electrical characteristics of the oxide semiconductor thin film transistor can be prevented from being degraded or damaged.
  • 9G is a cross-sectional view illustrating peeling of a first carrier substrate from a semiconductor device manufactured according to a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • the first carrier substrate 310 may be removed from a semiconductor device (oxide semiconductor thin film transistor) according to an embodiment of the present invention.
  • the first carrier substrate 310 may be separately manufactured after fabrication of a semiconductor device (oxide semiconductor thin film transistor) or an element such as an organic light emitting diode (OLED) is formed on the oxide semiconductor thin film transistor. Can be physically removed through the device.
  • a semiconductor device oxide semiconductor thin film transistor
  • OLED organic light emitting diode
  • the semiconductor device according to the embodiment of the present invention may be used to drive a pixel device, for example, an organic light emitting device or a quantum dot organic light emitting device of a display device, particularly a flexible display device.
  • a pixel device for example, an organic light emitting device or a quantum dot organic light emitting device of a display device, particularly a flexible display device.
  • 9H and 9I are cross-sectional views illustrating a method of manufacturing a stretchable substrate according to an embodiment of the present invention.
  • the stretchable substrate is formed on the second carrier substrate.
  • a supporting layer may be formed on the second carrier substrate, or an adhesive layer may be formed on the stretchable substrate.
  • 9H is a cross-sectional view illustrating a support layer and a stretchable substrate formed on a second carrier substrate.
  • the support layer 420 may be formed on the second carrier substrate 410, and the stretchable substrate 430 may be formed on the support layer 420.
  • the support layer 420 plays the same role as the support layer illustrated in FIG. 9A and may be formed of the same method or material.
  • the support layer 420 is not necessarily formed, and may be formed on the second carrier substrate 410 or may not be formed as necessary.
  • the stretchable substrate 430 is a substrate for supporting a semiconductor device, and may be a substrate having stretchablity.
  • the stretchable substrate 430 may be made of polydimethylsiloxane (PDMS), polyester (polyester), polyurethane (PU), polyurethane acrylate (PUA), polyphenylmethylsiloxane, It may include at least one of hexamethyldisiloxane, polyvinyl alcohol (polyvinyl alcohol; PVA epoxy resin, and ecoflex).
  • 9I is a cross-sectional view illustrating an adhesive layer formed on a stretchable substrate.
  • An adhesive layer 440 may be formed on the stretchable substrate 430, and a semiconductor device may be attached (transferred) on the adhesive layer 440.
  • a stretchable electronic device By attaching (transferring) a semiconductor device using the adhesive layer 440, a stretchable electronic device can be manufactured without giving a defect to the semiconductor device.
  • the adhesive layer 440 may be at least one of a thermosetting resin, a photocurable resin, and a tape, and preferably, a polyimide (PI) double-sided tape may be used, but is not limited thereto.
  • thermosetting resin or the photocurable resin used as the adhesive layer 440 may be an acrylic resin or an epoxy resin, and the thermosetting resin includes a thermal initiator that causes a curing reaction by heat, and the photocurable resin is cured by light. It may include a photoinitiator causing a reaction.
  • the adhesive layer 440 is not necessarily formed, and may or may not be formed as necessary.
  • PDMS polydimethylsiloxane
  • PI polyimide
  • FIG. 10A is a three-dimensional view illustrating a method of manufacturing a stretchable electronic device according to an embodiment of the present invention including an organic light emitting device and a quantum dot light emitting device as semiconductor devices
  • FIG. 10B is a semiconductor device according to an embodiment of the present invention.
  • FIG. 10A is the same as the method of manufacturing the stretchable electronic device according to the exemplary embodiment of the present invention illustrated in FIGS. 1A to 5, and thus, overlapping components will be omitted.
  • an organic light emitting device or a quantum dot light emitting device is formed on a carrier substrate, and as in FIG. 2, an organic light emitting device or a quantum dot light emitting device is separated, and as in FIG. 3, Detach from carrier glass, and as shown in FIGS. 4 and 5, the organic light emitting device or the quantum dot light emitting device separated on the stretchable substrate may be transferred to PDMS.
  • the stretchable electronic device including the organic light emitting device or the quantum dot light emitting device may further include a gas barrier and a TFT backplane on the flexible substrate.
  • the gas barrier is an inorganic material thin film including at least one of silicon oxide (SiO 2 ), silicon nitride (SiN X ), silicon oxynitride (SiON), and alumina (Al 2 O 3 ), polyethylene terephthalate, and polyvinyl fluoride.
  • the polymer material thin film 24 including at least any one of lithium, polymethyl methacrylate, and polyimide may be included, or a composite film in which an inorganic material thin film and a polymer material thin film are laminated.
  • the gas barrier By forming the gas barrier on the flexible substrate, it can have excellent gas permeability, which can protect the organic light emitting device or the quantum dot light emitting device from moisture or oxygen.
  • the TFT backplane may include at least one thin film transistor corresponding to the organic light emitting device or the quantum dot light emitting device to operate the organic light emitting device or the quantum dot light emitting device.
  • a quantum dot light emitting device used as a semiconductor device may include a cathode, a first charge generation junction layer formed on a cathode, a quantum dot emission layer formed on a first charge generation junction layer, and a hole transport layer formed on a quantum dot emission layer.
  • a hole transport layer (HTL) a second charge generation junction layer formed on the hole transport layer, and an anode formed on the second charge generation junction layer.
  • first charge generation junction layer and the second charge generation junction layer may have a layer-by-layer structure in which a p-type semiconductor and an n-type semiconductor layer are sequentially formed.
  • the first charge generation junction layer and the second charge generation junction layer are composed of LUMO (HOMO) from the highest occupied molecular orbital (HOMO) due to band bending due to the layer-by-layer structure. can be tunneled to the lowest unoccupied molecular orbital.
  • This tunneling process supplies charge carriers (electrons or holes) to the quantum dot light emitting device, in the case of the first charge generation junction layer on the cathode side, the charge carriers supplied are electrons, and in the case of the second charge generation layer on the anode side.
  • the charge carriers supplied are holes.
  • first charge generation junction layer and the second charge generation junction layer may exhibit an effect similar to that of containing metal between the electrodes (cathode and anode) in that they supply charge carriers.
  • Injecting electrons or holes from the cathode or anode depends critically on the work function of the cathode or anode material. Cleaning the negative electrode or preparing the negative electrode surface before forming the negative electrode can have a strong effect on the work function of the negative electrode, which can also have a strong effect on the injection barrier.
  • the first charge generation junction layer may improve charge injection characteristics of the quantum dot light emitting device by separating the charge injection characteristic of the quantum dot light emitting device from the work function of the cathode, and the second charge generation junction layer may be used to Charge injection characteristics of the quantum dot light emitting device may be improved by separating the charge injection characteristics from the work function of the anode.
  • the second charge generation junction layer may form an n-type semiconductor layer in the anode direction and a p-type semiconductor layer on the quantum dot light emitting layer, thereby enabling switching between holes and electron transport for charge transport.
  • the first charge generation junction layer and the second charge generation junction layer may be formed using a solution process.
  • the first charge generation junction layer is selected from spin-coating, slit dye coating, ink-jet printing, spray coating, and dip coating. It can be formed using any one solution process.
  • the first charge generating junction layer and the second charge generating junction layer are preferably formed using spin coating, wherein the spin coating is a method of coating by centrifugal force applied to the solution by dropping a certain amount of the solution and rotating the substrate at high speed. to be.
  • the first charge generation junction layer and the second charge generation junction layer can be formed in a solution process to enable large area processing, shorten the process time, and reduce the limitations on the semiconductor properties of the upper and lower electrodes (anode and cathode). Can be.
  • the first charge generation junction layer may serve as an electron transport layer (ETL) or an electron injection layer (EIL)
  • the second charge generation junction layer may be an exciton blocking layer (EBL); It may act as an exciton blocking layer (HIL) or a hole injection layer (HIL), but is not limited thereto.
  • the cathode and the anode a commonly used electrode material may be used.
  • the cathode may be a transparent electrode such as indium tin oxide (ITO) or indium zinc oxide (IZO). Al) can be used.
  • the quantum dot used in the quantum dot light emitting layer may be semiconductor nanoparticles, and preferably, the quantum dot light emitting layer is a group II-VI semiconductor compound, a group III-V semiconductor compound, a group IV-VI semiconductor compound, a group IV element or a compound thereof, and At least one semiconductor material selected from the group consisting of combinations may be used. More preferably, CdSe / CdS / ZnS may be used as the quantum dot emission layer.
  • green quantum dots are described as an embodiment, but without being limited thereto, quantum dots of various colors may be used.
  • Quantum dots are nanometer-sized, and quantum dots emit light when electrons in an unstable state descend from the conduction band to the valence band. Smaller particles of quantum dots generate shorter wavelengths, and larger particles generate long wavelengths of light.
  • the quantum dot light emitting device can realize the desired natural color by controlling the size of the quantum dot, the color reproducibility is good, and the luminance does not lag behind the light emitting diode.
  • an organic light emitting device may be used as the semiconductor device, and the organic light emitting device may have the same structure and material except for using a light emitting layer material different from that of the quantum dot light emitting device illustrated in FIG. 10B.
  • the light emitting layer of the organic light emitting device used as the semiconductor device may include an organic light emitting layer containing a low molecular organic material or a polymer organic material.
  • the organic light emitting device has a short response time, a large contrast ratio, a wide viewing angle, and low power consumption.
  • the organic light emitting device is excellent in brightness and power consumption by providing a self-luminous display in which a light source is mounted in a panel, and a separate backlight can be omitted, thereby making it slim.
  • 11A and 11B are images illustrating a process for forming a semiconductor device array pattern, as in FIG. 2A.
  • the semiconductor device array pattern is separated using an alignment key and a laser.
  • FIG. 11B shows that the semiconductor device array pattern is separated using an alignment key and a laser.
  • FIG. 12A is an image illustrating a process of transferring a semiconductor device array pattern to a stretchable substrate as in FIG. 4.
  • 12B and 12C are images illustrating a semiconductor device array pattern transferred onto a stretchable substrate as in FIG. 5.
  • FIG. 13A to 13C illustrate images of transferring a semiconductor device array pattern on a stretchable substrate by varying a width of the semiconductor device array pattern.
  • FIG. 13A illustrates a semiconductor device array pattern having a width of 1 mm at intervals of 1 mm
  • FIG. 13B illustrates a semiconductor device array pattern having a width of 2 mm at intervals of 1 mm
  • FIG. 13C illustrates a semiconductor device having a width of 3 mm. Array patterns were placed at intervals of 1 mm.
  • 13A to 13C may be able to transfer semiconductor device array patterns having various widths and spacings on the stretchable substrate.
  • FIG. 14A and 14B illustrate images before and after stretching of a semiconductor device array pattern transferred onto a stretchable substrate.
  • a semiconductor device array pattern was formed on a flexible substrate of polyimide (PI) material, and the stretchable substrate was polydimethylsiloxane (PDMS).
  • PI polyimide
  • PDMS polydimethylsiloxane
  • FIGS. 14A and 14B a non-stretched region in which a semiconductor element array pattern is transferred on a stretchable substrate is not stretched, and a stretchable region in which the semiconductor element array pattern is not formed. Notice that only the stretched region is stretched.
  • FIG. 15A is an image illustrating electrical characteristics in a state in which a semiconductor device array pattern is transferred onto a stretchable substrate
  • FIG. 15B illustrates electrical characteristics in a state in which a stretchable substrate on which a semiconductor device array pattern is transferred is stretched by 70%. The image to measure is shown.
  • 16A and 16B illustrate a state in which a stripe-shaped semiconductor device array pattern is transferred (Transfer on PDMS) and a stretchable substrate on which the stripe-shaped semiconductor device array pattern is transferred is stretched 70% (stretching (70%)). It is a graph showing the log drain current-gate voltage characteristics and parameter values of.
  • FIG. 16B illustrates a turn on of the stretchable electronic device in a condition for measurement in which the semiconductor device and the stretchable substrate are stretched 70% on the transferred stretchable substrate.
  • V ON voltage
  • ⁇ FE field effect mobility
  • SS sub-threshold swing
  • the direction of strain applied to the semiconductor device may be parallel and perpendicular to the source / drain electrodes. As a result, the deterioration phenomenon of the semiconductor device may be different.
  • the stretchable electronic device according to the embodiment of the present invention preserves semiconductor device characteristics regardless of orientation.
  • the stretchable electronic device according to the embodiment of the present invention is suitable for being applied to stretchable semiconductor devices and arrays, displays or sensor arrays.
  • 17A and 17B are images illustrating bending test equipment and reliability test equipment in a stretchable electronic device according to an exemplary embodiment of the present invention.
  • FIG. 17A illustrates a cross-sectional view of the bending test equipment
  • FIG. 17B illustrates an actual state when a bending stress is applied to the stretchable thin film transistor array placed on the bending test equipment.
  • the bending test equipment according to FIGS. 17A and 17B can vary the bending angle ⁇ from 0 ° to ⁇ 90 °, and places the stretchable electronic device between two clamps for bending stress. You can proceed with the reliability test.
  • the bending time (s) (the number of bendings) was changed to 0 (initial), 1000, 3000, 5000 and 10000, and the bending radius was The bending angle was fixed at 0.32 mm so that the bending angles were -90 ° and + 90 °.
  • FIGS. 17A and 17B illustrate drain current-gate voltage characteristics of a stretchable electronic device according to an embodiment of the present invention after a bending test is performed at a bending angle of ⁇ 90 ° using the equipment according to FIGS. 17A and 17B. A graph showing parameter values is shown.
  • FIGS. 18A and 18B are bent in the tensile direction with a bending angle of ⁇ 90 °.
  • 19A and 19B illustrate drain current-gate voltage characteristics of a stretchable electronic device according to an embodiment of the present invention after a bending test is performed at a bending angle of + 90 ° using the equipment according to FIGS. 17A and 17B. A graph showing parameter values is shown.
  • FIGS. 19A and 19B are bent in the compressive direction at a bending angle of + 90 °.
  • 18B to 18B illustrate a stretchable electronic device exhibiting a bending angle according to a bending time of bending in a compressive direction at a tension of + 90 ° or a compression at + 90 °.
  • V ON turn on voltage
  • ⁇ FE field effect mobility
  • SS sub-threshold swing
  • 18B to 19B are graphs comparing the state before bending and the bending according to 1000 times, 3000 times, 5000 times, and 10,000 times.
  • the direction of strain applied to the semiconductor device may be parallel and perpendicular to the source / drain electrodes. As a result, the deterioration phenomenon of the semiconductor device may be different.
  • the stretchable electronic device according to the embodiment of the present invention preserves semiconductor device characteristics regardless of orientation.
  • the stretchable electronic device according to the embodiment of the present invention is suitable for being applied to the stretchable semiconductor device and the array, the display or the sensor array.

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Abstract

본 발명은 스트레처블 전자 소자의 제조 방법을 개시한다. 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법은 제1 캐리어 기판(carrier substrate) 상에 적어도 하나 이상의 반도체 소자(semiconductor device)를 형성하는 단계; 상기 반도체 소자를 적어도 하나 이상 포함하는 반도체 소자 어레이(semiconductor device array)를 분리하여 반도체 소자 어레이 패턴을 형성하는 단계; 상기 반도체 소자 어레이 패턴(semiconductor device array pattern)을 상기 제1 캐리어 기판으로부터 박리(release)시키는 단계; 및 제2 캐리어 기판 상에 스트레처블 기판(stretchable substrate)을 형성하는 단계; 상기 박리된 반도체 소자 어레이 패턴을 상기 스트레처블 기판 상에 전사(transfer)하는 단계를 포함하는 것을 특징으로 한다.

Description

스트레처블 전자 소자 및 그의 제조 방법
본 발명의 실시예들은 스트레처블 전자 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 장치의 신뢰성을 향상시킨 스트레처블 전자 소자 및 그의 제조 방법에 관한 것이다.
최근, 휘어지는 전자장치인 플렉서블(flexible) 전자장치에 대한 관심이 높아지고 있다. 플렉서블 일렉트로닉스(flexible electronics)는 플라스틱과 같이 휘어지는 기판에 전자소자를 실장하여 구부리거나 접을 수 있는 전자회로/장치를 구현하는 기술이다. 특히, 플렉서블 일렉트로닉스는 디스플레이(display) 분야에서 차세대 기술로 주목 받고 있다.
또한, 플렉서블 전자장치와 더불어 늘어나는(인장 가능한) 전자장치인 스트레처블 전자장치(stretchable electronic device)에 대한 필요성이 대두되고 있다. 플렉서블 전자장치는 전체 길이는 그대로 유지하면서 휘어지는 장치인데 반해 스트레처블 전자장치는 휘어질 뿐 아니라 길이가 늘어나는 장치이다.
스트레처블 일렉트로닉스(stretchable electronics)는 전자기기의 새로운 적용분야를 가능하게 하는 기술로 기대되고 있다. 잠재적인 적용분야로는 움직이는 로보틱(robotic) 장치를 위한 전자 스킨(electronic skins) 및 스킨 센서(skin sensors), 입을 수 있는(wearable) 전자장치, 이동통신기기, 생체융합(bio-integrated) 소자, 롤러블(rollable) 기기, 디포머블(deformable) 기기, 자동차용 디스플레이, 바이오 의료 및 e-skin 등이 있다. 또한, 디스플레이나 센서 어레이 등을 포함한 다양한 분야에서 스트레처블 소자는 유용하게 활용될 수 있다.
대표적인 스트레처블 일렉트로닉스는 신축성 기판에 디스플레이부를 형성하여 유연성을 부가한 스트레처블 디스플레이 장치로서, 필요시 그 형태를 비틀거나 늘려 사용할 수 있는 매우 유용한 장점을 가지고 있다.
한편, 스트레처블 기판은 일정이상의 온도에서도 탄성을 잃지 않아야 함에도 불구하고, 일정이상의 온도에서 탄성력을 잃는 문제점을 발생시킨다.
또한, 스트레처블 디스플레이 장치는 비틀거나 늘림이 일어났을 때에도 표시 성능을 그대로 유지해야 함에도 불구하고, 인장 정도에 따라 표시 성능의 불량이 발생하는 문제점을 발생시킨다.
특히, 스트레처블 디스플레이 장치는 스트레처블 기판 상에 박막 트랜지스터가 형성될 때, 일정이상의 온도에서 탄성력을 잃기 때문에 제한된 공정온도가 요구되며, 외부 인장력에 의한 스트레스(stress)가 박막 트랜지스터에 전달되어 박막 트랜지스터의 특성을 저하시킨다.
제한된 공정 온도로 인한 특성이 낮은 박막 트랜지스터를 얻게 되고, 이 장치를 반복적으로 비틀거나 늘릴 경우, 또는 대면적화 될 경우 심화 될 수 있으며, 결과적으로 수명 및 신뢰성을 떨어뜨린다.
본 발명의 실시예들의 목적은 레이저를 이용하여 반도체 어레이 패턴을 형성하고, 복수개의 반도체 어레이 패턴을 스트레처블 기판에 전사함으로써, 구부림 또는 늘림과 같은 외부 스트레스에 의한 손상을 방지하여, 소자의 전기적 특성, 장치의 수명 및 신뢰성을 향상시키기 위한 것이다.
본 발명의 실시예들의 목적은 복수개의 반도체 어레이 패턴을 스트레처블 기판에 전사하여 형성함으로써, 스트레처블 기판 상에 스트레처블 영역 및 비스트레처블 영역을 형성하여, 벤딩(bending) 시, 비스트레처블 영역만 스트레칭시킴으로써, 벤딩 시간에 따른 전기적 특성(예; 드레인 전류-게이트 전압 특성)이 변화되는 것을 방지하기 위한 것이다.
본 발명의 실시예에 따른 스트레처블 전자 소자(stretchable electronic device)의 제조 방법은 제1 캐리어 기판(carrier substrate) 상에 적어도 하나 이상의 반도체 소자(semiconductor device)를 형성하는 단계; 상기 반도체 소자를 적어도 하나 이상 포함하는 반도체 소자 어레이(semiconductor device array)를 분리하여 반도체 소자 어레이 패턴을 형성하는 단계; 상기 반도체 소자 어레이 패턴(semiconductor device array pattern)을 상기 제1 캐리어 기판으로부터 박리(release)시키는 단계; 및 제2 캐리어 기판 상에 스트레처블 기판(stretchable substrate)을 형성하는 단계; 상기 박리된 반도체 소자 어레이 패턴을 상기 스트레처블 기판 상에 전사(transfer)하는 단계를 포함한다.
상기 스트레처블 전자 소자는, 상기 스트레처블 기판 상에 상기 반도체 소자 어레이 패턴이 적어도 하나 이상 배치될 수 있다.
상기 반도체 소자 어레이 패턴은 500㎛ 내지 5000㎛ 의 폭을 가질 수 있다.
상기 박리된 반도체 소자 어레이 패턴을 상기 스트레처블 기판 상에 전사(transfer)하는 상기 단계는, 상기 반도체 소자 어레이 패턴이 상기 스트레처블 기판 상에 500㎛ 내지 5000㎛의 간격을 갖도록 전사될 수 있다.
상기 반도체 소자 어레이 패턴은, 스프라이프(stripe), 다각형(polygons) 및 원형(circle) 중 적어도 어느 하나의 패턴으로 형성될 수 있다.
상기 반도체 소자는, 박막 트랜지스터, 캐패시터(capacitor), 다이오드(diode), 발광소자(light emitting device), 능동형 유기 발광 소자(AMOLED, Active Matrix Organic Light-Emitting Diode), 유기발광소자(organic light emitting device), 능동형 앙자점 발광 소자(Active Matrix Quantum dot Light-Emitting Diode), 양자점 발광 소자(Quantum dot light-emitting diodes), 디스플레이(Display), 이차전지(secondary cell), 압전소자(piezoelectric element), 센서(sensor) 및 태양전지(solar battery) 중 적어도 어느 하나를 포함할 수 있다.
상기 반도체 소자를 적어도 하나 이상의 포함하는 반도체 소자 어레이를 분리하여 반도체 소자 어레이 패턴을 형성하는 상기 단계는, 레이저를 이용하여 상기 반도체 소자 어레이를 분리할 수 있다.
상기 제2 캐리어 기판 상에 스트레처블 기판(stretchable substrate)을 형성하는 상기 단계는, 상기 제2 캐리어 기판 상에 지지층(supporting layer)을 형성하는 단계를 더 포함할 수 있다.
상기 제2 캐리어 기판 상에 스트레처블 기판(stretchable substrate)을 형성하는 상기 단계는, 상기 스트레처블 기판 상에 접착층(adhesive layer)을 형성하는 단계를 더 포함할 수 있다.
상기 제1 캐리어 기판 상에 적어도 하나 이상의 반도체 소자를 형성하는 상기 단계는, 상기 제1 캐리어 기판 상에 플렉서블 기판(flexible substrate)을 형성하는 단계; 상기 플렉서블 기판 상에 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 제1 게이트 전극과 대응되도록 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층의 일측에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극 상에 패시베이션층을 형성하는 단계를 포함할 수 있다.
상기 제1 캐리어 기판 상에 플렉서블 기판을 형성하는 상기 단계는, 상기 제1 캐리어 기판 상에 지지층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 캐리어 기판 상에 플렉서블 기판을 형성하는 상기 단계는, 상기 플렉서블 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 산화물 반도체층의 일측에 소스 전극 및 드레인 전극을 형성하는 상기 단계는, 상기 산화물 반도체층 상에 식각 정지막(Etch Stopper Layer)을 형성하는 단계를 더 포함할 수 있다.
상기 소스 전극 및 드레인 전극 상에 패시베이션층을 형성하는 상기 단계는, 상기 패시베이션층 상에 제2 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가 받을 수 있다.
상기 소스 전극 및 드레인 전극 상에 패시베이션층을 형성하는 상기 단계는, 상기 패시베이션층 상에 폴리이미드층을 형성하는 단계를 더 포함할 수 있다.
상기 플렉서블 기판은 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET) 중 적어도 어느 하나를 포함할 수 있다.
상기 산화물 반도체층은 인듐갈륨징크옥사이드(IGZO), 징크옥사이드(ZnO), 인듐징크옥사이드(IZO), 인듐틴옥사이드(ITO), 징크틴옥사이드(ZTO), 갈륨징크옥사이드(GZO), 하프늄인듐징크옥사이드(HIZO), 징크인듐틴옥사이드(ZITO) 및 알루미늄징크옥사이드(AZTO) 중 적어도 어느 하나를 포함할 수 있다.
상기 소스 전극 또는 드레인 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 어느 하나를 포함할 수 있다.
상기 스트레처블 기판은 폴리디메틸실록산(Polydimethylsiloxane; PDMS), 폴리에스테르(Polyester), 폴리우레탄(polyurethane; PU), 폴리우레탄 아크릴레이트(polyurethane acrylate; PUA), 폴리페닐메틸실록산(polyphenylmethylsiloxane), 헥사메틸디실록산(hexamethyldisiloxane), 폴리비닐알코올(polyvinyl alcohol; PVA에폭시 수지(epoxy resine) 및 에코플렉스(ecoflex) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따른 스트레처블 전자 소자는 스트레처블 기판; 및 상기 스트레처블 기판 상에 배치되는 적어도 어느 하나의 반도체 소자 어레이 패턴을 포함하는 스트레처블 전자 소자는, 비스트레처블 영역(non-stretchable region) 및 스트레처블 영역(stretchable region)을 포함하고, 상기 비스트레처블 영역은 반도체 소자 어레이 패턴이 형성된 영역이다.
상기 스트레처블 전자 소자는, 플렉서블 기판 상에 형성된 적어도 하나 이상의 반도체 소자를 포함하는 반도체 소자 어레이를 분리하여 반도체 소자 어레이 패턴을 형성하고, 상기 분리된 반도체 소자 어레이 패턴을 박리하여 상기 스트레처블 기판 상에 전사될 수 있다.
상기 비스트레처블 영역은 500㎛ 내지 5000㎛ 의 폭을 가질 수 있다.
상기 비스트레처블 영역 사이의 간격은 500㎛ 내지 5000㎛의 폭을 가질 수 있다.
상기 비스트레처블 영역은 상기 스트레처블 기판의 면적 대비 10% 내지 90%의 면적을 가질 수 있다.
상기 반도체 소자는 음극; 상기 음극 상에 형성되는 제1 전하 생성 접합층; 상기 제1 전하 생성 접합층 상에 형성되는 양자점 발광층; 상기 양자점 발광층 상에 형성되는 정공 수송층; 상기 정공 수송층 상에 형성되는 제2 전하 생성 접합층; 및 상기 제2 전하 생성 접합층 상에 형성되는 양극을 포함하는 양자점 발광 소자이고, 상기 제1 전하 생성 접합층 및 상기 제2 전하 생성 접합층을 p형 반도체 및 n형 반도체층이 순차적으로 형성된 레이어-바이-레이어(layer-by-layer)일 수 있다.
본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법은 레이저를 이용하여 반도체 어레이 패턴을 형성하고, 복수개의 반도체 어레이 패턴을 스트레처블 기판에 전사함으로써, 구부림 또는 늘림과 같은 외부 스트레스에 의한 손상을 방지하여, 소자의 전기적 특성, 장치의 수명 및 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법은 복수개의 반도체 어레이 패턴을 스트레처블 기판에 전사하여 형성함으로써, 스트레처블 기판 상에 스트레처블 영역 및 비스트레처블 영역을 형성하여, 벤딩(bending) 시, 비스트레처블 영역만 스트레칭시킴으로써, 벤딩 시간에 따른 전기적 특성(예; 드레인 전류-게이트 전압 특성)이 변화되는 것을 방지할 수 있다.
도 1a 내지 도 5는 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법을 도시한 입체도 및 평면도이다.
도 6은 서로 상이한 폭을 갖는 반도체 소자 어레이 패턴을 도시한 입체도 이다.
도 7은 본 발명의 실시예에 따른 스트레처블 전자 소자의 스트레처블 영역 및 비스트레처블 영역을 스트레칭시킨 상태를 도시한 이미지이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 스트레처블 전자 소자의 회로부를 도시한 입체도이다.
도 9a 내지 도 9g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 9h 및 도 9i는 본 발명의 실시예에 따른 스트레처블 기판의 제조 방법을 도시한 단면도이다.
도 10a는 반도체 소자로 유기 발광 소자 또는 양자점 발광 소자를 포함하는 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법을 도시한 입체도 이다.
도 10b는 본 발명의 실시예에 따른 스트레처블 전자 소자에 반도체 소자로 포함되는 양자점 발광 소자의 밴드 다이어그램을 도시한 이미지이다.
도 11a는 및 도 11b는 도 2a에서와 같이, 반도체 소자 어레이 패턴을 형성하기 위한 과정을 도시한 이미지이다.
도 12a는 도 4a에서와 같이 반도체 소자 어레이 패턴을 스트레처블 기판으로 전사하는 과정을 도시한 이미지이다.
도 12b 및 도 12c는 도 5에서와 같이, 스트레처블 기판 상에 전사된 반도체 소자 어레이 패턴을 도시한 이미지이다.
도 13a 내지 도 13c는 반도체 소자 어레이 패턴의 폭을 변화시켜 스트레처블 기판 상에 반도체 소자 어레이 패턴을 전사한 이미지를 도시한 것이다.
도 14a 및 도 14b는 스트레처블 기판 상에 전사된 반도체 소자 어레이 패턴의 스트레칭 전과 후의 이미지를 도시한 것이다.
도 15a는 스트레처블 기판 상에 반도체 소자 어레이 패턴이 전사된 상태에서 전기적 특성을 측정하는 이미지를 도시한 것이다.
도 15b는 반도체 소자 어레이 패턴이 전사된 스트레처블 기판이 70% 스트레칭된 상태에서 전기적 특성을 측정하는 이미지를 도시한 것이다.
도 16a는 스트라이프 형상의 반도체 소자 어레이 패턴이 전사된 상태(Transfer on PDMS)의 드레인 전류(log drain current)-게이트 전압(gate voltage) 특성 및 파라미터(parameter) 값을 도시한 그래프이다.
도 16b는 스트라이프 형상의 반도체 소자 어레이 패턴이 전사된 스트레처블 기판이 70% 스트레칭된 상태(stretching(70%))의 드레인 전류(log drain current)-게이트 전압(gate voltage) 특성 및 파라미터(parameter) 값을 도시한 그래프이다.
도 17a 및 도 17b는 본 발명의 실시예에 따른 스트레처블 전자 소자에 있어서, 벤딩 테스트 장비 및 신뢰성 테스트 장비를 도시한 이미지이다.
도 18a 및 도 18b는 도 17a 및 도 17b에 따른 장비를 이용하여 -90°의 벤딩 각도에서 벤딩 테스트 한 후의 본 발명의 실시예에 따른 스트레처블 전자 소자의 드레인 전류-게이트 전압 특성 및 파라미터 값을 나타낸 그래프를 도시한 것이다.
도 19a 및 도 19b는 도 17a 및 도 17b에 따른 장비를 이용하여 +90°의 벤딩 각도에서 벤딩 테스트 한 후의 본 발명의 실시예에 따른 스트레처블 전자 소자의 드레인 전류-게이트 전압 특성 및 파라미터 값을 나타낸 그래프를 도시한 것이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도 1a 내지 도 5를 참조하여 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법에 대해 설명하기로 한다.
도 1a 내지 도 5는 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법을 도시한 입체도 및 평면도이다.
본 발명의 실시예에 따른 스트레처블 전자 소자는 제1 캐리어 기판(carrier substrate; 110) 상에 적어도 하나 이상의 반도체 소자(semiconductor device; 130)를 형성하고, 반도체 소자를 적어도 하나 이상 포함하는 반도체 소자 어레이(semiconductor device array)를 분리하여 반도체 소자 어레이 패턴(semiconductor device array pattern; 140)을 형성한 다음, 반도체 소자 어레이 패턴(semiconductor device array pattern; 140)을 제1 캐리어 기판(110)으로부터 박리(release)시킨다.
또한, 제2 캐리어 기판 상에는 스트레처블 기판(stretchable substrate; 150)을 형성한다.
이후, 제1 캐리어 기판(110)에서 박리된 반도체 소자 어레이 패턴(140)을 스트레처블 기판(150) 상에 전사(transfer)한다.
도 1a 및 도 1b는 제1 캐리어 기판(carrier substrate) 상에 형성된 적어도 하나 이상의 반도체 소자를 도시한 입체도 및 평면도이다.
본 발명의 실시예에 따른 스트레처블 전자 소자는 제1 캐리어 기판(110) 상에 적어도 하나 이상의 반도체 소자(130)를 형성한다.
반도체 소자(130)는 박막 트랜지스터, 캐패시터(capacitor), 다이오드(diode), 발광소자(light emitting device), 능동형 유기 발광 소자(AMOLED, Active Matrix Organic Light-Emitting Diode), 유기발광소자(organic light emitting device), 능동형 앙자점 발광 소자(Active Matrix Quantum dot Light-Emitting Diode), 양자점 발광 소자(Quantum dot light-emitting diodes), 디스플레이(Display), 이차전지(secondary cell), 압전소자(piezoelectric element), 센서(sensor) 및 태양전지(solar battery) 중 적어도 어느 하나를 포함할 수 있다.
바람직하게는, 반도체 소자(130)는 산화물 반도체 박막 트랜지스터, 유기 발광 소자 또는 양자점 발광 소자일 수 있다.
또한, 반도체 소자(130)는 플렉서블 기판(120)을 포함하고, 플렉서블 기판(120)은 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET) 중 적어도 어느 하나를 포함할 수 있다.
반도체 소자(130)로 사용하는 산화물 반도체 박막 트랜지스터, 유기 발광 소자 및 양자점 발광 소자 기술에 대해서는 도 9a 내지 도 9g, 도 10a 및 도 10b에서 보다 상세히 설명하기로 한다.
제1 캐리어 기판(110)은 실리콘 기판, 유리 기판 또는 금속 기판이 사용될 수 있고, 금속 기판으로는 순철을 많이 사용한 금속기판일수록 가격이 저렴하고, 나중에 식각이 용이하므로, 순철을 많이 함유한 금속이 유리하다.
도 2는 적어도 하나 이상 포함하는 반도체 소자 어레이를 분리하여 형성된 반도체 소자 어레이 패턴을 도시한 입체도이다.
본 발명의 실시예에 따른 스트레처블 전자 소자는 반도체 소자(130)를 적어도 하나 이상 포함하는 반도체 소자 어레이를 분리하여 반도체 소자 어레이 패턴(140)을 형성한다.
반도체 소자 어레이는 적어도 하나 이상의 반도체 소자(130)가 배열되어 있는 것을 의미하고, 적어도 하나 이상의 반도체 소자(130)를 포함하는 반도체 소자 어레이를 분리하면 반도체 소자 어레이 패턴(140)이 형성된다.
반도체 소자 어레이 패턴(140)은 레이저를 이용하여 분리될 수 있다.
플렉서블 기판(120)에 레이저를 조사하면 레이저가 조사된 플렉서블 기판(120)이 열팽창되고, 이후, 열팽창된 플렉서블 기판(120)을 냉각하여 수축시킴으로써, 플렉서블 기판(120)이 열팽창과 수축을 반복하여 반도체 소자 어레이 패턴(140)을 분리시킬 수 있다.
또한, 레이저는 균일한 세기의 빔을 출력하므로 항상 균일한 열을 인가할 수 있고, 레이저빔은 스폿(spot)을 원하는 크기로 조절할 수 있기 때문에 국부적인 위치에만 열을 인가하여 반도체 소자 어레이 패턴(140)을 분리시킬 수 있다.
또한, 반도체 소자 어레이 패턴(140)을 분리 시, 얼라인키(align key)가 사용될 수 있고, 얼라인키(align key)는 반도체 소자 어레이 패턴(140)이 형성되기 위한 기준을 나타내며, 반도체 소자 어레이 패턴(140)에 상응하는 수만큼 설치될 수 있다.
분리된 반도체 소자 어레이 패턴(140)은 스프라이프(stripe), 다각형(polygons) 및 원형(circle) 중 적어도 어느 하나의 패턴으로 형성될 수 있고, 바람직하게는 스트라이프 형상일 수 있다.
반도체 소자 어레이 패턴(140)은 500㎛ 내지 5000㎛(5mm) 의 폭을 가질 수 있고, 반도체 소자 어레이 패턴(140)이 500㎛이하이면 목적에 따른 반도체 어레이 및 회로를 집적할 때에 형성 영역에 대한 한정이 발생하여 게이트 드라이버(gate driver)와 같은 회로 통합(integration)에 용이하지 못하며 또는 발광체 영역의 감소로 인한 디스플레이 가시화에 용이하지 못하고, 5000㎛ 를 초과하면 스트레처블 영역이 감소하는 문제가 있다.
또한, 제1 캐리어 기판(110) 상에는 반도체 소자 어레이 패턴(140)이 적어도 하나 이상 배치될 수 있고, 적어도 하나 이상의 반도체 소자 어레이 패턴(140)의 폭은 동일하거나 혹은 다를 수 있다.
도 6은 서로 상이한 폭을 갖는 반도체 소자 어레이 패턴을 도시한 입체도 이다.
도 6을 참조하면, 본 발명의 실시예에 따른 스트레처블 전자 소자는 서로 폭이 상이한 제1 반도체 소자 어레이 패턴(141) 및 제2 반도체 소자 어레이 패터(142)을 포함할 수 있다.
또한, 제1 반도체 소자 어레이 패턴(141) 및 제2 반도체 소자 어레이 패터(142)은 서로 다른 반도체 소자를 포함할 수 있다.
따라서, 본 발명의 실시예에 따른 스트레처블 전자 소자는 폭이 상이한 반도체 소자 어레이 패턴(141, 142) 또는 서로 상이한 반도체 소자를 포함하는 반도체 소자 어레이 패턴(141, 142)을 사용함으로써, 스트레처블 전자 소자를 손쉽게 제조할 수 있고, 활용도를 증가시킬 수 있다.
예를 들면, 본 발명의 실시예에 따른 스트레처블 전자 소자는 능동형 유기 발광 소자(AMOLED) 또는 센서 어레이(sensor array)와 같이 용도에 따라 다양한 반도체 소자 및 회로를 포함하기 때문에 형태, 크기 또는 패턴 방식의 다양화가 발생하게 되며, 이에 따라 폭이 상이한 반도체 소자 어레이 패턴(141, 142)을 포함함으로써, 응용하고자 하는 어플리케이션(application)을 확대 할 수 있다.
도 3은 반도체 소자 어레이 패턴을 제1 캐리어 기판으로부터 박리시키는 것을 도시한 입체도이다.
도 3을 참조하면, 제1 캐리어 기판(110) 상에 형성된 반도체 소자 어레이 패턴(140)을 박리(transfer)시킨다.
반도체 소자 어레이 패턴(140)은 기계적 공정 및 레이저 릴리즈(release) 공정을 수행하여 제1 캐리어 기판(110)으로부터 박리(분리)시킬 수 있다
기계적 공정은 서로 반대되는 방향으로 어긋나게 외력을 가해주어 제1 캐리어 기판(110)으로부터 반도체 소자 어레이 패턴(140)을 분리할 수 있다.
레이저 릴리즈(release) 공정은 레이저를 조사하여 제1 캐리어 기판(110)으로부터 반도체 소자 어레이 패턴(140)을 분리시킬 수 있고, 사용되는 레이저는 제1 캐리어 기판(110)의 밴드갭 보다는 에너지가 낮고 플렉서블 기판의 밴드갭보다는 에너지가 높아서, 레이저를 조사할 경우, 제1 캐리어 기판(110)을 통과하고 플렉서블 기판 계면에서 레이저 에너지가 인가된다.
따라서, 제1 캐리어 기판(110)과 플렉서블 기판의 계면을 순간적으로 녹이게 되어 제1 캐리어 기판(110)으로부터 반도체 소자 어레이 패턴(140)이 박리될 수 있다.
도 4는 스트레처블 기판 상에 반도체 소자 어레이 패턴을 전사하는 것을 도시한 입체도이다.
먼저, 제2 캐리어 기판(미도시) 상에 스트레처블 기판(150)을 형성한 다음, 제1 캐리어 기판에서 박리된 반도체 소자 어레이 패턴(140)을 스트레처블 기판(150) 상에 전사(transfer)한다.
스트레처블 기판(150)에 대해서는 도 9h 및 도 9i에서 보다 상세히 설명하기로 한다.
제2 캐리어 기판(미도시)은 실리콘 기판, 유리 기판 또는 금속 기판이 사용될 수 있고, 제1 캐리어 기판과 동일한 물질이 사용될 수 있다.
스트레처블 기판(150) 상에는 접착층(adhesive layer; 미도시)이 형성될 수 있고, 접착층(미도시) 상에 반도체 소자 어레이 패턴(140)이 전사될 수 있다.
접착층(미도시)을 이용하여 반도체 소자 어레이 패턴(140)을 스트레처블 기판(150)으로 전사함으로써, 반도체 소자 어레이 패턴(140)에 결함을 주지 않으면서 스트레처블 전자 소자를 제조할 수 있다.
또한, 반도체 소자 어레이 패턴(140) 전사 시, 얼라인키(align key)가 사용될 수 있고, 얼라인키(align key)는 스트레처블 기판(150) 상에 반도체 소자 어레이 패턴(140)이 형성되기 위한 기준을 나타내며, 스트레처블 기판(150) 상에 배치되는 반도체 소자 어레이 패턴(140)에 상응하는 수만큼 설치될 수 있다.
또한, 스트레처블 기판(150) 상에는 반도체 소자 어레이 패턴(140)이 적어도 하나 이상 배치될 수 있다.
적어도 하나 이상의 반도체 소자 어레이 패턴(140)은 스트레처블 기판(150) 상에 500㎛ 내지 5000㎛ 의 간격을 갖도록 전사될 수 있고, 간격이 500㎛이하이면 스트레처블 영역이 감소하고 5000㎛ 를 초과하면 배치할 수 있는 반도체 소자 어레이 패턴 수가 감소하는 문제가 있다.
따라서, 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법은 레이저를 이용하여 반도체 어레이 패턴(140)을 형성하고, 복수개의 반도체 어레이 패턴(140)을 스트레처블 기판(140)에 전사함으로써, 구부림 또는 늘림과 같은 외부 스트레스에 의한 손상을 방지하여, 소자의 전기적 특성, 장치의 수명 및 신뢰성을 향상시킬 수 있다.
도 5는 스트레처블 기판 상에 형성된 적어도 하나 이상의 반도체 소자 어레이 패턴을 포함하는 스트레처블 전자 소자를 도시한 입체도이다.
도 5를 참조하면, 본 발명의 스트레처블 전자 소자의 제조 방법을 통하여 제조된 스트레처블 전자 소자(100)는 스트레처블 기판(150) 상에 배치되는 적어도 하나 이상의 반도체 소자 어레이 패턴(140)을 포함한다.
또한, 본 발명의 스트레처블 전자 소자(100)는 비스트레처블 영역(non-stretchable region; 161) 및 스트레처블 영역(stretchable region; 162)을 포함하고, 비스트레처블 영역(161)은 반도체 소자 어레이 패턴(140)이 형성된 영역이다.
도 7은 본 발명의 실시예에 따른 스트레처블 전자 소자의 스트레처블 영역 및 비스트레처블 영역을 스트레칭시킨 상태를 도시한 이미지이다.
도 7을 참조하면, 본 발명의 실시예에 따른 스트레처블 전자 소자는 사각형 형상 또는 스트라이프 형상을 갖는 반도체 소자 어레이 패턴(140)를 포함할 수 있고, 벤딩(bending) 시에는, 반도체 소자 어레이 패턴(140)이 형성되지 않은 비스트레처블 영역(161)만 스트레칭(stretching)됨으로써, 벤딩 시간에 따른 전기적 특성(예; 드레인 전류-게이트 전압 특성)이 변화되는 것을 방지할 수 있다.
다시 도 5를 참조하면, 비스트레처블 영역(161)은 500㎛ 내지 5000㎛ 의 폭을 가질 수 있고, 비스트레처블 영역(161)의 폭은 500㎛이하이면 목적에 따른 반도체 어레이 및 회로를 집적할 때에 형성 영역에 대한 한정이 발생하여 게이트 드라이버(gate driver)와 같은 회로 통합(integration)에 용이하지 못하며 또는 발광체 영역의 감소로 인한 디스플레이 가시화에 용이하지 못하고, 5000㎛(5mm)를 초과하면 스트레처블 영역이 감소하는 문제가 있다.
또한, 비스트레처블 영역(161) 사이의 간격은 500㎛ 내지 5000㎛의 폭을 가질 수 있고, 비스트레처블 영역(161) 사이의 간격은 500㎛이하이면 스트레처블 영역이 감소하고 5000㎛ 를 초과하면 배치할 수 있는 반도체 소자 어레이 패턴 수가 감소하는 문제가 있다.
또한, 비스트레처블 영역(161)은 스트레처블 기판(150)의 면적 대비 10% 내지 90%의 가질 수 있고, 10%이하이면 비스트레처블 영역(161)이 감소하여 목적에 따른 반도체 어레이 및 회로를 직접할 때에 형성 영역에 대한 한정이 발생하여 게이트 드라이버(gate driver)와 같은 회로 통합(integration)에 용이하지 못하며 또는 발광체 영역의 감소로 인한 디스플레이 가시화에 용이하지 못하고, 90%를 초과하면 스트레처블 영역(162)이 감소하는 문제가 있다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 스트레처블 전자 소자의 회로부를 도시한 입체도이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 스트레처블 전자 소자에 사용되는 반도체 소자만 상이할 뿐, 회로 부분은 동일하기에 회로 부분에 대한 설명은 도 8a에서만 설명하기로 한다.
도 8a는 반도체 소자로 능동형 유기 발광 소자(AMOLED, Active Matrix Organic Light-Emitting Diode)를 포함하는 디스플레이를 본 발명의 실시예에 따른 스트레처블 전자 소자의 회로부를 도시한 입체도이다.
유기 발광 소자 및 양자점 발광 소자에 대해서는 도 10a 및 도 10b에서 상세히 설명하기로 한다.
도 8a를 참조하면, 본 발명의 실시예에 따른 스트레처블 전자 소자는 적어도 하나 이상의 반도체 소자 어레이 패턴을 포함하고, 반도체 소자 어레이 패턴은 적어도 하나 이상의 반도체 소자를 포함한다.
도 8a를 참조하면, 각각의 반도체 소자 패턴은 플렉서블 기판 상에 형성된 금속 배선(Metal Line) 및 본딩 패드(bonding pad)를 포함하고, 본딩 패드에는 유연(Flex)한 외부 집적회로(external ICs)와 연결될 수 있다.
보다 상세하게는, 유연한 외부 집적회로는 활성 영역(예; 디스플레이의 화소 영역, 센서 감지 영역)과 중첩되지 않는 플렉서블 기판의 주변 영역, 즉, 본딩 패드에 테이프 캐리어 패키지(Tape Carrier Package; TCP) 또는 칩 온 필름(Chip On Film; COF)에 실장되어 탭(Tape Automatic Bonding; TAB) 방식으로 부착될 수 있다.
본딩 패드는 플렉서블 기판의 가장자리 영역에 게이트 패드부와 데이터 패드부를 포함할 수 있고, 게이트 패드부는 게이트 드라이버 IC(gate driver)로부터 공급되는 주사신호를 활성 영역(표시부)의 게이트라인들에 공급하고, 데이터 패드부는 데이터 드라이버 IC로부터 공급되는 화상정보를 활성 영역의 데이터라인들에 공급할 수 있다.
또한, 활성 영역에는 다수의 게이트라인들이 수평방향(또는 수직 방향)으로 배열되어 게이트 패드부에 접속되고, 다수의 데이터라인들이 수직방향(또는 수평 방향)으로 배열되어 데이터 패드부에 접속될 수 있고, 게이트라인들과 데이터라인들은 서로 교차하는 교차영역에 박막 트랜지스터 및 화소전극을 구비하는 화소(pixel)들이 형성되게 될 수 있다.
또한, 본딩 패드와 외부 집적회로 사이에는 본딩 패드와 외부 집적회로를 전기적으로 접속시키기 위한 본딩 배선이 개재될 수 있다. 본딩 배선은 이방성 도전 필름(anisotropic conductive film, ACF), 또는, 범프(bump)일 수 있고, 본딩 배선은 각각의 본딩 패드와 외부 집적회로 사이에 복수개 설치될 수 있다.
도 8b는 반도체 소자로 통합 센서(integrated sensor)를 포함하는 본 발명의 실시예에 따른 스트레처블 전자 소자의 회로부를 도시한 입체도이다.
도 8b에서 반도체 소자로 사용되는 통합 센서는 다양한 센서를 통합한 기술로, 터치 센서, 지문 센서, 이미지 센서, 압력 센서, 근접 센서, 온도 센서 및 광센서 중 적어도 어느 하나 이상을 포함할 수 있다.
또한, 통합 센서는 능동형 유기 발광 소자 또는 능동형 유기 양자점 발광 소자와 같은 디스플레이와 통합된 센서를 포함할 수 있고, 통합될 수 있는 센서로는 터치 센서, 지문 센서, 이미지 센서, 압력 센서, 근접 센서, 온도 센서 및 광센서 중 적어도 어느 하나를 포함할 수 있다.
바람직하게는, 통합 센서는 능동형 유기 발광 소자 또는 능동형 유기 양자점 발광 소자에 통합된 터치 센서를 포함할 수 있다. 터치 센서 구성은 터치 센서들이 표면 또는 그 일부와 직접적인 접촉(예를 들면, 터치) 또는 가까운 근접에 응답하는 표면을 포함할 수 있다.
또한, 터치 센서는 저항성, 광학, 표면 탄성, 또는 용량성 기술, 또는 그 임의의 조합을 이용할 수 있는 터치 작동되는 감지 기술들을 활용할 수 있고, 이것으로 제한되지 않는다.
도 9a 내지 도 9g는 본 발명의 실시예에 따른 반도체 소자로 사용되는 산화물 반도체 박막 트랜지스터의 제조 방법을 도시한 단면도이다.
반도체 소자는 박막 트랜지스터, 캐패시터(capacitor), 다이오드(diode), 발광소자(light emitting device), 능동형 유기 발광 소자(AMOLED, Active Matrix Organic Light-Emitting Diode), 유기발광소자(organic light emitting device), 능동형 앙자점 발광 소자(Active Matrix Quantum dot Light-Emitting Diode), 양자점 발광 소자(Quantum dot light-emitting diodes), 디스플레이(Display), 이차전지(secondary cell), 압전소자(piezoelectric element), 센서(sensor) 및 태양전지(solar battery) 중 적어도 어느 하나를 포함할 수 있다. 바람직하게는, 반도체 소자는 산화물 반도체 박막 트랜지스터, 유기 발광 소자 또는 양자점 발광 소자일 수 있다.
도 9a 내지 도 9g는 반도체 소자로 산화물 반도체 박막 트랜지스터에 대해 설명하였으나, 이에 제한되지 않고, 다양한 반도체 소자가 사용될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 제1 캐리어 기판(310) 상에 플렉서블 기판(330)을 형성하고, 플렉서블 기판(330) 상에 제1 게이트 전극(350)을 형성하며, 제1 게이트 전극(350) 상에 게이트 절연막(360)을 형성한다.
또한, 게이트 절연막(360) 상에 제1 게이트 전극(350)과 대응되도록 산화물 반도체층(370)을 형성하고, 산화물 반도체층(370)의 일측에 소스 전극(381) 및 드레인 전극(382)을 형성하며, 소스 전극(381) 및 드레인 전극(382) 상에 패시베이션층(390)을 형성한다.
도 9a는 제1 캐리어 기판 상에 형성된 지지층 및 플렉서블 기판을 도시한 단면도이다.
도 9a를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 제1 캐리어 기판(310) 상에 플렉서블 기판(330)을 형성한다.
제1 캐리어 기판(310)은 실리콘 기판, 유리 기판 또는 금속 기판이 사용될 수 있고, 금속 기판으로는 순철을 많이 사용한 금속기판일수록 가격이 저렴하고, 나중에 식각이 용이하므로, 순철을 많이 함유한 금속이 유리하다.
플렉서블 기판(330)은 산화물 반도체 박막 트랜지스터를 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 기판이 사용될 수 있고, 플렉서블 기판(330)은 특정 방향으로 벤딩(bending) 또는 폴딩(folding)될 수 있으며, 예를 들어, 플렉서블 기판(330)은 가로 방향, 세로 방향 또는 사선 방향으로 폴딩될 수 있다.
플렉서블 기판(330)은 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 또는 이들의 공중합체 중 적어도 어느 하나를 포함할 수 있다.
바람직하게는, 플렉서블 기판(330)은 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET) 중 적어도 어느 하나를 포함할 수 있다.
플렉서블 기판(330)은 스핀 코팅(Spin-coating), 슬릿 다이 코팅(Slit dye coating), 잉크젯 프린팅(Ink-jet printing), 스프레이 코팅(spray coating) 및 딥 코팅(dip coating) 중 선택되는 어느 하나의 용액 공정을 이용하여 코팅되어 형성될 수 있고, 바람직하게는 플렉서블 기판(330) 스핀 코팅되어 형성될 수 있으며, 스핀 코팅은 기판 상에 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 용액에 가해지는 원심력으로 코팅하는 방법이다.
예를 들어, 플렉서블 기판(330)은 제1 캐리어 기판(310) 상에 폴리이미드계 용액을 코팅함으로써 형성될 수 있고, 필름 형태일 수 있다.
또한, 본 발명의 실시예에 따른 스트레처블 전자 소자가 투명 플렉서블 디스플레이 장치로 구현되는 경우, 플렉서블 기판(330)은 투명한 플렉서블의 물질로 형성될 수 있다.
플렉서블 기판(330)은 두께가 1㎛ 내지 30㎛의 범위를 가질 수 있고, 바람직하게는 1㎛ 내지 10㎛의 범위를 가질 수 있다.
플렉서블 기판(330)은 두께가 1㎛미만이면 두께가 너무 작아 소자를 지지하지 못하는 문제가 있고, 30㎛을 초과하면 플렉서블 성능이 감소하는 문제가 있다.
또한, 실시예에 따라, 제1 캐리어 기판(310) 상에 지지층(320)을 형성할 수 있다.
지지층(320)은 산화물 반도체 박막 트랜지스터를 지지하는 역할을 하고, 지지층(320)은 탄소나노튜브-그래핀 산화물(Carbon Nano Tube-Graphene Oxide, CNT-GO)을 이용하여 투명성을 갖도록 형성할 수 있다.
지지층(320)으로 사용되는 탄소나노튜브-그래핀 산화물은 휘어지는 성질이 있어, 스트레처블 전자 소자에 적용하기에 적합하다.
도 9b는 플렉서블 기판 상에 형성된 버퍼층을 도시한 단면도이다.
도 9b를 참조하면, 본 발명의 실시예에 따른 전자 소자의 제조 방법은 실시예에 따라, 플렉서블 기판(330) 상에 버퍼층(340)을 형성할 수 있다.
버퍼층(340)은 플렉서블 기판(330)을 통해 수분 또는 산소와 같은 외부 불순물이 침투되는 것을 방지하고, 플렉서블 기판(330)의 표면을 평탄화시킬 수 있다.
또한, 버퍼층(340)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx) 또는 알루미늄옥사이드(AlOx)과 같은 무기물 또는 아크릴 또는 폴리이미드과와 같은 유기물 중 적어도 어느 하나가 사용될 수 있다.
도 9c는 플렉서블 기판 상에 형성된 제1 게이트 전극을 도시한 단면도이다.
도 9c를 참조하면, 플렉서블 기판(330) 상에 제1 게이트 전극(350)이 형성된다.
제1 게이트 전극(350)은 게이트 도전막(미도시)을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 식각(패터닝)함으로써 형성될 수 있다.
제1 게이트 전극(350)은 산화물 반도체층(370) 상에 형성된 소스 전극(381) 및 드레인 전극(382)으로부터 수직 방향으로 0.1㎛ 내지 3㎛ 만큼 이격 되도록 형성될 수 있다.
바람직하게는, 제1 게이트 전극(350)과 소스 전극(381) 또는 제1 게이트 전극(350)과 드레인 전극(380) 사이의 간격(폭)은 0.1㎛ 내지 3㎛일 수 있다. 제1 게이트 전극(350)과 소스 전극(381) 또는 제1 게이트 전극(350)과 드레인 전극(380) 사이의 간격(폭)은 3㎛를 초과하면 드레인 전류의 감소 현상을 발생하여 기생 전압을 증가할 수 있어, 제1 게이트 전극(350)과 소스 전극(381) 또는 제1 게이트 전극(350)과 드레인 전극(380) 사이의 간격(폭)은 3㎛이하로 하여 기생 전압을 감소시킬 수 있는 장점이 있다.
제1 게이트 전극(350)은 전기 전도도 물질인 금속 또는 금속 산화물을 포함할 수 있다. 구체적으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti) 또는 은(Ag), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)과 같은 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)와 같은 금속 산화물 중 적어도 어느 하나의 물질 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않는다.
또한, 제1 게이트 전극(350)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
도 9d는 제1 게이트 전극 상에 형성된 게이트 절연막 및 산화물 반도체층을 도시한 단면도이다.
도 9d를 참조하면, 제1 게이트 전극(350) 상에 게이트 절연막(360)을 형성되고, 게이트 절연막(360) 상에는 제1 게이트 전극(350)과 대응되도록 산화물 반도체층(370)이 형성된다.
게이트 절연막(360)은 제1 게이트 전극(350)과 산화물 반도체층(370)을 절연시키는 역할을 하고, 코팅 방법을 사용하여 형성될 수 있다.
게이트 절연막(360)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx), 티타늄옥사이드(TiOx) 또는 하프늄옥사이드(HfOx)과 같은 무기물 또는 폴리비닐알코올(PVA), 폴리비닐피롤리돈(PVP) 또는 폴리메틸메타크릴레이트(PMMA)과 같은 유기물이 사용될 수 있으나, 이에 제한되지 않는다.
또한, 게이트 절연막(360)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
산화물 반도체층(370)은 게이트 절연막(360) 상에 형성될 수 있고, 산화물 반도체층(370)을 형성하기 위한 산화물 반도체막(370a)를 형성한 다음, 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 산화물 반도체막(370a)을 제1 게이트 전극(105)과 대응되도록 패터닝함으로써 형성될 수 있다.
산화물 반도체층(370)을 형성하기 위한 산화물 반도체막(370a)은 화학기상증착(CVD) 또는 물리기상증착(PVD) 방법을 통하여 형성될 수 있다.
산화물 반도체층(107)은 인듐갈륨징크옥사이드(IGZO), 징크옥사이드(ZnO), 인듐징크옥사이드(IZO), 인듐틴옥사이드(ITO), 징크틴옥사이드(ZTO), 갈륨징크옥사이드(GZO), 하프늄인듐징크옥사이드(HIZO), 징크인듐틴옥사이드(ZITO) 및 알루미늄징크옥사이드(AZTO) 중 적어도 어느 하나를 포함할 수 있으나, 이에 제한되지 않는다.
또한, 산화물 반도체층(107)은 상술한 물질을 포함하는 비정질(amorphous) 또는 다결정질(polycrystal)로 형성될 수 있다.
산화물 반도체층(370)은 채널이 형성되는 채널 영역 및 소스/드레인 전극(381, 382)과 각각 연결되는 소스/드레인 영역을 포함할 수 있다.
또한 실시예에 따라, 산화물 반도체층(370) 상에 식각 정지막(Etch Stopper Layer)(미도시)을 형성할 수 있다.
식각 정지막은 산화물 반도체층(370)을 식각액으로부터의 보호하여, 산화물 반도체층(370)의 안정성을 확보하기 위해 산화물 반도체층(370)의 상부 표면에 형성될 수 있다.
따라서, 식각 정지막은 소스/드레인 전극(381, 382)을 형성하기 위한 식각 공정에서 유입되는 식각액으로부터 산화물 반도체층(370)을 보호할 수 있다.
식각 정지막으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물 중 적어도 어느 하나가 사용될 수 있으나, 이에 제한되는 것은 아니다.
도 9e는 산화물 반도체층의 일측에 형성된 소스 전극 및 드레인 전극을 도시한 단면도이다.
도 9e를 참조하면, 산화물 반도체층(370)의 일측에 소스 전극(381) 및 드레인 전극(382)을 형성된다.
소스 전극(381) 및 드레인 전극(382)은 산화물 반도체층(370) 상에 서로 이격되어 형성될 수 있고, 각각 산화물 반도체층(370)과 전기적으로 연결될 수 있다.
소스 전극(381) 및 드레인 전극(382)은 산화물 반도체층(370)을 포함하는 게이트 절연막(360) 상에 소스 전극(381) 및 드레인 전극(382)을 형성하기 위한 도전막(이하, 소스/드레인 도전막)을 증착하고, 소스/드레인 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 소스/드레인 도전막을 패터닝함으로써 형성될 수 있다.
소스 전극(381) 및 드레인 전극(382)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않는다.
또한, 소스 전극(381) 및 드레인 전극(382)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
도 9f는 소스 전극 및 드레인 전극 상에 형성된 패시베이션층을 도시한 단면도이다.
도 9f를 참조하면, 소스 전극(381) 및 드레인 전극(382) 상에 패시베이션층(390)이 형성된다.
패시베이션층(390)은 게이트 절연층(360), 산화물 반도체층(370), 소스 전극(381) 및 드레인 전극(382)을 모두 덮도록(커버하도록) 형성될 수 있다.
패시베이션층(390)은 보호층으로 사용되고, 게이트 절연층(360)과 동일한 물질로 형성될 수 있다.
패시베이션층(390)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx), 티타늄옥사이드(TiOx) 또는 하프늄옥사이드(HfOx)과 같은 무기물 또는 폴리비닐알코올(PVA), 폴리비닐피롤리돈(PVP) 또는 폴리메틸메타크릴레이트(PMMA)과 같은 유기물 중 적어도 어느 하나가 사용될 수 있으나, 이에 제한되지 않는다.
또한, 패시베이션층(390)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
앞서 전술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해, 산화물 반도체 박막 트랜지스터가 형성될 수 있다.
또한, 플렉서블 기판(330)은 적어도 하나 이상의 산화물 반도체 박막 트랜지스터 영역을 포함할 수 있고, 산화물 반도체 박막 트랜지스터는 산화물 반도체 박막 트랜지스터 영역에 배치될 수 있으며, 산화물 반도체 박막 트랜지스터 영역은 플렉서블 기판(330) 상에 매트릭스 형태로 배치될 수 있다.
또한, 실시예에 따라, 패시베이션층(390) 상에 화소 전극(391)을 형성할 수 있다.
화소 전극(391)은 소스 전극(381) 및 드레인 전극(382)과 각각 전기적으로 연결되고, 소스 전극(381) 및 드레인 전극(382)을 외부의 다른 구성 요소와 전기적으로 연결시키는 역할을 한다.
화소 전극(391)은 금속 물질로 형성될 수 있고, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나의 물질을 포함할 수 있다.
또한, 실시예에 따라, 패시베이션층(390) 상에 제2 게이트 전극을 형성할 수 있다.
제2 게이트 전극(미도시)은 제1 게이트 전극(350)과 대응하는 위치에 형성될 수 있고, 제1 게이트 전극(350)과 동일하거나, 상이한 사이즈로 형성될 수 있다.
또한, 제2 게이트 전극(미도시)은 제1 게이트 전극(350)과 동일한 공정 및 물질을 사용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(350) 및 제2 게이트 전극(미도시)은 빛을 차단할 수 있는 금속 재질로 형성되거나, 빛을 투과할 수 있는 투명한 금속 재질로 형성될 수 있다.
제1 게이트 전극(350)과 제2 게이트 전극(미도시)은 전기적으로 연결되어 동일한 전압을 인가 받을 수 있다.
제1 게이트 전극(350)과 제2 게이트 전극(미도시)에 동일한 전압을 인가하는 경우, 산화물 반도체층(370)에 형성되는 채널의 넓이가 증가하여 소스 전극(381) 및 드레인 전극(382)을 통과하는 전류의 양을 증가시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법은 제1 게이트 전극(350) 및 제2 게이트 전극(미도시)을 포함함으로써, 저전압 구동이 가능해진다.
또한, 실시예에 따라, 패시베이션층(390) 상에 폴리이미드층을 형성할 수 있다. 바람직하게는, 패시베이션층(390) 및 제2 게이트 전극 상에 폴리이미드층을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에 따른 산화물 반도체 박막 트랜지스터는 플렉서블 기판(330)과 폴리이미드층(미도시) 사이에 위치함에 따라, 압축 응력 및 인장 응력이 동일한 중립면(Neutral Plane, NP)에 위치한다.
스트레처블 전자 소자가 휘어지면, 플렉서블 기판(330)에는 인장 응력이 작용하고 폴리이미드층(미도시)에는 압축 응력이 작용하는데, 중립면(NP)에서는 실질적으로 인장도 압축도 이루어지지 않기 때문에 실질적으로 변형이 일어나지 않는다.
따라서, 스트레처블 전자 소자가 휘어지더라도, 중립면(NP)에 위치된 산화물 반도체 박막 트랜지스터가 변형되지 않기 때문에 산화물 반도체 박막 트랜지스터의 전기적 특성이 저하되거나, 손상되는 것을 방지할 수 있다.
도 9g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 따라 제조된 반도체 소자로부터 제1 캐리어 기판을 박리하는 것을 도시한 단면도이다.
도 9g를 참조하면, 제1 캐리어 기판(310)은 본 발명의 실시예에 따른 반도체 소자(산화물 반도체 박막 트랜지스터)로부터 제거될 수 있다.
예를 들면, 제1 캐리어 기판(310)은 반도체 소자(산화물 반도체 박막 트랜지스터)의 제조가 완료되거나, 산화물 반도체 박막 트랜지스터 상에 예를 들어, 유기 발광 소자(OLED)와 같은 소자가 형성된 후, 별도의 장치를 통하여 물리적으로 제거될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 디스플레이 장치, 특히 플렉서블 디스플레이 장치의 화소 소자, 예를 들어 유기 발광 소자 또는 양자점 유기 발광 소자를 구동시키기 위해 사용될 수 있다.
이하에서는 도 9h 및 도 9i를 참조하여 스트레처블 기판에 대해 설명하기로 한다.
도 9h 및 도 9i는 본 발명의 실시예에 따른 스트레처블 기판의 제조 방법을 도시한 단면도이다.
본 발명의 실시예에 따른 스트레처블 기판의 제조 방법은 제2 캐리어 기판 상에 스트레처블 기판을 형성한다.
또한, 실시예에 따라, 제2 캐리어 기판 상에 지지층(supporting layer)을 형성하거나, 스트레처블 기판 상에 접착층(adhesive layer)을 형성할 수 있다.
도 9h는 제2 캐리어 기판 상에 형성된 지지층 및 스트레처블 기판을 도시한 단면도이다.
도 9h를 참조하면, 제2 캐리어 기판(410) 상에 지지층(420)을 형성하고, 지지층(420) 상에 스트레처블 기판(430)을 형성할 수 있다.
지지층(420)은 도 9a에서 도시된 지지층과 동일한 역할을 하며, 동일한 방법 또는 물질로 형성될 수 있다.
지지층(420)은 반드시 형성되는 것은 아니고, 필요에 따라, 제2 캐리어 기판(410) 상에 형성될 수 도 있고, 형성되지 않을 수 도 있다.
스트레처블 기판(430)은 반도체 소자를 지지하기 위한 기판으로서, 신축성(stretchablity)을 갖는 기판 일 수 있다.
스트레처블 기판(430)은 폴리디메틸실록산(Polydimethylsiloxane; PDMS), 폴리에스테르(Polyester), 폴리우레탄(polyurethane; PU), 폴리우레탄 아크릴레이트(polyurethane acrylate; PUA), 폴리페닐메틸실록산(polyphenylmethylsiloxane), 헥사메틸디실록산(hexamethyldisiloxane), 폴리비닐알코올(polyvinyl alcohol; PVA에폭시 수지(epoxy resine) 및 에코플렉스(ecoflex) 중 적어도 어느 하나를 포함할 수 있다.
도 9i는 스트레처블 기판 상에 형성된 접착층을 도시한 단면도이다.
스트레처블 기판(430) 상에는 접착층(440)이 형성될 수 있고, 접착층(440) 상에 반도체 소자가 부착(전사)될 수 있다.
접착층(440)을 이용하여 반도체 소자를 부착(전사)시킴으로써, 반도체 소자 에 결함을 주지 않으면서 스트레처블 전자 소자를 제조할 수 있다.
접착층(440)은 열 경화성 수지, 광 경화성 수지 및 테이프 중 적어도 어느 하나가 사용될 수 있고, 바람직하게는 폴리이미드(PI) 양면테이프가 사용될 수 있으나, 이에 제한되는 것은 아니다.
접착층(440)으로 사용되는 열 경화성 수지 또는 광 경화성 수지는 아크릴계 수지 또는 에폭시계 수지가 사용될 수 있고, 열 경화성 수지는 열에 의해 경화 반응을 일으키는 열 개시제를 포함하고, 광 경화성 수지는 광에 의해 경화 반응을 일으키는 광 개시제를 포함할 수 있다.
또한, 접착층(440)은 반드시 형성되는 것은 아니고, 필요에 따라, 형성될 수 도 있고, 형성되지 않을 수 도 있다.
예를 들면, 스트레처블 기판(430)으로 폴리디메틸실록산(PDMS)를 사용하고, 플렉서블 기판으로 폴리이미드(PI)를 사용한다면, 폴리디메틸실록산(PDMS)과 폴리이미드(PI) 사이에 접착이 가능하여 접착층(440) 없이 반도체 소자를 부착(전사)시킬 수 있다.
그러나, 접착층(440)을 사용할 경우, 스트레칭 중 발생할 수 있는 필름 간(스트레처블 기판과 플렉서블 기판 간)의 스트레스로 인한 이격이 발생하는 문제를 최소화시킬 수 있다.
도 10a는 반도체 소자로 유기 발광 소자 및 양자점 발광 소자를 포함하는 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법을 도시한 입체도이고, 도 10b는 본 발명의 실시예에 따른 반도체 소자로 사용되는 양자점 발광 소자를 도시한 밴드 다이어그램 이미지이다.
도 10a는 도 1a 내지 도 5에 도시된 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법과 동일하므로, 중복되는 구성요소에 대해서는 생략하기로 한다.
도 10a를 참조하면, 도 1a에서와 같이, 캐리어 기판 상에 유기 발광 소자 또는 양자점 발광 소자를 형성하고, 도 2에서와 같이, 유기 발광 소자 또는 양자점 발광 소자를 분리하며, 도 3에서와 같이, 캐리어 기판을 제거(Detach from carrier glass)하고, 도 4 및 도5에서와 같이, 스트레처블 기판 상에 분리된 유기 발광 소자 또는 양자점 발광 소자를 전사(Transfer to PDMS)할 수 있다.
유기 발광 소자 및 양자점 발광 소자의 구조 및 층 구성에 대해서는 도 10b에서 상세히 설명하기로 한다.
또한, 유기 발광 소자 또는 양자점 발광 소자를 포함하는 스트레처블 전자 소자는 실시예에 따라, 플렉서블 기판 상부에 가스 베리어(Gas barrier) 및 박막 트랜지스터 백플레인(TFT backplane)을 더 포함할 수 있다.
가스 베리어는 실리콘옥사이드(SiO2), 질화실리콘(SiNX), 실리콘옥시나이트라이드(SiON) 및 알루미나(Al2O3) 중 적어도 어느 하나를 포함하는 무기재료 박막, 폴리에틸렌테레프탈레이트, 폴리불화비닐리덴, 폴리메틸 메타크릴레이트 및 폴리이미드 중 적어도 어느 하나를 포함하는 고분자 재료 박막(24) 또는 무기재료 박막 및 고분자 재료 박막이 각각 적층된 복합막을 포함할 수 있다.
가스 베리어를 플렉서블 기판 상에 형성함으로써, 수분이나 산소로부터 유기 발광 소자 또는 양자점 발광 소자를 보호할 수 있는 우수한 내기체 투과성 가질 수 있다.
박막 트랜지스터 백플레인(TFT backplane)은 유기 발광 소자 또는 양자점 발광 소자에 대응되는 적어도 하나의 박막 트랜지스터를 포함하여, 유기 발광 소자 또는 양자점 발광 소자를 동작시킬 수 있다.
도 10b를 참조하면, 반도체 소자로 사용되는 양자점 발광 소자는 음극, 음극 상에 형성되는 제1 전하 생성 접합층, 제1 전하 생성 접합층 상에 형성되는 양자점 발광층, 양자점 발광층 상에 형성되는 정공 수송층(HTL; hole transport layer), 정공 수송층 상에 형성되는 제2 전하 생성 접합층 및 제2 전하 생성 접합층 상에 형성되는 양극을 포함할 수 있다.
또한, 제1 전하 생성 접합층 및 제2 전하 생성 접합층은 p형 반도체 및 n형 반도체층이 순차적으로 형성된 레이어-바이-레이어(layer-by-layer) 구조일 수 있다.
제1 전하 생성 접합층 및 제2 전하 생성 접합층은 레이어-바이-레이어(layer-by-layer) 구조로 인해, 전자들이 밴드 벤딩(band bending)으로 인하여 HOMO(highest occupied molecular orbital)로부터 LUMO(lowest unoccupied molecular orbital)로 터널링(tunnel)될 수 있다. 이 터널링 프로세스는 양자점 발광 소자에 전하 캐리어(전자 또는 정공)를 공급하는데, 음극 측에 있는 제1 전하 생성 접합층의 경우 공급되는 전하 캐리어는 전자이고, 양극 측에 있는 제2 전하 생성층의 경우 공급되는 전하 캐리어는 정공이다.
또한, 제1 전하 생성 접합층 및 제2 전하 생성 접합층은 전하 캐리어를 공급한다는 점에서 전극(음극 및 양극) 사이에 금속을 함유하는 것과 유사한 효과를 나타낼 수 있다.
음극 또는 양극에서부터 전자 또는 정공를 주입하는 것은 음극 또는 양극 물질의 일함수에 결정적으로 의존한다. 음극을 형성하기 전에 음극을 세정하거나, 음극 표면을 준비하는 것은 음극의 일함수에 강력한 영향을 미칠 수 있고, 이로 인해 주입 장벽에도 강력한 영향을 미칠 수 있다.
제1 전하 생성 접합층은 양자점 발광 소자의 전하 주입 특성을 음극의 일함수(work function)로부터 분리하여 양자점 발광 소자의 전하 주입 특성을 향상시킬 수 있고, 제2 전하 생성 접합층은 양자점 발광 소자의 전하 주입 특성을 양극의 일함수(work function)로부터 분리하여 양자점 발광 소자의 전하 주입 특성을 향상시킬 수 있다.
또한, 제2 전하 생성 접합층은 양극 방향에 n형 반도체층을 형성하고, 양자점 발광층 쪽에 p형 반도체층을 형성하 전하 수송을 위한 정공과 전자 수송 간 전환이 가능하게 할 수 있다.
제1 전하 생성 접합층 및 제2 전하 생성 접합층은 용액 공정을 이용하여 형성될 수 있다. 구체적으로 제1 전하 생성 접합층은 스핀 코팅(Spin-coating), 슬릿 다이 코팅(Slit dye coating), 잉크젯 프린팅(Ink-jet printing), 스프레이 코팅(spray coating) 및 딥 코팅(dip coating) 중 선택되는 어느 하나의 용액 공정을 이용하여 형성될 수 있다.
제1 전하 생성 접합층 및 제2 전하 생성 접합층은 바람직하게는 스핀 코팅을 이용하여 형성될 수 있고, 스핀 코팅은 용액을 일정량 떨어뜨리고 기판을 고속으로 회전시켜서 용액에 가해지는 원심력으로 코팅하는 방법이다.
제1 전하 생성 접합층 및 제2 전하 생성 접합층은 용액 공정으로 형성되어 대면적 공정이 가능하고, 공정 시간을 단축시킬 수 있으며, 상하부 전극 (양극 및 음극)의 반도체 특성에 대한 제한을 감소시킬 수 있다.
제1 전하 생성 접합층 및 제2 전하 생성 접합층을 형성하면, p형 반도체층 및 n형 반도체층의 계면에서 전하가 생성되므로, 서로 다른 일함수를 가지는 금속을 전극으로 사용하더라도 그에 대한 영향을 받지 않는다. 따라서, 제1 전하 생성 접합층 및 제2 전하 생성 접합층에 의해 p형 반도체층 및 n형 반도체층의 계면에서 전하 생성이 일어나므로 전하 생성 및 주입이 안정화될 수 있다.
또한, 제1 전하 생성 접합층은 전자 수송층(ETL; electron transport layer) 또는 전자 주입층(EIL; electron injection layer)과 같은 역할을 할 수 있고, 제2 전하 생성 접합층은 엑시톤 차단층(EBL; exciton blocking layer) 또는 정공 주입층(HIL; hole injection layer)의 역할을 할 수 있으나, 이에 제한되는 것은 아니다.
음극 및 양극으로는 통상적으로 사용되는 전극 물질이 사용될 수 있으나, 바람직하게는, 음극으로는 인듐 틴 옥사이드(ITO) 또는 인듐 아연 옥사이드(IZO)와 같은 투명 전극이 사용될 수 있고, 양극으로는 알루미늄(Al)이 사용될 수 있다.
양자점 발광층에 사용되는 양자점은 반도체 나노입자일 수 있고, 바람직하게는, 양자점 발광층은 II-VI족 반도체 화합물, III-V족 반도체 화합물, IV-VI족 반도체 화합물, IV족 원소 또는 화합물 및 이들의 조합으로 이루어진 군에서 선택되는 적어도 하나 이상의 반도체 물질을 사용할 수 있다. 더욱, 바람직하게는 양자점 발광층은 CdSe/CdS/ZnS이 사용될 수 있다.
도 10b에서는 일 실시예로 녹색 양자점(G-QDs)에 대해 기재하고 있으나, 이에 제한되지 않고 다양한 색의 양자점이 사용될 수 있다.
양자점은 직경이 나노미터 크기의 양자점은 불안정한 상태의 전자가 전도대에서 가전자대로 내려오면서 발광하는데, 양자점의 입자가 작을수록 짧은 파장의 빛이 발생하고, 입자가 클수록 긴 파장의 빛을 발생한다.
이는 기존의 반도체 물질과 다른 독특한 전기적이며 광학적인 특성이다. 따라서 양자점의 크기를 조절하면 원하는 파장의 가시광선을 표현하고, 여러 크기의 양자점과 양자점 성분을 달리하여 다양한 색을 동시에 구현할 수 있다.
양자점 발광 소자는 양자점의 크기를 제어하여 원하는 천연색을 구현할 수 있고, 색재현율이 좋으며, 휘도 또한 발광다이오드에 뒤쳐지지 않는다.
또한, 반도체 소자로는 유기 발광 소자가 사용될 수 있고, 유기 발광 소자는 도 10b에서 도시된 양자점 발광 소자와 상이한 발광층 물질을 사용하는 것을 제외하면, 모두 동일한 구조 및 물질을 가질 수 있다.
반도체 소자로 사용되는 유기 발광 소자의 발광층은 저분자 유기물 또는 고분자 유기물을 포함하는 유기 발광층을 포함할 수 있다.
유기 발광 소자는 응답시간이 짧고 대조비가 크며 시야각이 넓고 소비전력이 낮다. 또한, 유기 발광 소자는 패널(panel) 내에 광원이 실장된 자체발광 방식의 디스플레이를 제공함으로써, 휘도와 소비전력 면에서 뛰어나고, 별도의 백라이트를 생략할 수 있어 슬림화가 가능하다.
이하에서는 도 11a 내지 도 19b를 참조하여, 본 발명의 실시예에 따른 스트레처블 전자 소자의 특성에 대해 설명하기로 한다.
도 11a는 및 도 11b는 도 2a에서와 같이, 반도체 소자 어레이 패턴을 형성하기 위한 과정을 도시한 이미지이다.
도 11a를 참조하면, 본 발명의 실시예에 따른 스트레처블 전자 소자의 제조 방법은 얼라인 키 및 레이저를 이용하여 반도체 소자 어레이 패턴을 분리하는 것을 알 수 있다.
도 11b는 얼라인 키 및 레이저를 이용하여 반도체 소자 어레이 패턴이 분리된 것을 알 수 있다.
도 12a는 도 4에서와 같이 반도체 소자 어레이 패턴을 스트레처블 기판으로 전사하는 과정을 도시한 이미지이다.
도 12b 및 도 12c는 도 5에서와 같이, 스트레처블 기판 상에 전사된 반도체 소자 어레이 패턴을 도시한 이미지이다.
도 12a 내지 도 12c를 참조하면, 스트레처블 기판 상에 반도체 소자 어레이 패턴이 용이하게 전사되는 것을 알 수 있다.
도 13a 내지 도 13c는 반도체 소자 어레이 패턴의 폭을 변화시켜 스트레처블 기판 상에 반도체 소자 어레이 패턴을 전사한 이미지를 도시한 것이다.
도 13a는 1mm의 폭은 갖는 반도체 소자 어레이 패턴을 1mm의 간격으로 배치하였고, 도 13b는 2mm의 폭은 갖는 반도체 소자 어레이 패턴을 1mm의 간격으로 배치하였으며, 도 13c는 3mm의 폭은 갖는 반도체 소자 어레이 패턴을 1mm의 간격으로 배치하였다.
도 13a 내지 도 13c는 스트레처블 기판 상에 다양한 폭 및 간격을 갖는 반도체 소자 어레이 패턴을 전사할 수 있는 것을 알 수 있다.
도 14a 및 도 14b는 스트레처블 기판 상에 전사된 반도체 소자 어레이 패턴의 스트레칭 전과 후의 이미지를 도시한 것이다.
도 14a 및 도 14b에서, 반도체 소자 어레이 패턴은 폴리이미드(PI) 물질의 플렉서블 기판에 형성되고, 스트레처블 기판은 폴리디메틸실록산(PDMS)을 사용하였다.
도 14a 및 도 14b를 참조하면, 스트레처블 기판 상에 전사된 반도체 소자 어레이 패턴이 형성된 비스트레처블 영역(non-stretched region)은 스트레칭되지 않고, 반도체 소자 어레이 패턴이 형성되지 않은 스트레처블 영역(stretched region)만 스트레칭되는 것을 알 수 있다.
도 15a는 스트레처블 기판 상에 반도체 소자 어레이 패턴이 전사된 상태에서 전기적 특성을 측정하는 이미지이고, 도 15b는 반도체 소자 어레이 패턴이 전사된 스트레처블 기판이 70% 스트레칭된 상태에서 전기적 특성을 측정하는 이미지를 도시한 것이다.
도 16a 및 도 16b는 스트라이프 형상의 반도체 소자 어레이 패턴이 전사된 상태(Transfer on PDMS) 및 스트라이프 형상의 반도체 소자 어레이 패턴이 전사된 스트레처블 기판이 70% 스트레칭된 상태(stretching(70%))의 드레인 전류(log drain current)-게이트 전압(gate voltage) 특성 및 파라미터(parameter) 값을 도시한 그래프이다.
도 16a의 VDS는 제1 게이트 전극 및 제2 게이트 전극으로의 동일한 인가 전압(VGS)에 따른 전기적 특성을 듀얼 스윕(Dual Sweep, DS)이라 하고, VDS=0.1V는 제1 게이트 전극 및 제2 게이트 전극에 0.1V의 인가 전압을 가한 것이며, 드레인 전압 또는 게이트 전압의 경우 구동 환경에 따라 가변될 수 있다.
도 16a 및 도 16b를 참조하면, 스트라이프 및 사각형의 반도체 소자 어레이 패턴이 형성된 비스트레처블 영역은 스트레칭되지 않고, 스트라이프 및 사각형의 반도체 소자 어레이 패턴이 형성되지 않은 스트레처블 영역만 스트레칭되기 때문에, 스트레처블 기판 상에 반도체 소자 어레이 패턴이 전사된 상태와 반도체 소자 어레이 패턴이 전사된 스트레처블 기판이 70% 스트레칭된 상태에서의 스트레처블 전자 소자의 드레인 전류-게이트 전압 특성의 변화가 없는 것을 알 수 있다.
도 16b는 전사된 스트레처블 기판 상에 반도체 소자와 스트레처블 기판이 70% 스트레칭(Transfer on PDMS Strechin(70%))된 상태(Condition for measurement)에서의 스트레처블 전자 소자의 턴온(turn on) 전압(VON), 전계효과 이동도(μFE) 그리고 부임계 스윙(sub-threshold swing)(SS)의 특성 변화에 대한 비교 그래프이다.
x축 및 y축에 따라 스트레칭 및 벤딩 할 때에, 반도체 소자에 가하여 지는 변형(strain)의 방향이 소스/드레인 전극을 기준으로 평행 또한 수직일 수 있다. 이에 따라 나타날 수 있는 반도체 소자의 열화 현상은 다를 수 있다.
도 16b를 참조하면, 본 발명의 실시예에 따른 스트레처블 전자 소자는 방향성과 무관하게 반도체 소자 특성이 보존되는 것을 알 수 있다.
따라서, 본 발명의 실시예에 따른 스트레처블 전자 소자는 스트레처블 반도체 소자 및 어레이, 디스플레이 또는 센서 어레이로 적용되기에 적합하다
도 17a 및 도 17b는 본 발명의 실시예에 따른 스트레처블 전자 소자에 있어서, 벤딩 테스트 장비 및 신뢰성 테스트 장비를 도시한 이미지이다.
도 17a는 벤딩 테스트 장비의 단면도를 나타낸 것이고, 도 17b는 벤딩 테스트 장비 위에 놓여진 스트레처블 박막 트랜지스터 어레이에 벤딩 스트레스(bending stress)를 가했을 때의 실제 모습을 나타낸 것이다.
도 17a 및 도 17b에 따른 벤딩 테스트 장비는 벤딩 각도(θ)를 0° 내지 ±90°로 변화를 줄 수 있고, 두 개의 클램프(clamps) 사이에 스트레처블 전자 소자를 위치시켜 벤딩 스트레스에 대한 신뢰성 테스트를 진행할 수 있다.
또한, 벤딩 테스트 시, 벤딩 시간(bending time)(s)(벤딩 횟수)은 0번(initial), 1000번, 3000번, 5000번 및 10000번으로 조건을 달리하였고, 벤딩 반경(bending radius)은 벤딩 각도(bending angle)가 -90° 및 +90°가 되도록 0.32mm로 고정하였다.
도 18a 및 도 18b는 도 17a 및 도 17b에 따른 장비를 이용하여 -90°의 벤딩 각도에서 벤딩 테스트를 진행한 후의 본 발명의 실시예에 따른 스트레처블 전자 소자의 드레인 전류-게이트 전압 특성 및 파라미터 값을 나타낸 그래프를 도시한 것이다.
구체적으로, 도 18a 및 도 18b는 벤딩 각도(bending angle)가 -90°로 인장(tensile) 방향으로 굽힘을 진행하였다.
도 19a 및 도 19b는 도 17a 및 도 17b에 따른 장비를 이용하여 +90°의 벤딩 각도에서 벤딩 테스트를 진행한 후의 본 발명의 실시예에 따른 스트레처블 전자 소자의 드레인 전류-게이트 전압 특성 및 파라미터 값을 나타낸 그래프를 도시한 것이다.
구체적으로, 도 19a 및 도 19b는 벤딩 각도가 +90°로 압축(compressive) 방향으로 굽힘을 진행하였다.
도 18a 및 도 19a의 VDS는 제1 게이트 전극 및 제2 게이트 전극으로의 동일한 인가 전압(VGS)에 따른 전기적 특성을 듀얼 스윕(Dual Sweep, DS)이라 하고, VDS=0.1V는 제1 게이트 전극 및 제2 게이트 전극에 0.1V의 인가 전압을 가한 것이며, 드레인 전압 또는 게이트 전압의 경우 구동 환경에 따라 가변될 수 있다.
도 18a 및 도 19a를 참조하면, 반도체 소자 어레이 패턴이 형성된 비스트레처블 영역은 스트레칭되지 않고, 스트라이프 및 사각형의 반도체 소자 어레이 패턴이 형성되지 않은 스트레처블 영역만 스트레칭되기 때문에, 반도체 소자 어레이 패턴은 벤딩 스트레스를 받지 않아, 벤딩 시간에 따른 드레인 전류-게이트 전압 특성의 변화가 없는 것을 알 수 있다.
도 18b 내지 도 18b는 벤딩 각도(bending angle)가 -90°로 인장(tensile) 또는 +90°로 압축(compressive) 방향으로 굽힘을 진행하는 횟수(bending time)에 따라 나타나는 스트레처블 전자 소자의 턴온(turn on)전압 (VON), 전계효과 이동도 (μFE) 및 부임계 스윙(sub-threshold swing)(SS)의 특성 변화에 대한 비교 그래프이다.
도 18b 내지 도 19b는 비교로 굽히기 전 상태와 굽힘을 1000회, 3000회, 5000회와 10000회에 따라 비교한 그래프이다.
x축 및 y축에 따라 스트레칭 및 벤딩 할 때에, 반도체 소자에 가하여 지는 변형(strain)의 방향이 소스/드레인 전극을 기준으로 평행 또한 수직일 수 있다. 이에 따라 나타날 수 있는 반도체 소자의 열화 현상은 다를 수 있다.
도 18b 내지 도 19b를 참조하면, 본 발명의 실시예에 따른 스트레처블 전자 소자는 방향성과 무관하게 반도체 소자 특성이 보존되는 것을 알 수 있다.
따라서, 본 발명의 실시예에 따른 스트레처블 전자 소자는 스트레처블 반도체 소자 및 어레이, 디스플레이 또는 센서 어레이로 적용되기에 적합하다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (26)

  1. 제1 캐리어 기판(carrier substrate) 상에 적어도 하나 이상의 반도체 소자(semiconductor device)를 형성하는 단계;
    상기 반도체 소자를 적어도 하나 이상 포함하는 반도체 소자 어레이(semiconductor device array)를 분리하여 반도체 소자 어레이 패턴을 형성하는 단계;
    상기 반도체 소자 어레이 패턴(semiconductor device array pattern)을 상기 제1 캐리어 기판으로부터 박리(release)시키는 단계; 및
    제2 캐리어 기판 상에 스트레처블 기판(stretchable substrate)을 형성하는 단계;
    상기 박리된 반도체 소자 어레이 패턴을 상기 스트레처블 기판 상에 전사(transfer)하는 단계
    를 포함하는 것을 특징으로 하는 스트레처블 전자 소자(stretchable electronic device)의 제조 방법.
  2. 제1항에 있어서,
    상기 스트레처블 전자 소자는,
    상기 스트레처블 기판 상에 상기 반도체 소자 어레이 패턴이 적어도 하나 이상 배치되는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 소자 어레이 패턴은 500㎛ 내지 5000㎛ 의 폭을 갖는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 박리된 반도체 소자 어레이 패턴을 상기 스트레처블 기판 상에 전사(transfer)하는 상기 단계는,
    상기 반도체 소자 어레이 패턴이 상기 스트레처블 기판 상에 500㎛ 내지 5000 ㎛의 간격을 갖도록 전사되는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 소자 어레이 패턴은,
    스프라이프(stripe), 다각형(polygons) 및 원형(circle) 중 적어도 어느 하나의 패턴으로 형성하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 소자는,
    박막 트랜지스터, 캐패시터(capacitor), 다이오드(diode), 발광소자(light emitting device), 능동형 유기 발광 소자(AMOLED, Active Matrix Organic Light-Emitting Diode), 유기발광소자(organic light emitting device), 능동형 앙자점 발광 소자(Active Matrix Quantum dot Light-Emitting Diode), 양자점 발광 소자(Quantum dot light-emitting diodes), 디스플레이(Display), 이차전지(secondary cell), 압전소자(piezoelectric element), 센서(sensor) 및 태양전지(solar battery) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 반도체 소자를 적어도 하나 이상의 포함하는 반도체 소자 어레이를 분리하여 반도체 소자 어레이 패턴을 형성하는 상기 단계는,
    레이저를 이용하여 상기 반도체 소자 어레이를 분리하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 캐리어 기판 상에 스트레처블 기판(stretchable substrate)을 형성하는 상기 단계는,
    상기 제2 캐리어 기판 상에 지지층(supporting layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 캐리어 기판 상에 스트레처블 기판(stretchable substrate)을 형성하는 상기 단계는,
    상기 스트레처블 기판 상에 접착층(adhesive layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 캐리어 기판 상에 적어도 하나 이상의 반도체 소자를 형성하는 상기 단계는,
    상기 제1 캐리어 기판 상에 플렉서블 기판(flexible substrate)을 형성하는 단계;
    상기 플렉서블 기판 상에 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 제1 게이트 전극과 대응되도록 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층의 일측에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 드레인 전극 상에 패시베이션층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 캐리어 기판 상에 플렉서블 기판을 형성하는 상기 단계는,
    상기 제1 캐리어 기판 상에 지지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 캐리어 기판 상에 플렉서블 기판을 형성하는 상기 단계는,
    상기 플렉서블 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 산화물 반도체층의 일측에 소스 전극 및 드레인 전극을 형성하는 상기 단계는,
    상기 산화물 반도체층 상에 식각 정지막(Etch Stopper Layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 소스 전극 및 드레인 전극 상에 패시베이션층을 형성하는 상기 단계는,
    상기 패시베이션층 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 연결되어 동일한 전압을 인가 받는 것을 특징으로 하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 소스 전극 및 드레인 전극 상에 패시베이션층을 형성하는 상기 단계는,
    상기 패시베이션층 상에 폴리이미드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 플렉서블 기판은 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  18. 제10항에 있어서,
    상기 산화물 반도체층은 인듐갈륨징크옥사이드(IGZO), 징크옥사이드(ZnO), 인듐징크옥사이드(IZO), 인듐틴옥사이드(ITO), 징크틴옥사이드(ZTO), 갈륨징크옥사이드(GZO), 하프늄인듐징크옥사이드(HIZO), 징크인듐틴옥사이드(ZITO) 및 알루미늄징크옥사이드(AZTO) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  19. 제10항에 있어서,
    상기 소스 전극 또는 드레인 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  20. 제1항에 있어서,
    상기 스트레처블 기판은 폴리디메틸실록산(Polydimethylsiloxane; PDMS), 폴리에스테르(Polyester), 폴리우레탄(polyurethane; PU), 폴리우레탄 아크릴레이트(polyurethane acrylate; PUA), 폴리페닐메틸실록산(polyphenylmethylsiloxane), 헥사메틸디실록산(hexamethyldisiloxane), 폴리비닐알코올(polyvinyl alcohol; PVA에폭시 수지(epoxy resine) 및 에코플렉스(ecoflex) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 스트레처블 전자 소자의 제조 방법.
  21. 스트레처블 기판; 및
    상기 스트레처블 기판 상에 배치되는 적어도 어느 하나의 반도체 소자 어레이 패턴을 포함하는 스트레처블 전자 소자는,
    비스트레처블 영역(non-stretchable region) 및 스트레처블 영역(stretchable region)을 포함하고, 상기 비스트레처블 영역은 반도체 소자 어레이 패턴이 형성된 영역인 것을 특징으로 하는 스트레처블 전자 소자.
  22. 제21항에 있어서,
    상기 스트레처블 전자 소자는,
    플렉서블 기판 상에 형성된 적어도 하나 이상의 반도체 소자를 포함하는 반도체 소자 어레이를 분리하여 반도체 소자 어레이 패턴을 형성하고,
    상기 분리된 반도체 소자 어레이 패턴을 박리하여 상기 스트레처블 기판 상에 전사하는 것을 특징으로 하는 스트레처블 전자 소자.
  23. 제21항에 있어서,
    상기 비스트레처블 영역은 500㎛ 내지 5000㎛ 의 폭을 갖는 것을 특징으로 하는 스트레처블 전자 소자.
  24. 제21항에 있어서,
    상기 비스트레처블 영역 사이의 간격은 500㎛ 내지 5000㎛의 폭을 갖는 것을 특징으로 하는 스트레처블 전자 소자.
  25. 제21항에 있어서,
    상기 비스트레처블 영역은 상기 스트레처블 기판의 면적 대비 10% 내지 90%의 면적을 갖는 것을 특징으로 하는 스트레처블 전자 소자.
  26. 제22항에 있어서,
    상기 반도체 소자는,
    음극;
    상기 음극 상에 형성되는 제1 전하 생성 접합층;
    상기 제1 전하 생성 접합층 상에 형성되는 양자점 발광층;
    상기 양자점 발광층 상에 형성되는 정공 수송층;
    상기 정공 수송층 상에 형성되는 제2 전하 생성 접합층; 및
    상기 제2 전하 생성 접합층 상에 형성되는 양극
    을 포함하는 양자점 발광 소자이고,
    상기 제1 전하 생성 접합층 및 상기 제2 전하 생성 접합층을 p형 반도체 및 n형 반도체층이 순차적으로 형성된 레이어-바이-레이어(layer-by-layer)인 것을 특징으로 하는 스트레처블 전자 소자.
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