JP6821982B2 - 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 Download PDF

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Description

本発明は、薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法に関する。
インジウム−ガリウム−亜鉛の酸化物（以下、ＩｎＧａＺｎＯ）を代表とする酸化物半導体を用いた酸化物半導体薄膜トランジスタは、シリコン系半導体薄膜トランジスタに比べて、大面積上に良好な電気特性が実現できる。以下の説明では薄膜トランジスタをＴＦＴ（Thin Film Transistor）と記載する場合がある。
酸化物半導体ＴＦＴの、液晶ディスプレイ及び有機ＥＬ（Electro-Luminescence）ディスプレイへの適用が一部で始まっている。以下の説明では、液晶ディスプレイをＬＣＤ（Liquid Crystal Display）と記載する。また有機ＥＬディスプレイをＯＬＥＤ（Organic Electro-Luminescence Display）と記載する。
酸化物半導体ＴＦＴの現在の主流はボトムゲート型ＴＦＴである。大型のＬＣＤまたはＯＬＥＤを高速駆動する場合には、セルフアライン・トップゲート型ＴＦＴが有利である。セルフアライン・トップゲート型ＴＦＴは、ゲート電極とソース電極またはドレイン電極とが重なる領域及びゲート電極とソース領域またはドレイン領域とが重なる領域で発生する寄生容量が少ない。
図２７は、特許文献１に開示されているセルフアライン・トップゲート型ＴＦＴの概略断面図である。セルフアライン・トップゲート型ＴＦＴは、基板１、酸化物半導体層２、ゲート絶縁膜３、ゲート電極４、ソース側コンタクトホール６２、ドレイン側コンタクトホール６３、ソース電極７２、ドレイン電極７３及び層間絶縁膜５を有する。酸化物半導体層２はチャネル領域２１、ソース領域２２及びドレイン領域２３を有する。
特許文献１では、水素がドナーとして働くことにより抵抗が変化する酸化物半導体の性質を利用している。すなわち、ゲート絶縁膜３に水素の少ない窒化シリコン膜を用いることでチャネル領域２１中の水素を少なくする。これにより、チャネル領域２１の高抵抗を維持する。層間絶縁膜５には水素の多い窒化シリコン膜を用いることで、ソース領域２２及びドレイン領域２３の中へ水素を多く拡散させる。これにより、ソース領域２２及びドレイン領域２３を低抵抗化している。
特許文献２に、ゲート電極４に水素の拡散を抑制する機能を持たせることにより、層間絶縁膜５を成膜する際のチャネル領域２１中への水素の拡散を抑制するトップゲート型ＴＦＴが開示されている。
特許文献１及び特許文献２では、ゲート電極４とゲート絶縁膜３とを同一のパターンで形成し、このパターンをマスクに層間絶縁膜５から水素を拡散させ、ソース領域２２及びドレイン領域２３を形成する。そのため、層間絶縁膜５の成膜時には、ゲート電極４の端部の直下にチャネル領域２１とソース領域２２またはドレイン領域２３との境界が存在している。そこで、寄生容量を少なくするには、ソース領域２２及びドレイン領域２３からチャネル領域２１へ向かう水素の拡散をできるだけ抑える必要がある。
非特許文献１に、水素の拡散係数とその活性化エネルギーを求める方法が開示されている。ソース電極７２及びドレイン電極７３から酸化物半導体であるＩｎＧａＺｎＯ層中に水素が拡散することにより、ソース領域２２及びドレイン領域２３が拡大するというモデルに基づいて、式（１）により水素の拡散係数を、式（２）により活性化エネルギーをそれぞれ求める。
Figure 0006821982
特開２００７−２２０８１７号公報 特開２０１２−０３３８３６号公報
北角 英人（H. Kitakado）他１名、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜トランジスタにおける横方向酸化還元反応によるチャネル縮小現象（Channel Shortening Phenomenon Due to Redox Reaction in a Lateral Direction on In-Ga-Zn-O Thin-Film Transistors）」、第１８回 アクティブマトリックス フラットパネル ディスプレイ国際会議−ＴＦＴ技術とＦＰＤ材料−会議録（Proceedings of the eighteenth international workshop on Active-Matrix flat panel displays and devices - TFT technologies and FPD materials -）、２０１１、ｐ．２９
前述のように、寄生容量を少なくするには、水素の横方向への拡散をできるだけ抑えることが望ましい。そのために、層間絶縁膜５の成膜及びその後のアニールを低温で行う。その結果、ＴＦＴの信頼性を確保することは難しくなる。なぜなら、一般的に成膜及び成膜後のアニールを低温で行った絶縁膜の電気特性及び膜質は制約を受け、劣化したものになりやすいためである。
このような電気特性の劣化した絶縁膜を層間絶縁膜５に用いる場合には、ゲート電極４のドレイン端でホットキャリア注入が起こりやすい。また、膜質が劣化して、緻密で無い絶縁膜は、水分を含みやすい。水分を含んだ絶縁膜は、分極し易く、アルカリ金属汚染にも弱い。その結果、ＴＦＴ特性のシフト及びＳ値劣化が発生しやすくなる。ここで、Ｓ値とはドレイン電圧が一定である場合にドレイン電流を１ケタ変化させるサブスレッシュホールド領域でのゲート電圧値である。
ＴＦＴの信頼性を良好にするために層間絶縁膜５の成膜及びアニールを高温で行う場合には、ソース領域２２及びドレイン領域２３中の水素がチャネル領域２１へ横方向に過剰に拡散する。その結果ゲート電極４とソース領域２２またはドレイン領域２３とがの重なる面積が増え、寄生容量が増加する。
深刻な状況である場合には、ゲート電極４及びゲート絶縁膜３上の層間絶縁膜５から、ゲート電極４及びゲート絶縁膜３を通過して、チャネル領域２１中に水素が拡散する。これによりチャネル領域２１中のキャリアが増加して、抵抗値が低下する。その結果、チャネル領域２１とソース領域２２またはドレイン領域２３との間で抵抗値の差が少なくなり、ＴＦＴの性能が不十分になる。
本願は、一つの側面では、低い寄生容量と高い信頼性とを両立した、酸化物半導体ＴＦＴを提供することを目的とする。
一つの態様では、本発明のＴＦＴは、絶縁性の基板と、前記基板上に設けられており、チャネル領域と該チャネル領域よりも抵抗の低いソース領域及びドレイン領域とを含む酸化物半導体層と、前記酸化物半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ゲート電極と前記ゲート絶縁膜と前記酸化物半導体層との上に設けられた膜中に水素を含有する層間絶縁膜と、前記層間絶縁膜に設けられたコンタクトホールを介して前記ソース領域と導通するソース電極と、前記層間絶縁膜に設けられたコンタクトホールを介して前記ドレイン領域と導通するドレイン電極とを有するＴＦＴにおいて、前記ゲート絶縁膜は、一層又は二層からなり、少なくとも前記ゲート絶縁膜のいずれかの層は、前記ソース電極及び前記ドレイン電極と離れた位置にある、パターン化ゲート絶縁膜であり、前記パターン化ゲート絶縁膜の下面のチャネル長方向の長さは、前記ゲート電極の下面のチャネル長方向の長さよりも大きく、前記パターン化ゲート絶縁膜の上面のチャネル長方向の端部は、前記ゲート電極の下面のチャネル長方向の端部と離れており、前記パターン化ゲート絶縁膜の下面のチャネル長方向の長さは、前記チャネル領域のチャネル長方向の長さよりも大きく、前記ソース領域側の前記ゲート電極の端から前記ソース領域側の前記ゲート絶縁膜のうち最も小さい形状を有する最小ゲート絶縁膜の端までの距離が、前記ドレイン領域側の前記ゲート電極の端から前記ドレイン領域側の前記最小ゲート絶縁膜の端までの距離と等しく、前記チャネル領域と前記ソース領域との境界及び前記チャネル領域と前記ドレイン領域との境界は、前記ゲート電極の下にあり、前記ソース領域及び前記ドレイン領域の水素濃度は前記チャネル領域の水素濃度よりも高い。
一つの側面では、低い寄生容量と高い信頼性とを両立した、酸化物半導体ＴＦＴを提供することができる。
アニール前でのソース領域またはドレイン領域の縁からの距離ｘと一時間のアニールを行った後のチャネル領域の水素濃度との関係を計算した結果を示す説明図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの概略断面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの概略平面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの概略断面図である。 本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの概略平面図である。 本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの概略断面図である。 本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの概略平面図である。 本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の実施の形態４のトップゲート型酸化物半導体ＴＦＴの概略断面図である。 有機ＥＬディスプレイとして用いられる表示装置の周辺回路を含む全体構成を示す説明図である。 画素ＰＸＬＣにおける具体的な回路構成の例を示す説明図である。 特許文献１に開示されているセルフアライン・トップゲート型ＴＦＴの概略断面図である。 本発明の変形例１のトップゲート型酸化物半導体ＴＦＴの概略断面図である。 本発明の変形例１のトップゲート型酸化物半導体ＴＦＴの概略平面図である。 本発明の変形例１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の変形例１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の変形例１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の変形例２のトップゲート型酸化物半導体ＴＦＴの概略断面図である。 本発明の変形例２のトップゲート型酸化物半導体ＴＦＴの概略平面図である。 本発明の変形例２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の変形例２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の変形例２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。 本発明の変形例３のトップゲート型酸化物半導体ＴＦＴの概略断面図である。 本発明の変形例３のトップゲート型酸化物半導体ＴＦＴの概略平面図である。
［実施の形態１］
まず、酸化物半導体の特性について説明する。表１は、酸化物半導体の抵抗及び水素濃度を示す。
Figure 0006821982
成膜前の列は、ＩｎＧａＺｎＯ層の抵抗値及び水素濃度を示す。ＳｉＯ２の列は、ＩｎＧａＺｎＯ層の上に酸化シリコン膜を１００ナノメートルの厚さで成膜した場合のＩｎＧａＺｎＯ層の抵抗及び水素濃度を示す。Ａｌ２Ｏ２の列は、ＩｎＧａＺｎＯ層の上に酸化アルミニウム膜を５０ナノメートルの厚さで成膜した場合のＩｎＧａＺｎＯ層の抵抗及び水素濃度を示す。ＳｉＯ２／Ａｌ２Ｏ２の列はＩｎＧａＺｎＯ層の上に酸化アルミニウム膜を５０ナノメートルの厚さで成膜し、その上に酸化シリコン膜を１００ナノメートル積層した場合の、ＩｎＧａＺｎＯ層の抵抗と水素濃度を示す。
酸化シリコン膜は、プラズマ化学気相堆積法を使用して成膜する。以後の説明ではプラズマ化学気相堆積法をＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）と記載する。酸化シリコン膜は、３００℃のチャンバ内にて、オルトケイ酸テトラエチルと酸素ガスとを放電させて成膜する。以後の説明では、オルトケイ酸テトラエチルをＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）と記載する。
酸化アルミニウム膜は、原子層体積法を使用して成膜する。以後の説明では原子層体積法をＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）と記載する。酸化アルミニウム膜は、３００℃の温度のチャンバ内にて、トリメチルアルミニウムとオゾンガスとを交互に供給して成膜する。以後の説明では、トリメチルアルミニウムをＴＭＡ（Ｔｒｉｍｅｔｈｙｌ Ａｌｕｍｉｎｕｍ）と記載する。
水素濃度は二次イオン質量分析法で分析する。以後の説明では二次イオン質量分析法をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）法と記載する。
表１に示すように、ＩｎＧａＺｎＯ層の上にＰＥＣＶＤで酸化シリコン膜を成膜した場合にはＩｎＧａＺｎＯ層の抵抗が４．５×１０７から４．５×１０−３オーム・センチメートルに低下し、ＩｎＧａＺｎＯ層の水素濃度は一立方センチメートルあたり２×１０２０から４×１０２０に増加する。
ＩｎＧａＺｎＯ層の上にＡＬＤで酸化アルミニウム膜を成膜した場合は、ＩｎＧａＺｎＯ層の抵抗及び水素濃度は、成膜前とほぼ同じである。ＩｎＧａＺｎＯ層の上にＡＬＤで酸化アルミニウム膜を成膜し、その上にＰＥＣＶＤで酸化シリコン膜を積層した場合も、ＩｎＧａＺｎＯ層の抵抗及び水素濃度は成膜前とほぼ同じである。
酸化シリコン膜には水素が一立方センチメートルあたり５×１０２１含まれる。酸化アルミニウム膜には、水素が一立方センチメートルあたり２×１０２１含まれる。これらのことから、以下のことがわかる。
ＩｎＧａＺｎＯ層の上にＰＥＣＶＤで酸化シリコン膜を１００ｎｍ成膜する場合には水素が拡散して低抵抗化する。ＩｎＧａＺｎＯ層上にＡＬＤで酸化アルミニウム膜を５０ｎｍ成膜する場合には、酸化アルミニウム膜自身には水素を含んでいるにも関わらず、ＩｎＧａＺｎＯ層への水素の拡散を抑制して、ＩｎＧａＺｎＯ層を高抵抗の状態に維持できる。酸化アルミニウム膜の上に更にＰＥＣＶＤで酸化シリコン膜を成膜する場合も、ＩｎＧａＺｎＯ層への水素の拡散を抑制して、ＩｎＧａＺｎＯ層を高抵抗の状態に維持できる。
したがって、ＰＥＣＶＤで成膜した酸化シリコン膜を層間絶縁膜５として用いると、ソース領域２２及びドレイン領域２３に水素を拡散してＩｎＧａＺｎＯ層を低抵抗化することができる。ＡＬＤで成膜した酸化アルミニウム膜をゲート絶縁膜３として用いると、チャネル領域２１への水素の拡散を抑制して、ＩｎＧａＺｎＯ層を高抵抗に維持することができる。
以上の現象は、酸化シリコン膜と酸化アルミニウム膜の材料の違いだけでなく、成膜手法の違いにも起因すると考えられる。ＰＥＣＶＤを使用する場合には、成膜室の気相中において水素は様々なラジカル及びイオンで存在し、イオンはプラズマのシース電界で加速されてＩｎＧａＺｎＯ層に到達する。ＡＬＤを使用する場合には、成膜室の気相中において水素はメタン（ＣＨ４）または水（Ｈ２Ｏ）の形で存在するため、イオンはほとんど存在せず、またシース電界も発生しないため、イオンがＩｎＧａＺｎＯ層に到達しない。そのため、酸化アルミニウム膜以外にも、酸化シリコン膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などをＡＬＤで成膜した場合には、ＡＬＤで成膜した酸化アルミニウム膜と同様の特性が得られると考えられる。
次に、アニールによる水素の横方向への拡散について説明する。非特許文献１に３５０℃における拡散係数と活性化エネルギーとが記載されている。この拡散係数及びアレニウスの式を用いて、式（３）に示すように温度と拡散係数との関係を求めることができる。
Figure 0006821982
拡散係数と相補誤差関数とを用いて、式（４）に示すようにソース領域２２またはドレイン領域２３の縁からの距離ｘとアニールした後のチャネル領域２１中の水素濃度との関係を求めることができる。
Figure 0006821982
図１は、アニール前でのソース領域２２またはドレイン領域２３の縁からの距離ｘと一時間のアニールを行った後のチャネル領域２１の水素濃度との関係を計算した結果を示す説明図である。
図１は、式（３）に基づいて、２００℃から４５０℃までの温度における拡散係数を求める。求めた拡散係数と相補誤差関数とを用いて計算した結果を示す説明図である。図１の横軸は、アニール前でのソース領域２２またはドレイン領域２３の縁からチャネル領域２１に向かう距離ｘである。ｘ＝０は、アニール前でのチャネル領域２１とソース領域２２またはドレイン領域２３との境界を示す。ｘ＞０はチャネル領域２１である。縦軸はアニール後の水素濃度である。丸は２００℃でアニールする場合を示す。三角は３００℃でアニールする場合を示す。四角は３５０℃でアニールする場合を示す。菱形は４００℃でアニールする場合を示す。アスタリスクは４５０℃でアニールする場合を示す。
表１より、アニール前のチャネル領域２１の水素濃度は２×１０２０ｃｍ−３、アニール前のソース領域２２及びドレイン領域２３の水素濃度は４×１０２０ｃｍ−３とした。また、チャネル領域２１とソース領域２２またはドレイン領域２３との境界の水素濃度は中間である３×１０２０ｃｍ−３とした。ソース領域２２及びドレイン領域２３の水素濃度はアニールによって変わらないと仮定した。
図１から、アニールによって水素が拡散することにより、チャネル領域２１とソース領域２２またはドレイン領域２３との境界が移動する距離を見積もることができる。例えば、アニール温度を２００℃から、４００℃へ高くした場合、水素の拡散によって、チャネル領域２１とソース領域２２またはドレイン領域２３との境界の位置の移動距離は約０．０５マイクロメートルから約０．５マイクロメートルに変化する。この距離の分、層間絶縁膜５の成膜時にゲート電極４の端からソース領域２２及びドレイン領域２３の縁を離しておくことで、ゲート電極４の下への水素の過剰な拡散を抑制して、寄生容量の増加を抑えることができる。尚、４００℃は、良好な電気特性及び緻密な膜質の層間絶縁膜５を得られるアニール温度である。
本発明の実施の形態１に係るトップゲート型の酸化物半導体ＴＦＴについて説明する。図２は、本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの概略断面図である。図３は、本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの概略平面図である。図２及び図３には、両側矢印を用いてチャネル長方向を示す。以後の説明では、断面図の場合には図２に、平面図の場合には図３にそれぞれ示した方向と同様の方向がチャネル長方向を示す。
実施の形態１に係るトップゲート型の酸化物半導体ＴＦＴは、ガラス基板などの絶縁性の基板１の上に、インジウム、ガリウム、亜鉛、錫、アルミニウムなどの金属の酸化物からなる酸化物半導体層２が形成されている。この酸化物半導体層２には、ソース領域２２とドレイン領域２３とがチャネル領域２１を挟むように形成されている。このソース領域２２及びドレイン領域２３は、後述する層間絶縁膜５の成膜とその後のアニールで水素を拡散させることにより、チャネル領域２１よりも水素濃度が高く、低抵抗に形成されている。
酸化物半導体層２の上には、酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜からなり、単一の形状を持つゲート絶縁膜３が島状に形成されている。また、ゲート絶縁膜３はチャネル長方向の長さが後述のゲート電極４のチャネル長方向の幅よりも長く、かつチャネル領域２１のチャネル長方向の幅よりも長く形成されている。これは、ゲート絶縁膜３が一つの形状にパターニングされており、そのうち最も小さな形状を有するゲート絶縁膜３即ち最小ゲート絶縁膜はチャネル長方向の長さがゲート電極４のチャネル長方向の幅よりも長く、かつチャネル領域２１のチャネル長方向の幅よりも長く設けられていると換言することもできる。
ゲート絶縁膜３の上には、モリブデン、タンタル、ニオブ、クロム、タングステン、アルミ、チタンの単層膜またはその積層膜或いはこれらの合金の金属膜からなるゲート電極４が形成されている。また、ゲート電極４はゲート絶縁膜３よりも幅狭に形成されており、チャネル長方向の長さがゲート絶縁膜３よりも短い。
酸化物半導体層２、ゲート絶縁膜３、ゲート電極４の上には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などからなる層間絶縁膜５が形成されている。層間絶縁膜５は、水素を含む原料で成膜を行うため、膜中に水素を含んでいる。層間絶縁膜５の成膜時には、ゲート絶縁膜３をマスクとして水素を拡散させる。そのため、ゲート絶縁膜３が除去された場所には、ソース領域２２またはドレイン領域２３が形成される。一方、水素の拡散が抑制されるゲート絶縁膜３の下にはチャネル領域２１が形成される。すなわち、これらチャネル領域２１、ソース領域２２、ドレイン領域２３はゲート絶縁膜３に対してセルフアラインで形成される。
また、ゲート絶縁膜３はゲート電極４よりもチャネル長方向に長く形成されている。そのため、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界は、層間絶縁膜５の成膜時では、ゲート電極４から離れた場所に形成される。そのため、ゲート電極４の下まで水素の拡散距離を確保でき、ゲート電極４の下への水素の過剰な拡散を抑制することができる。その結果、ゲート電極４とソース領域２２またはドレイン領域２３とが重なる面積を小さくして、寄生容量を小さくすることができる。
ゲート電極４の下までの水素の拡散距離を確保できることから、層間絶縁膜５の高温成膜とアニールが可能になる。そのため、層間絶縁膜５の電気特性及び膜質を良好にし、信頼性の高いＴＦＴを得ることができる。
層間絶縁膜５には、ソース領域２２へ達するソース側コンタクトホール６２と、ドレイン領域２３へ達するドレイン側コンタクトホール６３とが形成されている。層間絶縁膜５の上ならびにソース側コンタクトホール６２及びドレイン側コンタクトホール６３内には、モリブデン、タンタル、ニオブ、クロム、タングステン、アルミニウム、チタンの単層膜またはその積層膜或いはこれらの合金の金属膜からなるソース電極７２とドレイン電極７３とが形成されている。ソース電極７２及びドレイン電極７３は、ソース領域２２及びドレイン領域２３とそれぞれ導通している。
図２及び図３に示すＴＦＴは、層間絶縁膜５の成膜の際に、パターン化したゲート絶縁膜３（パターン化ゲート絶縁膜）をマスクとして水素を拡散させ、ソース領域２２及びドレイン領域２３をセルフアラインで形成する。その後、アニールでソース領域２２及びドレイン領域２３から水素を横方向に拡散させる。そのため、ソース領域２２側のゲート絶縁膜３の端からソース領域２２とチャネル領域２１の境界までの距離８２と、ドレイン領域２３側のゲート絶縁膜３の端からドレイン領域２３とチャネル領域２１の境界までの距離８３とは実質的に等しくなる。実質的とは、０．２μｍ程度を指す。これは、図１に示すように、チャネル領域２１とソース領域２２またはドレイン領域２３との界面の水素濃度Ｃ０が１０％変動した場合には、水素のチャネル領域２１への拡散距離が０．２μｍ変動するためである。尚、図１に示すように、温度が１０℃変動した場合の拡散距離の変動は０．０５μｍに留まる。
ゲート絶縁膜３を除去する際に、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界は、ドライエッチングまたはウェットエッチングに曝される。アニールによる水素の拡散によって、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界を、ゲート絶縁膜３の下へ移動させる。そのため、ホットキャリア耐性を高め、ＴＦＴの信頼性を更に良好にすることができる。
アニールによる水素の拡散によって、チャネル領域２１とソース領域２２の境界及びチャネル領域２１とドレイン領域２３の境界をゲート電極４の下に形成する。これによりＴＦＴは、シングルドレイン構造となり、高いオン電流を得ることができる。
ゲート電極４の下に水素を拡散させる距離は、ゲート電極４とチャネル領域２１、ソース領域２２及びドレイン領域２３との位置のバラツキを含んだものである必要がある。このうち、チャネル領域２１、ソース領域２２、ドレイン領域２３は、層間絶縁膜５の成膜とその後のアニールによって、ゲート絶縁膜３に対してセルフアラインで形成される。そのため、図２及び図３に示すように、ゲート電極４もゲート絶縁膜３に対してセルフアラインで形成しておくと、ゲート電極４とチャネル領域２１、ソース領域２２及びドレイン領域２３との位置のバラツキを小さくすることができる。その結果、ゲート電極４とソース領域２２及びドレイン領域２３との重なる面積の少ないＴＦＴを均一に作製することが可能になる。このようなゲート電極４もゲート絶縁膜３に対してセルフアラインで形成した場合は、ソース領域２２側のゲート電極４の端からソース領域２２側のゲート絶縁膜３の端までの距離８４は、ドレイン領域２３側のゲート電極４の端からドレイン領域２３側のゲート絶縁膜３の端までの距離８５と実質的に等しくなる。
以上の構成により、寄生容量を小さくし、信頼性を良好にした、トップゲート型の酸化物半導体ＴＦＴを得ることが可能になる。
次に、本実施の形態のＴＦＴの製造方法について説明する。図４から図１０は、本発明の実施の形態１のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。
図４について説明する。ガラス基板１の上に酸化物半導体層２としてアモルファスＩｎＧａＺｎＯ層を５０ｎｍ成膜する。酸化物半導体層２の上に、フォトリソグラフィー工程により、図示しない島状のレジストパターンを形成する。レジストパターンに沿ってエッチングを行う。レジスト剥離工程を経て、酸化物半導体層２の島状パターンを形成する。
尚、基板１には、ガラス基板以外に、プラスティック基板などの絶縁性の基板を用いることができる。また、酸化物半導体層２は、ＩｎＧａＺｎＯ以外に、インジウム、ガリウム、亜鉛、錫、アルミニウムなどの金属の酸化物からなる酸化物半導体を用いることができる。また、アモルファス酸化物半導体、結晶性酸化物半導体のどちらも用いることができる。アモルファスＩｎＧａＺｎＯ層の膜厚は１０〜２００ｎｍが適切である。
図５について説明する。図５に示すように、ゲート絶縁膜３として、ＡＬＤで酸化アルミニウム膜を５０ｎｍ成膜する。ゲート絶縁膜３は、酸化アルミニウム膜以外に、酸化シリコン膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜を用いることができる。酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜または酸化タンタル膜が、少なくとも５０ｎｍ以上含まれていると、後述する層間絶縁膜５の成膜時において水素の拡散を特に抑制できる。ゲート絶縁膜３の成膜方法は、ＰＥＣＶＤ、スパッタ、ＡＬＤを選択可能であるが、酸化物半導体層２への水素の拡散及びイオン衝撃によるダメージの点で、ＡＬＤを使用して成膜することが望ましい。
ゲート絶縁膜３の上にゲート電極４として、スパッタでモリブデンを１００ｎｍ成膜する。ゲート電極４には、モリブデン以外にも、タンタル、ニオブ、クロム、タングステン、アルミニウム、チタンの単層膜またはその積層膜或いはこれらの合金の金属膜を用いることができる。ゲート電極４の膜厚は５０〜５００ｎｍが適切である。
図６に示すように、フォトリソグラフィー工程を行い、島状のレジストパターン４１を形成する。レジストパターン４１に沿ってエッチングを行い、ゲート電極４とゲート絶縁膜３とを形成する。
図７に示すように、アッシングでレジストパターン４１を片側で０．５μｍ細くすることでレジストパターン４２を形成する。レジストパターン４２に沿ってゲート電極４をエッチングする。レジストパターン４２は、後述する層間絶縁膜５の成膜及びその後のアニールによって水素を拡散させる距離の分だけ、レジストパターン４１を細くして形成するとよい。
図８に示すように、レジスト剥離工程にてレジストパターン４２を除去する。このようにすることで、ゲート絶縁膜３を単一の形状を持つパターン化ゲート絶縁膜に形成する。尚、ゲート絶縁膜３のチャネル長方向の長さは、ゲート電極４のチャネル長方向の幅よりも長く形成する。
図６から図８までの工程では、ゲート電極４とゲート絶縁膜３とをセルフアラインで形成するために、レジストパターン４２はレジストパターン４１をアッシングで細くすることにより形成する。このような工程を採用する場合には、ソース領域２２側のゲート電極４の端からソース領域２２側のゲート絶縁膜３の端までの距離８４と、ドレイン領域２３側のゲート電極４の端からドレイン領域２３側のゲート絶縁膜３の端までの距離８５とは実質的に等しくなる。尚、レジストパターン４１とレジストパターン４２を、それぞれ個別にフォトリソグラフィー工程を行って形成することも可能である。
図９に示すように、層間絶縁膜５として、ＰＥＣＶＤで酸化シリコン膜を３００ｎｍ成膜する。層間絶縁膜５には、酸化シリコン膜以外にも、窒化シリコン膜、酸化窒化シリコン膜などを用いることができる。層間絶縁膜５の成膜方法には、ＰＥＣＶＤまたはＡＬＤを用いることができる。層間絶縁膜５の原料は、水素を含むものを使用する。したがって層間絶縁膜５は膜中に水素を含んでいる。層間絶縁膜５を成膜する際に、ゲート絶縁膜３で覆われていない酸化物半導体層２へ水素を拡散させ、ソース領域２２及びドレイン領域２３を形成する。そのため、ソース領域２２及びドレイン領域２３は、チャネル領域２１よりも水素濃度が高くなる。水素濃度の差は、表１に示すように２×１０２０ｃｍ−３となると考えられる。この時のチャネル領域２１とソース領域２２及びドレイン領域２３の層抵抗は１０桁異なるので、良好なＴＦＴ特性を十分に得ることができる。そのため、ソース領域２２及びドレイン領域２３は、チャネル領域２１よりも２×１０２０ｃｍ−３以上、水素濃度が高いことが望ましい。
ゲート電極４のチャネル長方向の幅よりもチャネル長方向に長いゲート絶縁膜３をマスクとして、酸化物半導体層２へ水素を拡散させるので、チャネル領域２１とソース領域２２の境界及びチャネル領域２１とドレイン領域２３の境界は、ゲート電極４から離れて形成される。そのため、ゲート電極４の下までの水素の拡散距離を確保できる。したがって層間絶縁膜５の成膜は３００℃以上の高温で行うことが可能である。そのため、電気特性が良好で、緻密な膜質の層間絶縁膜５を得やすい。
図１０について説明する。コンタクトホール用フォトリソグラフィー工程、コンタクトエッチング工程、レジスト剥離工程を経てソース側コンタクトホール６２及びドレイン側コンタクトホール６３を形成する。ソース電極７２及びドレイン電極７３用の金属として、モリブデン１００ｎｍとアルミニウム２００ｎｍの積層膜を成膜する。ソース電極７２及びドレイン電極７３用のフォトリソグラフィー工程、ソース電極７２及びドレイン電極７３用のエッチング工程、レジスト剥離工程を行い、ソース電極７２及びドレイン電極７３とを形成する。ソース電極７２及びドレイン電極７３には、モリブデン、アルミニウム以外にもタンタル、ニオブ、クロム、タングステン、チタンの単層膜またはその積層膜或いはこれらの合金の金属膜を用いることができる。ソース電極７２及びドレイン電極７３の膜厚は１００〜５００ｎｍが適切である。
４００℃で１時間のアニールを行い、水素をソース領域２２及びドレイン領域２３から横方向に拡散させる。水素の拡散により、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界をゲート絶縁膜３の下、更にはゲート電極４の下まで移動させる。以上の工程により、図２及び図３のトップゲート型の酸化物半導体ＴＦＴを得る。アニールの温度は、層間絶縁膜５の電気特性及び膜質を良好にするために、３００℃以上が望ましい。
本実施の形態では、層間絶縁膜５を成膜する工程で、ゲート電極４よりも太いゲート絶縁膜３をマスクとして、酸化物半導体層２へ水素を拡散させる。チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界は、ゲート電極４から離れて形成される。そのため、ゲート電極４の下までの水素の拡散距離を確保でき、ゲート電極４の下への水素の過剰な拡散を抑制することができる。その結果、ゲート電極４とソース領域２２またはドレイン領域２３とが重なる面積を小さくし、寄生容量を小さくすることができる。
前述のように、図２及び図３のＴＦＴの層間絶縁膜５は、電気特性が良好で緻密な膜質であるため、ＴＦＴの信頼性を良好にすることができる。
次に、本発明の変形例１に係るトップゲート型の酸化物半導体ＴＦＴについて説明する。図２８及び図２９は、本発明の変形例１のトップゲート型の酸化物半導体ＴＦＴの概略断面図及び概略平面図である。本変形例では、ゲート電極及びゲート絶縁膜を除いては実施の形態１と同様の構成を有する。本変形例の作用及び効果も、実施の形態１と同様である。そのため、ここでは主にゲート電極及びゲート絶縁膜の違いについて説明し、その他の点については省略する。
図２８に示すように、酸化物半導体層２の上には、酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜からなり、単一の形状を持つゲート絶縁膜３が島状に形成されている。また、ゲート絶縁膜３の断面は順テーパーに形成されている。順テーパーとは、基板１と接する面から上面方向に向かって幅が小さくなり、スロープ形状となることを意味する。それに加えて、ゲート絶縁膜３は、酸化物半導体層２と接する界面におけるチャネル長方向の長さ８７が、後述のゲート電極４と接する界面におけるチャネル長方向の長さ８６よりも長く形成されている。さらにチャネル長方向の長さ８７は、チャネル領域２１のチャネル長方向の幅よりも長く形成されている。
ゲート絶縁膜３の上には、モリブデン、タンタル、ニオブ、クロム、タングステン、アルミ、チタンの単層膜またはその積層膜或いはこれらの合金の金属膜からなるゲート電極４が形成されている。また、ゲート電極４の断面は順テーパーに形成されている。また、ゲート電極４は、ゲート絶縁膜３よりも幅狭に形成されている。すなわち、ゲート電極４のチャネル方向の長さは、ゲート絶縁膜３と接する界面におけるチャネル長方向の長さ８６よりも短い。本変形例の場合、ゲート絶縁膜３及びゲート電極４の断面を順テーパー形状で形成している。そのため、ソース領域側のゲート電極の端からソース領域側のゲート絶縁膜の端までの距離と、ドレイン領域側のゲート電極の端からドレイン領域側のゲート絶縁膜の端までの距離とを一義的に決定することは難しいので、８４及び８５は図示を省略している。
その他の構成は、実施の形態１と同様のため、寄生容量を小さくし、信頼性を改善した、トップゲート型の酸化物半導体ＴＦＴを得ることが可能になる。
次に、本発明の変形例１のＴＦＴの製造方法について説明する。図３０から３２は、本発明の変形例１のトップゲート型の酸化物半導体ＴＦＴの製造工程毎の概略断面図である。本変形例は、ゲート電極及びゲート絶縁膜の断面構造が実施の形態１と異なる。そのため、ここでは主にゲート電極及びゲート絶縁膜の製造工程の違いについて説明し、その他の点については省略する。
図３０について説明する。ガラス基板１上に島状の酸化物半導体層２を形成し、その上にゲート絶縁膜３及びゲート電極４を成膜した図５と同様の構造の上に、フォトリソグラフィー工程を行い、レジストパターン４１を形成する。レジストパターン４１は、図３０のように断面が順テーパーの形状に形成する。
図３１に示すように、レジストパターン４１に沿ってエッチングを行い、断面が順テーパーの形状になるようにゲート電極４とゲート絶縁膜３を形成する。このエッチングにはドライエッチングを用い、レジストパターン４１を後退させながら、エッチングするとよい。
図３２に示すように、レジスト剥離工程にてレジストパターン４１を除去する。このようにすることで、ゲート絶縁膜３を単一の形状で形成する。ゲート絶縁膜３の断面は順テーパーに形成される。ゲート絶縁膜３が酸化物半導体層２と接する界面におけるチャネル長方向の長さ８７は、ゲート電極４がゲート絶縁膜３と接する界面におけるチャネル長方向の長さ８６よりも長く形成する。
その後、層間絶縁膜を成膜する工程以降は、実施の形態１と同様に行い、図２８及び図２９に示すＴＦＴが完成する。
本変形例では、層間絶縁膜５を成膜する工程において、ゲート電極４よりも太く形成したゲート絶縁膜３をマスクとして、水素を酸化物半導体層２へ拡散させる。そのため、実施の形態１と同様に、寄生容量を小さくしながら、ＴＦＴの信頼性を良好にすることが出来る。
［実施の形態２］
次に、本発明の実施の形態２に係るトップゲート型の酸化物半導体ＴＦＴについて説明する。図１１は、本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの概略断面図である。図１２は本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの概略平面図である。本実施の形態は、ゲート絶縁膜３が二つの異なる形状を有する点で、実施の形態１と異なる。そのため、ここでは主にゲート絶縁膜３の違いについて説明し、その他の点については省略する。
図１１に示すように、酸化物半導体層２の上に、酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜からなり、異なる二つの形状を有するゲート絶縁膜３が形成されている。ゲート絶縁膜３の一部は除去されている。
膜厚方向で下に位置し、第一の形状を有する第一ゲート絶縁膜３１は、酸化物半導体層２全体を覆う。膜厚方向で上に位置し、第二の形状を有する第二ゲート絶縁膜３２は、チャネル長方向の長さがゲート電極４のチャネル長方向の幅よりも長く、かつチャネル領域２１のチャネル長方向の幅よりも長く形成されている。これは、ゲート絶縁膜３が二つの形状を有しており、そのうち最も小さな形状を有する最小ゲート絶縁膜、即ち第二ゲート絶縁膜３２はチャネル長方向の長さがゲート電極４のチャネル長方向の幅よりも長く、かつチャネル領域２１のチャネル長方向の幅よりも長く設けられていると換言することもできる。また、第二ゲート絶縁膜３２は、パターン化ゲート絶縁膜であると換言することもできる。
層間絶縁膜５の成膜時には、第二ゲート絶縁膜３２をマスクとして水素を拡散させる。そのため、第二ゲート絶縁膜３２が除去された場所にはソース領域２２またはドレイン領域２３が形成され、一方、水素の拡散が抑制される第二ゲート絶縁膜３２の下にはチャネル領域２１が形成される。すなわち、これらチャネル領域２１、ソース領域２２、ドレイン領域２３は、第二ゲート絶縁膜３２に対してセルフアラインで形成される。また、第二ゲート絶縁膜３２はゲート電極４よりもチャネル長方向に長く形成されているため、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界は、層間絶縁膜５の成膜時には、ゲート電極４から離れた場所に形成される。そのため、ゲート電極４の下までの水素の拡散距離を確保でき、ゲート電極４の下への水素の過剰な拡散を抑制することができる。その結果、ゲート電極４とソース領域２２またはドレイン領域２３とが重なる面積を小さくし、寄生容量を小さくすることができる。
ゲート電極４の下までの水素の拡散距離を確保できることから、層間絶縁膜５の高温成膜とアニールとが可能になる。そのため、層間絶縁膜５の電気特性及び膜質を良好にし、ＴＦＴの信頼性を良好にすることができる。
本実施の形態では、層間絶縁膜５の成膜の際に、第二ゲート絶縁膜３２をマスクとして水素を拡散させ、ソース領域２２及びドレイン領域２３をセルフアラインで形成する。その後、アニールでソース領域２２及びドレイン領域２３から水素を横方向に拡散させる。そのため、ソース領域２２側の第二ゲート絶縁膜３２の端からソース領域２２とチャネル領域２１との境界までの距離８２と、ドレイン領域２３側の第二ゲート絶縁膜３２の端からドレイン領域２３とチャネル領域２１との境界までの距離８３とは実質的に等しい。
また、アニールによる水素の拡散によって、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界を第二ゲート絶縁膜３２、更にはゲート電極４の下に形成する。そのためシングルドレイン構造となり、高いオン電流を得ることができる。このとき、図１１及び図１２に示すように、ゲート電極４も第二ゲート絶縁膜３２に対してセルフアラインで形成しておくことにより、ゲート電極４とチャネル領域２１、ソース領域２２及びドレイン領域２３との位置のバラツキを小さくすることができる。その結果、ゲート電極４とソース領域２２及びドレイン領域２３との重なる面積の少ないＴＦＴを均一に作製することが可能になる。このようにゲート電極４もゲート絶縁膜３に対してセルフアラインで形成する場合には、ソース領域２２側のゲート電極４の端からソース領域２２側のゲート絶縁膜３の端までの距離８４は、ドレイン領域２３側のゲート電極４の端からドレイン領域２３側のゲート絶縁膜３の端までの距離８５と実質的に等しくなる。
本実施の形態では、第一ゲート絶縁膜３１で酸化物半導体層２全体を覆っているため、第一ゲート絶縁膜３１と酸化物半導体層２との界面は、第二ゲート絶縁膜３２及びゲート電極４をエッチングする際のエッチャント及びレジスト剥離液に曝されない。したがって、酸化物半導体層２の汚染を防止することができる。そのため、電気特性を良好に保ち、ＴＦＴの信頼性を更に良好にすることができる。
以上の構成により、寄生容量を小さくし、信頼性を良好にした、トップゲート型の酸化物半導体ＴＦＴを得ることが可能になる。
本実施の形態のＴＦＴの製造方法を説明する。図１３から図１７は、本発明の実施の形態２のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。本実施の形態は、ゲート絶縁膜３の平面構造が実施の形態１と異なる。そのため、ここでは、主にゲート絶縁膜３の製造工程の違いについて説明し、その他の点については省略する。
図１３について説明する。実施の形態１と同様に、ガラス基板１の上に酸化物半導体層２の島状パターンを形成する。第一ゲート絶縁膜３１として、ＰＥＣＶＤで酸化シリコン膜を１００ｎｍ成膜する。第二ゲート絶縁膜３２として、ＡＬＤで酸化アルミニウム膜を５０ｎｍ成膜する。第二ゲート絶縁膜３２の上にゲート電極材として、スパッタでモリブデンを１００ｎｍ成膜する。
第一ゲート絶縁膜３１及び第二ゲート絶縁膜３２には、酸化シリコン膜または酸化アルミニウム膜以外にも、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜を用いることができる。第一ゲート絶縁膜３１は、後述する層間絶縁膜５の成膜の際に、水素の拡散の妨げにならないことが必要であるので、ＰＥＣＶＤの酸化シリコン膜を使用する場合であれば厚さは１００ｎｍ以下が望ましい。第二ゲート絶縁膜３２には、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜または酸化タンタル膜が、少なくとも５０ｎｍ以上含まれていることが望ましい。後述する層間絶縁膜５の成膜時において水素の拡散を特に抑制できるからである。これらの成膜方法には、ＰＥＣＶＤ、スパッタ、ＡＬＤを使用することが可能であるが、酸化物半導体層２への水素の拡散及びイオン衝撃によるダメージの点で、ＡＬＤで成膜することが望ましい。
図１４について説明する。フォトリソグラフィー工程を行い、レジストパターン４１を形成する。レジストパターン４１に沿ってエッチングして、ゲート電極４と第二ゲート絶縁膜３２を形成する。このとき、第一ゲート絶縁膜３１はエッチングせずに残しておく。
図１５について説明する。アッシングでレジストパターン４１を片側で０．５μｍ細くすることでレジストパターン４２を形成する。レジストパターン４２に沿ってゲート電極４をエッチングする。レジストパターン４２は、後述する層間絶縁膜５の成膜及びその後のアニールによって水素を拡散させる距離の分だけ、レジストパターン４１を細くして形成することが望ましい。
図１６について説明する。レジスト剥離工程にてレジストパターン４２を除去する。このようにすることで、ゲート絶縁膜３を酸化物半導体層２と接する第一ゲート絶縁膜３１とゲート電極４と接する第二ゲート絶縁膜３２の二層で形成した。第二ゲート絶縁膜３２のチャネル長方向の長さは、ゲート電極４のチャネル長方向の幅よりも長い。
本実施の形態では、第一ゲート絶縁膜３１が酸化物半導体層２全体を覆っている。そのため、第一ゲート絶縁３１と酸化物半導体層２との界面は、上述した第二ゲート絶縁膜３２及びゲート電極４のエッチング工程及びレジスト剥離工程で、エッチャント及びレジスト剥離液に曝されず、酸化物半導体層２の汚染を防止することができる。そのため、酸化物半導体層２の電気特性を良好に保ち、ＴＦＴの信頼性を更に良好にすることができる。
図１２から図１６までの工程では、ゲート電極４と第二ゲート絶縁膜３２とをセルフアラインで形成するために、レジストパターン４２はレジストパターン４１をアッシングで細くして形成した。このような工程を採用する場合には、ソース領域２２側のゲート電極４の端からソース領域２２側のゲート絶縁膜３の端までの距離８４が、ドレイン領域２３側のゲート電極４の端からドレイン領域２３側のゲート絶縁膜３の端までの距離８５と実質的に等しくなる。尚、レジストパターン４１とレジストパターン４２とを、それぞれ個別にフォトリソグラフィー工程を用いて製作することも可能である。
図１７について説明する。層間絶縁膜５として、ＰＥＣＶＤで酸化シリコン膜を３００ｎｍ成膜する。層間絶縁膜５の成膜時に、第二ゲート絶縁膜３２で覆われていない酸化物半導体層２に水素が拡散して、ソース領域２２及びドレイン領域２３を形成する。そのため、ソース領域２２及びドレイン領域２３は、チャネル領域２１よりも水素濃度が高い。水素濃度の差は２×１０２０ｃｍ−３以上であることが望ましい。
酸化物半導体層２へ水素を拡散させる際のマスクである第二ゲート絶縁膜３２のチャネル長方向の長さは、ゲート電極４のチャネル長方向の幅よりも長い。そのため、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界は、ゲート電極４から離れて形成される。ゲート電極４の下までの水素の拡散距離を確保できることから、層間絶縁膜５の成膜は３００℃以上の高温で行うことができる。そのため、電気特性が良好で、膜質が緻密な層間絶縁膜５を得やすくなる。
実施の形態１と同様に、ソース側コンタクトホール６２、ドレイン側コンタクトホール６３、ソース電極７２及びドレイン電極７３を形成する。最後に４００℃で１時間のアニールを行う。水素がソース領域２２及びドレイン領域２３から横方向に拡散し、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界が、第二ゲート絶縁膜３２の下、更にはゲート電極４の下まで移動する。以上の工程により、図５のトップゲート型の酸化物半導体ＴＦＴが完成する。
本実施の形態では、層間絶縁膜５を成膜する際に、ゲート電極４のチャネル長方向の幅よりもチャネル長方向に長い第二ゲート絶縁膜３２をマスクとして、酸化物半導体層２へ水素を拡散させる。チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界は、ゲート電極４から離れて形成される。そのため、ゲート電極４の下までの水素の拡散距離を確保でき、ゲート電極４の下への水素の過剰な拡散を抑制することができる。その結果、ゲート電極４とソース領域２２またはドレイン領域２３とが重なる面積を小さくし、寄生容量を小さくすることができる。
また、前述のように、本実施の形態の層間絶縁膜５は電気特性が良好で、緻密な膜質であるため、ＴＦＴの信頼性を良好にすることができる。
［実施の形態３］
図１８は、本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの概略断面図である。図１９は、本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの概略平面図である。本実施の形態は、第一ゲート絶縁膜３１が酸化物半導体層２と同一の平面形状である点が、実施の形態２と異なる。そのため、ここでは、主にゲート絶縁膜３の製造工程の違いについて説明し、その他の点については省略する。
図１８に示すように、酸化物半導体層２の上には、酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜からなり、異なる二つの形状を有するゲート絶縁膜３が形成されている。ゲート絶縁膜３の一部は除去されている。
膜厚方向で下に位置し、第一の形状を有する第一ゲート絶縁膜３１は、酸化物半導体層２表面全体を覆い、端部を覆っていない。膜厚方向で上に位置し第二の形状を有する第二ゲート絶縁膜３２はチャネル長方向の長さがゲート電極４のチャネル長方向の幅よりも長く、かつチャネル領域２１のチャネル長方向の幅よりも長く形成されている。これは、ゲート絶縁膜３が二つの形状を有しており、そのうち最も小さな形状を有する最小ゲート絶縁膜、即ち第二ゲート絶縁膜３２は、チャネル長方向の長さがゲート電極４のチャネル長方向の幅よりも長く、かつチャネル領域２１のチャネル長方向の幅よりも長く設けられていると換言することもできる。また、第二ゲート絶縁膜３２は、パターン化ゲート絶縁膜であると換言することもできる。
ソース領域２２側のゲート絶縁膜３の端からソース領域２２とチャネル領域２１との境界までの距離８２と、ドレイン領域２３側のゲート絶縁膜３の端からドレイン領域２３とチャネル領域２１との境界までの距離８３とは実質的に等しい。
その他の構成は、実施の形態２と同様である、寄生容量を小さくし、信頼性を良好にした、トップゲート型の酸化物半導体ＴＦＴを得ることが可能になる。
実施の形態２と同様に、本実施の形態では、第一ゲート絶縁膜３１が酸化物半導体層２全体を覆っている。そのため、第一ゲート絶縁膜３１と酸化物半導体層２との界面は、上述した第二ゲート絶縁膜３２及びゲート電極４のエッチング工程及びレジスト剥離工程で、エッチャント及びレジスト剥離液に曝されず、酸化物半導体層２の汚染を防止することができる。
それに加えて、第一ゲート絶縁膜３１と酸化物半導体層２との界面は、酸化物半導体層２のエッチングの際にレジスト及びレジスト剥離液に曝されない。したがって、実施の形態２よりも更に酸化物半導体層２の汚染を防止することができる。そのため、電気特性を良好に保ち、ＴＦＴの信頼性を更に良好にすることができる。
次に、本実施の形態のＴＦＴの製造方法を説明する。図２０から図２３は、本発明の実施の形態３のトップゲート型酸化物半導体ＴＦＴの製造工程ごとの概略断面図である。本実施の形態は、第一ゲート絶縁膜３１の平面構造が実施の形態２と異なる。そのため、ここでは、主に第一ゲート絶縁膜３１の製造工程の違いについて説明し、その他の点については省略する。
図２０について説明する。ガラス基板１上に酸化物半導体層２を成膜する。第一ゲート絶縁膜３１として、ＰＥＣＶＤで酸化シリコン膜を１００ｎｍ成膜する。第一ゲート絶縁膜３１には、酸化シリコン膜以外に、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜を用いることができる。第一ゲート絶縁膜３１は、後述する層間絶縁膜５の成膜の際に、水素の拡散の妨げにならないことが必要であるので、ＰＥＣＶＤの酸化シリコン膜を使用する場合であれば、厚さ１００ｎｍ以下であることが望ましい。
図２１について説明する。フォトリソグラフィー工程を行い、レジストパターン２４を形成する。レジストパターン２４に沿ってエッチングを行い、第一ゲート絶縁膜３１と酸化物半導体層２とを形成する。このように、酸化物半導体層２に第一ゲート絶縁膜３１を積層してからエッチングすることで、第一ゲート絶縁膜３１と酸化物半導体層２との界面は、酸化物半導体層２のエッチングの際にレジスト及びレジスト剥離液に曝されない。そのため、実施の形態２よりも更に酸化物半導体層２の汚染を防止することができる。
図２２について説明する。レジスト剥離工程にてレジストパターン２４を除去する。第二ゲート絶縁膜３２として、ＡＬＤで酸化アルミニウム膜を５０ｎｍ成膜する。第二ゲート絶縁膜３２の上にゲート電極材として、スパッタでモリブデンを１００ｎｍ成膜する。第二ゲート絶縁膜３２には酸化アルミニウム膜以外に、酸化シリコン膜または酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜を用いることができる。また、第二ゲート絶縁膜３２には、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜または酸化タンタル膜が、少なくとも５０ｎｍ以上含まれていることが望ましい。後述する層間絶縁膜５の成膜時において水素の拡散を特に抑制できるからである。これらの成膜には、ＰＥＣＶＤ、スパッタまたはＡＬＤを使用することが可能であるが、酸化物半導体層２への水素の拡散及びイオン衝撃によるダメージの点で、ＡＬＤで成膜することが望ましい。
図２３について説明する。実施の形態２と同様に、フォトリソグラフィーとエッチングとを行い、第二ゲート絶縁膜３２とゲート電極４とを形成する。すなわち、ゲート絶縁膜３を酸化物半導体層２と接する第一ゲート絶縁膜３１とゲート電極４と接する第二ゲート絶縁膜３２との二層で形成し、第二ゲート絶縁膜３２のチャネル長方向の長さをゲート電極４のチャネル長方向の幅よりも長く形成した。
その後も実施の形態２と同様の工程を行い、図１８及び図１９に示すＴＦＴが完成する。ソース領域２２及びドレイン領域２３は、チャネル領域２１よりも水素濃度が高くなる。実施の形態２と同様に、この水素濃度の差は２×１０２０ｃｍ−３以上であることが望ましい。
本実施の形態では、第一ゲート絶縁膜３１が酸化物半導体層２の表面全体を覆っている。そのため、第一ゲート絶縁膜３１と酸化物半導体層２との界面は、実施の形態２と同様に、第二ゲート絶縁膜３２及びゲート電極４のエッチング工程及びレジスト剥離工程で、エッチャント及びレジスト剥離液に曝されない。したがって、酸化物半導体層２の汚染を防止することができる。
それに加えて、第一ゲート絶縁膜３１と酸化物半導体層２との界面は、酸化物半導体層２のエッチングを行う際にレジスト及びレジスト剥離液に曝されない。したがって、実施の形態２よりも更に酸化物半導体層２の汚染を防止することができる。そのため、電気特性を良好に保ち、ＴＦＴの信頼性を更に良好にすることができる。
次に、本発明の変形例２に係るトップゲート型の酸化物半導体ＴＦＴについて説明する。図３３及び図３４は、本発明の変形例２のトップゲート型の酸化物半導体ＴＦＴの概略断面図及び平面図である。本変形例では、ゲート電極及びゲート絶縁膜を除いては実施の形態２と同様の構成を有する。本変形例の作用及び効果も実施の形態２と同様である。そのため、ここでは主にゲート電極及びゲート絶縁膜の違いについて説明し、その他の点については省略する。
図３３に示すように、酸化物半導体層２の上には、酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜などの単層膜またはその積層膜からなり、異なる二つの形状を有するゲート絶縁膜３が形成されている。ゲート絶縁膜３の一部は除去されている。
膜厚方向で下に位置し、第一の形状を有する第一ゲート絶縁膜３１は、酸化物半導体層２全体を覆う。膜厚方向で上に位置し、第二の形状を有する第二ゲート絶縁膜３２の断面は順テーパーに形成されている。すなわち、第二ゲート絶縁膜３２は、第一ゲート絶縁膜３１と接する界面におけるチャネル長方向の長さ８９が、後述のゲート電極４の第二ゲート絶縁膜３２と接する界面におけるチャネル長方向の長さ８８よりも長く形成されている。さらに、チャネル長方向の長さ８９は、チャネル領域２１のチャネル長方向の幅よりも長く形成されている。
第二ゲート絶縁膜３２の上には、モリブデン、タンタル、ニオブ、クロム、タングステン、アルミ、チタンの単層膜またはその積層膜或いはこれらの合金の金属膜からなるゲート電極４が形成されている。また、ゲート電極４の断面は順テーパーに形成されている。また、ゲート電極４は、第二ゲート絶縁膜３２よりも幅狭に形成されている。すなわち、ゲート電極４のチャネル長方向の長さは、第二ゲート絶縁膜３２と接する界面におけるチャネル長方向の長さ８８よりも短い。本変形例の場合、第二ゲート絶縁膜３２の断面を順テーパー形状で形成しており、ソース領域側のゲート電極の端からソース領域側の第二ゲート絶縁膜の端までの距離と、ドレイン領域側のゲート電極の端からドレイン領域側の第二ゲート絶縁膜の端までの距離とを一義に決定することは難しいので、８４及び８５は図示を省略している。
次に、本発明の変形例２のＴＦＴの製造方法について説明する。図３５から３７は、本発明の変形例２のトップゲート型の酸化物半導体ＴＦＴの製造工程毎の概略断面図である。本変形例は、ゲート電極及びゲート絶縁膜の断面構造が実施の形態２と異なる。そのため、ここでは主にゲート電極及びゲート絶縁膜の製造工程の違いについて説明し、その他の点については省略する。
図３５について説明する。ガラス基板１上に島状の酸化物半導体層２を形成し、その上にゲート絶縁膜３及びゲート電極４を成膜した、図１３と同様の構造の上に、フォトリソグラフィー工程を行い、レジストパターン４１を形成する。レジストパターン４１は、図３５のように断面が順テーパーの形状に形成する。
図３６に示すように、レジストパターン４１に沿ってエッチングを行い、断面が順テーパーの形状になるようにゲート電極４と第二ゲート絶縁膜３２を形成する。このエッチングにはドライエッチングを用い、レジストパターン４１を後退させながら、エッチングするとよい。
図３７に示すように、レジスト剥離工程にてレジストパターン４１を除去する。このようにすることで、ゲート絶縁膜３を酸化物半導体層２と接する第一ゲート絶縁膜３１とゲート電極４と接する第二ゲート絶縁膜３２の二層で形成した時に、第二ゲート絶縁膜３２の断面は順テーパーに形成される。第二ゲート絶縁膜３２が第一ゲート絶縁膜３１と接する界面におけるチャネル長方向の長さ８９は、ゲート電極４が第二ゲート絶縁膜３２と接する界面におけるチャネル長方向の長さ８８よりも長く形成する。
その後、層間絶縁膜を成膜する工程以降は、実施の形態１と同様に行い、図３３及び図３４に示すＴＦＴが完成する。
本変形例では、層間絶縁膜５を成膜する工程において、ゲート電極４よりも太く形成した第二ゲート絶縁膜３２をマスクとして、水素を酸化物半導体層２へ拡散させる。そのため、実施の形態２と同様に、寄生容量を小さくしながら、ＴＦＴの信頼性を良好にすることが出来る。
その他の構成は、実施の形態２と同様のため、寄生容量を小さくし、信頼性を改善した、トップゲート型の酸化物半導体ＴＦＴを得ることが可能になる。
なお、図３８及び図３９のように、変形例２のゲート電極と第二ゲート絶縁膜を実施の形態３に組み合わせることで、変形例３も実現することが出来る。その作用及び効果は実施の形態３と同様である。
［実施の形態４］
図２４は、本発明の実施の形態４のトップゲート型酸化物半導体ＴＦＴの概略断面図である。本実施の形態は、チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界が、ゲート電極４の下ではなく、外にある点で実施の形態１と異なる。
本実施の形態の構造は、ゲート絶縁膜３を形成する際に、ゲート絶縁膜３のチャネル長方向の長さを、ゲート電極４のチャネル長方向の幅に層間絶縁膜５の成膜後のアニールで水素が拡散する距離を加えた長さよりも長く形成しておくことにより実現できる。例えば、図１によれば、４００℃１時間のアニールで水素は０．５μｍ拡散する。したがって、ゲート絶縁膜３をゲート電極４より片側で０．５μｍより太く形成することで実現することができる。
本実施の形態のＴＦＴは、オフセット型ＴＦＴであるので、ソース電極７２とドレイン電極７３との間の耐圧を高くすることができる。したがって、耐圧を特に重視する場所での使用に適している。
層間絶縁膜５を成膜する場合に、ゲート電極４のチャネル長方向の幅よりもチャネル長方向に長いゲート絶縁膜３をマスクとして、酸化物半導体層２へ水素を拡散させる。チャネル領域２１とソース領域２２との境界及びチャネル領域２１とドレイン領域２３との境界は、ゲート電極４から離れた場所に形成される。そのため、水素の拡散距離を確保できる。層間絶縁膜５の成膜を３００℃以上の高温で行うことが可能なので、電気特性が良好で、膜質が緻密な層間絶縁膜５を得ることができる。そのため、ＴＦＴの信頼性を良好にすることができる。
本実施の形態は、実施の形態１と同様に、単一の形状のゲート絶縁膜３の構造を例にして説明した。実施の形態２及び実施の形態３のような異なる二つの形状を持つゲート絶縁膜３を使用する場合にも本実施の形態の構造を適用することができる。すなわち、ゲート絶縁膜３が基板の表面に対して法線の方向からの平面視で一つ以上の形状にパターニングされており、そのうち最も小さな形状を有する最小ゲート絶縁膜のチャネル長方向の長さがゲート電極４のチャネル長方向の幅より長く設けられているゲート絶縁膜３に適用することができる。本実施の形態のゲート絶縁膜３は、パターン化ゲート絶縁膜である。
なお、実施の形態１から実施の形態４までは、基板１の表面に対して法線方向から見た場合に、酸化物半導体層２が単純な矩形の形状である場合を例にして説明した。酸化物半導体層２は、リング状、コの字型等の単純な矩形以外の形状であっても、断面構造の一部に実施の形態１から実施の形態４で説明した断面構造が含まれているＴＦＴは、本発明の技術的範囲に含まれる。
［実施の形態５］
本実施の形態は、実施の形態１から実施の形態４までで説明したＴＦＴを使用した表示装置に関する。図２５は、有機ＥＬディスプレイとして用いられる表示装置の周辺回路を含む全体構成を示す説明図である。図２５を使用して、本実施の形態の表示装置の全体構成例及び画素回路１１０（図２６参照）の構成例について説明する。絶縁性の基板１の上に、有機ＥＬ素子１１４（図２６参照）を含む複数の画素ＰＸＬＣがマトリクス状に配置された表示領域１００が形成されている。表示領域１００の周辺に、信号線駆動回路としての水平セレクタ（ＨＳＥＬ）１０１、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）１０２及び電源線駆動回路としての電源スキャナ（ＤＳＣＮ）１０３が設けられている。ＨＳＥＬはHorizontal Selectorの略であり、水平セレクタを意味する。ＷＳＣＮはWrite Scannerの略であり、ライトスキャナを意味する。ＤＳＣＮはDigital Scannerの略であり、電源スキャナを意味する。
表示領域１００において、列方向にはｎ本の信号線ＤＴＬ１から信号線ＤＴＬｎが配置されている。ｎは２以上の整数である。以後の説明では、信号線の番号を特定する必要が無い場合には信号線ＤＴＬと記載する。行方向には、ｍ本の走査線ＷＳＬ１から走査線ＷＳＬｍ及びｍ本の電源線ＤＳＬ１から電源線ＤＳＬｍがそれぞれ配置されている。ｍは２以上の整数である。以後の説明では、走査線及び電源線の番号を特定する必要が無い場合には走査線ＷＳＬ及び電源線ＤＳＬと記載する。各信号線ＤＴＬと各走査線ＷＳＬとの交差点に、画素ＰＸＬＣが設けられている。画素ＰＸＬＣは、Ｒ、ＧまたはＢのいずれか一つに対応する。各信号線ＤＴＬは水平セレクタ１０１に接続されている。水平セレクタ１０１は、各信号線ＤＴＬへ映像信号を供給する。各走査線ＷＳＬはライトスキャナ１０２に接続されている。ライトスキャナ１０２から各走査線ＷＳＬへ走査信号である選択パルスが供給される。各電源線ＤＳＬは電源スキャナ１０３に接続され、この電源スキャナ１０３から各電源線ＤＳＬへ電源信号である制御パルスが供給される。
図２６は、画素ＰＸＬＣにおける具体的な回路構成の例を示す説明図である。各画素ＰＸＬＣは、有機ＥＬ素子１１４を含む画素回路１１０を有している。画素回路１１０は、サンプリング用トランジスタ１１１、駆動用トランジスタ１１２、保持容量素子１１３及び有機ＥＬ素子１１４を有するアクティブ型の駆動回路である。サンプリング用トランジスタ１１１及び駆動用トランジスタ１１２の片方または両方に、実施の形態１から実施の形態４のいずれかで説明したＴＦＴを使用する。
サンプリング用トランジスタ１１１のゲートと、対応する走査線ＷＳＬとは接続されている。サンプリング用トランジスタ１１１のソース及びドレインのうちの一方は対応する信号線ＤＴＬに接続され、他方は駆動用トランジスタ１１２のゲートに接続されている。駆動用トランジスタ１１２のドレインは、対応する電源線ＤＳＬに接続されている。駆動用トランジスタ１１２のソースは有機ＥＬ素子１１４のアノードに接続されている。有機ＥＬ素子１１４のカソードは、接地配線１１５に接続されている。接地配線１１５は、すべての画素ＰＸＬＣに対して共通に配線されている。保持容量素子１１３は、駆動用トランジスタ１１２のソースとゲートとの間に配置されている。
サンプリング用トランジスタ１１１は、走査線ＷＳＬから供給される走査信号である選択パルスに応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングして、保持容量素子１１３に保持する。駆動用トランジスタ１１２は、図示しない所定の第一電位に設定された電源線ＤＳＬから電流の供給を受けて、保持容量素子１１３に保持された信号電位に応じて、駆動電流を有機ＥＬ素子１１４へ供給する。有機ＥＬ素子１１４は、駆動用トランジスタ１１２から供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。
このような回路構成では、走査線ＷＳＬから供給される走査信号である選択パルスに応じてサンプリング用トランジスタ１１１が導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされて、保持容量素子１１３に保持される。また、上記第一電位に設定された電源線ＤＳＬから駆動用トランジスタ１１２へ電流が供給され、保持容量素子１１３に保持された信号電位に応じて、駆動電流が有機ＥＬ素子１１４へ供給される。有機ＥＬ素子１１４は、赤色、緑色または青色に発光する。有機ＥＬ素子１１４は、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。以上により、表示装置は、映像信号に基づく映像を表示する。
各実施例で記載されている技術的特徴（構成要件）はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１ 基板
２ 酸化物半導体層
２１ チャネル領域
２２ ソース領域
２３ ドレイン領域
２４ レジストパターン
３ ゲート絶縁膜
３１ 第一ゲート絶縁膜
３２ 第二ゲート絶縁膜
４ ゲート電極
４１ レジストパターン
４２ レジストパターン
５ 層間絶縁膜
６２ ソース側コンタクトホール
６３ ドレイン側コンタクトホール
７２ ソース電極
７３ ドレイン電極
８２ ソース領域側のゲート絶縁膜の端からソース領域とチャネル領域との境界までの距離
８３ ドレイン領域側のゲート絶縁膜の端からドレイン領域とチャネル領域との境界までの距離
８４ ソース領域側のゲート電極の端からソース領域側のゲート絶縁膜の端までの距離
８５ ドレイン領域側のゲート電極の端からドレイン領域側のゲート絶縁膜の端までの距離
８６ ゲート電極のゲート絶縁膜と接する界面におけるチャネル長方向の長さ
８７ ゲート絶縁膜の酸化物半導体層と接する界面におけるチャネル長方向の長さ
８８ ゲート電極の第二ゲート絶縁膜と接する界面におけるチャネル長方向の長さ
８９ 第二ゲート絶縁膜の第一ゲート絶縁膜と接する界面におけるチャネル長方向の長さ
１００ 表示領域
１０１ 水平セレクタ
１０２ ライトスキャナ
１０３ 電源スキャナ
１１０ 画素回路
１１１ サンプリング用トランジスタ
１１２ 駆動用トランジスタ
１１３ 保持容量素子
１１４ 有機ＥＬ素子
１１５ 接地配線

Claims (13)

  1. 絶縁性の基板と、
    前記基板上に設けられており、チャネル領域と該チャネル領域よりも抵抗の低いソース領域及びドレイン領域とを含む酸化物半導体層と、
    前記酸化物半導体層の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極と、
    前記ゲート電極と前記ゲート絶縁膜と前記酸化物半導体層との上に設けられた膜中に水素を含有する層間絶縁膜と、
    前記層間絶縁膜に設けられたコンタクトホールを介して前記ソース領域と導通するソース電極と、
    前記層間絶縁膜に設けられたコンタクトホールを介して前記ドレイン領域と導通するドレイン電極と、
    を有する薄膜トランジスタにおいて、
    前記ゲート絶縁膜は、一層又は二層からなり、
    少なくとも前記ゲート絶縁膜のいずれかの層は、前記ソース電極及び前記ドレイン電極と離れた位置にある、パターン化ゲート絶縁膜であり、
    前記パターン化ゲート絶縁膜の下面のチャネル長方向の長さは、前記ゲート電極の下面のチャネル長方向の長さよりも大きく、
    前記パターン化ゲート絶縁膜の上面のチャネル長方向の端部は、前記ゲート電極の下面のチャネル長方向の端部と離れており、
    前記パターン化ゲート絶縁膜の下面のチャネル長方向の長さは、前記チャネル領域のチャネル長方向の長さよりも大きく、
    前記ソース領域側の前記ゲート電極の端から前記ソース領域側の前記ゲート絶縁膜のうち最も小さい形状を有する最小ゲート絶縁膜の端までの距離が、前記ドレイン領域側の前記ゲート電極の端から前記ドレイン領域側の前記最小ゲート絶縁膜の端までの距離と等しく、
    前記チャネル領域と前記ソース領域との境界及び前記チャネル領域と前記ドレイン領域との境界は、前記ゲート電極の下にあり、
    前記ソース領域及び前記ドレイン領域の水素濃度は前記チャネル領域の水素濃度よりも高い
    ことを特徴とする薄膜トランジスタ。
  2. 前記酸化物半導体層において、
    前記ソース領域側の前記パターン化ゲート絶縁膜の端から、前記ソース領域と前記チャネル領域との境界までの距離と、
    前記ドレイン領域側の前記パターン化ゲート絶縁膜の端から、前記ドレイン領域と前記チャネル領域との境界までの距離と、
    が等しい
    ことを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記ゲート絶縁膜のいずれかの層は、少なくとも一部に酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化イットリウム膜、酸化ランタン膜、酸化タンタル膜の少なくとも１つを含むことを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 前記ゲート絶縁膜または前記パターン化ゲート絶縁膜は、５０ｎｍ以上の膜厚を有することを特徴とする請求項２または請求項３に記載の薄膜トランジスタ。
  5. 前記ゲート絶縁膜は、酸化シリコン膜であることを特徴とする請求項２から請求項４のいずれか一つに記載の薄膜トランジスタ。
  6. それぞれが薄膜トランジスタを含む複数の画素を有し、
    前記薄膜トランジスタは請求項１から請求項５のいずれか一つに記載の薄膜トランジスタであることを特徴とする表示装置。
  7. 前記表示装置が有機ＥＬディスプレイであることを特徴とする請求項６に記載の表示装置。
  8. 絶縁性の基板の上に島状パターンを有する酸化物半導体層を形成する工程と、
    前記基板及び前記酸化物半導体層の上にゲート絶縁膜を成膜する工程と、
    前記ゲート絶縁膜の上にゲート電極を形成する工程と、
    前記ゲート電極の上に水素を含んだ雰囲気中で層間絶縁膜を成膜する工程と、
    前記層間絶縁膜にコンタクトホールを形成する工程と、
    前記層間絶縁膜の上に前記コンタクトホールを介してソース電極及びドレイン電極を形成する工程と、
    前記層間絶縁膜を成膜した後にアニールを行う工程とを含む薄膜トランジスタの製造方法において、
    前記基板の上に前記ゲート絶縁膜と、前記ゲート電極と、レジストとをこの順番で成膜し、
    成膜した前記ゲート絶縁膜と、前記ゲート電極と、レジストとを前記基板の表面に対して法線の方向からの平面視で一つ以上の形状に形成するとともに、前記ゲート絶縁膜のうち最も小さい形状を有する最小ゲート絶縁膜のチャネル長方向の長さが完成時の前記ゲート電極のチャネル長方向の幅よりも長くなるように形成し、
    形成した前記レジストの端部を後退させ、
    前記ゲート電極を形成する工程では、端部を後退させた前記レジストをマスクに使用することにより、前記ゲート絶縁膜の少なくとも一部のパターンを形成するパターンを後退させてエッチングを行い、
    前記層間絶縁膜を成膜する工程で、前記最小ゲート絶縁膜で覆われていない前記酸化物半導体層へ前記水素を拡散させてソース領域及びドレイン領域を形成し、前記最小ゲート絶縁膜に覆われている前記酸化物半導体層へは前記水素の拡散を抑制してチャネル領域を形成し、
    前記アニールを行う工程で、前記ソース領域及び前記ドレイン領域から横方向へ水素を拡散させ、前記チャネル領域と前記ソース領域との境界及び前記チャネル領域と前記ドレイン領域との境界を前記ゲート電極の下に移動させる
    ことを特徴とする薄膜トランジスタの製造方法。
  9. 前記ゲート絶縁膜を成膜する工程で、該ゲート絶縁膜を単一の形状に形成し、
    前記層間絶縁膜を成膜する工程で、前記ゲート絶縁膜で覆われていない前記酸化物半導体層へ前記水素を拡散させて前記ソース領域及び前記ドレイン領域を形成し、前記ゲート絶縁膜に覆われている前記酸化物半導体層へは前記水素の拡散を抑制してチャネル領域を形成し、
    前記アニールを行う工程で、前記ソース領域及び前記ドレイン領域から横方向へ水素を拡散させ、前記チャネル領域と前記ソース領域との境界及び前記チャネル領域と前記ドレイン領域との境界を前記ゲート電極の下に移動させる
    ことを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  10. 前記ゲート絶縁膜を、前記酸化物半導体層と接する第一ゲート絶縁膜と前記ゲート電極と接する第二ゲート絶縁膜との二層で形成し、
    前記第二ゲート絶縁膜を形成する工程で、前記第二ゲート絶縁膜のチャネル長方向の長さを前記ゲート電極のチャネル長方向の幅よりも長く形成し、
    前記層間絶縁膜を成膜する工程で、前記第二ゲート絶縁膜で覆われていない前記酸化物半導体層へ前記水素を拡散させて前記ソース領域及び前記ドレイン領域を形成し、前記第二ゲート絶縁膜に覆われている前記酸化物半導体層へは前記水素の拡散を抑制してチャネル領域を形成し、
    前記アニールを行う工程で、前記ソース領域及び前記ドレイン領域から横方向へ水素を拡散させ、前記チャネル領域と前記ソース領域との境界及び前記チャネル領域と前記ドレイン領域との境界を前記ゲート電極の下に移動させる
    ことを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
  11. 前記ゲート絶縁膜を前記酸化物半導体層と接する第一ゲート絶縁膜と前記ゲート電極と接する第二ゲート絶縁膜の二層で形成し、
    前記第一ゲート絶縁膜は前記酸化物半導体層と同一形状の島状パターンを形成し、
    前記第二ゲート絶縁膜を形成する工程で、前記第二ゲート絶縁膜のチャネル長方向の長さを前記ゲート電極のチャネル長方向の幅よりも長く形成し、
    前記層間絶縁膜を成膜する工程で、前記第二ゲート絶縁膜で覆われていない前記酸化物半導体層へ前記水素を拡散させて前記ソース領域及び前記ドレイン領域を形成し、前記第二ゲート絶縁膜に覆われている前記酸化物半導体層へは前記水素の拡散を抑制して、チャネル領域を形成し、
    前記アニールを行う工程で、前記ソース領域及び前記ドレイン領域から横方向へ水素を拡散させ、前記チャネル領域と前記ソース領域との境界及び前記チャネル領域と前記ドレイン領域との境界を前記ゲート電極の下に移動させる
    ことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
  12. 前記ゲート絶縁膜の少なくとも一部は、原子層堆積法で形成されることを特徴とする請求項９から請求項１１のいずれか一つに記載の薄膜トランジスタの製造方法。
  13. 前記アニールを行う工程は、３００℃から４００℃の温度で行うことを特徴とする請求項８から請求項１２のいずれか一つに記載の薄膜トランジスタの製造方法。
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