JPH1041521A - 薄膜トランジスタの製造方法及びその方法によって製造される薄膜トランジスタの構造 - Google Patents
薄膜トランジスタの製造方法及びその方法によって製造される薄膜トランジスタの構造Info
- Publication number
- JPH1041521A JPH1041521A JP9105256A JP10525697A JPH1041521A JP H1041521 A JPH1041521 A JP H1041521A JP 9105256 A JP9105256 A JP 9105256A JP 10525697 A JP10525697 A JP 10525697A JP H1041521 A JPH1041521 A JP H1041521A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- insulating layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000010409 thin film Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 126
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000011521 glass Substances 0.000 claims abstract description 15
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 238
- 238000000151 deposition Methods 0.000 claims description 12
- 239000011241 protective layer Substances 0.000 claims description 12
- 230000000873 masking effect Effects 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 230000001681 protective effect Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008332 Si-Ti Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 229910006749 Si—Ti Inorganic materials 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 一つのマスクを使用するエッチング工程によ
ってソ−ス電極及びドレイン電極、半導体チャネル、オ
−ミック接触層を同時に形成する薄膜トランジスタの製
造方法、またその製造方法によって製造される薄膜トラ
ンジスタを提供する。 【解決手段】 透明ガラス基板131上に第１金属層を堆
積し、パターニングしてゲート電極133を形成し、基板
全面に第１絶縁層135、半導体層137、不純物半導体層13
9及び第２絶縁層141を堆積し、第２絶縁層をパターニン
グした後、第２金属層を堆積し、単一工程で第２金属層
143、不純物半導体層139及び半導体層137をエッチング
すると共に、第２絶縁層141が形成されている一部分で
は第２金属層143、第２絶縁層139及び不純物半導体層13
9をエッチングしてソース及びドレイン電極143a,143bを
形成し、マスク工程の数を減らし、第２絶縁層はエッチ
ング速度を調節する機能を有する。
ってソ−ス電極及びドレイン電極、半導体チャネル、オ
−ミック接触層を同時に形成する薄膜トランジスタの製
造方法、またその製造方法によって製造される薄膜トラ
ンジスタを提供する。 【解決手段】 透明ガラス基板131上に第１金属層を堆
積し、パターニングしてゲート電極133を形成し、基板
全面に第１絶縁層135、半導体層137、不純物半導体層13
9及び第２絶縁層141を堆積し、第２絶縁層をパターニン
グした後、第２金属層を堆積し、単一工程で第２金属層
143、不純物半導体層139及び半導体層137をエッチング
すると共に、第２絶縁層141が形成されている一部分で
は第２金属層143、第２絶縁層139及び不純物半導体層13
9をエッチングしてソース及びドレイン電極143a,143bを
形成し、マスク工程の数を減らし、第２絶縁層はエッチ
ング速度を調節する機能を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置に使用する薄膜トランジスタの製造
方法、及び薄膜トランジスタの構造に関する。
クス型液晶表示装置に使用する薄膜トランジスタの製造
方法、及び薄膜トランジスタの構造に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置で
は、各画素を駆動し、制御するため薄膜トランジスタの
ような能動素子を集積したスイッチング装置が用いられ
ている。薄膜トランジスタアレイを具備した従来の液晶
表示装置は、図１Ａに示すように、透明ガラス基板31上
に大略長方形の画素電極47が行、列で配列されている。
画素電極47の各行配列と近接して複数のゲ−トバスライ
ン（アドレスライン：13）が、又画素電極47の各列配列
と近接して複数のソ−スバスライン（デ−タライン：1
4）が各々形成されている。図２は、液晶表示装置で各
々の画素の一部を示す拡大平面図である。前記画素は、
透明ガラス基板上に形成したTFTを含み、これらはゲー
トバスライン13から分岐するゲ−ト電極33を含む。絶縁
層は、前記ゲ−トバスライン13と交差するソ−スバスラ
イン14上のゲート電極33を覆っている。半導体層は、前
記絶縁層上に形成され、前記絶縁層は前記ゲートバスラ
イン13と前記ソースバスライン14と、各々交差する点の
近くにある前記ゲート電極とを覆っている。各々の半導
体層上に対向したソースとドレイン電極が形成され、そ
の結果、薄膜トランジスタが構成される。
は、各画素を駆動し、制御するため薄膜トランジスタの
ような能動素子を集積したスイッチング装置が用いられ
ている。薄膜トランジスタアレイを具備した従来の液晶
表示装置は、図１Ａに示すように、透明ガラス基板31上
に大略長方形の画素電極47が行、列で配列されている。
画素電極47の各行配列と近接して複数のゲ−トバスライ
ン（アドレスライン：13）が、又画素電極47の各列配列
と近接して複数のソ−スバスライン（デ−タライン：1
4）が各々形成されている。図２は、液晶表示装置で各
々の画素の一部を示す拡大平面図である。前記画素は、
透明ガラス基板上に形成したTFTを含み、これらはゲー
トバスライン13から分岐するゲ−ト電極33を含む。絶縁
層は、前記ゲ−トバスライン13と交差するソ−スバスラ
イン14上のゲート電極33を覆っている。半導体層は、前
記絶縁層上に形成され、前記絶縁層は前記ゲートバスラ
イン13と前記ソースバスライン14と、各々交差する点の
近くにある前記ゲート電極とを覆っている。各々の半導
体層上に対向したソースとドレイン電極が形成され、そ
の結果、薄膜トランジスタが構成される。
【０００３】次に、従来の液晶表示装置の製造工程につ
いて、図２のII−II線に沿った断面図である図３〜図７
を参照して説明する。透明ガラス基板31上に第１金属層
を堆積し、パターニングしてゲ−ト電極33を形成する
（図３）。前記基板の全面にSiNxなどから成る第１絶縁
層（ゲ−ト絶縁層）35、a-Siから成る半導体層37、そし
てSiNxなどから成る第２絶縁層を連続堆積する。前記第
２絶縁層をパターニングしてエッチストッパ40を形成し
（図４）、続いて、前記基板の全面にn+型a-Si不純物半
導体層39を堆積する。該n+型半導体層39と半導体層37と
を同時にパターニングする（図５）。次に、第２金属層
43を前記基板の全面にスパッタリング法で堆積し、パタ
ーニングしてソ−ス電極43a及びドレイン電極43bを形成
する。そして前記ソ−ス、ドレイン電極をマスクとして
n+半導体層39の露出された部分をエッチングする（図
６）。前記ソ−ス電極43a及びドレイン電極43bが形成さ
れた前記基板全面に窒化シリコン層を堆積して保護絶縁
層45を形成し、前記ドレイン電極の上方にある保護絶縁
層にコンタクトホ−ルを形成する。前記基板の全面にIT
O膜をスパッタリング法で堆積し、パターニングしてド
レイン電極43bと電気的に接続する画素電極47を形成す
る（図７）。
いて、図２のII−II線に沿った断面図である図３〜図７
を参照して説明する。透明ガラス基板31上に第１金属層
を堆積し、パターニングしてゲ−ト電極33を形成する
（図３）。前記基板の全面にSiNxなどから成る第１絶縁
層（ゲ−ト絶縁層）35、a-Siから成る半導体層37、そし
てSiNxなどから成る第２絶縁層を連続堆積する。前記第
２絶縁層をパターニングしてエッチストッパ40を形成し
（図４）、続いて、前記基板の全面にn+型a-Si不純物半
導体層39を堆積する。該n+型半導体層39と半導体層37と
を同時にパターニングする（図５）。次に、第２金属層
43を前記基板の全面にスパッタリング法で堆積し、パタ
ーニングしてソ−ス電極43a及びドレイン電極43bを形成
する。そして前記ソ−ス、ドレイン電極をマスクとして
n+半導体層39の露出された部分をエッチングする（図
６）。前記ソ−ス電極43a及びドレイン電極43bが形成さ
れた前記基板全面に窒化シリコン層を堆積して保護絶縁
層45を形成し、前記ドレイン電極の上方にある保護絶縁
層にコンタクトホ−ルを形成する。前記基板の全面にIT
O膜をスパッタリング法で堆積し、パターニングしてド
レイン電極43bと電気的に接続する画素電極47を形成す
る（図７）。
【０００４】前述した従来の製造方法で製造された薄膜
トランジスタは、エッチストッパ（etch stopper）型と
言われる。一方、前記ソースと前記ドレイン電極によっ
て覆われていないn+半導体層39の一部は、完全にエッチ
ングされるようにしなければならない。エッチストッパ
は、n+半導体層39がエッチされる間に、半導体層37が食
刻されることを防ぐ役割をする。しかし、エッチストッ
パを形成することは追加的工程が随伴されるので、歩留
まりが減少することがある。このような追加的工程は、
複雑であり、フォトレジスト現象及びベイキング工程が
要求され、特定の時間及び温度等が要求される。もし、
これら工程が正確に制御されないと、歩留まりが減少す
る。従って、マスク工程数を可能な限り減らすことが望
ましい。
トランジスタは、エッチストッパ（etch stopper）型と
言われる。一方、前記ソースと前記ドレイン電極によっ
て覆われていないn+半導体層39の一部は、完全にエッチ
ングされるようにしなければならない。エッチストッパ
は、n+半導体層39がエッチされる間に、半導体層37が食
刻されることを防ぐ役割をする。しかし、エッチストッ
パを形成することは追加的工程が随伴されるので、歩留
まりが減少することがある。このような追加的工程は、
複雑であり、フォトレジスト現象及びベイキング工程が
要求され、特定の時間及び温度等が要求される。もし、
これら工程が正確に制御されないと、歩留まりが減少す
る。従って、マスク工程数を可能な限り減らすことが望
ましい。
【０００５】
【発明が解決しようとする課題】本発明は、一つのマス
クを使用して、ソ−ス電極及びドレイン電極、半導体層
及び不純物半導体層を同時にエッチングして製造する薄
膜トランジスタの製造方法、及びその構造を提供するこ
とを目的とする。また、本発明は、エッチング量を制御
することができる絶縁膜から成る薄膜トランジスタの製
造方法を提供することを目的とする。
クを使用して、ソ−ス電極及びドレイン電極、半導体層
及び不純物半導体層を同時にエッチングして製造する薄
膜トランジスタの製造方法、及びその構造を提供するこ
とを目的とする。また、本発明は、エッチング量を制御
することができる絶縁膜から成る薄膜トランジスタの製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るための本発明による薄膜トランジスタの製造方法は、
透明ガラス基板上に第１金属層を堆積し、パターニング
してゲ−ト電極を形成する。前記ゲ−ト電極と前記透明
ガラス基板上に第１絶縁層、半導体層、不純物半導体層
及び第２絶縁層を連続堆積する。前記第２絶縁層の一部
をエッチングして島形状にパターニングする。該島形状
の第２絶縁層と前記不純物半導体上に第２金属層を堆積
する。前記第２金属層、前記不純物半導体層及び前記半
導体層を単一工程でエッチングし、同時に前記第２金属
層、第２絶縁層及び前記不純物半導体層の一部をエッチ
ングしてソ−ス電極とドレイン電極とを形成する。前記
ソ−ス電極、ドレイン電極、前記半導体層及び第１絶縁
層上にコンタクトホ−ルを有する保護絶縁層を形成す
る。続いて、透明導電層を堆積し、パターニングして前
記保護絶縁層の一部に前記ドレイン電極と電気的に接触
する透明電極を形成する。
るための本発明による薄膜トランジスタの製造方法は、
透明ガラス基板上に第１金属層を堆積し、パターニング
してゲ−ト電極を形成する。前記ゲ−ト電極と前記透明
ガラス基板上に第１絶縁層、半導体層、不純物半導体層
及び第２絶縁層を連続堆積する。前記第２絶縁層の一部
をエッチングして島形状にパターニングする。該島形状
の第２絶縁層と前記不純物半導体上に第２金属層を堆積
する。前記第２金属層、前記不純物半導体層及び前記半
導体層を単一工程でエッチングし、同時に前記第２金属
層、第２絶縁層及び前記不純物半導体層の一部をエッチ
ングしてソ−ス電極とドレイン電極とを形成する。前記
ソ−ス電極、ドレイン電極、前記半導体層及び第１絶縁
層上にコンタクトホ−ルを有する保護絶縁層を形成す
る。続いて、透明導電層を堆積し、パターニングして前
記保護絶縁層の一部に前記ドレイン電極と電気的に接触
する透明電極を形成する。
【０００７】又、本発明による薄膜トランジスタの構成
は、透明ガラス基板と；前記透明ガラス基板上に形成さ
れたゲ−ト電極と；前記ゲ−ト電極と前記透明ガラス基
板とを覆う第１絶縁層と；前記第１絶縁層上に形成され
た半導体層と；前記半導体層上に形成された不純物半導
体層と、前記不純物半導体層は二つの部分で分けて形成
されていて；前記分離された各々の不純物半導体層上に
形成された第２絶縁層と；各々の前記不純物半導体層と
前記第２絶縁層上に形成されたソ−ス電極と、ドレイン
電極と；前記ソ−ス電極、ドレイン電極、前記半導体層
及び前記第１絶縁層上に形成され、コンタクトホ−ルを
有する保護絶縁層と；前記保護絶縁層に形成された透明
電極と、前記コンタクトホ−ルを通してドレイン電極と
電気的に接続されている透明電極と；から成る。
は、透明ガラス基板と；前記透明ガラス基板上に形成さ
れたゲ−ト電極と；前記ゲ−ト電極と前記透明ガラス基
板とを覆う第１絶縁層と；前記第１絶縁層上に形成され
た半導体層と；前記半導体層上に形成された不純物半導
体層と、前記不純物半導体層は二つの部分で分けて形成
されていて；前記分離された各々の不純物半導体層上に
形成された第２絶縁層と；各々の前記不純物半導体層と
前記第２絶縁層上に形成されたソ−ス電極と、ドレイン
電極と；前記ソ−ス電極、ドレイン電極、前記半導体層
及び前記第１絶縁層上に形成され、コンタクトホ−ルを
有する保護絶縁層と；前記保護絶縁層に形成された透明
電極と、前記コンタクトホ−ルを通してドレイン電極と
電気的に接続されている透明電極と；から成る。
【０００８】
【作用】第２金属層上に島形状の第２絶縁層を設けたの
で、前記島形状の第２絶縁層が形成されている部分の第
２金属層、第２絶縁層、不純物半導体層の各層をエッチ
ングする時間と、島形状の第２絶縁層が形成されていな
い部分の第２金属層、不純物半導体層、半導体層の各層
をエッチングする時間とを合わせることができる。これ
により、ソース・ドレイン領域間を分離するための不純
物半導体層のみのエッチングと、不純物半導体層及び半
導体層のエッチングとを同一のエッチングで行うことが
できるので、使用するパターン数が低減し、工程が短縮
される。
で、前記島形状の第２絶縁層が形成されている部分の第
２金属層、第２絶縁層、不純物半導体層の各層をエッチ
ングする時間と、島形状の第２絶縁層が形成されていな
い部分の第２金属層、不純物半導体層、半導体層の各層
をエッチングする時間とを合わせることができる。これ
により、ソース・ドレイン領域間を分離するための不純
物半導体層のみのエッチングと、不純物半導体層及び半
導体層のエッチングとを同一のエッチングで行うことが
できるので、使用するパターン数が低減し、工程が短縮
される。
【０００９】
【発明の実施の形態】以下、本発明による薄膜トランジ
スタの製造方法を、図８〜図１４を参照して説明する。
図８に示すように、透明ガラス基板131の上面にAl-Pd、
Al-Si、Al-Si-Ti、Al-Si-Cu等のようなAl系合金、又はA
lから成る第１金属をスパッタリング法で成膜する。前
記第１金属層を写真食核法で選択的にエッチングしてゲ
−ト電極133を形成する（図８）。前記第１金属層の耐
化学性、耐熱性、層間接着性を向上させるために、前記
ゲート電極133を陽極酸化して前記ゲート電極133上に陽
極酸化層を形成することができる。前記陽極酸化層は、
次の工程段階で形成される窒化シリコンゲート絶縁層と
共に単一絶縁層として機能して、信号ラインから前記ゲ
ート電極を効果的に絶縁する。図９に示すように、ゲー
ト電極133が形成された前記透明ガラス基板 131上に窒
化シリコンから成る第１絶縁層(ゲ−ト絶縁層)135、a-S
i半導体層137、a-Siから成る不純物が含まれたa-Si半導
体層139及び第２窒化シリコン絶縁層141を連続堆積す
る。一方、これらの層は、プラズマＣＶＤ反応室に、ア
ンモニアガス、シランガス、窒素ガス、ホスフィンガス
等の適当な混合物の反応によって形成される。図１０に
示すように、第２絶縁層上に感光膜を塗布し、ゲ−ト電
極 133をマスクとして用いて背面露光で前記感光膜を露
光した後に、露光した部分を除去するために前記感光膜
を現象し、前記感光膜で覆われていない部分の前記第２
絶縁層をエッチングして島形状の第２絶縁層141を形成
する。図１１に示すように、スパッタリング法で前記基
板上にAl-Pd、Al-Si、Al-Si-Ti、Al-Si-Cuなどの一つか
ら成る第２金属層143を形成する。前記第２金属層143上
にフォトレジスト層（図示されない）を塗布し、写真食
刻法でパターニングする。前記パターニングされたフォ
トレジスト層をマスクとして使用して、ゲート電極133
上に位置する前記第２金属層143、第２絶縁層141及び不
純物半導体層139の一部（図１２のＧ’領域）を単一工
程で連続エッチングする。同時に、ゲート電極133上に
位置しない部分（Ｇ”領域）の第２金属層143、不純物
半導体層139及び半導体層137を同一工程で連続エッチン
グする。反面、図３〜図７のような薄膜トランジスタを
形成するための従来方法において、ゲート電極33上に位
置しない半導体層37と不純物半導体層39との一部は（図
５）、前記ソース・ドレイン電極のエッチング段階と別
々の段階でエッチングされる（図６）。従って、本発明
によって、このような複数の工程段階を効果的に単一工
程段階で結合させることで、マスク工程の総数の低減が
でき、歩留まりの向上及び製造工程の単純化が可能であ
る。
スタの製造方法を、図８〜図１４を参照して説明する。
図８に示すように、透明ガラス基板131の上面にAl-Pd、
Al-Si、Al-Si-Ti、Al-Si-Cu等のようなAl系合金、又はA
lから成る第１金属をスパッタリング法で成膜する。前
記第１金属層を写真食核法で選択的にエッチングしてゲ
−ト電極133を形成する（図８）。前記第１金属層の耐
化学性、耐熱性、層間接着性を向上させるために、前記
ゲート電極133を陽極酸化して前記ゲート電極133上に陽
極酸化層を形成することができる。前記陽極酸化層は、
次の工程段階で形成される窒化シリコンゲート絶縁層と
共に単一絶縁層として機能して、信号ラインから前記ゲ
ート電極を効果的に絶縁する。図９に示すように、ゲー
ト電極133が形成された前記透明ガラス基板 131上に窒
化シリコンから成る第１絶縁層(ゲ−ト絶縁層)135、a-S
i半導体層137、a-Siから成る不純物が含まれたa-Si半導
体層139及び第２窒化シリコン絶縁層141を連続堆積す
る。一方、これらの層は、プラズマＣＶＤ反応室に、ア
ンモニアガス、シランガス、窒素ガス、ホスフィンガス
等の適当な混合物の反応によって形成される。図１０に
示すように、第２絶縁層上に感光膜を塗布し、ゲ−ト電
極 133をマスクとして用いて背面露光で前記感光膜を露
光した後に、露光した部分を除去するために前記感光膜
を現象し、前記感光膜で覆われていない部分の前記第２
絶縁層をエッチングして島形状の第２絶縁層141を形成
する。図１１に示すように、スパッタリング法で前記基
板上にAl-Pd、Al-Si、Al-Si-Ti、Al-Si-Cuなどの一つか
ら成る第２金属層143を形成する。前記第２金属層143上
にフォトレジスト層（図示されない）を塗布し、写真食
刻法でパターニングする。前記パターニングされたフォ
トレジスト層をマスクとして使用して、ゲート電極133
上に位置する前記第２金属層143、第２絶縁層141及び不
純物半導体層139の一部（図１２のＧ’領域）を単一工
程で連続エッチングする。同時に、ゲート電極133上に
位置しない部分（Ｇ”領域）の第２金属層143、不純物
半導体層139及び半導体層137を同一工程で連続エッチン
グする。反面、図３〜図７のような薄膜トランジスタを
形成するための従来方法において、ゲート電極33上に位
置しない半導体層37と不純物半導体層39との一部は（図
５）、前記ソース・ドレイン電極のエッチング段階と別
々の段階でエッチングされる（図６）。従って、本発明
によって、このような複数の工程段階を効果的に単一工
程段階で結合させることで、マスク工程の総数の低減が
でき、歩留まりの向上及び製造工程の単純化が可能であ
る。
【００１０】前記第２絶縁層141と半導体層137の組成及
び厚さはそれぞれ異なる。それ故、領域Ｇ’におけるエ
ッチングの速度と程度は、領域Ｇ”のそれらと異なる。
ソース電極143aとドレイン電極143bの間に露出された半
導体層137の過食刻なしにＧ’、Ｇ”部分のエッチパタ
ーンを得るために、前記第２絶縁層141と前記半導体層1
37のエッチ速度と厚さの組合が各々同じである。例え
ば、前記第２絶縁層141と前記不純物半導体層137とは、
等しいエッチング速度を有する物質から各々形成すれ
ば、これらが同じを厚さを有するようにすればよい。し
かしながら、前記ソース電極143a、前記ドレイン電極14
3b、前記不純物半導体層139及び半導体層137をエッチャ
ントを使用して所望の形状にパターニングする時、前記
不純物半導体層の一部が完全にエッチングされ除去され
るように、前記第２絶縁層は前記半導体層137より若干
薄いことが望ましい。図１３に示すように、コンタクト
ホールを有する保護絶縁層145は、プラズマＣＶＤ反応
室にアンモニアガス、シランガス、窒素ガスを注入し、
窒化シリコン層を堆積してパターニングすることで形成
される。コンタクトホールが形成された基板上に透明導
電層を堆積し、パターニングして前記コンタクトホール
を通してドレイン電極と電気的に接続する透明電極147
を形成する。このように前述した製造方法によって製造
される薄膜トランジスタの構造は、ゲート電極133が、
透明ガラス基板上に形成され、ゲート絶縁層135で覆わ
れている。半導体層137が、前記ゲート絶縁層上に形成
されていて、不純物半導体層139は、前記半導体層137上
に離隔して配置された二つの部分から成る。第２絶縁層
141は、前記不純物半導体層の各々の上に形成されてい
る。ソース電極143aと、ドレイン電極143bは、前記不純
物半導体層139と前記第２絶縁層141の二つの部分の上に
各々形成されている。保護層145は、前記ソース電極143
a、前記ドレイン電極143b、ゲート絶縁層135、及び半導
体層137の一部を覆っている。保護層145が覆う半導体層
137の一部は、不純物半導体層139、第２絶縁層141、及
びソース・ドレイン電極によって覆われていない部分で
ある。コンタクトホールは、前記ドレイン電極と透明電
極を電気的に接触させるために前記保護層に形成されて
いる。
び厚さはそれぞれ異なる。それ故、領域Ｇ’におけるエ
ッチングの速度と程度は、領域Ｇ”のそれらと異なる。
ソース電極143aとドレイン電極143bの間に露出された半
導体層137の過食刻なしにＧ’、Ｇ”部分のエッチパタ
ーンを得るために、前記第２絶縁層141と前記半導体層1
37のエッチ速度と厚さの組合が各々同じである。例え
ば、前記第２絶縁層141と前記不純物半導体層137とは、
等しいエッチング速度を有する物質から各々形成すれ
ば、これらが同じを厚さを有するようにすればよい。し
かしながら、前記ソース電極143a、前記ドレイン電極14
3b、前記不純物半導体層139及び半導体層137をエッチャ
ントを使用して所望の形状にパターニングする時、前記
不純物半導体層の一部が完全にエッチングされ除去され
るように、前記第２絶縁層は前記半導体層137より若干
薄いことが望ましい。図１３に示すように、コンタクト
ホールを有する保護絶縁層145は、プラズマＣＶＤ反応
室にアンモニアガス、シランガス、窒素ガスを注入し、
窒化シリコン層を堆積してパターニングすることで形成
される。コンタクトホールが形成された基板上に透明導
電層を堆積し、パターニングして前記コンタクトホール
を通してドレイン電極と電気的に接続する透明電極147
を形成する。このように前述した製造方法によって製造
される薄膜トランジスタの構造は、ゲート電極133が、
透明ガラス基板上に形成され、ゲート絶縁層135で覆わ
れている。半導体層137が、前記ゲート絶縁層上に形成
されていて、不純物半導体層139は、前記半導体層137上
に離隔して配置された二つの部分から成る。第２絶縁層
141は、前記不純物半導体層の各々の上に形成されてい
る。ソース電極143aと、ドレイン電極143bは、前記不純
物半導体層139と前記第２絶縁層141の二つの部分の上に
各々形成されている。保護層145は、前記ソース電極143
a、前記ドレイン電極143b、ゲート絶縁層135、及び半導
体層137の一部を覆っている。保護層145が覆う半導体層
137の一部は、不純物半導体層139、第２絶縁層141、及
びソース・ドレイン電極によって覆われていない部分で
ある。コンタクトホールは、前記ドレイン電極と透明電
極を電気的に接触させるために前記保護層に形成されて
いる。
【００１１】
【発明の効果】本発明による薄膜トランジスタの製造方
法は、エッチ速度をコントロールすることができる第２
絶縁層を用いることによって、金属層、第２絶縁層、不
純物半導体層及び半導体層を単一工程でエッチングさせ
ることができる。従って、パターニング工程の数が減少
して、製造工程が一層単純になり、製造のコストの節減
ができる。
法は、エッチ速度をコントロールすることができる第２
絶縁層を用いることによって、金属層、第２絶縁層、不
純物半導体層及び半導体層を単一工程でエッチングさせ
ることができる。従って、パターニング工程の数が減少
して、製造工程が一層単純になり、製造のコストの節減
ができる。
【図１】従来の液晶表示装置を示す回路図。
【図２】図１の回路の液晶表示素子を示す平面拡大図。
【図３】図１の回路に含まれる薄膜トラジスタの製造工
程を示す図。
程を示す図。
【図４】図１の回路に含まれる薄膜トラジスタの製造工
程を示す図。
程を示す図。
【図５】図１の回路に含まれる薄膜トラジスタの製造工
程を示す図。
程を示す図。
【図６】図１の回路に含まれる薄膜トラジスタの製造工
程を示す図。
程を示す図。
【図７】図１の回路に含まれる薄膜トラジスタの製造工
程を示す図。
程を示す図。
【図８】本発明による液晶表示装置の薄膜トラジスタの
製造工程を示す図。
製造工程を示す図。
【図９】本発明による液晶表示装置の薄膜トラジスタの
製造工程を示す図。
製造工程を示す図。
【図１０】本発明による液晶表示装置の薄膜トラジスタ
の製造工程を示す図。
の製造工程を示す図。
【図１１】本発明による液晶表示装置の薄膜トラジスタ
の製造工程を示す図。
の製造工程を示す図。
【図１２】本発明による液晶表示装置の薄膜トラジスタ
の製造工程を示す図。
の製造工程を示す図。
【図１３】本発明による液晶表示装置の薄膜トラジスタ
の製造工程を示す図。
の製造工程を示す図。
【図１４】本発明による液晶表示装置の薄膜トラジスタ
の製造工程を示す図。
の製造工程を示す図。
13 ゲートバスライン 14 ソースバスライン 31、131 透明ガラス基板 33、133 ゲート電極 35、135 第１絶縁層 37、137 半導体層 39、139 不純物半導体層 40、140 エッチストッパ 41、141 第２絶縁層 43、143 第２金属層 43a 、143aソース電極 43b 、143bドレイン電極 45、145 保護絶縁層 47、147 画素電極
Claims (23)
- 【請求項１】基板上に第１半導体層を堆積し、 前記第１半導体層上に第２半導体層を堆積し、 前記第２半導体層上に絶縁層を堆積し、 前記絶縁層をパターニングし、 前記パターン化された絶縁層上に導電層を堆積し、 単一工程で、前記導電層の一部をエッチングし、前記パ
ターン化された絶縁層を通して前記第２半導体層の一部
をエッチングする段階から成ることを特徴とする、半導
体装置の製造方法。 - 【請求項２】前記単一エッチ工程の間に、前記導電層と
第２半導体層の他の部分がエッチされ、同様に前記第１
半導体層の一部分と、前記導電層と第２半導体層の他の
部分と、前記第１半導体層の前記部分とが、前記パター
ン化された絶縁層の位置から横方向に離隔して配置され
ていることを特徴とする、請求項１記載の半導体装置の
製造方法。 - 【請求項３】前記単一エッチ工程の後に、前記導電層が
第１、第２部分に分けられる方法において、 更に、前記導電層の第１、第２部分上に保護層を堆積
し、 前記導電層の第１部分上にコンタクトホールを形成する
ように前記保護層の一部分を選択的にエッチングするこ
とを特徴とする、請求項１記載の半導体装置の製造方
法。 - 【請求項４】前記エッチされた保護層と前記コンタクト
ホール上に透明導電層を堆積し、前記第１導電層部と電
気的に接続する電極を形成するように前記透明導電層を
パターニングする段階から成ることを特徴とする、請求
項３記載の半導体装置の製造方法。 - 【請求項５】前記絶縁層は第２絶縁層であり、前記第１
半導体層の堆積段階の前において、 前記基板上にゲート電極を形成し、 前記ゲート電極上に第１絶縁層を形成する段階とから成
ることを特徴とする、請求項１記載の半導体装置の製造
方法。 - 【請求項６】前記基板はガラスを含むことを特徴とす
る、請求項１記載の半導体装置の製造方法。 - 【請求項７】前記第１、第２導電層部は、前記半導体装
置の各々ソース電極、ドレイン電極であることを特徴と
する、請求項３記載の半導体装置の製造方法。 - 【請求項８】前記第２半導体層に不純物を注入する段階
を含むことを特徴とする、請求項１記載の半導体装置の
製造方法。 - 【請求項９】基板上に第１導電層を堆積し、 前記第１導電層をパターニングしてゲート電極を形成
し、 前記基板上に第１絶縁層を堆積し、 前記第１絶縁層上に半導体層を堆積し、 前記半導体層上に不純物半導体層を堆積し、 前記不純物半導体層上に第２絶縁層を堆積し、 前記ゲート電極に対応する島形状を形成するために前記
第２絶縁層をパターニングし、 前記島形状の第２絶縁層と前記不純物半導体層上に第２
導電層を堆積し、 単一工程で、第１部分と第２部分の除去を行い、第１部
分の除去は前記第２導電層、前記不純物半導体層及び前
記島形状からなる第１部分を除去して薄膜トランジスタ
の第１，第２電極を形成すると共に前記半導体層の第１
部分を露出するものであり、第２部分の除去は前記第２
導電層と、前記不純物半導体層及び前記半導体層からな
る第２部分を除去するものであり、 前記第１、第２電極、前記半導体層の第１部分及び前記
第１絶縁層上に保護層を堆積し、 前記第１電極の一部分が露出されるように、前記第１電
極上にある前記保護層の一部を除去し、 前記保護層と前記第１電極の露出された部分上に透明導
電層を堆積し、 前記第１電極と電気的に接続される電極を形成するよう
に、前記透明導電層をパターニングする段階から成るこ
とを特徴とする、薄膜トランジスタの製造方法。 - 【請求項１０】前記基板はガラスを含むことを特徴とす
る、請求項９記載の薄膜トランジスタの製造方法。 - 【請求項１１】前記第１、第２電極は、前記薄膜トラン
ジスタの各々のドレイン、ソース電極であることを特徴
とする、請求項９記載の薄膜トランジスタの製造方法。 - 【請求項１２】基板と、 前記基板の第１部分に形成されたゲート電極と、 前記ゲート電極と前記基板の第１部分に隣接した第２部
分上にある第１半導体層と、 前記第１半導体層の露出された部分を形成しながら、前
記第１半導体層の表面上に間隔を持って形成された第
１、第２不純物半導体層と、 前記第１半導体層の露出された部分の周辺にあり、前記
第１，第２不純物半導体層上に各々形成された第１、第
２絶縁層と、 前記第１不純物半導体層と前記第１絶縁層と接触し、そ
の上にある第１電極と、 前記第２不純物半導体層と前記第２絶縁層と接触し、そ
の上にある第２電極と、から成る半導体装置。 - 【請求項１３】更に、前記第１、第２電極と前記第１半
導体層の露出された部分上にある保護層を備え、前記保
護層は、前記第１電極の一部を露出させる開口部を有
し、前記保護層上に形成され、前記開口を通して前記第
１電極と電気的に接続する透明電極と、から成ることを
特徴とする請求項１２記載の半導体装置。 - 【請求項１４】前記基板はガラスを含むことを特徴とす
る、請求項１２記載の半導体装置。 - 【請求項１５】前記半導体装置は、薄膜トランジスタで
あることを特徴とする、請求項１２記載の半導体装置。 - 【請求項１６】前記第１，第２絶縁層の厚さは、前記第
１半導体層の厚さとほぼ同じであることを特徴とする、
請求項１２記載の半導体装置。 - 【請求項１７】前記第１，第２絶縁層の厚さは、前記第
１半導体層の厚さより薄いことを特徴とする、請求項１
２記載の半導体装置。 - 【請求項１８】前記第１，第２絶縁層と前記第１半導体
層は、ほぼエッチ速度が同じであることを特徴とする、
請求項１２記載の半導体装置。 - 【請求項１９】基板と、 前記基板の上に形成されたゲート電極と、 前記ゲート電極と前記基板上に形成された第１絶縁層
と、 前記第１絶縁層上に形成された第１半導体層と、 前記第１半導体層上に形成された不純物が添加された第
２半導体層と、前記不純物が添加された第２半導体層
は、第１半導体層の一部を露出させるように第１部分と
第２部分とに離れて形成され、 前記不純物が添加された第２半導体層の第１，第２部分
の各々の上に形成された第２絶縁層と、前記ドープされ
た第２半導体層の第１，第２部分と接触し、前記第２絶
縁層上に形成されたソース、ドレイン電極と、 前記ソース、ドレイン電極、前記第１半導体層の露出さ
れた部分、及び前記第１絶縁層上に形成された保護層
と、前記保護層は、前記ドレイン電極の一部を露出させ
るコンタクトホールを有し、 前記保護層上に形成された透明電極と、前記透明電極
は、前記コンタクトホールを通して前記ドレイン電極と
電気的に接続する、から成ることを特徴とする薄膜トラ
ンジスタ。 - 【請求項２０】前記第２絶縁層の厚さは、前記第１半導
体層とほぼ同じであることを特徴とする、請求項１９項
記載の薄膜トランジスタ。 - 【請求項２１】前記第２絶縁層の厚さは、前記第１半導
体層より薄いことを特徴とする、請求項１９項記載の薄
膜トランジスタ。 - 【請求項２２】前記第２絶縁層と前記第１半導体層と
は、ほぼ同じエッチ速度を有することを特徴とする、請
求項１９項記載の薄膜トランジスタ。 - 【請求項２３】前記第２絶縁層は、前記第１半導体層の
露出された部分に隣接して形成されていることを特徴と
する、請求項１９項記載の薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-10638 | 1996-04-09 | ||
| KR1019960010638A KR100232677B1 (ko) | 1996-04-09 | 1996-04-09 | 박막 트랜지스터의 제조방법 및 그 방법에 의해 제조되는 박막 트랜지스터의 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041521A true JPH1041521A (ja) | 1998-02-13 |
| JP4169811B2 JP4169811B2 (ja) | 2008-10-22 |
Family
ID=19455338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10525697A Expired - Lifetime JP4169811B2 (ja) | 1996-04-09 | 1997-04-08 | 薄膜トランジスタの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5814836A (ja) |
| JP (1) | JP4169811B2 (ja) |
| KR (1) | KR100232677B1 (ja) |
| DE (1) | DE19714692C2 (ja) |
| FR (1) | FR2747234B1 (ja) |
| GB (1) | GB2312093B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093234A (ja) | 2008-10-10 | 2010-04-22 | Lg Display Co Ltd | 液晶表示装置用アレイ基板及びその製造方法、液晶表示装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100225098B1 (ko) * | 1996-07-02 | 1999-10-15 | 구자홍 | 박막트랜지스터의 제조방법 |
| KR100255591B1 (ko) * | 1997-03-06 | 2000-05-01 | 구본준 | 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법 |
| US5990986A (en) * | 1997-05-30 | 1999-11-23 | Samsung Electronics Co., Ltd. | Thin film transistor substrate for a liquid crystal display having buffer layers and a manufacturing method thereof |
| KR100333180B1 (ko) * | 1998-06-30 | 2003-06-19 | 주식회사 현대 디스플레이 테크놀로지 | Tft-lcd제조방법 |
| JP4246298B2 (ja) * | 1998-09-30 | 2009-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 液晶ディスプレイパネルの製造方法 |
| TW437097B (en) * | 1999-12-20 | 2001-05-28 | Hannstar Display Corp | Manufacturing method for thin film transistor |
| TW451447B (en) * | 1999-12-31 | 2001-08-21 | Samsung Electronics Co Ltd | Contact structures of wirings and methods for manufacturing the same, and thin film transistor array panels including the same and methods for manufacturing the same |
| KR100660813B1 (ko) * | 1999-12-31 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 엑스레이 디텍터용 어레이기판 제조방법 |
| KR100583979B1 (ko) * | 2000-02-11 | 2006-05-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 |
| US7071037B2 (en) * | 2001-03-06 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100731037B1 (ko) * | 2001-05-07 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| KR100464205B1 (ko) * | 2001-07-10 | 2005-01-03 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 표시소자 및 그 제조방법 |
| KR100980008B1 (ko) * | 2002-01-02 | 2010-09-03 | 삼성전자주식회사 | 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법 |
| WO2003072967A1 (fr) * | 2002-02-28 | 2003-09-04 | Fujitsu Limited | Procede de fabrication de palier sous pression dynamique, palier sous pression dynamique, et dispositif de fabrication de palier sous pression dynamique |
| KR100683760B1 (ko) * | 2005-02-18 | 2007-02-15 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치 |
| TWI269450B (en) * | 2005-12-20 | 2006-12-21 | Taiwan Tft Lcd Ass | A direct patterned method for manufacturing a metal layer of a semiconductor device |
| KR100774950B1 (ko) * | 2006-01-19 | 2007-11-09 | 엘지전자 주식회사 | 전계발광소자 |
| US7674662B2 (en) * | 2006-07-19 | 2010-03-09 | Applied Materials, Inc. | Process for making thin film field effect transistors using zinc oxide |
| US7696096B2 (en) * | 2006-10-10 | 2010-04-13 | Palo Alto Research Center Incorporated | Self-aligned masks using multi-temperature phase-change materials |
| KR100822216B1 (ko) * | 2007-04-09 | 2008-04-16 | 삼성에스디아이 주식회사 | 박막 트랜지스터 기판, 이를 포함한 유기 발광 표시장치 및유기 발광 표시장치의 제조방법 |
| US20100283059A1 (en) * | 2008-04-08 | 2010-11-11 | Makoto Nakazawa | Semiconductor device and method for manufacturing same |
| TWI511302B (zh) * | 2013-08-23 | 2015-12-01 | Ye Xin Technology Consulting Co Ltd | 薄膜電晶體及使用該薄膜電晶體的顯示陣列基板的製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| US4933296A (en) * | 1985-08-02 | 1990-06-12 | General Electric Company | N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays |
| JPS62291067A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
| JPH02109341A (ja) * | 1988-10-19 | 1990-04-23 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US5427962A (en) * | 1991-11-15 | 1995-06-27 | Casio Computer Co., Ltd. | Method of making a thin film transistor |
| KR950010041B1 (ko) * | 1992-03-28 | 1995-09-06 | 현대전자산업주식회사 | 콘택 홀(contact hole) 구조 및 그 제조방법 |
| WO1994020982A1 (en) * | 1993-03-01 | 1994-09-15 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5539219A (en) * | 1995-05-19 | 1996-07-23 | Ois Optical Imaging Systems, Inc. | Thin film transistor with reduced channel length for liquid crystal displays |
| US5532180A (en) * | 1995-06-02 | 1996-07-02 | Ois Optical Imaging Systems, Inc. | Method of fabricating a TFT with reduced channel length |
-
1996
- 1996-04-09 KR KR1019960010638A patent/KR100232677B1/ko not_active IP Right Cessation
-
1997
- 1997-02-03 US US08/792,377 patent/US5814836A/en not_active Expired - Lifetime
- 1997-03-11 FR FR9702842A patent/FR2747234B1/fr not_active Expired - Fee Related
- 1997-04-04 GB GB9706932A patent/GB2312093B/en not_active Expired - Fee Related
- 1997-04-08 JP JP10525697A patent/JP4169811B2/ja not_active Expired - Lifetime
- 1997-04-09 DE DE19714692A patent/DE19714692C2/de not_active Expired - Fee Related
-
1998
- 1998-05-29 US US09/086,527 patent/US5963797A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093234A (ja) | 2008-10-10 | 2010-04-22 | Lg Display Co Ltd | 液晶表示装置用アレイ基板及びその製造方法、液晶表示装置 |
| US8879012B2 (en) | 2008-10-10 | 2014-11-04 | Lg Display Co., Ltd. | Array substrate having a shielding pattern, and a liquid crystal display device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4169811B2 (ja) | 2008-10-22 |
| US5814836A (en) | 1998-09-29 |
| FR2747234A1 (fr) | 1997-10-10 |
| KR970072480A (ko) | 1997-11-07 |
| GB2312093A (en) | 1997-10-15 |
| DE19714692C2 (de) | 1999-09-02 |
| FR2747234B1 (fr) | 2000-07-21 |
| US5963797A (en) | 1999-10-05 |
| GB2312093B (en) | 1998-06-03 |
| GB9706932D0 (en) | 1997-05-21 |
| KR100232677B1 (ko) | 1999-12-01 |
| DE19714692A1 (de) | 1997-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4169811B2 (ja) | 薄膜トランジスタの製造方法 | |
| US4958205A (en) | Thin film transistor array and method of manufacturing the same | |
| US5777702A (en) | Liquid crystal display device and method of fabricating the same by patterning semiconductor, insulator, and gatelines with single mask | |
| US6670104B2 (en) | Pattern forming method and method of manufacturing thin film transistor | |
| US5998230A (en) | Method for making liquid crystal display device with reduced mask steps | |
| US5429962A (en) | Method for fabricating a liquid crystal display | |
| JPH11133455A (ja) | 液晶表示装置の製造方法 | |
| JP4117369B2 (ja) | アクティブマトリクス方式液晶表示装置 | |
| JPH1195256A (ja) | アクティブマトリクス基板 | |
| US6746959B2 (en) | Liquid crystal display and method | |
| US7125756B2 (en) | Method for fabricating liquid crystal display device | |
| US6025605A (en) | Aligned semiconductor structure | |
| JP2006053567A (ja) | Ｔｆｔ−ｌｃｄの画素構造及びその製造方法 | |
| KR19980075975A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| JPS61224359A (ja) | 薄膜トランジスタアレイの製造法 | |
| KR100205867B1 (ko) | 액티브매트릭스기판의 제조방법 및 그 방법에 의해제조되는액티브매트릭스기판 | |
| JPH0691105B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2574808B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0323429A (ja) | 薄膜トランジスタ | |
| KR100206554B1 (ko) | 박막 트랜지스터 액정 표시 장치의 제조 방법 | |
| KR100205868B1 (ko) | 이중 게이트 박막 트랜지스터 및 그 제조방법 | |
| JPH01236655A (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| KR20080048103A (ko) | 표시기판 및 이의 제조 방법 | |
| KR100560971B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040408 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040407 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080213 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080304 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080530 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080530 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080806 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |