CN113380896A - 薄膜晶体管的制备方法、薄膜晶体管及显示面板 - Google Patents

薄膜晶体管的制备方法、薄膜晶体管及显示面板 Download PDF

Info

Publication number
CN113380896A
CN113380896A CN202110554362.5A CN202110554362A CN113380896A CN 113380896 A CN113380896 A CN 113380896A CN 202110554362 A CN202110554362 A CN 202110554362A CN 113380896 A CN113380896 A CN 113380896A
Authority
CN
China
Prior art keywords
layer
ohmic contact
thin film
buffer
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110554362.5A
Other languages
English (en)
Other versions
CN113380896B (zh
Inventor
卓恩宗
夏玉明
雍万飞
康报虹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HKC Co Ltd
Original Assignee
HKC Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HKC Co Ltd filed Critical HKC Co Ltd
Priority to CN202110554362.5A priority Critical patent/CN113380896B/zh
Publication of CN113380896A publication Critical patent/CN113380896A/zh
Application granted granted Critical
Publication of CN113380896B publication Critical patent/CN113380896B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请公开一种薄膜晶体管的制备方法、薄膜晶体管及显示面板，其中薄膜晶体管包括衬底、栅极层、栅介质层、有源层、欧姆接触层和极性层；栅极层设置在衬底上；栅介质层覆盖在衬底和栅极层上；有源层设置在栅介质层上；欧姆接触层的数量为两个，两个欧姆接触层间隔设置于有源层上；极性层的数量为两个，两个极性层一一对应的设置于欧姆接触层背离有源层的一侧面，极性层至少包括与欧姆接触层接触的缓冲层。本申请中，缓冲层起到均化应力的作用，在后续加工时，作用应力先经缓冲层然后传递至欧姆接触层和有源层，并且使作用在欧姆接触层和有源层的挤压力更均衡，避免应力集中，从而降低对欧姆接触层和有源层上造成的损伤，有效改善显示残影问题。

Description

薄膜晶体管的制备方法、薄膜晶体管及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种薄膜晶体管的制备方法、薄膜晶体管及显示面板。
背景技术
这里的陈述仅提供与本申请有关的背景信息，而不必然地构成示例性技术。
薄膜晶体管(ThinFilmTransistor，TFT)是微电子技术与液晶显示器技术巧妙结合的一种技术，其中，TFT作为像素的开关，控制着液晶的旋转而呈现不同的色彩。
目前，背沟道刻蚀(BackChannelEtch，BCE)工艺是非晶硅TFT常见的工艺，只需四次光刻即可形成TFT：然而，现有的背沟道刻蚀的薄膜晶体管结构中的有源层在后续加工过程中极易受到损伤，使得显示面板产生残影的现象。
申请内容
本申请的主要目的是提供一种薄膜晶体管的制备方法、薄膜晶体管及显示面板，旨在解决现有薄膜晶体管结构中有源层易受损导致的显示面板残影问题。
为实现上述目的，本申请提出的薄膜晶体管，所述薄膜晶体管包括衬底、栅极层、栅介质层、有源层、欧姆接触层和极性层；所述栅极层设置在所述衬底上；所述栅介质层覆盖在所述衬底和栅极层上；所述有源层设置在所述栅介质层上；所述欧姆接触层的数量为两个，两个所述欧姆接触层间隔设置于所述有源层上；所述极性层的数量为两个，两个所述极性层一一对应的设置于所述欧姆接触层背离所述有源层的一侧面，所述极性层至少包括与所述欧姆接触层接触的缓冲层。
本申请中，通过所述极性层与所述欧姆接触层接触的一侧形成缓冲层，缓冲层能够起到均化应力的作用，这样在进行后续加工时，作用应力先经缓冲层然后传递至欧姆接触层和有源层，使作用在欧姆接触层以及有源层的挤压力更均衡，从而降低对欧姆接触层以及有源层上造成的损伤，有效改善显示残影问题。
可选地，所述缓冲层由单层薄膜构成；或者，所述缓冲层由多层薄膜叠设构成。
可选地，所述极性层还包括设置于所述缓冲层上的金属层。
可选地，沿所述欧姆接触层背离所述有源层的方向，所述极性层包括依次叠设的氮化钼沉积层、铝沉积层和钼沉积层，所述氮化钼沉积层为所述缓冲层，所述铝沉积层和所述钼沉积层为所述金属层。
可选地，所述缓冲层的厚度为400埃～500埃。
为实现上述目的，本申请还提出一种薄膜晶体管的制备方法，所述制备方法包括：
提供衬底；
在所述衬底上依次沉积出栅极层、栅介质层、有源层以及欧姆接触层，所述栅极层、所述栅介质层、所述有源层以及所述欧姆接触层依次层叠设置；
在所述欧姆接触层上沉积缓冲层。
可选地，所述在所述欧姆接触层上沉积缓冲层的步骤包括：
在所述欧姆接触层上以第一预设功率沉积缓冲层；或，
在所述欧姆接触层上以第一预设功率沉积多层缓冲薄膜，多层所述缓冲薄膜层叠形成所述缓冲层。
可选地，所述在所述欧姆接触层上沉积缓冲层的步骤之后包括：
当所述缓冲层的厚度处于预设厚度范围时，在所述缓冲层上以第二预设功率沉积金属层；其中，
所述第二预设功率大于所述第一预设功率。
可选地，所述缓冲层为氮化钼沉积层，所述金属层为铝沉积层和钼沉积层中至少一种。
为实现上述目的，本申请还提出一种显示面板，所述显示面板包括如上述的薄膜晶体管。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本申请一实施例中薄膜晶体管的结构示意图；
图2为本申请另一实施例中薄膜晶体管的结构示意图；
图3为本申请另一实施例中薄膜晶体管的制备方法的流程图。
附图标号说明：
标号 名称 标号 名称
100 薄膜晶体管 5b 漏极
1 衬底 51 缓冲层
2 栅极层 52 金属层
3 栅介质层 521 铝沉积层
4 有源层 522 钼沉积层
5 极性层 6 钝化层
5a 源极 7 欧姆接触层
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明，本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本申请中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本申请中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
另外，本申请各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
如图1和图2所示，本申请一实施例中，薄膜晶体管100包括衬底1、栅极层2、栅介质层3、有源层4、欧姆接触层7和极性层5，栅极层2设置于衬底1上；栅介质层3覆盖于衬底1和栅极层2上；栅介质层3设置于栅介质层3上，欧姆接触层7的数量为两个，两个欧姆接触层7间隔设置于有源层4上；极性层5的数量为两个，两个极性层5一一对应的设置于欧姆接触层7的表面，极性层5至少包括与欧姆接触层7接触的缓冲层51。
上述技术方案中，极性层5与欧姆接触层7接触的一侧形成缓冲层51，缓冲层51能够起到均化应力的作用，这样在进行后续加工时产生的作用应力先经缓冲层51，然后传递至欧姆接触层7和有源层4，使作用在欧姆接触层7以及有源层4的挤压力更均衡，从而降低对欧姆接触层7以及有源层4上造成的损伤，有效改善残影问题。
极性层5至少包括与欧姆接触层7接触的缓冲层51是指：极性层5可以仅包括一层缓冲层51，或者极性层5由多层缓冲层51叠设而成，或者极性层5包括缓冲层51和其他沉积层。在一实施例中，极性层5包括缓冲层51和沉积于缓冲层51上的金属层52，在缓冲层51上沉积金属层52，可以降低金属层52沉积时对欧姆接触层7和有源层4上造成的损伤。具体地，为实现薄膜晶体管100的相应功能，薄膜晶体管100还包括钝化层6；栅极层2设置于衬底1上；栅介质层3覆盖于衬底1和栅极层2上；栅介质层3设置于栅介质层3表面，有源层4的表面包括第一预设区域和第二预设区域，第一预设区域与第二预设区域互不接触；欧姆接触层7的数量为两个，两个欧姆接触层7间隔设置于有源层4上；极性层5的数量为两个，两个极性层5一一对应的设置于欧姆接触层7的表面；钝化层6覆盖于衬底1、栅介质层3、有源层4、欧姆接触层7和极性层5上。
其中，两个极性层5分别为源极5a和漏极5b，只要确保源极5a及漏极5b间隔设置，并且源极5a与欧姆接触层7电连接，漏极5b与欧姆接触层7电连接即可。衬底1起支撑作用，其材料可选择为玻璃、石英、陶瓷、金刚石、硅片等硬性材料或塑料、树脂等柔性材料。本实施例中，衬底1的材料为玻璃。衬底1用于对薄膜晶体管100提供支撑。衬底1也可选用大规模集成电路中的基板，且多个薄膜晶体管100可按照预定规律或图形集成于同一衬底1上，形成薄膜晶体管100面板或其它薄膜晶体管100半导体器件。
栅极层2可以采用钼(Mo)、铬(Cr)、钛(Ti)、铝(Al)/铝合金和铜(Cu)等金属并通过磁控溅射、电子束蒸发或者热蒸发等方法形成，也可以采用氧化铟锡(ITO)、铝掺杂氧化锌(AZO)、硼掺杂氧化锌(BZO)等透明导电膜并通过磁控溅射或光学镀膜等方法形成。栅极层22可以是金属或透明导电膜等材料中的单一导电材料构成的单一导电层，也可以是金属或透明导电膜等材料中的多种导电材料构成的复合导电层。
栅介质层3可以采用氧化硅(SiOx)和/或氮化硅(SiNx)等绝缘介质，并通过等离子体增强化学气相淀积(PECVD)方法形成；可以采用氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)等高介电常数介质，并通过原子层淀积(ALD)、阳极氧化、射频磁控溅射或反应溅射等方法形成；也可以采用有机介质材料并通过旋涂方法形成。栅介质层3可以是氧化硅(SiOx)、氮化硅(SiNx)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)和有机介质材料中的单一介质材料构成的单一栅介质层3，也可以是氧化硅(SiOx)、氮化硅(SiNx)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)和有机介质材料中的多种介质材料构成的复合栅介质层3。
有源层4可以采用氧化锌(ZnO)、氧化铟(In2O3)、氧化铟锌(IZO)、铝掺杂氧化锌(AZO)、硼掺杂氧化锌(BZO)、镁掺杂氧化锌(MZO)、氧化锌锡(ZTO)、氧化铟锌锡(IZTO)、氧化镓锌(GZO)、氧化铟镓锌(IGZO)、氧化铪铟锌(HIZO)、氧化铟锡(ITO)等n型金属氧化物薄膜材料或Cu2O、SnO等p型金属氧化物薄膜材料，并通过磁控溅射、反应溅射、阳极氧化或旋涂等方法形成；有源层4也可以采用硅、锗、硅锗合金或其它化合物半导体薄膜等。有源层4可以是n型或p型薄膜材料、硅、锗、硅锗合金以及其它化合物半导体薄膜中的一种材料构成的单一有源层4，也可以是采用n型或p型金属氧化物薄膜材料、硅、锗、硅锗合金以及其它化合物半导体薄膜中的多种材料构成的复合有源层4。
其中，极性层5还包括沉积于缓冲层51上的金属层52。先在欧姆接触层7上沉积缓冲层51，然后在缓冲层51上沉积金属层52，缓冲层51能够导电，保证金属层52与欧姆接触层7电连接。对于整个极性层5而言，极性层5采用分层沉积，可以形成不同材质的层结构或者不同致密度的层结构，从而降低在沉积形成完整的极性层5时对欧姆接触层7的影响。金属层52为铝沉积层521和/或钼沉积层522；具体地，沿欧姆接触层7的指向钝化层6的方向，极性层5包括依次叠设的氮化钼沉积层522、铝沉积层521和钼沉积层522，氮化钼沉积层522为缓冲层51，铝沉积层521和钼沉积层522为金属层52。金属层52可以是金属或透明导电薄膜中的单一导电材料构成的单一导电层，也可以是金属或透明导电薄膜中的多种导电材料构成的复合导电层。
其中，缓冲层51的厚度为400埃至500埃，上述厚度区间能够保证缓冲层51完全覆盖欧姆接触层7，同时保证缓冲层51的结构稳定性，防止缓冲层51被破坏。
具体地，缓冲层51由单层薄膜构成，或缓冲层51由多层薄膜叠设构成。缓冲层51由单层薄膜构成时，直接在欧姆接触电极7上沉积至达到预设厚度，简化极性层5的沉积过程。缓冲层51也可以由多层薄膜叠设构成，在沉积第一层缓冲薄膜时，通过降低沉积速度，提升缓冲层51与欧姆接触层7的接触面的致密度。当第一缓冲薄膜完全覆盖欧姆接触层7后，可以提高沉积速度在第一缓冲薄膜上沉积第二缓冲薄膜，由此在降低在沉积形成极性层5时对欧姆接触层7的影响的同时，控制整个极性层5的沉积时间。
本申请还提出的薄膜晶体管的制备方法，如图3所示，制备方法包括以下步骤：
S10，提供衬底；
S20，在所述衬底上依次沉积出栅极层、栅介质层、有源层以及欧姆接触层，所述栅极层、所述栅介质层、所述有源层以及所述欧姆接触层依次层叠设置；
衬底为整个薄膜晶体管的基板，用于支撑层叠设于衬板上部的栅极层、栅极层绝缘层、有源层以及欧姆接触层，衬底、栅极层、栅介质层、有源层可采用现有技术制作得到。
S30，在所述欧姆接触层上沉积缓冲层；
在一实施例中，步骤S30包括：
S31，在所述欧姆接触层上以第一预设功率沉积缓冲层；
或者，步骤S30包括：
S32，在所述欧姆接触层上以第一预设功率沉积多层缓冲薄膜，多层所述缓冲薄膜层叠形成所述缓冲层。以第一预设功率在欧姆接触层7上沉积缓冲层51，来控制缓冲层51的沉积速率，提高缓冲层51与欧姆接触层7之间接触面的致密度，并且由于沉积缓冲层51时采用的速率较低，这样在沉积缓冲层51时对欧姆接触层7形成的应力较小，避免对欧姆接触层7以及有源层4造成损伤，并且在后续加工过程中，不直接作用于欧姆接触层7，通过缓冲层51对作用应力进行均化，使作用在欧姆接触层7的应力均匀，避免对欧姆接触层7以及有源层4造成损伤。
在一实施例中，步骤S30所述在所述欧姆接触层上沉积缓冲层的步骤之后包括：当所述缓冲层的厚度处于预设厚度范围时，在所述缓冲层上以第二预设功率沉积金属层；其中，所述第二预设功率大于所述第一预设功率。
预设厚度范围的设置于整个薄膜晶体管的规格尺寸相对应，并且缓冲层的厚度会对缓冲层的承压能力形成影响。
本实施例中，通过控制第二预设功率大于第一预设功率，由于金属层52是沉积在缓冲层51上的，只需保证沉积金属层52时对缓冲层51的作用应力不会造成缓冲层52的损坏即可，由此提高整个极性层5的沉积速率。
当然，在其他的实施例中，第二预设速率也可以小于第一预设速率，这样则能够保证整个源极5a和漏极5b的致密度高，缓冲层51承受的作用应力也会更小。
在一实施例中，第一预设功率为1.5kw至5.5kw。通过控制第一预设功率为1.5kw至5.5kw，保证缓冲层51沉积时对欧姆接触层7的作用力维持在较低状态，避免对欧姆接触层7以及有源层4造成损伤。
在一实施例中，第二预设功率为2kw至10kw，通过控制第二预设功率为2kw至10kw，加快金属层52的沉积速度，在降低对欧姆接触层7损伤的同时加快整个极性层5的形成。
另外，本申请还提出一种显示面板，显示面板包括如上述的薄膜晶体管。因此该显示面板具备上述显示面板的所有有益效果，再此不一一赘述。
以上所述仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是在本申请的申请构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。

Claims (10)

1.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括：
衬底；
栅极层，所述栅极层设置在所述衬底上；
栅介质层，所述栅介质层覆盖在所述衬底和栅极层上；
有源层，所述有源层设置在所述栅介质层上；
欧姆接触层，所述欧姆接触层的数量为两个，两个所述欧姆接触层间隔设置于所述有源层上；以及，
极性层，所述极性层的数量为两个，两个所述极性层一一对应的设置于所述欧姆接触层背离所述有源层的一侧面，所述极性层至少包括与所述欧姆接触层接触的缓冲层。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述缓冲层由单层薄膜构成；或者，所述缓冲层由多层薄膜叠设构成。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述极性层还包括设置于所述缓冲层上的金属层。
4.如权利要求3所述的薄膜晶体管，其特征在于，沿所述欧姆接触层背离所述有源层的方向，所述极性层包括依次叠设的氮化钼沉积层、铝沉积层和钼沉积层，所述氮化钼沉积层为所述缓冲层，所述铝沉积层和所述钼沉积层为所述金属层。
5.如权利要求1至4中任一项所述的薄膜晶体管，其特征在于，所述缓冲层的厚度为400埃～500埃。
6.一种薄膜晶体管的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上依次沉积出栅极层、栅介质层、有源层以及欧姆接触层，所述栅极层、所述栅介质层、所述有源层以及所述欧姆接触层依次层叠设置；
在所述欧姆接触层上沉积缓冲层。
7.如权利要求6所述的薄膜晶体管的制备方法，其特征在于，所述在所述欧姆接触层上沉积缓冲层的步骤包括：
在所述欧姆接触层上以第一预设功率沉积缓冲层；或，
在所述欧姆接触层上以第一预设功率沉积多层缓冲薄膜，多层所述缓冲薄膜层叠形成所述缓冲层。
8.如权利要求6所述的薄膜晶体管的制备方法，其特征在于，所述在所述欧姆接触层上沉积缓冲层的步骤之后包括：
当所述缓冲层的厚度处于预设厚度范围时，在所述缓冲层上以第二预设功率沉积金属层；其中，
所述第二预设功率大于所述第一预设功率。
9.如权利要求8所述的薄膜晶体管的制备方法，其特征在于，所述缓冲层为氮化钼沉积层，所述金属层为铝沉积层和钼沉积层中至少一种。
10.一种显示面板，其特征在于，所述显示面板包括如权利要求1至5中任一项所述的薄膜晶体管。
CN202110554362.5A 2021-05-20 2021-05-20 薄膜晶体管的制备方法、薄膜晶体管及显示面板 Active CN113380896B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110554362.5A CN113380896B (zh) 2021-05-20 2021-05-20 薄膜晶体管的制备方法、薄膜晶体管及显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110554362.5A CN113380896B (zh) 2021-05-20 2021-05-20 薄膜晶体管的制备方法、薄膜晶体管及显示面板

Publications (2)

Publication Number Publication Date
CN113380896A true CN113380896A (zh) 2021-09-10
CN113380896B CN113380896B (zh) 2023-04-25

Family

ID=77571418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110554362.5A Active CN113380896B (zh) 2021-05-20 2021-05-20 薄膜晶体管的制备方法、薄膜晶体管及显示面板

Country Status (1)

Country Link
CN (1) CN113380896B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023201801A1 (zh) * 2022-04-20 2023-10-26 广州华星光电半导体显示技术有限公司 显示面板和显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172202A (ja) * 1994-12-20 1996-07-02 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2001356370A (ja) * 2000-06-16 2001-12-26 Kyodo Printing Co Ltd アクティブマトリックス層および転写方法
CN101097375A (zh) * 2006-06-30 2008-01-02 Lg.菲利浦Lcd株式会社 用于液晶显示器件的阵列基板及其制造方法
US20120112184A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103314434A (zh) * 2011-01-19 2013-09-18 国际商业机器公司 具有源极/漏极缓冲区的应力沟道fet
CN110364440A (zh) * 2019-06-12 2019-10-22 北海惠科光电技术有限公司 薄膜晶体管的制造方法、基板及显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172202A (ja) * 1994-12-20 1996-07-02 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2001356370A (ja) * 2000-06-16 2001-12-26 Kyodo Printing Co Ltd アクティブマトリックス層および転写方法
CN101097375A (zh) * 2006-06-30 2008-01-02 Lg.菲利浦Lcd株式会社 用于液晶显示器件的阵列基板及其制造方法
US20120112184A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103314434A (zh) * 2011-01-19 2013-09-18 国际商业机器公司 具有源极/漏极缓冲区的应力沟道fet
CN110364440A (zh) * 2019-06-12 2019-10-22 北海惠科光电技术有限公司 薄膜晶体管的制造方法、基板及显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023201801A1 (zh) * 2022-04-20 2023-10-26 广州华星光电半导体显示技术有限公司 显示面板和显示装置

Also Published As

Publication number Publication date
CN113380896B (zh) 2023-04-25

Similar Documents

Publication Publication Date Title
TWI542014B (zh) 薄膜電晶體及其製造方法、具備薄膜電晶體之影像顯示裝置
US9748280B2 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
TWI422034B (zh) 包含絕緣層之氧化物半導體裝置及使用氧化物半導體裝置之顯示設備
US20160043227A1 (en) Thin film transistor and manufacturing method thereof
WO2021254053A1 (zh) 显示基板及其制备方法、驱动方法、显示装置
WO2014166176A1 (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
CN103325841A (zh) 薄膜晶体管及其制作方法和显示器件
CN105633170A (zh) 金属氧化物薄膜晶体管及其制备方法以及阵列基板和显示装置
CN102683422A (zh) 氧化物薄膜晶体管及制作方法、阵列基板、显示装置
CN102751240A (zh) 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置
US10347660B2 (en) Array substrate and manufacturing method thereof
CN103412450A (zh) 阵列基板及其制作方法和显示装置
CN103700665A (zh) 金属氧化物薄膜晶体管阵列基板及其制作方法、显示装置
CN105552114A (zh) 一种基于非晶氧化物半导体材料的薄膜晶体管及其制备方法
CN106783871A (zh) 一种阵列基板、显示面板及制作方法
CN104064472A (zh) 薄膜晶体管及其制作方法、显示装置
WO2013086909A1 (zh) 阵列基板及其制造方法、显示装置
CN103531640A (zh) 薄膜晶体管、阵列基板及其制造方法和显示装置
CN105576017A (zh) 一种基于氧化锌薄膜的薄膜晶体管
CN113054036A (zh) 薄膜晶体管及其制备方法、显示面板、显示装置
CN102629589B (zh) 一种阵列基板及其制作方法和显示装置
CN113380896A (zh) 薄膜晶体管的制备方法、薄膜晶体管及显示面板
WO2015032135A1 (zh) 阻挡层及其制备方法、薄膜晶体管、阵列基板
CN105140291A (zh) 薄膜晶体管及其制作方法、阵列基板以及显示装置
CN105977306A (zh) 一种自对准薄膜晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant