JPH0282577A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0282577A JPH0282577A JP23401988A JP23401988A JPH0282577A JP H0282577 A JPH0282577 A JP H0282577A JP 23401988 A JP23401988 A JP 23401988A JP 23401988 A JP23401988 A JP 23401988A JP H0282577 A JPH0282577 A JP H0282577A
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Links
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリックス方式の液晶デイスプレ
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
従来の薄膜トランジスタは、例えばＪＡＰＡＮＤＩＳＰ
ＬＡＹ’ ８８の１９８６年ｐ１９６〜ｐ１９９に示さ
れる様な構造であった。この構造を一般化して、その概
要を第２図に示す、 （ａ）図は上視図であり（ｂ）図
はＡＡ−における断面図である。ガラス、石英、サファ
イア等の絶縁基板２０１上に、ドナーあるいは、アクセ
プタとなる不純物を添加した多結晶シリコン薄膜から成
るソース電極２０２及びドレイン電極２０３が形成され
ている。これに接して、ソース配線２０４とドレイン電
極２０５が設けられており、更にソース電極２０２及び
ドレイン電極２０３の上側で接し両者を結ぶように多結
晶シリコン薄膜から成る半導体層２０６が形成されてい
る。これらを被覆するようにゲート絶縁膜２０７が熱Ｃ
ＶＤ法により形成されている。更にこれに接しゲート電
極２０８が設けられている。
ＬＡＹ’ ８８の１９８６年ｐ１９６〜ｐ１９９に示さ
れる様な構造であった。この構造を一般化して、その概
要を第２図に示す、 （ａ）図は上視図であり（ｂ）図
はＡＡ−における断面図である。ガラス、石英、サファ
イア等の絶縁基板２０１上に、ドナーあるいは、アクセ
プタとなる不純物を添加した多結晶シリコン薄膜から成
るソース電極２０２及びドレイン電極２０３が形成され
ている。これに接して、ソース配線２０４とドレイン電
極２０５が設けられており、更にソース電極２０２及び
ドレイン電極２０３の上側で接し両者を結ぶように多結
晶シリコン薄膜から成る半導体層２０６が形成されてい
る。これらを被覆するようにゲート絶縁膜２０７が熱Ｃ
ＶＤ法により形成されている。更にこれに接しゲート電
極２０８が設けられている。
しかし、従来の薄膜トランジスタは次のような問題点を
有していた。
有していた。
熱ＣＶＤ法により基板の温度を４００℃に保持し、ゲー
ト絶縁膜を形成するため、基板として＃７０５９ （コ
ーニング社製）を使用した場合、ゲート絶縁膜の熱膨張
係数が約６ｘｌＯ−”と小さいのに対し、＃７０５９基
板は４６Ｘ１０−’と大きい為、ゲート絶縁膜形成後基
板の反り、変形、ゲート絶縁膜のひび割れ等が生じ、薄
膜トランジスタの欠陥の原因となっていた。又基板を大
型化した場合、上記の現象が顕著に見られ基板の大型化
の大きな妨げとなっていた。
ト絶縁膜を形成するため、基板として＃７０５９ （コ
ーニング社製）を使用した場合、ゲート絶縁膜の熱膨張
係数が約６ｘｌＯ−”と小さいのに対し、＃７０５９基
板は４６Ｘ１０−’と大きい為、ゲート絶縁膜形成後基
板の反り、変形、ゲート絶縁膜のひび割れ等が生じ、薄
膜トランジスタの欠陥の原因となっていた。又基板を大
型化した場合、上記の現象が顕著に見られ基板の大型化
の大きな妨げとなっていた。
又熱ＣＶＤ法によりゲート絶縁膜を形成すると形成され
た絶縁膜の膜質が悪く、薄膜トランジスタの表面電荷密
度が約Ｉ Ｘ １０１Ｑａｍ−”と大きく、信頼性を著
しく低化させていた。
た絶縁膜の膜質が悪く、薄膜トランジスタの表面電荷密
度が約Ｉ Ｘ １０１Ｑａｍ−”と大きく、信頼性を著
しく低化させていた。
熱ＣＶＤ法は、基板をセットする治具や、チャンバーに
付着した５１０２の膜質が悪く、容易に剥離してパーテ
ィクルが発生し、形成したゲート絶縁膜にピンホールが
生じ、薄膜トランジスタの欠陥の原因となっていた。
付着した５１０２の膜質が悪く、容易に剥離してパーテ
ィクルが発生し、形成したゲート絶縁膜にピンホールが
生じ、薄膜トランジスタの欠陥の原因となっていた。
本発明は、このような問題点を解決するものであり、そ
の目的とするところは、信頼性の高い薄膜トランジスタ
を大面積にわたり、低欠陥で提供することにある。
の目的とするところは、信頼性の高い薄膜トランジスタ
を大面積にわたり、低欠陥で提供することにある。
（課題を解決するための手段〕
本発明の薄膜トランジスタは、ＥＣＲプラズマＣＶＤ法
によりゲート絶縁膜を形成したことを特徴とする。
によりゲート絶縁膜を形成したことを特徴とする。
以下実施例に基づいて、本発明の詳細な説明する。第１
図に本発明による薄膜トランジスタの製造方法を示す。
図に本発明による薄膜トランジスタの製造方法を示す。
第１図（ａ）に示す様に、ガラス、石英、サファイア等
の絶縁基板１０１上にドナーあるいはアクセプタとなる
不純物を添加した多結晶シリコン、非晶質シリコン等の
シリコン薄膜から成るソース電極１０２及びドレイン電
極１０３を減圧ＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ
法により形成する。その膜厚は５００〜５０００Ａが望
ましい。
の絶縁基板１０１上にドナーあるいはアクセプタとなる
不純物を添加した多結晶シリコン、非晶質シリコン等の
シリコン薄膜から成るソース電極１０２及びドレイン電
極１０３を減圧ＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ
法により形成する。その膜厚は５００〜５０００Ａが望
ましい。
次に多結晶シリコンあるいは非晶質シリコン等のシリコ
ン薄膜から成る半導体層１０４を減圧ＣＶＤ法、プラズ
マＣＶＤ法等のＣＶＤ法により形成する。その膜厚は２
００ＯＡ以下が望ましい０次に金属、透明導電膜等から
成るソース配線１０５及びドレイン配線１０６をスパッ
タ法あるいは蒸着法により形成する。
ン薄膜から成る半導体層１０４を減圧ＣＶＤ法、プラズ
マＣＶＤ法等のＣＶＤ法により形成する。その膜厚は２
００ＯＡ以下が望ましい０次に金属、透明導電膜等から
成るソース配線１０５及びドレイン配線１０６をスパッ
タ法あるいは蒸着法により形成する。
第１図（ｂ）に示す様にＥＣＲプラズマＣＶＤ法により
Ｓ ｉ Ｏ２，３ｉ Ｎ ｘ等のゲート絶縁膜１０７を
形成する。使用した装置の概略を第３図に示す。主要部
は、プラズマ室３０３と試料室３１０で構成され、プラ
ズマ室３０３に石英窓３１１を通して、同波数２．４５
ＧＨ２，１１０７−６００Ｗのマイクロ波３０７が、外
周の磁気コイル３０５により磁界が供給できる。プラズ
マ室内でマイクロ波と磁界の相互作用で発生した高活性
プラズマとイオン流３０４は発散磁界によって試料室３
１０へ輸送され、気相反応・表面反応を経て、絶縁基板
３０１上に膜が形成される。５ｉｎ２を形成する場合ガ
スライン３０６より１５ｓｃｃｍの酸素ガスが、ガスラ
イン３０８より６ｓｃｃｍのＳｉＨ４ガスを供給した。
Ｓ ｉ Ｏ２，３ｉ Ｎ ｘ等のゲート絶縁膜１０７を
形成する。使用した装置の概略を第３図に示す。主要部
は、プラズマ室３０３と試料室３１０で構成され、プラ
ズマ室３０３に石英窓３１１を通して、同波数２．４５
ＧＨ２，１１０７−６００Ｗのマイクロ波３０７が、外
周の磁気コイル３０５により磁界が供給できる。プラズ
マ室内でマイクロ波と磁界の相互作用で発生した高活性
プラズマとイオン流３０４は発散磁界によって試料室３
１０へ輸送され、気相反応・表面反応を経て、絶縁基板
３０１上に膜が形成される。５ｉｎ２を形成する場合ガ
スライン３０６より１５ｓｃｃｍの酸素ガスが、ガスラ
イン３０８より６ｓｃｃｍのＳｉＨ４ガスを供給した。
この時の圧力は６．０×１０−’Ｔｏｒｒで、形成速度
は約６７０人／ ｍ ｉｎであった。その膜厚は１００
０〜５０００Ａが望ましい、試料台３０２に固定された
基板３０１は、高活性プラズマとイオン流のｆ［撃効果
により、低温で良質の膜が得られる。
は約６７０人／ ｍ ｉｎであった。その膜厚は１００
０〜５０００Ａが望ましい、試料台３０２に固定された
基板３０１は、高活性プラズマとイオン流のｆ［撃効果
により、低温で良質の膜が得られる。
第１図（ｃ）に示す様に、金属、透明導電膜より成るゲ
ート電極１１０をスパッタ法、蒸着法により形成する。
ート電極１１０をスパッタ法、蒸着法により形成する。
この様に製造された薄膜トランジスタは、基板の温度を
加熱することなく、ゲート絶縁膜を形成できるため、基
板に熱膨張係数の大きいガラス基板を用いた場合、形成
されたゲート絶縁膜とガラス基板の熱膨張係数の差が問
題となることがなく基板の反り、変形、ゲート絶縁膜の
ひび割れ等は生じない。
加熱することなく、ゲート絶縁膜を形成できるため、基
板に熱膨張係数の大きいガラス基板を用いた場合、形成
されたゲート絶縁膜とガラス基板の熱膨張係数の差が問
題となることがなく基板の反り、変形、ゲート絶縁膜の
ひび割れ等は生じない。
又、効率よく、反応ガスを分解し膜を形成するため試料
室３１０の壁面等にはほとんど膜が付着することがなく
、原理的にパーティクルの発生は少なく、ピンホールの
ないゲート絶縁膜が容いに得られる。
室３１０の壁面等にはほとんど膜が付着することがなく
、原理的にパーティクルの発生は少なく、ピンホールの
ないゲート絶縁膜が容いに得られる。
更に、反応ガスを供給する前に、５ｘｌＯ−’Ｔｏｒｒ
以下の高真空とし、膜の形成も１０−’Ｔ。
以下の高真空とし、膜の形成も１０−’Ｔ。
ｒｒ台で形成するため、形成されたゲート絶縁膜中の不
純物が極めて少なく、その結果薄膜トランジスタの表面
電荷密度も熱ＣＶＤ法の１／３〜１／１０と小さな値と
なり、薄膜トランジスタの信頼性を大幅に向上できる。
純物が極めて少なく、その結果薄膜トランジスタの表面
電荷密度も熱ＣＶＤ法の１／３〜１／１０と小さな値と
なり、薄膜トランジスタの信頼性を大幅に向上できる。
本発明の薄膜トランジスタの特性を第４図に示す、横軸
はゲート電圧Ｖｌ１ｇ、縦軸はドレイン電流Ｉｄの対数
値である。ドレイン電圧ｖｌは４ Ｖ。
はゲート電圧Ｖｌ１ｇ、縦軸はドレイン電流Ｉｄの対数
値である。ドレイン電圧ｖｌは４ Ｖ。
４チヤネル長、チャネル幅ともに１０μｍである。
半導体層には多結晶シリコンを用いその膜厚は２００人
、ゲート絶縁膜はＳｉｎ！を用いての膜厚は１５００Ａ
である。破線は従来の熱ＣＶＤ法によりゲート絶縁膜を
形成した薄膜トランジスタ、実線は本発明のＥＣＲプラ
ズマＣＶＤにより形成した薄膜トランジスタである。第
４図から明らかな様に表面電荷密度が減少したため、ゲ
ート電圧ＯＶでのドレイン電流ＩＤが約４桁小さくなり
、サブスレショルド領域での立上りも急峻となり、特性
が向上している。この結果液晶デイスプレィに応用した
場合低電圧駆動が可能となり、コントラスト比の大きい
高画質のデイスプレィが実現できる。
、ゲート絶縁膜はＳｉｎ！を用いての膜厚は１５００Ａ
である。破線は従来の熱ＣＶＤ法によりゲート絶縁膜を
形成した薄膜トランジスタ、実線は本発明のＥＣＲプラ
ズマＣＶＤにより形成した薄膜トランジスタである。第
４図から明らかな様に表面電荷密度が減少したため、ゲ
ート電圧ＯＶでのドレイン電流ＩＤが約４桁小さくなり
、サブスレショルド領域での立上りも急峻となり、特性
が向上している。この結果液晶デイスプレィに応用した
場合低電圧駆動が可能となり、コントラスト比の大きい
高画質のデイスプレィが実現できる。
イメージセンサや３次元集積回路へ応用した場合、低電
圧駆動、低消費電力が実現できる。
圧駆動、低消費電力が実現できる。
本発明は次のようなすぐれた効果を有する。第１に、ゲ
ート絶縁膜とガラス基板の熱膨張係数の差が問題となる
ことがなく、基板の反り、変形ゲート絶縁膜のひび割れ
等の発生はなく、大面積にわたり欠陥の少ない薄膜トラ
ンジスタを形成できる。
ート絶縁膜とガラス基板の熱膨張係数の差が問題となる
ことがなく、基板の反り、変形ゲート絶縁膜のひび割れ
等の発生はなく、大面積にわたり欠陥の少ない薄膜トラ
ンジスタを形成できる。
第２に、薄膜トランジスタの表面電荷密度が１ｘｌＯ−
口ｃ ｍ−２〜３ ｘ １０−”ｃ ｍ−”と少なく、
信頼性を大幅に向上できる。
口ｃ ｍ−２〜３ ｘ １０−”ｃ ｍ−”と少なく、
信頼性を大幅に向上できる。
第３にＥＣＲプラズマＣＶＤ法は原理的にパーティクル
の発生が少なく、ピンホール等の欠陥のないゲート絶縁
膜が容易に得られ、薄膜トランジスタの低欠陥化が実現
できる。
の発生が少なく、ピンホール等の欠陥のないゲート絶縁
膜が容易に得られ、薄膜トランジスタの低欠陥化が実現
できる。
第４に、啓膜トランジスタの電気特性が向上し低電圧駆
動が可能で高コントラスト比の液晶デイスプレィが実現
できる。
動が可能で高コントラスト比の液晶デイスプレィが実現
できる。
以上のように、本発明の薄膜トランジスタは数多くの優
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリックス基板やその周辺同局
、イメージセンサ、３次元集積回路など多岐にわたる。
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリックス基板やその周辺同局
、イメージセンサ、３次元集積回路など多岐にわたる。
第１図（ａ）〜（Ｃ）は本発明の薄膜トランジスタの製
造方法を示した断面図。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示しくａ）は上視図、 （ｂ）は断面図。 第３図はＥＣＲプラズマＣＶＤ′Ｂ置装概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 １０１．２０１，３０１・・・絶縁基板１０２．２０２
・・・ソース電極 １０３．２０３・・・ドレイン電極 １０４．２０６・・・半導体層 １０５．２０４・・・ソース配線 １０６．２０５・・・ドレイン配線 １０７．２０７・・・ゲート絶縁膜 １０８・・・高活性プラズマ １０９．３０４・・・イオン流 １１０．２０８・・・ゲート電極 ３０３・・・プラズマ室 ３０５・・・磁気コイル ３０６．３０８・・・ガスライン ３０７・・・マイクロ波 ３０９・・・真空排気 ３１０・・・試料室 ３１１・・・石英窓 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上櫛 雅誉 他１名 ３σ７ 第３図 ＣＩ） （ｂン 第２図 一／ＩＩ ｌρ ２ρ Ｖ々Ｓ ＣＶ＞ 第４図 ）ρ
造方法を示した断面図。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示しくａ）は上視図、 （ｂ）は断面図。 第３図はＥＣＲプラズマＣＶＤ′Ｂ置装概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 １０１．２０１，３０１・・・絶縁基板１０２．２０２
・・・ソース電極 １０３．２０３・・・ドレイン電極 １０４．２０６・・・半導体層 １０５．２０４・・・ソース配線 １０６．２０５・・・ドレイン配線 １０７．２０７・・・ゲート絶縁膜 １０８・・・高活性プラズマ １０９．３０４・・・イオン流 １１０．２０８・・・ゲート電極 ３０３・・・プラズマ室 ３０５・・・磁気コイル ３０６．３０８・・・ガスライン ３０７・・・マイクロ波 ３０９・・・真空排気 ３１０・・・試料室 ３１１・・・石英窓 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上櫛 雅誉 他１名 ３σ７ 第３図 ＣＩ） （ｂン 第２図 一／ＩＩ ｌρ ２ρ Ｖ々Ｓ ＣＶ＞ 第４図 ）ρ
Claims (1)
- 絶縁基板上にソース電極及びドレイン電極を形成する工
程と、チャネル部を成す半導体層を形成する工程と、ゲ
ート絶縁膜を形成する工程と、ゲート電極を形成する工
程を含む薄膜トランジスタの製造方法において、該ゲー
ト絶縁膜を電子サイクロトロン共鳴プラズマＣＶＤ法（
以下ＥＣＲプラズマＣＶＤ法と呼ぶ）で形成したことを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23401988A JPH0282577A (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23401988A JPH0282577A (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282577A true JPH0282577A (ja) | 1990-03-23 |
Family
ID=16964285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23401988A Pending JPH0282577A (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0486047A2 (en) * | 1990-11-16 | 1992-05-20 | Seiko Epson Corporation | Thin film semiconductor device, process for fabricating the same, and silicon film |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271276A (ja) * | 1985-09-24 | 1987-04-01 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法 |
| JPS62172732A (ja) * | 1986-01-24 | 1987-07-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製法 |
| JPS63129632A (ja) * | 1986-11-20 | 1988-06-02 | Sumitomo Electric Ind Ltd | 絶縁膜のパタ−ン形成方法とそれを利用した電界効果トランジスタのゲ−ト電極の形成方法 |
| JPH01307267A (ja) * | 1988-06-06 | 1989-12-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法及びラインセンサの製造方法 |
-
1988
- 1988-09-19 JP JP23401988A patent/JPH0282577A/ja active Pending
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