JPH0442576A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0442576A JPH0442576A JP15015990A JP15015990A JPH0442576A JP H0442576 A JPH0442576 A JP H0442576A JP 15015990 A JP15015990 A JP 15015990A JP 15015990 A JP15015990 A JP 15015990A JP H0442576 A JPH0442576 A JP H0442576A
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- 239000010409 thin film Substances 0.000 title claims abstract description 40
- 239000010408 film Substances 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 6
- 238000004544 sputter deposition Methods 0.000 claims abstract description 5
- 238000001771 vacuum deposition Methods 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 13
- 230000007547 defect Effects 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 239000011521 glass Substances 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000005336 cracking Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000007740 vapor deposition Methods 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000005452 bending Methods 0.000 abstract 1
- 230000003287 optical effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアクティブマトリックス方式の液晶デイスプレ
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
［従来の技術）
従来の薄膜トランジスタは、例えば、Ｊ Ａ Ｐ Ａ’
ＮＤＩＳＰＬＡＹ ’ ８６の１９８６年ｐ１９６〜ｐ
１９９に示される様な構造であったにの構造を一般化し
て、その概要を第２図に示す。（ａ）図は上視図であり
（ｂ）図はＡＡ’ における断面図である。ガラス、石
英、サファイア等の絶縁基板２０１上に、ドナーあるい
は、アクセプタとなる不純物を添加した多結晶シリコン
薄膜から成るソース電極２０２及びドレイン電極２０３
が形成されている。これに接して、ソース配線２０４と
ドレイン配線２０５が設けられており、更にソース電極
２０２及びドレイン電極２０３の上側で接し両者を結ぶ
ように多結晶シリコン薄膜から成る半導体層２０６が形
成されている。これらを被覆するようにゲート絶縁膜２
０７が熱ＣＶＤ法により形成されている。更にこれに接
しゲート電極２０８が設けられている。
ＮＤＩＳＰＬＡＹ ’ ８６の１９８６年ｐ１９６〜ｐ
１９９に示される様な構造であったにの構造を一般化し
て、その概要を第２図に示す。（ａ）図は上視図であり
（ｂ）図はＡＡ’ における断面図である。ガラス、石
英、サファイア等の絶縁基板２０１上に、ドナーあるい
は、アクセプタとなる不純物を添加した多結晶シリコン
薄膜から成るソース電極２０２及びドレイン電極２０３
が形成されている。これに接して、ソース配線２０４と
ドレイン配線２０５が設けられており、更にソース電極
２０２及びドレイン電極２０３の上側で接し両者を結ぶ
ように多結晶シリコン薄膜から成る半導体層２０６が形
成されている。これらを被覆するようにゲート絶縁膜２
０７が熱ＣＶＤ法により形成されている。更にこれに接
しゲート電極２０８が設けられている。
［発明が解決しようとする課題］
しかし、従来の薄膜トランジスタは次のような問題点を
有していた。
有していた。
４００℃以下の低温でゲート絶縁膜を形成すると、形成
された絶縁膜の密度が小さく更に絶縁膜中に存在する欠
陥も多く、その結果薄膜トランジスタの表面電荷密度が
約１×１０１２ｃｍ−２と大きくなり、信頼性を著しく
低下させてしまっていた。
された絶縁膜の密度が小さく更に絶縁膜中に存在する欠
陥も多く、その結果薄膜トランジスタの表面電荷密度が
約１×１０１２ｃｍ−２と大きくなり、信頼性を著しく
低下させてしまっていた。
又熱ＣＶＤ法により基板の温度を４００ ’Ｃにｆ呆持
し、ゲート絶縁膜を形成すると、基板として＃７０５９
（コーニング社製）を使用した場合、ゲート絶縁膜の
熱膨張係数が約６ＸＩＯ−’と小さいのに対し、＃７０
５９基板は４６ｘｌＯ−’と大きい為、ゲート絶縁膜形
成後基板の反り、変形、ゲート絶縁膜のひび割れ等が生
し、蒸着トランジスタの欠陥の原因となっていた。又基
板を大型化した場合、上記の現象が顕著に見られ基板の
大型化の大きな妨げとなっていた。
し、ゲート絶縁膜を形成すると、基板として＃７０５９
（コーニング社製）を使用した場合、ゲート絶縁膜の
熱膨張係数が約６ＸＩＯ−’と小さいのに対し、＃７０
５９基板は４６ｘｌＯ−’と大きい為、ゲート絶縁膜形
成後基板の反り、変形、ゲート絶縁膜のひび割れ等が生
し、蒸着トランジスタの欠陥の原因となっていた。又基
板を大型化した場合、上記の現象が顕著に見られ基板の
大型化の大きな妨げとなっていた。
更に熱ＣＶＤ法は、基板をセットする治具や、チャンバ
ーに付着したＳｉｎ、の膜質が悪く、容易に剥離してパ
ーティフルが発生し、その結果形成したゲート絶縁膜に
ピンホールが生じ、薄膜トランジスタの欠陥の原因とな
っていた。
ーに付着したＳｉｎ、の膜質が悪く、容易に剥離してパ
ーティフルが発生し、その結果形成したゲート絶縁膜に
ピンホールが生じ、薄膜トランジスタの欠陥の原因とな
っていた。
本発明は、このような問題点を解決するものであり、そ
の目的とするところは、信頼・はの高い薄膜トランジス
タを大面積にわたり、低欠陥で提供することにある。
の目的とするところは、信頼・はの高い薄膜トランジス
タを大面積にわたり、低欠陥で提供することにある。
［課題を解決するための手段］
本発明の薄膜トランジスタは、ゲート絶縁膜を、ＥＣＲ
プラズマＣＶＤ法で形成した第一の絶縁膜と、低温で形
成した第二の絶縁膜の二層構造としたことを特徴とする
。
プラズマＣＶＤ法で形成した第一の絶縁膜と、低温で形
成した第二の絶縁膜の二層構造としたことを特徴とする
。
［実 施 例〕
以下実施例に基づいて、本発明の詳細な説明する。第１
図に本発明による薄膜トランジスタの製造方法を示す。
図に本発明による薄膜トランジスタの製造方法を示す。
第１図に示す様に、ガラス、石英、サファイア等の絶縁
基板１０１上にドナーあるいはアクセプタとなる不純物
を添加した多結晶シリコン、非晶質シリコン等のシリコ
ン薄膜から成るソース電極１０２及びドレイン電極１０
３を減圧ＣＶＤ法、プラズマＣＶＤ等のＣＶＤ法により
形成する。その膜厚は５００〜５０００人が望ましい。
基板１０１上にドナーあるいはアクセプタとなる不純物
を添加した多結晶シリコン、非晶質シリコン等のシリコ
ン薄膜から成るソース電極１０２及びドレイン電極１０
３を減圧ＣＶＤ法、プラズマＣＶＤ等のＣＶＤ法により
形成する。その膜厚は５００〜５０００人が望ましい。
次に多結晶シリコンあるいは非晶質シリコン等のシリコ
ン薄膜から成る半導体層１０４を減圧ＣＶＤ法、プラズ
マＣＶＤ法等のＣＶＤ法により形成する。
ン薄膜から成る半導体層１０４を減圧ＣＶＤ法、プラズ
マＣＶＤ法等のＣＶＤ法により形成する。
その膜厚は２０００Å以下が望ましい。次に金属、透明
導電膜等から成るソース配線１０５及びドレイン配線１
０６をスパッタ法あるいは真空蒸着法により形成する。
導電膜等から成るソース配線１０５及びドレイン配線１
０６をスパッタ法あるいは真空蒸着法により形成する。
次にＥＣＲプラズマＣＶＤ法により５ｉ０２、ＳｉＮ、
等の第１のゲート絶縁膜１０７を形成する。使用した装
置の概略を第３図に示す。主要部は、プラズマ室３０３
と試料室３１０で構成され、プラズマ室３０３に石英窓
３１１を返して、周波数２．４５ＧＨｚ、パワー６００
ｗのマイクロ波３０７が、外周の磁気コイル３０５によ
り磁界が供給できる。プラズマ室内でマイクロ波と磁界
の相互作用で発生した高活性プラズマとイオン流３０４
は発散磁界によって資料室３１０へ輸送され、気相反応
・表面反応を経て、絶縁基板３゜ｌ上に膜が形成される
。Ｓ ｉ ０２を形成する場合ガスライン３０６より１
５３ｃｃＭの酸素ガスが、ガスライン３０８より６５ｃ
ｃｖのＳ ＩＨ４ガスを供給した。この時の圧力は、６
．０ＸＩＯ−’Ｔｏｒｒで、形成速度は約６７０人／
ｍ ｉ ｎであった。その膜厚は１００〜１０００人が
望ましい。試料台３０２に固定された基板３０１は、高
活性プラズマとイオン流の衝撃効果により、低温で良質
の膜が得られる一方ＥＣＲプラズマＣＶＤ法により成膜
した膜は高活性プラズマ流の強い方向性の中心に、段差
側壁部にほとんど膜が形成されないかあるいは極く薄い
膜が形成されても脆弱であった。
等の第１のゲート絶縁膜１０７を形成する。使用した装
置の概略を第３図に示す。主要部は、プラズマ室３０３
と試料室３１０で構成され、プラズマ室３０３に石英窓
３１１を返して、周波数２．４５ＧＨｚ、パワー６００
ｗのマイクロ波３０７が、外周の磁気コイル３０５によ
り磁界が供給できる。プラズマ室内でマイクロ波と磁界
の相互作用で発生した高活性プラズマとイオン流３０４
は発散磁界によって資料室３１０へ輸送され、気相反応
・表面反応を経て、絶縁基板３゜ｌ上に膜が形成される
。Ｓ ｉ ０２を形成する場合ガスライン３０６より１
５３ｃｃＭの酸素ガスが、ガスライン３０８より６５ｃ
ｃｖのＳ ＩＨ４ガスを供給した。この時の圧力は、６
．０ＸＩＯ−’Ｔｏｒｒで、形成速度は約６７０人／
ｍ ｉ ｎであった。その膜厚は１００〜１０００人が
望ましい。試料台３０２に固定された基板３０１は、高
活性プラズマとイオン流の衝撃効果により、低温で良質
の膜が得られる一方ＥＣＲプラズマＣＶＤ法により成膜
した膜は高活性プラズマ流の強い方向性の中心に、段差
側壁部にほとんど膜が形成されないかあるいは極く薄い
膜が形成されても脆弱であった。
この結果ゲート電極１０９とソース電極１０２あるいは
ドレイン電極１０３とのゲート耐圧低下、ノーク電流の
増大を招いていた。
ドレイン電極１０３とのゲート耐圧低下、ノーク電流の
増大を招いていた。
次にスパッタリング法、プラズマＣＶＤ法、真空蒸着法
、光ＣＶＤ法等の４００℃以下の温度で、ＳｉＯ□、Ｓ
ｉＮ等の第二のゲート絶縁膜１０８を形成する。その膜
厚は５００〜２０００人が望ましい。
、光ＣＶＤ法等の４００℃以下の温度で、ＳｉＯ□、Ｓ
ｉＮ等の第二のゲート絶縁膜１０８を形成する。その膜
厚は５００〜２０００人が望ましい。
これらの方法で形成した絶縁膜は一般にステップ力バレ
イジも良好であり、段差１１１１壁部にも平坦部と同様
に膜が形成される。
イジも良好であり、段差１１１１壁部にも平坦部と同様
に膜が形成される。
第二のゲート絶縁膜１０８を、有機絶縁膜で形成しても
問題ない。例えば、ポリイミド膜をスピンコーティング
法で基板に塗布し、２００℃〜３００℃の温度で乾燥す
れば、ステップ力バレイシも良好であり、上記のＳｉＯ
□、ＳｉＮと全く差がなく適用できる。
問題ない。例えば、ポリイミド膜をスピンコーティング
法で基板に塗布し、２００℃〜３００℃の温度で乾燥す
れば、ステップ力バレイシも良好であり、上記のＳｉＯ
□、ＳｉＮと全く差がなく適用できる。
最後に、不純物を含むシリコン膜、金属、透明導電膜等
より成るゲート電極１０９を、ＣＶＤ法、スパッタ法、
蒸着法により形成する。
より成るゲート電極１０９を、ＣＶＤ法、スパッタ法、
蒸着法により形成する。
この様に製造された薄膜トランジスタは、４００℃以下
の温度で第一のゲート絶縁膜と第二のゲート絶縁膜を形
成できるため、基板は熱膨張係数の大きいガラス基板を
用いた場合、形成されたゲート絶縁膜とガラス基板の熱
膨張係数の差が問題となることがなく基板の反り、変形
、ゲート絶縁膜のひび割れ等は生しない。
の温度で第一のゲート絶縁膜と第二のゲート絶縁膜を形
成できるため、基板は熱膨張係数の大きいガラス基板を
用いた場合、形成されたゲート絶縁膜とガラス基板の熱
膨張係数の差が問題となることがなく基板の反り、変形
、ゲート絶縁膜のひび割れ等は生しない。
特に３０ｃｍ角以上の大面積基板を用いた場合、従来問
題となっていた熱膨張係数の差に起因する基板同辺部て
のストレスの増大が無くなり、大面積にわたり均一な特
性を有した薄膜トランジスタが得られる。
題となっていた熱膨張係数の差に起因する基板同辺部て
のストレスの増大が無くなり、大面積にわたり均一な特
性を有した薄膜トランジスタが得られる。
更に、第二のゲート絶縁膜を４００℃以下の低温で形成
するため、第一のゲート絶縁膜中に大量に含まれる水素
が抜ける事がなく、ＭＯ５界面、ゲート絶縁膜中のトラ
ップを少なくてきる。
するため、第一のゲート絶縁膜中に大量に含まれる水素
が抜ける事がなく、ＭＯ５界面、ゲート絶縁膜中のトラ
ップを少なくてきる。
更に、ゲート絶縁膜を二層構造としたため、ゲート絶縁
膜に存在するピンホールが同一場所に発生する確率は無
視でき、大幅にゲート絶縁膜のショートに起因する欠陥
を低減できる。
膜に存在するピンホールが同一場所に発生する確率は無
視でき、大幅にゲート絶縁膜のショートに起因する欠陥
を低減できる。
更に、ＥＣＲプラズマＣＶＤ法により形成するゲート絶
縁膜は、絶縁膜を形成する前に、５×１０−’Ｔｏｒｒ
以下の高真空とし、膜の形成も１０−’Ｔｏｒｒ台で形
成するため、形成されたゲート絶縁膜中の不純物が極め
て少なく、その結果薄膜トランジスタの表面電荷密度も
熱ＣＶＤ法の１７３〜１／１０と小さな値となり、薄膜
トランジスタの信頼性を大幅に向上できる。
縁膜は、絶縁膜を形成する前に、５×１０−’Ｔｏｒｒ
以下の高真空とし、膜の形成も１０−’Ｔｏｒｒ台で形
成するため、形成されたゲート絶縁膜中の不純物が極め
て少なく、その結果薄膜トランジスタの表面電荷密度も
熱ＣＶＤ法の１７３〜１／１０と小さな値となり、薄膜
トランジスタの信頼性を大幅に向上できる。
本発明の薄膜トランジスタの特性を第４区に示す。横軸
はゲート電圧■。８、縦軸はドレイン電流Ｉｏの対数値
である。ドレイン電圧Ｖ。３は４ｖ、チャネルＦＬチャ
ネル幅ともに１０μｍである。
はゲート電圧■。８、縦軸はドレイン電流Ｉｏの対数値
である。ドレイン電圧Ｖ。３は４ｖ、チャネルＦＬチャ
ネル幅ともに１０μｍである。
半導体層には多結晶シリコンを用いその膜厚は２００人
、ゲート絶縁膜はＳｉＯ□を用いての膜厚は１５００人
である。破線は従来の熱ＣＶＤ法によりゲート絶縁膜を
形成した薄膜トランジスタ、実線は本発明のＥＣＲプラ
ズマＣＶＤにより形成した薄膜トランジスタである。第
４図から明らかな様に表面電荷密度が減少したため、ゲ
ート電圧０■でのドレイン電流工ゎが約４個小さくなり
、サブスレショルド卸域での立上がりも急峻となり、特
性が向上している。この結果液晶デイスプレィに応用し
た場合低電圧駆動が可能となり、コントラスト比の大き
い高画質のデイスプレィが実現できる。
、ゲート絶縁膜はＳｉＯ□を用いての膜厚は１５００人
である。破線は従来の熱ＣＶＤ法によりゲート絶縁膜を
形成した薄膜トランジスタ、実線は本発明のＥＣＲプラ
ズマＣＶＤにより形成した薄膜トランジスタである。第
４図から明らかな様に表面電荷密度が減少したため、ゲ
ート電圧０■でのドレイン電流工ゎが約４個小さくなり
、サブスレショルド卸域での立上がりも急峻となり、特
性が向上している。この結果液晶デイスプレィに応用し
た場合低電圧駆動が可能となり、コントラスト比の大き
い高画質のデイスプレィが実現できる。
イメージセンサや３次元集積回路へ応用した場合、低電
圧駆動、低消費電力が実現できる。
圧駆動、低消費電力が実現できる。
［発明の効果１
本発明は次のようなすぐれた効果を有する。
第一に、第二のゲート絶縁膜を４００℃以下の低温で形
成するため、第一のゲート絶縁膜中に大量に含まれる水
素が抜ける事なく、良好なＭＯ５界面を有した薄膜トラ
ンジスタを、大面積にわたり、均一に形成する。
成するため、第一のゲート絶縁膜中に大量に含まれる水
素が抜ける事なく、良好なＭＯ５界面を有した薄膜トラ
ンジスタを、大面積にわたり、均一に形成する。
第二に、薄膜トランジスタの表面電荷密度がｌ Ｘ ｌ
Ｏ−” ｃｍ−２〜３ ｘ １０−ｚ Ｃｍ−２と少
なく、信頼性を大幅に向上できる。
Ｏ−” ｃｍ−２〜３ ｘ １０−ｚ Ｃｍ−２と少
なく、信頼性を大幅に向上できる。
第三にＥＣＲプラズマＣＶＤ法は原理的にパーティクル
との発生が少なく、ピンホール等の欠陥の少ないゲート
絶縁膜が容易に得られ、更にゲート絶縁膜と二層構造と
したため、ピンホールが第一の絶縁膜、第二の絶縁膜に
同一場所に発生する確率は無視でき、薄膜トランジスタ
の欠陥を大幅に低減できる。
との発生が少なく、ピンホール等の欠陥の少ないゲート
絶縁膜が容易に得られ、更にゲート絶縁膜と二層構造と
したため、ピンホールが第一の絶縁膜、第二の絶縁膜に
同一場所に発生する確率は無視でき、薄膜トランジスタ
の欠陥を大幅に低減できる。
第四に、薄膜トランジスタの電気活性が向上し、低電圧
駆動が可能で高コントラスト比の液晶デイスプレィが実
現できる。
駆動が可能で高コントラスト比の液晶デイスプレィが実
現できる。
以上のように、本発明の薄膜トランジスタは数多くの優
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリクス基板やその周辺回路、
イメージセンサ、３次元集積回路など多岐にわたる。
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリクス基板やその周辺回路、
イメージセンサ、３次元集積回路など多岐にわたる。
第１区は本発明の薄膜トランジスタの製造方法を示した
断面図。 第２図は従来の薄膜トランジスタの構造を示しくａ）は
上線図、（ｂ）は断面図。 第３図はＥＣＲプラズマＣＶ［＞装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 １０１ 、２０１． １０２、２０２ １０３、２０３ １０４、２０６ １０５、２０４ １０６、２０５ １０７、２０７ １０８ ・ ・絶縁基板 ・ソース電極 ・ドレイン電極 ・半導体層 ・ソース配線 ・ドレイン配線 ・第一絶縁膜 ・高活性プラズマ １０９．３０４・・・・・・イオン流 １１０．２０８・・・・・・ゲート電極３０３・・・・
・・・・・ プラズマ室３０５・・・・・・・・・・６
ｎ気コイル３０６．３０８・・・・・・ガスライン３０
７・・・・・・・・・・マイクロ波３０９・・・・・・
・・・・真空排気 ３１０・・・・・・・・・・試料室 ３１１・・・・・・・・・・石英窓 ノー７ ケート株 ／ 以 上
断面図。 第２図は従来の薄膜トランジスタの構造を示しくａ）は
上線図、（ｂ）は断面図。 第３図はＥＣＲプラズマＣＶ［＞装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 １０１ 、２０１． １０２、２０２ １０３、２０３ １０４、２０６ １０５、２０４ １０６、２０５ １０７、２０７ １０８ ・ ・絶縁基板 ・ソース電極 ・ドレイン電極 ・半導体層 ・ソース配線 ・ドレイン配線 ・第一絶縁膜 ・高活性プラズマ １０９．３０４・・・・・・イオン流 １１０．２０８・・・・・・ゲート電極３０３・・・・
・・・・・ プラズマ室３０５・・・・・・・・・・６
ｎ気コイル３０６．３０８・・・・・・ガスライン３０
７・・・・・・・・・・マイクロ波３０９・・・・・・
・・・・真空排気 ３１０・・・・・・・・・・試料室 ３１１・・・・・・・・・・石英窓 ノー７ ケート株 ／ 以 上
Claims (7)
- （１）絶縁基板上にソース電極及びドレイン電極と、該
ソース電極と該ドレイン電極を結ぶ半導体層と該半導体
層を被覆するゲート絶縁膜と該ゲート絶縁膜を介して設
けられたゲート電極を具備する薄膜トランジスタにおい
て、該ゲート絶縁膜を電子サイクロトロン共鳴プラズマ
ＣＶＤ法（以下ＥＣＲプラズマＣＶＤ法と呼ぶ）で形成
した第１の絶縁膜と、低温で形成した第２の絶縁膜の二
層構造としたことを特徴とする薄膜トランジスタ。 - （２）該第２の絶縁膜を、スパッタリング法で形成した
ことを特徴とする請求項１記載の薄膜トランジスタ。 - （３）該第２の絶縁膜を、プラズマＣＶＤ法で形成した
ことを特徴とする請求項１記載の薄膜トランジスタ。 - （４）該第２の絶縁膜を、真空蒸着法で形成したことを
特徴とする請求項１記載の薄膜トランジスタ。 - （５）該第２の絶縁膜を、光ＣＶＤ法で形成したことを
特徴とする請求項１記載の薄膜トランジスタ。 - （６）該第２の絶縁膜を、４００℃以下の温度で形成し
たことを特徴とする請求項１記載の薄膜トランジスタ。 - （７）該第２の絶縁膜を、有機絶縁膜としたことを特徴
とする請求項１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15015990A JPH0442576A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15015990A JPH0442576A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442576A true JPH0442576A (ja) | 1992-02-13 |
Family
ID=15490796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15015990A Pending JPH0442576A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323736B1 (ko) * | 1995-08-31 | 2002-08-14 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
-
1990
- 1990-06-08 JP JP15015990A patent/JPH0442576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323736B1 (ko) * | 1995-08-31 | 2002-08-14 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
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