KR20150062186A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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KR20150062186A
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최영주
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조강문
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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 배치되어 있으며, 게이트 전극을 포함하는 게이트선, 절연 기판 위에 배치되어 있으며, 게이트선과 분리되어 있고, 확장부를 포함하는 기준 전극선, 절연 기판, 게이트선 및 기준 전극선 위에 배치되어 있는 제1 게이트 절연막, 제1 게이트 절연막 위에 배치되어 있으며, 게이트 전극과 중첩하는 반도체층, 반도체층 및 제1 게이트 절연막 위에 배치되어 있으며, 반도체층을 노출하는 반도체 개구부를 포함하는 제2 게이트 절연막, 제2 게이트 절연막 및 반도체층 위에 배치되어 있으며, 소스 전극을 포함하는 데이터선 및 소스 전극과 마주하는 드레인 전극, 데이터선, 드레인 전극 및 제2 게이트 절연막 위에 배치되어 있는 제1 보호막, 제1 보호막 위에 배치되어 있는 제2 보호막, 제2 보호막 위에 배치되어 있는 제1 전기장 생성 전극, 제1 전기장 생성 전극 위에 배치되어 있는 제3 보호막, 제1 보호막, 제2 보호막 및 제3 보호막에 배치되어 있고, 드레인 전극의 일부를 드러내는 제1 접촉 구멍, 그리고 제3 보호막 위에 배치되어 있으며, 제1 접촉 구멍을 통하여 드레인 전극과 연결되어 있는 제2 전기장 생성 전극을 포함하고, 반도체층은 산화물 반도체층 및 산화물 반도체층 위에 배치되어 있으며, 서로 분리되어 있는 제1 보조층 및 제2 보조층을 포함하고, 드레인 전극의 가장자리는 제1 보조층의 가장자리의 안쪽에 배치되어 있고, 소스 전극의 가장자리는 제2 보조층의 가장자리의 안쪽에 배치되어 있다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR PANEL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
이러한 액정 표시 장치 중, 액정층에 전기장을 생성하는 두 개의 전기장 생성 전극을 모두 박막 트랜지스터 표시판 위에 형성할 수 있다.
박막 트랜지스터 표시판은 복수 개의 박막 트랜지스터를 포함하는데, 박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 데이터선에 연결되어 있는 소스 전극과 화소 전극에 연결되어 있는 드레인 전극 및 소스 전극과 드레인 전극 사이 게이트 전극 위에 위치하는 반도체층 등으로 이루어지며, 게이트선으로부터의 게이트 신호에 따라 데이터선으로부터의 데이터 신호를 화소 전극에 전달한다.
반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 산화물 반도체 및 두 개의 전기장 생성 전극을 포함하는 박막 트랜지스터 표시판에서, 박막 트랜지스터의 특성을 확보하는 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 배치되어 있으며, 게이트 전극을 포함하는 게이트선, 절연 기판 위에 배치되어 있으며, 게이트선과 분리되어 있고, 확장부를 포함하는 기준 전극선, 절연 기판, 게이트선 및 기준 전극선 위에 배치되어 있는 제1 게이트 절연막, 제1 게이트 절연막 위에 배치되어 있으며, 게이트 전극과 중첩하는 반도체층, 반도체층 및 제1 게이트 절연막 위에 배치되어 있으며, 반도체층을 노출하는 반도체 개구부를 포함하는 제2 게이트 절연막, 제2 게이트 절연막 및 반도체층 위에 배치되어 있으며, 소스 전극을 포함하는 데이터선 및 소스 전극과 마주하는 드레인 전극, 데이터선, 드레인 전극 및 제2 게이트 절연막 위에 배치되어 있는 제1 보호막, 제1 보호막 위에 배치되어 있는 제2 보호막, 제2 보호막 위에 배치되어 있는 제1 전기장 생성 전극, 제1 전기장 생성 전극 위에 배치되어 있는 제3 보호막, 제1 보호막, 제2 보호막 및 제3 보호막에 배치되어 있고, 드레인 전극의 일부를 드러내는 제1 접촉 구멍, 그리고 제3 보호막 위에 배치되어 있으며, 제1 접촉 구멍을 통하여 드레인 전극과 연결되어 있는 제2 전기장 생성 전극을 포함하고, 반도체층은 산화물 반도체층 및 산화물 반도체층 위에 배치되어 있으며, 서로 분리되어 있는 제1 보조층 및 제2 보조층을 포함하고, 드레인 전극의 가장자리는 제1 보조층의 가장자리의 안쪽에 배치되어 있고, 소스 전극의 가장자리는 제2 보조층의 가장자리의 안쪽에 배치되어 있다.
제1 게이트 절연막, 제2 게이트 절연막 및 제1 보호막은 산화 규소로 이루어져 있을 수 있다.
제1 보조층 및 제2 보조층은 티타늄, 몰리브덴 또는 티타늄-몰리브덴의 합금으로 이루어져 있을 수 있다.
제1 게이트 절연막, 제2 게이트 절연막, 제1 보호막 및 제2 보호막은 확장부의 일부를 드러내는 제2 접촉 구멍을 포함할 수 있다.
제1 전기장 생성 전극은 제2 접촉 구멍을 통하여 확장부와 연결되어 있을 수 있다.
제2 전기장 생성 전극은 복수 개의 가지 전극 및 가지 전극을 연결하는 가로부를 포함할 수 있다.
제2 보호막은 유기 절연 물질로 이루어져 있을 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 데이터선과 동일한 물질로 이루어져 있으며, 데이터선과 동일한 층에 배치되어 있는 저항 전극을 더 포함할 수 있다.
저항 전극은 게이트선과 중첩할 수 있다.
제1 보호막 및 제2 보호막은 저항 전극의 일부를 드러내는 제3 접촉 구멍을 포함할 수 있다.
제1 전기장 생성 전극은 제3 접촉 구멍을 통하여 저항 전극과 연결되어 있을 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선, 게이트선과 분리되어 있으며, 확장부를 포함하는 기준 전압선을 형성하는 단계, 절연 기판, 게이트선 및 기준 전극선 위에 제1 게이트 절연막을 형성하는 단계, 제1 게이트 절연막 위의 게이트 전극에 대응하는 부분에 산화물 반도체층 및 보조층을 차례로 형성하는 단계, 보조층 및 제1 게이트 절연막 위에 보조층을 노출하는 반도체 개구부를 포함하는 제2 게이트 절연막을 형성하는 단계, 제2 게이트 절연막 및 노출된 보조층 위에 데이터 금속층을 형성하는 단계, 데이터 금속층을 식각하여 소스 전극을 포함하는 데이터선, 소스 전극과 마주하는 드레인 전극 및 저항 전극을 형성하는 단계, 보조층을 식각하여 산화물 반도체층을 노출하는 제1 보조층 및 제2 보조층을 형성하는 단계, 데이터선, 상기 드레인 전극, 저항 전극 및 노출된 산화물 반도체층 위에 제1 보호막 및 제2 보호막을 차례로 형성하는 단계, 제2 보호막 위에 제1 전기장 생성 전극을 형성하는 단계, 제1 전기장 생성 전극 위에 제3 보호막을 형성하는 단계, 제3 보호막 위에 드레인 전극과 연결되는 제2 전기장 생성 전극을 형성하는 단계를 포함하고, 드레인 전극의 가장자리는 제1 보조층의 가장자리의 안쪽에 형성되고, 소스 전극의 가장자리는 상기 제2 보조층의 가장자리의 안쪽에 형성된다.
데이터 금속층의 식각은 습식 식각을 수행하고, 보조층의 식각은 건식 식각을 수행할 수 있다.
제2 전기장 생성 전극을 형성하는 단계는 복수 개의 가지 전극 및 가지 전극을 연결하는 가로부를 형성하는 단계를 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 반도체층을 제1 게이트 절연막과 제2 게이트 절연막 사이에 배치하여 반도체층과 게이트 전극 사이의 간격을 줄여 전하의 이동도를 향상시킬 수 있다.
또한, 반도체층을 산화물 반도체층과 산화물 반도체층 위에 배치되어있는 제1 보조층 및 제2 보조층의 이중 구조로 배치하고, 드레인 전극 및 소스 전극의 가장자리를 각각 제1 보조층 및 제2 보조층의 가장자리의 안쪽에 배치하여 드레인 전극 및 소스 전극을 이루는 금속이 산화물 반도체층에 영향을 미치는 것을 감소시킬 수 있다.
또한, 데이터선과 동일한 금속으로 이루어진 저항 전극을 배치하고, 제1 전기장 생성 전극이 저항 전극과 연결되어 제1 전기장 생성 전극의 저항을 감소시킬 수 있다
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이다.
도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 5는 도 1의 박막 트랜지스터 표시판을 V-V 선을 따라 잘라 도시한 단면도이다.
도 6 내지 도 26은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1 내지 도 5를 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이고, 도 4는 도 1의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 5는 도 1의 박막 트랜지스터 표시판을 V-V 선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 5를 참고하면, 투명한 유리 또는 플라스틱으로 이루어진 절연 기판(110) 위에 서로 분리되어 있는 복수의 게이트선 (121) 및 복수의 기준 전압선(125)이 배치되어 있다.
각 게이트선(121)은 게이트 신호를 전달하며, 대체로 가로로 뻗어 있으며, 돌출한 복수의 게이트 전극(124)을 포함한다. 또한, 각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드부를 포함할 수 있다. 게이트선(121)은 상부 게이트선(121r) 및 하부 게이트선(121p)을 포함하고, 게이트 전극(124)은 상부 게이트 전극(124r) 및 하부 게이트 전극(124p)을 포함한다.
기준 전압선(125)은 기준 전압 등 소정의 전압을 전달하고 대체로 가로 방향으로 뻗으며 게이트선(121)에 실질적으로 평행할 수 있다. 각 기준 전압선(125)은 복수의 확장부(126)를 포함한다. 기준 전압선(125)은 상부 기준 전압선(도시하지 않음) 및 하부 기준 전압선(도시하지 않음)을 포함하고, 확장부(126)는 상부 확장부(126r) 및 하부 확장부(126p)를 포함한다.
여기서, 상부 게이트선(121r), 상부 게이트 전극(124r) 및 상부 확장부(126r)는 구리(Cu)로 이루어져 있고, 하부 게이트선(121p), 하부 게이트 전극(124p) 및 하부 확장부(126p)는 티타늄(Ti) 또는 몰리브덴(Mo)으로 이루어져 있다. 상부 게이트선(121r), 상부 게이트 전극(124r) 및 상부 확장부(126r)의 두께는 하부 게이트선(121p), 하부 게이트 전극(124p) 및 하부 확장부(126p)의 두께보다 더 두껍다.
또한, 상부 기준 전압선은 구리로 이루어져 있고, 하부 기준 전압선은 티타늄 또는 몰리브덴으로 이루어져 있고, 상부 기준 전압선의 두께는 하부 기준 전압선의 두께보다 더 두껍다.
게이트선(121) 및 기준 전압선(125) 위에 제1 게이트 절연막(140)이 배치되어 있다. 제1 게이트 절연막(140)은 산화규소(SiOX)로 이루어져 있다.
제1 게이트 절연막(140) 위에 게이트 전극(124)에 대응하는 부분에는 반도체층(154)이 배치되어 있다.
반도체층(154)은 산화물 반도체층(154p) 및 산화물 반도체(154p)층 위에 배치되어 있는 제1 보조층(154r1) 및 제2 보조층(154r2)을 포함한다.
산화물 반도체층(154p)은 아연(Zn), 갈륨(Ga), 주석(Sn) 및 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O) 및 아연-주석 산화물(Zn-Sn-O) 중 적어도 어느 하나를 포함한다.
제1 보조층(154r1) 및 제2 보조층(154r2)은 티타늄, 몰리브덴 또는 티타늄-몰리브덴의 합금으로 이루어져 있으며, 서로 분리되어 각각 산화물 반도체층(154p)의 양쪽 가장자리에 배치되어 있다. 즉, 제1 보조층(154r1) 및 제2 보조층(154r2)은 산화물 반도체층(154p)의 일부를 노출한다. 제1 보조층(154r1) 및 제2 보조층(154r2)의 두께는 산화물 반도체층(154p)의 두께보다 더 얇다.
제1 게이트 절연막(140) 및 반도체층(154) 위에 제2 게이트 절연막(142)이 배치되어 있다. 제2 게이트 절연막(142)은 산화규소(SiOX)로 이루어져 있으며, 반도체층(154)을 노출하는 반도체 개구부(145)를 포함한다.
즉, 반도체층(154)은 제1 게이트 절연막(140)과 제2 게이트 절연막(142) 사이에 위치한다. 이에 따라, 반도체층(154)과 게이트 전극(124) 사이의 간격이 종래에 비해 감소하게 된다.
제2 게이트 절연막(142) 및 반도체층(154) 위에 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 저항 전극(178)이 배치되어 있다.
데이터선(171)은 데이터 신호를 전달하며 대체로 세로 방향으로 뻗어 게이트선(121) 및 기준 전압선(125)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)을 포함한다. 또한, 각 데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드부를 포함할 수 있다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
드레인 전극(175)의 일부는 제1 보조층(154r1) 위에 배치되어 있고, 소스 전극(173)의 일부는 제2 보조층(154r2) 위에 배치되어 있다. 드레인 전극(175)의 가장자리는 제1 보조층(154r1)의 가장자리의 안쪽에 위치하고, 소스 전극(173)의 가장자리는 제2 보조층(154r2)의 가장자리의 안쪽에 위치한다.
이와 같은 드레인 전극(175)과 소스 전극(173) 및 제1 보조층(154r1)과 제2 보조층(154r2)의 배치 구조에 의해 드레인 전극(175) 및 소스 전극(173)을 이루는 금속이 산화물 반도체층(154p)에 영향을 미치는 것을 감소시킬 수 있게 된다.
저항 전극(178)은 게이트선(121)과 중첩하며, 게이트선(121)과 동일한 방향으로 뻗어 있다.
데이터선(171)은 상부 데이터선(171r) 및 하부 데이터선(171p)을 포함하고, 소스 전극(173)은 상부 소스 전극(173r) 및 하부 소스 전극(173p)을 포함한다. 드레인 전극(175)은 상부 드레인 전극(175r) 및 하부 드레인 전극(175p)을 포함하고, 저항 전극(178)은 상부 저항 전극(178r) 및 하부 저항 전극(178p)을 포함한다.
여기서, 상부 데이터선(171r), 상부 소스 전극(173r), 상부 드레인 전극(175r) 및 상부 저항 전극(178r)은 구리로 이루어져 있고, 하부 데이터선(171p), 하부 소스 전극(173p), 하부 드레인 전극(175p) 및 하부 저항 전극(178p)은 티타늄 또는 몰리브덴으로 이루어져 있다. 상부 데이터선(171r), 상부 소스 전극(173r), 상부 드레인 전극(175r) 및 상부 저항 전극(178r)의 두께는 하부 데이터선(171p), 하부 소스 전극(173p), 하부 드레인 전극(175p) 및 하부 저항 전극(178p)의 두께보다 더 두껍다.
데이터선(171)은 주기적으로 꺾여 있으며 게이트선(121)의 연장 방향과 빗각을 이룬다. 데이터선(171)이 게이트선(121)의 연장 방향과 이루는 빗각은 45도 이상일 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 데이터선(171)은 일직선으로 뻗어 있을 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(154)과 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(154)에 형성된다.
데이터선(171), 드레인 전극(175), 저항 전극(178) 및 박막 트랜지스터의 채널 위에는 제1 보호막(180x)이 배치되어 있다. 제1 보호막(180x)은 산화규소(SiOx)로 이루어져 있다.
제1 보호막(180x) 위에 제2 보호막(180y)이 배치되어 있다. 제2 보호막(180y)은 유기 절연 물질을 포함하고, 제2 보호막(180y)의 표면은 대체로 평탄할 수 있다.
도시하지는 않았지만, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 제2 보호막(180y)은 색필터일 수 있고, 이 경우 제2 보호막(180y) 위에 배치되어 있는 막을 더 포함할 수도 있다. 예를 들어, 색필터 위에 배치되어, 색필터의 안료가 액정층으로 유입되는 것을 방지하기 위한, 덮개막(capping layer)을 더 포함할 수 있고, 덮개막은 질화규소(SiNx)와 같은 절연물질로 이루어질 수 있다.
제2 보호막(180y) 위에 제1 전기장 생성 전극(131)이 배치되어 있다. 제1 전기장 생성 전극(131)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 본 실시예에서 제1 전기장 생성 전극(131)은 판형 형상일 수 있다. 제1 전기장 생성 전극(131)은 제1 접촉 구멍(183)에 대응하는 부분에 배치되어 있는 보호막 개구부(138)를 포함한다.
제1 전기장 생성 전극(131) 위에 제3 보호막(180z)이 배치되어 있고, 그 위에는 제2 전기장 생성 전극(191)이 배치되어 있다. 제2 전기장 생성 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
제2 전기장 생성 전극(191)은 대체로 서로 평행하게 뻗으며 서로 이격되어 있는 복수의 가지 전극(193)과 가지 전극(193)의 위 및 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함한다. 제2 전기장 생성 전극(191)의 가지 전극(193)은 데이터선(171)을 따라 꺾여 있을 수 있다.
그러나, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 데이터선(171)과 제2 전기장 생성 전극(191)의 가지 전극(193)은 일직선으로 뻗어 있을 수 있다.
제1 보호막(180x), 제2 보호막(180y), 그리고 제3 보호막(180z)에는 드레인 전극(175)의 일부를 드러내는 제1 접촉 구멍(183)이 배치되어 있다. 제1 접촉 구멍(183)은 제1 보호막(180x)에 배치되어 있는 제1 부분(183a)과 제2 보호막(180y)에 배치되어 있는 제2 부분(183b), 그리고 제3 보호막(180z)에 배치되어 있는 제3 부분(183c)을 가진다.
제2 전기장 생성 전극(191)의 가로부(192)는 제1 접촉 구멍(183)을 통하여 드레인 전극(175)과 전기적으로 연결되어 있다.
제1 보호막(180x), 제2 보호막(180y), 제1 게이트 절연막(140) 및 제2 게이트 절연막(142)에는 기준 전압선(125)의 확장부(126)의 일부를 드러내는 제2 접촉 구멍(184)이 배치되어 있다.
제1 전기장 생성 전극(131)은 제2 접촉 구멍(184)을 통하여 기준 전압선(125)의 확장부(126)와 전기적으로 연결되어 있다.
제1 보호막(180x) 및 제2 보호막(180y)에는 저항 전극(178)의 일부를 드러내는 제3 접촉 구멍(185)이 배치되어 있다.
제1 전기장 생성 전극(131)은 제3 접촉 구멍(185)을 통하여 저항 전극(178)과 전기적으로 연결되어 있다.
제1 전기장 생성 전극(131)은 제2 접촉 구멍(184)을 통해 기준 전압선(125)에 연결되어, 기준 전압을 인가 받고, 제2 전기장 생성 전극(191)은 제1 접촉 구멍(183)을 통해 드레인 전극(175)과 연결되어, 데이터 전압을 인가 받는다. 또한, 제1 전기장 생성 전극(131)은 제3 접촉 구멍(185)을 통해 저항 전극(178)에 연결되어 제1 전기장 생성 전극(131)의 저항을 감소시킨다.
공통 전압과 데이터 전압을 인가 받은 제1 전기장 생성 전극(131)과 제2 전기장 생성 전극(191)은 액정층(도시하지 않음)에 전기장을 생성한다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 제3 보호막(180z)의 아래에 판형의 제1 전기장 생성 전극(131)이 배치되고, 제3 보호막(180z)의 위에 가지 전극(193)을 가지는 제2 전기장 생성 전극(191)이 배치되지만, 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우, 제3 보호막(180z) 아래에 가지 전극(193)을 가지는 제2 전기장 생성 전극(191)이 배치되고, 제3 보호막(180z) 위에 판형의 제1 전기장 생성 전극(131)이 배치될 수 있다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 경우는 제1 전기장 생성 전극(131)에 연결되는 저항 전극(178)은 존재하지 않는다.
또한, 제1 전기장 생성 전극(131)과 제2 전기장 생성 전극(191) 중 어느 하나는 가지 전극을 포함할 수 있고, 나머지 하나는 판형일 수 있다.
또한, 제1 전기장 생성 전극(131)과 제2 전기장 생성 전극(191) 중 어느 하나는 기준 전압을 인가 받고, 나머지 하나는 데이터 전압을 인가 받을 수 있다.
즉, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 모든 특징은 박막 트랜지스터 표시판 위에 두 개의 전기장 생성 전극인 공통 전극과 화소 전극이 모두 배치되는 모든 경우에 적용 가능하다.
이와 같이, 소스 전극(173) 및 드레인 전극(175)과 게이트 전극(124) 사이에 제1 게이트 절연막(140) 및 제2 게이트 절연막(142)을 배치하고, 반도체층(154)을 제1 게이트 절연막(140)과 제2 게이트 절연막(142) 사이에 배치하여 소스 전극(173) 및 드레인 전극(175)과 게이트 전극(124) 사이의 간격은 종래와 같이 유지하면서, 반도체층(154)과 게이트 전극(124) 사이의 간격을 줄여 전하의 이동도를 향상시킬 수 있다. 이에 따라, 박막 트랜지스터의 특성이 확보될 수 있다.
또한, 반도체층(154)을 산화물 반도체층(154p)과 제1 보조층(154r1) 및 제2 보조층(154r2)의 이중 구조로 배치하고, 드레인 전극(175) 및 소스 전극(173)의 가장자리를 각각 제1 보조층(154r1) 및 제2 보조층(154r2)의 가장자리의 안쪽에 배치하여 드레인 전극(175) 및 소스 전극(173)의 형성 시, 드레인 전극(175) 및 소스 전극(173)을 이루는 금속이 산화물 반도체층(154p)에 영향을 미치는 것을 감소시킬 수 있다.
또한, 데이터선(171)과 동일한 금속으로 이루어진 저항 전극(178)을 배치하고, 제1 전기장 생성 전극(131)이 저항 전극(178)과 연결되어 제1 전기장 생성 전극(131)의 저항을 감소시킬 수 있다.
그러면, 도 6 내지 도 26 및 도 2 내지 도 5를 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.
도 6 내지 도 26은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도이다.
도 6 내지 도 9를 참고하면, 절연 기판(110) 위에 게이트 전극(124)을 포함하는 게이트선(121) 및 확장부(126)를 형성한 후, 게이트선(121) 및 확장부(126) 위에 제1 게이트 절연막(140)을 형성한 다음, 제1 게이트 절연막(140) 위의 게이트 전극(124)에 대응하는 부분에 산화물 반도체층(154p) 및 보조층(154r)을 형성한다. 또한, 도시하지는 않았지만, 확장부(126)의 형성 시, 기준 전압선(125)도 함께 형성된다.
게이트선(121)은 상부 게이트선(121r) 및 하부 게이트선(121p)을 포함하고, 게이트 전극(124)은 상부 게이트 전극(124r) 및 하부 게이트 전극(124p)을 포함한다. 확장부(126)는 상부 확장부(126r) 및 하부 확장부(126p)를 포함한다.
여기서, 상부 게이트선(121r), 상부 게이트 전극(124r) 및 상부 확장부(126r)는 구리로 형성하고, 하부 게이트선(121p), 하부 게이트 전극(124p) 및 하부 확장부(126p)는 티타늄 또는 몰리브덴으로 형성한다. 상부 게이트선(121r), 상부 게이트 전극(124r) 및 상부 확장부(126r)은 하부 게이트선(121p), 하부 게이트 전극(124p) 및 하부 확장부(126p)보다 더 두껍게 형성한다.
제1 게이트 절연막(140)은 산화규소로 형성한다.
산화물 반도체층(154p)은 아연, 갈륨, 주석 및 인듐을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연, 인듐-갈륨-아연 산화물, 인듐-아연 산화물 및 아연-주석 산화물 중 적어도 어느 하나로 형성한다. 보조층(154r)은 티타늄, 몰리브덴 또는 티타늄-몰리브덴의 합금으로 형성한다. 산화물 반도체층(154p)은 보조층(154r)보다 더 두껍게 형성한다.
도 10 내지 도 13을 참고하면, 제1 게이트 절연막(140) 및 보조층(154r) 위에 산화규소를 사용하여 제2 게이트 절연막(142)을 형성한다.
도 14 내지 도 17을 참고하면, 제2 게이트 절연막(142)에 보조층(154r)을 노출한 뒤, 제2 게이트 절연막(142) 및 노출된 보조층(154r) 위에 하부 데이터 금속층(170p) 및 상부 데이터 금속층(170r)을 차례로 형성한다.
하부 데이터 금속층(170p)은 티타늄 또는 몰리브덴으로 형성하고, 상부 데이터 금속층(170r)은 구리로 형성한다. 상부 데이터 금속층(170r)은 하부 데이터 금속층(170p)보다 더 두껍게 형성한다.
도 18 내지 도 21을 참고하면, 상부 데이터 금속층(170r) 및 하부 데이터 금속층(170p)을 식각하여 소스 전극(173)을 포함하는 데이터선(171), 저항 전극(178)을 형성한다.
데이터선(171)은 상부 데이터선(171r) 및 하부 데이터선(171p)을 포함하고, 소스 전극(173)은 상부 소스 전극(173r) 및 하부 소스 전극(173p)을 포함한다. 드레인 전극(175)은 상부 드레인 전극(175r) 및 하부 드레인 전극(175p)을 포함하고, 저항 전극(178)은 상부 저항 전극(178r) 및 하부 저항 전극(178p)을 포함한다.
드레인 전극(175)과 소스 전극(173)은 분리되어 있으며, 게이트 전극(124)을 중심으로 서로 마주하며, 보조층(154r)을 드러낸다.
저항 전극(178)은 게이트선(121)과 중첩한다.
도 22를 참고하면, 드레인 전극(175)과 소스 전극(173)에 의해 드러난 보조층(154r)을 식각하여 산화물 반도체층(154p)을 드러내는 제1 보조층(154r1) 및 제2 보조층(154r2)을 형성한다. 여기서, 제1 보조층(154r1) 및 제2 보조층(154r2)과 산화물 반도체층(154p)은 반도체층(154)을 이룬다.
하부 데이터 금속층(170p) 및 상부 데이터 금속층(170r)을 식각할 때, 감광막 패턴(도시하지 않음)을 마스크로 하여 습식 식각하는데, 드레인 전극(175) 및 소스 전극(173)의 가장자리는 감광막 패턴의 가장자리의 안쪽에 위치하게 된다. 이어서, 동일한 감광막 패턴으로 보조층(154r)을 건식 식각하면, 감광막 패턴의 가장자리와 제1 보조층(154r1) 및 제2 보조층(154r2)의 가장자리가 평면상 동일한 위치에 위치하게 된다.
따라서, 드레인 전극(175)의 가장자리는 제1 보조층(154r1)의 가장자리의 안쪽에 위치하고, 소스 전극(173)의 가장자리는 제2 보조층(154r2)의 가장자리의 안쪽에 위치하게 된다.
도 23 내지 도 26을 참고하면, 데이터선(171), 드레인 전극(175), 저항 전극(178) 및 드러난 산화물 반도체층(154p) 위에 산화규소를 이용하여 제1 보호막(180x)을 형성한 후, 제1 보호막(180x) 위에 유기 절연 물질을 이용하여 제2 보호막(180y)을 형성한다.
이 때, 제1 보호막(180x)에 제1 접촉 구멍(183)의 제1 부분(183a)을 형성하고, 제2 보호막(180y)에 제1 접촉 구멍(183)의 제2 부분(183b)을 형성한다. 제1 부분(183a)과 제2 부분(183b)은 드레인 전극(175)의 일부를 노출한다.
또한, 제1 보호막(180x), 제2 보호막(180y), 제1 게이트 절연막(140) 및 제2 게이트 절연막(142)에 확장부(126)의 일부를 노출하는 제2 접촉 구멍(184)을 형성한다.
또한, 제1 보호막(180x) 및 제2 보호막(180y)에 저항 전극(178)의 일부를 노출하는 제3 접촉 구멍(185)을 형성한다.
이어서, 제2 보호막(180y) 위에 제1 전기장 생성 전극(131)을 형성한다. 제1 전기장 생성 전극(131)은 제2 접촉 구멍(184)을 통하여 확장부(126)에 연결되고, 제3 접촉 구멍(185)을 통하여 저항 전극(178)에 연결된다.
또한, 제1 전기장 생성 전극(131)에 제1 접촉 구멍(183)의 제1 부분(183a) 및 제1 접촉 구멍(183)의 제2 부분(183b)에 대응하는 부분에 보호막 개구부(138)를 형성한다. 보호막 개구부(138)는 제1 접촉 구멍(183)의 제1 부분(183a) 및 제1 접촉 구멍(183)의 제2 부분(183b)을 노출한다.
도 3 내지 도 5를 참고하면, 제2 보호막(180y) 위에 제3 보호막(180z)를 형성한다. 제3 보호막(180z)은 제1 접촉 구멍(183)의 제3 부분(183c)을 포함한다. 제1 접촉 구멍(183)의 제3 부분(183c)은 제1 접촉 구멍(183)의 제2 부분(183b)에서 연장된다.
이어서, 제3 보호막(180z) 위에 가지 전극(193) 및 가로부(192)를 포함하는 제2 전기장 생성 전극(191)을 형성한다. 제2 전기장 생성 전극(191)의 가로부(192)는 제1 접촉 구멍(183)을 통하여 드레인 전극(175)에 연결된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 절연 기판 121: 게이트선
124: 게이트 전극 125: 기준 전압선
126: 확장부 131: 제1 전기장 생성 전극
140: 제1 게이트 절연막 142: 제2 게이트 절연막
154p: 산화물 반도체층 154r: 보조층
171: 데이터선 173: 소스 전극
175: 드레인 전극 178; 저항 전극
180x, 180y, 180z: 제1, 제2, 제3 보호막
183, 184, 185: 제1, 제2, 제3 접촉 구멍
191: 제2 전기장 생성 전극 192; 가로부
193; 가지 전극

Claims (20)

  1. 절연 기판,
    상기 절연 기판 위에 배치되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 절연 기판 위에 배치되어 있으며, 상기 게이트선과 분리되어 있고, 확장부를 포함하는 기준 전극선,
    상기 절연 기판, 상기 게이트선 및 상기 기준 전극선 위에 배치되어 있는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 배치되어 있으며, 상기 게이트 전극과 중첩하는 반도체층,
    상기 반도체층 및 상기 제1 게이트 절연막 위에 배치되어 있으며, 상기 반도체층을 노출하는 반도체 개구부를 포함하는 제2 게이트 절연막,
    상기 제2 게이트 절연막 및 상기 반도체층 위에 배치되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하는 드레인 전극,
    상기 데이터선, 상기 드레인 전극 및 상기 제2 게이트 절연막 위에 배치되어 있는 제1 보호막,
    상기 제1 보호막 위에 배치되어 있는 제2 보호막,
    상기 제2 보호막 위에 배치되어 있는 제1 전기장 생성 전극,
    상기 제1 전기장 생성 전극 위에 배치되어 있는 제3 보호막,
    상기 제1 보호막, 상기 제2 보호막 및 상기 제3 보호막에 배치되어 있고, 상기 드레인 전극의 일부를 드러내는 제1 접촉 구멍, 그리고
    상기 제3 보호막 위에 배치되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는 제2 전기장 생성 전극을 포함하고,
    상기 반도체층은 산화물 반도체층 및 상기 산화물 반도체층 위에 배치되어 있으며, 서로 분리되어 있는 제1 보조층 및 제2 보조층을 포함하고,
    상기 드레인 전극의 가장자리는 상기 제1 보조층의 가장자리의 안쪽에 배치되어 있고,
    상기 소스 전극의 가장자리는 상기 제2 보조층의 가장자리의 안쪽에 배치되어 있는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 게이트 절연막, 상기 제2 게이트 절연막 및 상기 제1 보호막은 산화 규소로 이루어져 있는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 보조층 및 상기 제2 보조층은 티타늄, 몰리브덴 또는 티타늄-몰리브덴의 합금으로 이루어져 있는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 게이트 절연막, 상기 제2 게이트 절연막, 상기 제1 보호막 및 상기 제2 보호막은 상기 확장부의 일부를 드러내는 제2 접촉 구멍을 포함하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 전기장 생성 전극은 상기 제2 접촉 구멍을 통하여 상기 확장부와 연결되어 있는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 제2 전기장 생성 전극은 복수 개의 가지 전극 및 상기 가지 전극을 연결하는 가로부를 포함하는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 제2 보호막은 유기 절연 물질로 이루어져 있는 박막 트랜지스터 표시판.
  8. 제1항에서,
    상기 데이터선과 동일한 물질로 이루어져 있으며, 상기 데이터선과 동일한 층에 배치되어 있는 저항 전극을 더 포함하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 저항 전극은 상기 게이트선과 중첩하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제1 보호막 및 상기 제2 보호막은 상기 저항 전극의 일부를 드러내는 제3 접촉 구멍을 포함하는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 제1 전기장 생성 전극은 상기 제3 접촉 구멍을 통하여 상기 저항 전극과 연결되어 있는 박막 트랜지스터 표시판.
  12. 절연 기판 위에 게이트 전극을 포함하는 게이트선, 상기 게이트선과 분리되어 있으며, 확장부를 포함하는 기준 전압선을 형성하는 단계,
    상기 절연 기판, 상기 게이트선 및 상기 기준 전극선 위에 제1 게이트 절연막을 형성하는 단계,
    상기 제1 게이트 절연막 위의 상기 게이트 전극에 대응하는 부분에 산화물 반도체층 및 보조층을 차례로 형성하는 단계,
    상기 보조층 및 상기 제1 게이트 절연막 위에 상기 보조층을 노출하는 반도체 개구부를 포함하는 제2 게이트 절연막을 형성하는 단계,
    상기 제2 게이트 절연막 및 노출된 상기 보조층 위에 데이터 금속층을 형성하는 단계,
    상기 데이터 금속층을 식각하여 소스 전극을 포함하는 데이터선, 상기 소스 전극과 마주하는 드레인 전극 및 저항 전극을 형성하는 단계,
    상기 보조층을 식각하여 산화물 반도체층을 노출하는 제1 보조층 및 제2 보조층을 형성하는 단계,
    상기 데이터선, 상기 드레인 전극, 상기 저항 전극 및 노출된 상기 산화물 반도체층 위에 제1 보호막 및 제2 보호막을 차례로 형성하는 단계,
    상기 제2 보호막 위에 제1 전기장 생성 전극을 형성하는 단계,
    상기 제1 전기장 생성 전극 위에 제3 보호막을 형성하는 단계,
    상기 제3 보호막 위에 상기 드레인 전극과 연결되는 제2 전기장 생성 전극을 형성하는 단계를 포함하고,
    상기 드레인 전극의 가장자리는 상기 제1 보조층의 가장자리의 안쪽에 형성되고,
    상기 소스 전극의 가장자리는 상기 제2 보조층의 가장자리의 안쪽에 형성되는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 제1 게이트 절연막, 상기 제2 게이트 절연막 및 상기 제1 보호막은 산화 규소로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 보조층은 티타늄, 몰리브덴 또는 티타늄-몰리브덴의 합금으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 데이터 금속층의 식각은 습식 식각을 수행하고, 상기 보조층의 식각은 건식 식각을 수행하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 제1 보호막, 상기 제2 보호막 및 상기 제3 보호막에 형성된 제1 접촉 구멍을 포함하고,
    상기 제1 접촉 구멍은 상기 드레인 전극의 일부를 드러내고, 상기 제1 전기장 생성 전극은 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 제1 게이트 절연막, 상기 제2 게이트 절연막, 상기 제1 보호막 및 상기 제2 보호막에 형성된 제2 접촉 구멍을 포함하고,
    상기 제2 접촉 구멍은 상기 확장부의 일부를 드러내고, 상기 제1 전기장 생성 전극은 상기 제2 접촉 구멍을 통하여 상기 확장부와 연결되는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 제1 보호막 및 상기 제2 보호막에 형성된 제3 접촉 구멍을 포함하고,
    상기 저항 전극은 상기 게이트선과 중첩하고,
    상기 제3 접촉 구멍은 상기 저항 전극의 일부를 드러내고, 상기 제1 전기장 생성 전극은 상기 제3 접촉 구멍을 통하여 상기 저항 전극과 연결되는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 제2 전기장 생성 전극을 형성하는 단계는 복수 개의 가지 전극 및 상기 가지 전극을 연결하는 가로부를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에서,
    상기 제2 보호막은 유기 절연 물질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
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