KR101967627B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소비전력을 줄일 수 있고, 화질저하를 개선할 수 있는 액정표시장치가 개시된다.
기판과, 기판 상에 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역과, 복수의 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와, 화소영역에 형성된 화소전극과, 박막 트랜지스터, 게이트 라인 및 데이터 라인 상에 형성된 보호층 및 보호층 상에 형성된 공통전극 배선 및 공통전극 패턴을 포함하고, 보호층은 서로 상이한 두께를 가지는 제1 및 제2 영역을 포함하고, 제1 영역은 박막 트랜지스터, 게이트 라인 및 데이터 라인과 대응되는 영역의 게이트 절연막 상에 형성되고, 제2 영역은 화소전극과 대응되는 화소영역 상에 형성되고, 제2 영역은 제1 영역보다 얇은 두께를 가진다.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 소비전력을 줄일 수 있고, 화질저하를 개선할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
액정표시장치(liquid crystal display device)는 경량, 박형, 저소비 전력 구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 추세에 따라, 상기 액정표시장치는 사무자동화 기기, 오디오/비디오 기기 등에 이용되고 있다.
액정표시장치는 인가 전압에 따라 액체와 결정의 중간 상태 물질인 액정(liquid crystal)의 광투과도가 변화하는 특성을 이용하여, 전기 신호를 시각 정보로 변화시켜 영상을 표시한다. 통상의 액정표시장치는 전극이 구비된 두 개의 기판과 두 기판 사이에 개재된 액정 층으로 구성된다. 이와 같은 액정표시장치는 동일한 화면 크기를 가지는 다른 표시장치에 비하여 무게가 가볍고 부피가 작으며 작은 전력으로 동작한다.
액정표시장치는 후면의 광원에서 발생한 빛을 전면에 있는 액정표시패널의 각 화소가 일종의 광 스위치 역할을 하여 선택적으로 투과시킴으로 인하여 화상을 디스플레이하는 장치이다. 즉, 종래의 음극선관(CRT: cathode ray tube)이 전자선의 세기를 조절하여 휘도를 제어하는데 반하여, 액정표시장치는 광원에서 발생한 광의 세기를 제어하여 화면이 디스플레이된다.
이상에서와 같은 액정표시장치의 액정표시패널은 컬러필터가 형성된 컬러필터 기판(상부기판)과 박막 트랜지스터(TFT: Thin Film Transistor)가 형성된 박막 트랜지스터 기판(하부기판)이 액정 층을 사이에 두고 합착된 구조로 이루어진다.
일반적인 액정표시패널의 박막 트랜지스터 기판은 게이트 라인과 데이터 라인이 교차되고, 상기 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터(TFT)가 형성된다.
박막 트랜지스터는 게이트 절연막을 사이에 두고 게이트 전극, 소스/드레인 전극을 포함하고, 드레인 전극은 화소전극과 전기적으로 연결된다.
소스/드레인 전극 및 화소전극을 포함한 게이트 절연막 상에 보호층이 형성되고, 보호층 상에 공통전극 배선 및 공통전극 패턴이 형성된다.
이상에서와 같이, 일반적인 횡전계 방식의 액정표시장치에 포함된 박막 트랜지스터 기판에는 게이트 라인 및 데이터 라인 상에 공통전극 배선이 형성되고, 화소전극 상에 공통전극 패턴이 형성된다.
그러나, 일반적인 액정표시장치는 게이트 라인 및 데이터 라인과 공통전극 배선 사이에서 기생 캐패시턴스가 형성되어 수직 크로스토크가 발생하여 화질이 저하되는 문제가 있었다.
또한, 일반적인 액정표시장치는 보호층의 두께를 크게 설계하는 경우, 기생 캐패시턴스를 줄일 수 있으나 화소전극과 공통전극 패턴 사이의 간격이 증가하여 액정 전계에 영향을 주는 전력이 감소하여 투과율 특성이 떨어지는 문제와 공정적 문제가 있었다. 여기서, WVGA(Wide VGA, 해상도 800×480)급 고해상도의 모델에서는 화소의 크기가 작아져 화소전극과 공통전극 패턴 사이의 스토리지 용량이 크게 저하될 수 있다.
본 발명은 소비전력을 줄일 수 있고, 화질저하를 개선할 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명의 제1 실시예에 따른 액정표시장치는,
기판; 상기 기판 상에 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역; 상기 복수의 게이트 라인 및 상기 데이터 라인의 교차영역에 형성된 박막 트랜지스터; 상기 화소영역에 형성된 화소전극; 상기 박막 트랜지스터, 상기 게이트 라인 및 상기 데이터 라인 상에 형성된 보호층; 및 상기 보호층 상에 형성된 공통전극 배선 및 공통전극 패턴을 포함하고, 상기 보호층은 서로 상이한 두께를 가지는 제1 및 제2 영역을 포함하고, 상기 제1 영역은 상기 박막 트랜지스터, 상기 게이트 라인 및 상기 데이터 라인과 대응되는 영역의 상기 게이트 절연막 상에 형성되고, 상기 제2 영역은 상기 화소전극과 대응되는 상기 화소영역 상에 형성되고, 상기 제2 영역은 상기 제1 영역보다 얇은 두께를 가진다.
본 발명의 제2 실시예에 따른 액정표시장치의 제조방법은,
베이스 기판상에 게이트 전극, 게이트 라인 및 게이트 패드가 형성되는 단계; 상기 게이트 전극, 상기 게이트 라인 및 상기 게이트 패드를 포함한 상기 베이스 기판상에 게이트 절연막이 형성되는 단계; 상기 게이트 절연막 상에 반도체 패턴이 형성되는 단계; 화소영역의 상기 게이트 절연막 상에 화소전극이 형성되는 단계; 상기 반도체 패턴을 포함한 상기 게이트 절연막 상에 소스/드레인 전극 및 데이터 라인이 형성되는 단계; 및 상기 박막 트랜지스터, 상기 게이트 라인, 상기 데이터 라인 및 상기 화소전극 상에 보호층이 형성되는 단계를 포함하고, 상기 보호층은 박막 트랜지스터, 상기 게이트 라인 및 상기 데이터 라인과 대응되는 제1 영역과, 상기 화소전극과 대응되는 제2 영역으로 구분되고, 상기 제2 영역은 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정으로 상기 제1 영역보다 얇은 두께를 가진다.
본 발명의 박막 트랜지스터 기판은 액정표시패널의 하부기판으로 구비되고, 게이트라인 및 데이터 라인과 공통전극 배선과의 간격을 일정하게 유지함과 동시에 화소전극과 공통전극 패턴의 간격을 줄여 공통전극 패턴 및 화소전극 사이의 전계에 영향을 강하게 하여 액정동작 전압을 줄여 소비전력을 줄일 수 있는 장점을 가진다.
더욱이, 본 발명은 WVGA급 고해상도 모델에서 공통전극 패턴 및 화소전극이 중첩되는 면적이 감소되어 스토리지 용량(Cst) 부족으로 플리커(Flikcer) 및 크로스토크 등의 화질 불량 문제를 방지할 수 있는 장점을 가진다.
또한, 본 발명은 화소전극과 게이트 절연막 사이에 단차 보상 패턴이 더 형성되어 화소영역을 기준으로 상이한 두께를 가지는 보호층에 의한 화소영역 주변의 단차를 보상함으로써, 빛샘을 방지하여 영상 품질을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 3a 내지 도 8b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 평면도 및 단면도이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 10a 내지 도 10i는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 12a 내지 도 12g는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도이다.
도 13은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 14a 내지 도 14k은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도이다.
첨부한 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 복수의 게이트 라인(110)과 복수의 데이터 라인(120)이 서로 교차하여 화소 영역을 정의하고, 상기 게이트 라인(110)과 데이터 라인(120)의 교차부에 액정 셀을 구동하기 위한 박막 트랜지스터(TFT, 150)가 형성된다.
상기 게이트 라인(110)의 일측에는 게이트 라인(110)과 전기적으로 연결된 게이트 패드(190b)가 형성되고, 상기 데이터 라인(120)의 일측에는 데이터 라인(120)과 전기적으로 연결된 데이터 패드(190a)가 형성된다.
박막 트랜지스터(150)는 베이스 기판(130) 상에 형성된 게이트 전극(151)과, 상기 게이트 전극(151) 및 베이스 기판(130) 상에 게이트 절연막(140)이 형성되고 상기 게이트 절연막(140) 상에 형성된 반도체 패턴(153)과, 상기 반도체 패턴(153) 상에 형성된 소스/드레인 전극(155, 157)을 포함한다.
상기 화소 영역에는 화소전극(160)이 형성된다.
*상기 드레인 전극(157)은 화소전극(160)과 전기적으로 접속된다.
상기 드레인 전극(157)은 상기 화소전극(160)이 형성된 후에 형성될 수 있다. 즉, 상기 드레인 전극(157)은 상기 화소전극(160)의 일부분과 중첩되고, 별도의 컨택홀을 형성하지 않고, 상기 화소전극(160)상에 직접 접촉된다.
상기 소스/드레인 전극(155, 157), 화소전극(160), 데이터 라인(120) 및 게이트 절연막(140) 상에는 보호층(170)이 형성된다.
상기 보호층(170)은 제1 영역(171) 및 제2 영역(173)을 포함한다.
상기 제1 영역(171)은 소스/드레인 전극(155, 157), 데이터 라인(120), 게이트 라인(110), 게이트 패드(190b) 및 데이터 패드(190a)와 대응되는 게이트 절연막(140) 상에 형성된다.
상기 제2 영역(173)은 화소 전극(160)과 대응되는 게이트 절연막(140) 상에 형성된다.
상기 제1 영역(171) 상에는 공통전극 배선(181)이 형성된다.
화소 전극(160) 상에는 하프 톤 마스크(Half Tone Mask) 또는 회절 마스크를 이용하여 상기 제1 영역(171)이 마스크를 이용한 포토리소그래피 공정을 통해 식각되어 제1 영역(171)보다 작은 두께의 제2 영역(173)이 형성된다.
제2 영역(173)은 화소전극(160)의 외각을 따라 제1 영역(171)의 경계지점에 단차구조를 가진다.
제2 영역(173)은 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정으로 형성될 수 있으며, 게이트 패드(190b) 및 데이터 패드(190a)의 콘텍홀 형성시에 동시에 형성될 수 있다.
상기 제2 영역(173) 상에는 상기 공통전극 배선(181)으로부터 연장된 슬릿 구조의 공통전극 패턴(183)이 형성된다.
상기 게이트 패드(190b)는 게이트 전극(151) 형성시에 동시에 형성되는 게이트 패드 하부전극(191b)과, 공통전극 배선(181) 및 공통전극 패턴(183) 형성시에 동시에 형성되는 게이트 패드 상부전극(193b)을 포함한다.
상기 게이트 패드 하부전극(190b)은 보호층(170)의 제1 및 제2 영역(171, 173)을 형성하는 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정을 통해 형성되는 제1 컨택홀(C1)에 의해 외부로 노출된다.
상기 게이트 패드 상부전극(193b)은 노출된 상기 게이트 패드 하부전극(191b)을 포함하여 보호층(170)의 제1 영역(171) 상에 형성되어 상기 게이트 패드 하부전극(191b)과 전기적으로 접속된다.
상기 데이터 패드(190a)는 소스/드레인 전극(155, 157) 및 데이터 라인(120) 형성시에 동시에 형성되는 데이터 패드 하부전극(191a)과, 공통전극 배선(181) 및 공통전극 패턴(183) 형성시에 동시에 형성되는 데이터 패드 상부전극(193a)을 포함한다.
상기 데이터 패드 하부전극(191a)은 보호층(170)의 제1 및 제2 영역(171, 173)을 형성하는 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정을 통해 형성되는 제2 컨택홀(C2)에 의해 외부로 노출된다.
상기 데이터 패드 상부전극(193a)은 노출된 상기 데이터 패드 하부전극(191a)을 포함하여 보호층(170)의 제1 영역(171) 상에 형성되어 상기 데이터 패드 하부전극(191a)과 전기적으로 접속된다.
본 발명은 영역에 따라 서로 상이한 두께의 제1 및 제2 영역(171, 173)을 가지는 보호층(170)이 형성된다. 즉, 본 발명은 게이트 라인(110) 및 데이터 라인(120)과 중첩되는 공통전극 배선(181) 사이의 간격이 제1 영역(171)에 의해 일정한 두께를 유지하여 기생 캐패시턴스(parasitic capacitance)를 줄이고, 화소전극(160)과 중첩되는 공통전극 패턴(183) 사이의 간격이 제2 영역(173)에 의해 최소화되어 스토리지 용량(Cst)을 증가시켜 수직 크로스토크 불량을 개선함과 동시에 소비전력을 줄일 수 있는 구조를 가진다.
본 발명의 박막 트랜지스터 기판은 액정표시패널의 하부기판으로 구비되고, 게이트 라인(110) 및 데이터 라인(120)과 공통전극 배선(181)과의 간격을 일정하게 유지함과 동시에 화소전극(160)과 공통전극 패턴(183)의 간격을 줄여 화소전극(160)과 공통전극 패턴(183) 사이의 스토리지 용량(Cst)을 증가시켜 액정동작 전압을 줄여 소비전력을 줄일 수 있는 장점을 가진다.
더욱이 본 발명은 WVGA급 고해상도 모델에서 공통전극 패턴(183) 및 화소전극(160)이 중첩되는 면적이 감소되어 스토리지 용량(Cst) 부족으로 발생하는 플리커 및 크로스토크 등의 문제를 방지할 수 있는 장점을 가진다.
도 3a 내지 도 8b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도이다.
도 3a 및 도 3b를 참조하면, 베이스 기판(130) 상에 금속층을 증착하고 마스크를 이용한 포토리쏘그라피 공정을 통해 게이트 전극(151), 게이트 라인(110) 및 게이트 패드 하부전극(191b)이 형성된다.
여기서, 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 4a 및 도 4b를 참조하면, 게이트 전극(151), 게이트 라인(110) 및 게이트 패드 하부전극(191b)을 포함한 베이스 기판(130) 상에 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에 반도체층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 상기 게이트 전극(151) 상부에 반도체 패턴(153)이 형성된다.
도 5a 및 도 5b를 참조하면, 상기 반도체 패턴(153)을 포함한 게이트 절연막(140) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 화소영역에 면 타입의 화소전극(160)이 형성된다.
상기 투명한 금속층은 ITO, ZnO, IZO와 같은 투명한 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 반도체 패턴(153) 및 화소전극(160)을 포함한 게이트 절연막(140) 상에 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 반도체 패턴(153) 상에 소스/드레인 전극(155, 157)이 형성되고, 화소영역 주변에 데이터 라인(120)이 형성된다.
또한, 상기 데이터 라인(120) 끝단에 데이터 패드 하부전극(191a)이 형성된다.
상기 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 7a 내지 도 7d를 참조하면, 반도체 패턴(153), 소스/드레인 전극(155, 157), 데이터 라인(120), 화소전극(160) 및 데이터 패드 하부전극(191a)을 포함한 게이트 절연막(140) 상에 일정 두께의 보호층(170)을 적층하고, 상기 보호층(170) 상에 포토레지스트층(400a)을 형성하고, 마스크(500)를 이용한 포토리쏘그라피 공정으로 제1 및 제2 포토레지스트 패턴(401, 403)을 형성한다.
상기 마스크(500)는 하프 톤 마스크 또는 회절 마스크 일 수 있다.
상기 마스크(500)는 광(또는 자외선)을 차단하는 차단영역(P1), 광의 일부만을 투과시키는 반투과영역(P3) 및 광을 전부 투과시키는 투과영역(P2)을 포함한다.
상기 포토레지스트층(400a)은 상기 마스크(500)를 이용한 노광 및 현상 공정을 통해 제거된 영역, 서로 상이한 두께의 제1 및 제2 포토레지스트 패턴(401, 403)이 형성된다.
게이트 및 데이터 패드 하부전극(191b, 191a)은 식각공정을 통해 상기 제거된 영역과 대응되어 보호층(170)이 제거된 제1 및 제2 컨택홀(C1, C2)이 형성된다.
즉, 게이트 패드 하부전극(191b)은 상기 제1 컨택홀(C1)에 의해 외부로 노출되고, 상기 데이터 패드 하부전극(191a)은 상기 제2 컨택홀(C2)에 의해 외부로 노출된다.
또한, 화소전극(160)과 대응되는 영역 및 상기 화소전극(160)과 대응되지 않는 영역에는 제1 및 2 포토 레지스트 패턴(401, 403)에 의해 서로 상이한 두께의 제1 및 제2 영역(171, 173)을 가지는 보호층(170)이 형성된다.
상기 제2 영역(173)은 화소전극(160)과 대응되는 영역으로 화소영역(160)과 대응되지 않는 영역에 형성된 제1 영역(171)의 경계영역에서 단차구조를 가진다. 즉, 제2 영역(173)은 제1 영역(171)보다 작은 두께를 가진다.
도 8a 및 도 8b를 참조하면, 제1 및 제2 영역(171, 173) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정으로 공통전극 배선(181)과, 화소전극(160)과 대응되는 영역에 공통전극 패턴(183)이 형성된다.
또한, 게이트 패드(190b)에는 게이트 패드 상부전극(193b)이 형성되고, 데이터 패드(190a)에는 데이터 패드 상부전극(193a)이 형성된다.
상기 투명한 금속층은 ITO, ZnO, IZO와 같은 투명한 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다.
이와 같이 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정으로 게이트 패드 및 데이터 패드의 컨택홀 형성시에 화소전극과 대응되는 보호층(170)의 일부를 식각하여 제1 및 제2 영역(171, 173)을 형성함으로써, 화소전극(160)과 공통전극 패턴(183)의 간격을 줄이고, 게이트 라인(110) 및 데이터 라인(120)과 공통전극 배선(181) 사이의 간격을 일정하게 유지함으로써, 기생 캐패시턴스를 줄이고, 스토리지 용량 증가에 의한 액정표시장치의 소비전력을 줄일 수 있는 장점을 가진다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 9에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 보호층(270)을 제외한 구성에 있어서, 본 발명의 제1 실시예에 따른 박막 트랜지스턱 기판의 구성과 동일함으로 동일한 부호를 병기하고 상세한 설명은 생략하기로 한다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 반도체 패턴(153), 소스/드레인 전극(155, 157), 데이터 라인(120) 및 화소전극(160)을 포함한 게이트 절연막(140) 상에 제1 보호층(271)을 증착하고, 마스크를 이용한 포토리쏘그라피 공정으로 화소전극(160)과 대응되는 영역의 제1 보호층(271)이 식각된다. 즉, 제1 보호층(271)은 화소전극(160)과 대응되는 영역에서 완전히 식각된다.
제1 보호층(271) 및 화소전극(160) 상에 제2 보호층(273)이 증착되고, 제2 보호층(273) 상에 공통전극 배선(181) 및 공통전극 패턴(183)이 형성된다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 제1 및 제2 보호층(271, 273)을 포함하는 복층구조의 보호층(270)에 의해 게이트 라인 및 데이터 라인(120)과 공통전극 배선(181)의 간격을 일정하게 유지하여 기생 캐패시턴스를 줄이고, 화소전극(160)과 공통전극 패턴(183) 사이의 간격을 줄여 스토리지 용량을 증가시킬 수 있다.
즉, 화소전극(160)과 공통전극 패턴(183) 사이의 간격은 게이트 라인, 소스/드레인 전극(155, 157) 및 데이터 라인(120)과 공통전극 배선(181)의 간격보다 작게 설계될 수 있다.
이상에서와 같은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 액정표시패널의 하부기판으로 구비되고, 게이트 라인 및 데이터 라인(120)과 공통전극 배선(181)과의 간격을 일정하게 유지함과 동시에 화소전극(160)과 공통전극 패턴(183)의 간격을 줄여 화소전극(160) 및 공통전극 패턴(183) 사이의 전계를 증가시켜 액정의 동작 전압을 줄여 소비전력을 줄일 수 있는 장점을 가진다.
더욱이 본 발명은 WVGA급 고해상도 모델에서 화소전극(160) 및 공통전극 패턴(183)이 중첩되는 면적이 감소되어 스토리지 용량(Cst) 부족으로 발생하는 플리커 및 크로스토크 등의 문제를 방지할 수 있는 장점을 가진다.
도 10a 내지 도 10i는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도이다.
도 10a를 참조하면, 베이스 기판(130) 상에 금속층을 증착하고 마스크를 이용한 포토리쏘그라피 공정을 통해 게이트 전극(151), 게이트 라인(미도시) 및 게이트 패드 하부전극(191b)이 형성된다.
여기서, 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 10b를 참조하면, 게이트 전극(151), 게이트 라인 및 게이트 패드 하부전극(191b)을 포함한 베이스 기판(130) 상에 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에 반도체층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 상기 게이트 전극(151) 상부에 반도체 패턴(153)이 형성된다.
도 10c를 참조하면, 상기 반도체 패턴(153)을 포함한 게이트 절연막(140) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 화소영역에 면 타입의 화소전극(160)이 형성된다.
상기 투명한 금속층은 ITO, ZnO, IZO와 같은 투명한 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다.
도 10d를 참조하면, 상기 반도체 패턴(153) 및 화소전극(160)을 포함한 게이트 절연막(140) 상에 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 반도체 패턴(153) 상에 소스/드레인 전극(155, 157)이 형성되고, 화소영역 주변에 데이터 라인(120)이 형성된다.
또한, 상기 데이터 라인(120) 끝단에 데이터 패드 하부전극(191a)이 형성된다.
상기 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 10e 및 도 10f를 참조하면, 반도체 패턴(153), 소스/드레인 전극(155, 157), 데이터 라인(120) 및 화소전극(160)을 포함한 게이트 절연막(140) 상에 제1 보호층(271)을 적층하고, 상기 제1 보호층(271) 상에 포토레지스트층(400a)을 형성하고, 마스크(600)를 이용한 포토리쏘그라피 공정으로 포토레지스트 패턴을 형성한다.
상기 마스크(600)는 광(또는 자외선)을 차단하는 차단영역(P1) 및 광을 전부 투과시키는 투과영역(P2)을 포함한다.
상기 포토레지스트층(400a)은 상기 마스크(600)를 이용한 노광 및 현상 공정을 통해 포토레지스트 패턴(미도시)이 형성되고, 식가공정을 통해 화소전극(160)과 대응되는 영역의 제1 보호층(271)이 제거된다.
도 10g 및 도 10h를 참조하면, 상기 화소전극(160)을 포함한 제1 보호층(271) 상에 제2 보호층(273) 및 포토레지스트층(미도시)를 순차적으로 형성하고, 마스크(700)를 이용한 포토리쏘그라피 공정으로 게이트 절연막(140), 제1 및 제2 보호층(271, 273)이 제거된 제1 컨택홀 (C1)과, 제1 및 제2 보호층(271, 273)이 제거된 제2 컨택홀(C2)을 형성한다.
상기 마스크(600)는 광(또는 자외선)을 차단하는 차단영역(P1) 및 광을 전부 투과시키는 투과영역(P2)을 포함한다.
게이트 패드 하부전극(191b)은 상기 제1 컨택홀(C1)에 의해 외부로 노출된다.
데이터 패드 하부전극(191a)은 상기 제2 컨택홀(C2)에 의해 외부로 노출된다.
도 10i를 참조하면, 상기 제1 및 제2 컨택홀(도10h의 C1, C2)을 포함한 제2 보호층(273) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정으로 공통전극 배선(181)과, 화소전극(160)과 대응되는 영역에 공통전극 패턴(183)이 형성된다.
또한, 게이트 패드 하부전극(191b) 상에는 게이트 패드 상부전극(193b)이 형성되고, 데이터 패드 하주번극(191a) 상에는 데이터 패드 상부전극(193a)이 형성된다.
이상에서와 같이 도 10a 내지 도 10i에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 게이트 라인, 소스/드레인 전극(155, 157) 및 데이터 라인(120)과 공통전극 배선(181)과의 간격을 제1 및 제2 보호층(271, 273)에 의해 일정하게 유지할 수 있다. 또한, 본 발명은 화소영역의 제1 보호층(271)을 제거하여 화소전극(160)과 공통전극 패턴(183)의 간격을 줄여 화소전극(160) 및 공통전극 패턴(183) 사이의 전계를 증가시켜 액정의 동작 전압을 줄여 소비전력을 줄일 수 있는 장점을 가진다.
더욱이 본 발명은 WVGA급 고해상도 모델에서 화소전극(160) 및 공통전극 패턴(183)이 중첩되는 면적이 감소되어 스토리지 용량(Cst) 부족으로 발생하는 플리커 및 크로스토크 등의 문제를 방지할 수 있는 장점을 가진다.
도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 11에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 보호층(370)을 제외한 구성에 있어서, 본 발명의 제1 실시예에 따른 박막 트랜지스턱 기판의 구성과 동일함으로 동일한 부호를 병기하고 상세한 설명은 생략하기로 한다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 반도체 패턴(153), 소스/드레인 전극(155, 157), 데이터 라인(120) 및 화소전극(160)을 포함한 게이트 절연막(140) 상에 제1 및 제2 보호층(371, 373)을 순차적으로 증착하고, 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정으로 화소전극(160)과 대응되는 영역의 제2 보호층(373)이 식각된다. 즉, 제2 보호층(373)은 화소전극(160)과 대응되는 영역에서 완전히 식각되고, 화소전극(160) 상에는 제1 보호층(371)만 남게 된다.
상기 화소전극(160)과 대응되는 영역의 제1 보호층(371)과, 제2 보호층(373) 상에 공통전극 배선(181), 공통전극 패턴(183), 게이트 패드 상부전극(193b) 및 데이터 패드 상부전극(193a)이 형성된다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 제1 및 제2 보호층(371, 373)을 포함하는 복층구조의 보호층(370)에 의해 게이트 라인 및 데이터 라인(120)과 공통전극 배선(181)의 간격을 일정하게 유지하여 기생 캐패시턴스를 줄이고, 화소전극(160)과 공통전극 패턴(183) 사이의 간격을 줄여 스토리지 용량을 증가시킬 수 있다.
즉, 화소전극(160)과 공통전극 패턴(183) 사이의 간격은 게이트 라인, 소스/드레인 전극(155, 157) 및 데이터 라인(120)과 공통전극 배선(181)의 간격보다 작게 설계될 수 있다.
이상에서와 같은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 게이트 라인 및 데이터 라인(120)과 공통전극 배선(181)과의 간격을 일정하게 유지할 수 있다. 또한, 본 발명은 화소전극(160)과 공통전극 패턴(183)의 간격을 줄여 화소전극(160) 및 공통전극 패턴(183) 사이의 전계를 증가시켜 액정의 동작 전압을 줄여 소비전력을 줄일 수 있는 장점을 가진다.
더욱이 본 발명은 WVGA급 고해상도 모델에서 화소전극(160) 및 공통전극 패턴(183)이 중첩되는 면적이 감소되어 스토리지 용량(Cst) 부족으로 발생하는 플리커 및 크로스토크 등의 문제를 방지할 수 있는 장점을 가진다.
도 12a 내지 도 12g는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도이다.
도 12a를 참조하면, 베이스 기판(130) 상에 금속층을 증착하고 마스크를 이용한 포토리쏘그라피 공정을 통해 게이트 전극(151), 게이트 라인(미도시) 및 게이트 패드 하부전극(191b)이 형성된다.
여기서, 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 12b를 참조하면, 게이트 전극(151), 게이트 라인 및 게이트 패드 하부전극(191b)을 포함한 베이스 기판(130) 상에 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에 반도체층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 상기 게이트 전극(151) 상부에 반도체 패턴(153)이 형성된다.
도 12c를 참조하면, 상기 반도체 패턴(153)을 포함한 게이트 절연막(140) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 화소영역에 면 타입의 화소전극(160)이 형성된다.
상기 투명한 금속층은 ITO, ZnO, IZO와 같은 투명한 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다.
도 12d를 참조하면, 상기 반도체 패턴(153) 및 화소전극(160)을 포함한 게이트 절연막(140) 상에 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 반도체 패턴(153) 상에 소스/드레인 전극(155, 157)이 형성되고, 화소영역 주변에 데이터 라인(120)이 형성된다.
또한, 상기 데이터 라인(120) 끝단에 데이터 패드 하부전극(191a)이 형성된다.
상기 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 12e 및 도 12f를 참조하면, 반도체 패턴(153), 소스/드레인 전극(155, 157), 데이터 라인(120), 화소전극(160) 및 데이터 패드 하부전극(191a)을 포함한 게이트 절연막(140) 상에 제1 및 제2 보호층(371, 373)을 적층하고, 상기 제2 보호층(373) 상에 포토레지스트층(400a)을 형성하고, 마스크(700)를 이용한 포토리쏘그라피 공정으로 포토레지스트 패턴을 형성한다.
상기 마스크(700)는 광(또는 자외선)을 차단하는 차단영역(P1), 광의 일부를 투과시키는 반투과 영역(P3) 및 광을 전부 투과시키는 투과영역(P2)을 포함한다.
상기 포토레지스트층(400a)은 상기 마스크(700)를 이용한 노광 및 현상 공정을 통해 제거된 영역, 서로 상이한 두께의 포토레지스트 패턴(미도시)이 형성되고, 식각공정을 통해 화소전극(160)과 대응되는 영역의 제2 보호층(373)이 제거된다.
따라서, 화소전극(160) 상에는 제2 보호층(373)이 제거된 제1 보호층(371)만 형성된다.
게이트 및 데이터 패드 하부전극(191b, 191a)은 식각공정을 통해 게이트 절연막(140), 제1 및 제2 보호층(371, 373)이 제거된 제1 컨택홀(C1)과, 제1 및 제2 보호층(371, 373)이 제거된 제2 콘택홀(C2)이 형성된다.
즉, 게이트 패드 하부전극(191b)은 상기 제1 컨택홀(C1)에 의해 외부로 노출되고, 상기 데이터 패드 하부전극(191a)은 상기 제2 컨택홀(C2)에 의해 외부로 노출된다.
도 12g를 참조하면, 상기 제1 및 제2 컨택홀(도12f의 C1, C2)을 포함한 제1 및 제2 보호층(371, 373) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정으로 공통전극 배선(181)과, 화소전극(160)과 대응되는 영역에 공통전극 패턴(183)이 형성된다.
또한, 게이트 패드 하부전극(191b) 상에는 게이트 패드 상부전극(193b)이 형성되고, 데이터 패드 하부전극(191a) 상에는 데이터 패드 상부전극(193a)이 형성된다.
이상에서와 같이 도 12a 내지 도 12gi에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 게이트 라인, 소스/드레인 전극(155, 157) 및 데이터 라인(120)과 공통전극 배선(181)과의 간격을 제1 및 제2 보호층(371, 373)을 포함하는 보호층(370)에 의해 일정하게 유지할 수 있다. 또한, 본 발명은 화소영역의 제2 보호층(373)을 제거하여 화소전극(160)과 공통전극 패턴(183)의 간격을 줄여 화소전극(160) 및 공통전극 패턴(183) 사이의 전계를 증가시켜 액정의 동작 전압을 줄여 소비전력을 줄일 수 있는 장점을 가진다.
더욱이 본 발명은 WVGA급 고해상도 모델에서 화소전극(160) 및 공통전극 패턴(183)이 중첩되는 면적이 감소되어 스토리지 용량(Cst) 부족으로 발생하는 플리커 및 크로스토크 등의 문제를 방지할 수 있는 장점을 가진다.
도 13은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판을 도시한 단면도이다.
도 13에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 단차 보상 패턴(141)을 제외한 구성에 있어서, 본 발명의 제1 실시예에 따른 박막 트랜지스턱 기판의 구성과 동일함으로 동일한 부호를 병기하고 상세한 설명은 생략하기로 한다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 화소전극(160)과 대응되는 영역에 단차 보상 패턴(141)을 더 포함한다.
상기 단차 보상 패턴(141)은 게이트 절연막(140) 상에 형성된다.
상기 단차 보상 패턴(141) 상에는 상기 화소전극(160)이 형성된다.
상기 단차 보상 패턴(141)은 화소영역과 그 외의 영역에서 서로 상이한 두께를 가지는 제1 및 제2 영역(171, 173)를 포함하는 보호층(170)에 의해 화소영역 주변을 따라 단차가 형성되어 상기 단차에 의한 빛샘으로 영상 품질이 저하되는 문제를 방지하기 위한 기능을 가진다.
즉, 상기 단차 보상 패턴(141)은 화소전극(160) 하부에 형성되어 제1 및 제2 영역(171, 173)의 보호층(170)에 의해 형성되는 화소영역 주변의 단차를 보상한다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 게이트 라인(110) 및 데이터 라인(120)과 중첩되는 공통전극 배선(181) 사이의 간격이 제1 영역(171)에 의해 일정한 두께를 유지하여 기생 캐패시턴스(parasitic capacitance)를 줄일 수 있다. 또한, 본 발명은 화소전극(160)과 중첩되는 공통전극 패턴(183) 사이의 간격이 제2 영역(173)에 의해 최소화되어 스토리지 용량(Cst)을 증가시켜 수직 크로스토크 불량을 개선함과 동시에 소비전력을 줄일 수 있는 구조를 가진다.
또한, 본 발명은 상기 제1 및 제2 영역(171, 173)의 두께 차이로 인해 화소영역 주변에서 발생하는 단차를 보상하기 위한 단차 보상 패턴(141)이 화소전극(160)과 게이트 절연막(140) 사이에 형성되어 화소영역 주변의 단차에 의한 빛샘을 방지하여 영상 품질을 향상시킬 수 있다.
본 발명의 박막 트랜지스터 기판은 게이트 라인(110) 및 데이터 라인(120)과 공통전극 배선(181)과의 간격을 일정하게 유지함과 동시에 화소전극(160)과 공통전극 패턴(183)의 간격을 줄여 화소전극(160)과 공통전극 패턴(183) 사이의 스토리지 용량(Cst)을 증가시켜 액정동작 전압을 줄여 소비전력을 줄일 수 있는 장점을 가진다.
더욱이 본 발명은 WVGA급 고해상도 모델에서 공통전극 패턴(183) 및 화소전극(160)이 중첩되는 면적이 감소되어 스토리지 용량(Cst) 부족으로 발생하는 플리커 및 크로스토크 등의 문제를 방지할 수 있는 장점을 가진다.
도 14a 내지 도 14l은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도이다.
도 14a를 참조하면, 베이스 기판(130) 상에 금속층을 증착하고 마스크를 이용한 포토리쏘그라피 공정을 통해 게이트 전극(151), 게이트 라인 및 게이트 패드 하부전극(191b)이 형성된다.
여기서, 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 14b를 참조하면, 게이트 전극(151), 게이트 라인 및 게이트 패드 하부전극(191b)을 포함한 베이스 기판(130) 상에 제1 게이트 절연막(140)이 형성되고, 제1 게이트 절연막(140) 상에 반도체층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 상기 게이트 전극(151) 상부에 반도체 패턴(153)이 형성된다.
도 14c 내지 14e를 참조하면, 상기 반도체 패턴(153)을 포함한 게이트 절연막(140) 상에 절연막(141a) 및 포토레지스트층(400a)을 순차적으로 형성하고, 마스크(800)를 이용한 포토리쏘그라피 공정으로 포토레지스트 패턴(401)을 형성한다.
상기 마스크(800)는 광(또는 자외선)을 차단하는 차단영역(P1) 및 광을 전부 투과시키는 투과영역(P2)을 포함한다.
화소영역에는 식각공정을 통해 단차 보상 패턴(141)이 형성된다.
도 14f를 참조하면, 반도체 패턴(153) 및 단차 보상 패턴(141)을 포함한 게이트 절연막(140) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 화소영역에 면 타입의 화소전극(160)이 형성된다.
상기 화소전극(160)은 상기 단차 보상 패턴(141) 상에 형성된다.
상기 투명한 금속층은 ITO, ZnO, IZO와 같은 투명한 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다.
도 14g를 참조하면, 상기 반도체 패턴(153) 및 화소전극(160)을 포함한 게이트 절연막(140) 상에 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정을 통해 반도체 패턴(153) 상에 소스/드레인 전극(155, 157)이 형성되고, 화소영역 주변에 데이터 라인(120)이 형성된다.
또한, 상기 데이터 라인(120) 끝단에 데이터 패드 하부전극(191a)이 형성된다.
상기 금속층은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 포함한다.
도 14h 내지 도 14j를 참조하면, 반도체 패턴(153), 소스/드레인 전극(155, 157), 데이터 라인(120), 화소전극(160) 및 데이터 패드 하부전극(191a)을 포함한 게이트 절연막(140) 상에 일정 두께의 보호층(170)을 적층하고, 상기 보호층(170) 상에 포토레지스트층(400a)을 형성하고, 마스크(900)를 이용한 포토리쏘그라피 공정으로 제1 및 제2 포토레지스트 패턴(401, 403)을 형성한다.
상기 마스크(900)는 하프 톤 마스크 또는 회절 마스크 일 수 있다.
상기 마스크(900)는 광(또는 자외선)을 차단하는 차단영역(P1), 광의 일부만을 투과시키는 반투과영역(P3) 및 광을 전부 투과시키는 투과영역(P2)을 포함한다.
상기 포토레지스트층(400a)은 상기 마스크(900)를 이용한 노광 및 현상 공정을 통해 제거된 영역, 서로 상이한 두께의 제1 및 제2 포토레지스트 패턴(401, 403)이 형성된다.
게이트 패드 하부전극(191b) 상에는 식각공정을 통해 보호층(170) 및 게이트 절연막(140)이 제거된 제1 컨택홀(C1)이 형성된다.
데이터 패드 하부전극(191a) 상에는 식각공정을 통해 보호층(170)이 제거된 제2 컨택홀(C2)이 형성된다.
즉, 게이트 패드 하부전극(191b)은 상기 제1 컨택홀(C1)에 의해 외부로 노출되고, 상기 데이터 패드 하부전극(191a)은 상기 제2 컨택홀(C2)에 의해 외부로 노출된다.
또한, 화소전극(160)과 대응되는 영역 및 상기 화소전극(160)과 대응되지 않는 영역에는 제1 및 2 포토 레지스트 패턴(401, 403)에 의해 서로 상이한 두께의 제1 및 제2 영역(171, 173)을 가지는 보호층(170)이 형성된다.
상기 제2 영역(173)은 화소전극(160)과 대응되는 영역으로 화소영역(160)과 대응되지 않는 영역에 형성된 제1 영역(171) 보다 작은 두께를 가진다.
도 14k를 참조하면, 제1 및 제2 영역(171, 173) 상에 투명한 금속층을 형성하고, 마스크를 이용한 포토리쏘그라피 공정으로 공통전극 배선(181)과, 화소전극(160)과 대응되는 영역에 공통전극 패턴(183)이 형성된다.
또한, 게이트 패드 하부전극(191b) 상에는 게이트 패드 상부전극(193b)이 형성되고, 데이터 패드 하부전극(191a) 상에는 데이터 패드 상부전극(193a)이 형성된다.
상기 투명한 금속층은 ITO, ZnO, IZO와 같은 투명한 금속물질 중에서 선택된 하나 또는 2 이상을 사용할 수 있다.
이와 같이 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정으로 게이트 패드 및 데이터 패드의 컨택홀 형성시에 화소전극과 대응되는 보호층(170)의 일부를 식각하여 제1 및 제2 영역(171, 173)을 형성함으로써, 화소전극(160)과 공통전극 패턴(183)의 간격을 줄이고, 게이트 라인(110) 및 데이터 라인(120)과 공통전극 배선(181) 사이의 간격을 일정하게 유지함으로써, 기생 캐패시턴스를 줄이고, 스토리지 용량 증가에 의한 액정표시장치의 소비전력을 줄일 수 있는 장점을 가진다.
또한, 본 발명은 화소전극(160)과 게이트 절연막(140) 사이에 단차 보상 패턴(141)이 더 형성되어 제1 및 제2 영역(171, 173)의 보호층(170)에 의한 화소영역 주변의 단차를 보상함으로써, 빛샘을 방지하여 영상 품질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
160: 화소전극 170, 270, 370: 보호층
171, 271, 371: 제1 영역 173, 273, 373: 제2 영역
181: 공통전극 배선 183: 공통전극 패턴

Claims (13)

  1. 기판;
    상기 기판 상에 복수의 게이트 라인 및 데이터 라인이 교차되어 정의되는 화소영역;
    상기 복수의 게이트 라인 및 상기 데이터 라인의 교차영역에 형성되고, 반도체 패턴과 소스/드레인 전극을 포함하는 박막 트랜지스터;
    상기 화소영역에 형성되고, 상기 데이터 라인과 동일한 층에 배치된 화소전극;
    상기 화소전극 및 상기 데이터 라인 바로 위에 형성된 보호층; 및
    상기 보호층 상에 동일한 금속으로 형성된 공통전극 배선 및 공통전극 패턴을 포함하고,
    상기 보호층은 서로 상이한 두께를 가지는 제1 및 제2 영역을 포함하며,
    상기 제1 영역은 상기 데이터 라인 상에 형성되고, 상기 제2 영역은 상기 화소영역에 형성된 상기 화소전극 상에 형성되고, 상기 제2 영역은 상기 제1 영역보다 얇은 두께를 가지며,
    상기 제1 영역 상에는 상기 공통전극 배선이 형성되고, 상기 제2 영역 상에는 상기 공통전극 패턴이 형성되며,
    상기 보호층은 단층으로 이루어진 액정표시장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 영역은 동일층에 형성된 액정표시장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 및 제2 영역의 경계부에는 단차구조를 가지는 액정표시장치.
  5. 제1 항에 있어서,
    상기 제2 영역의 상기 화소 전극과 상기 게이트 절연막 사이에는 단차를 보상하기 위한 단차 보상 패턴을 더 포함하는 액정표시장치.
  6. 베이스 기판상에 게이트 전극과 게이트 라인이 형성되는 단계;
    상기 게이트 전극과 상기 게이트 라인을 포함한 상기 베이스 기판상에 게이트 절연막이 형성되는 단계;
    상기 게이트 절연막 상에 반도체 패턴이 형성되는 단계;
    화소영역의 상기 게이트 절연막 상에 화소전극이 형성되는 단계;
    상기 반도체 패턴을 포함한 상기 게이트 절연막 상에 소스/드레인 전극 및 데이터 라인이 형성되는 단계; 및
    상기 반도체 패턴과 상기 소스/드레인 전극을 포함하는 박막 트랜지스터, 상기 게이트 라인, 상기 데이터 라인 및 상기 화소전극 상에 보호층이 형성되는 단계를 포함하고,
    상기 보호층은 박막 트랜지스터, 상기 데이터 라인과 대응되는 제1 영역과, 상기 화소전극과 대응되는 제2 영역으로 구분되고, 상기 제2 영역은 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정으로 상기 제1 영역보다 얇은 두께를 가지며,
    상기 제1 영역 상에는 공통전극 배선이 형성되고, 상기 제2 영역 상에는 공통전극 패턴이 형성되는 액정표시장치의 제조방법.
  7. 제6 항에 있어서,
    상기 제1 및 제2 영역은 동일층에 형성된 액정표시장치의 제조방법.
  8. 제6 항에 있어서,
    상기 제2 영역은 상기 하프 톤 마스크 또는 회절 마스크를 이용한 포토리쏘그라피 공정으로 상기 제1 영역의 일부가 식각되어 형성된 액정표시장치의 제조방법.
  9. 제6 항에 있어서,
    상기 제1 영역은 복층 구조를 가지며, 상기 제2 영역은 단층 구조를 가지는 액정표시장치의 제조방법.
  10. 제9 항에 있어서,
    상기 제1 영역은 제1 및 제2 보호층을 포함하는 액정표시장치의 제조방법.
  11. 제9 항에 있어서,
    상기 제2 영역은 제1 및 제2 보호층 중 어느 하나를 포함하는 액정표시장치의 제조방법.
  12. 제6 항에 있어서,
    상기 제1 및 제2 영역의 경계부에는 단차구조를 가지는 액정표시장치의 제조방법.
  13. 제6 항에 있어서,
    상기 제2 영역과 상기 게이트 절연막 사이에는 단차를 보상하기 위한 단차 보상 패턴이 더 형성되는 단계를 포함하는 액정표시장치의 제조방법.
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