JPH0682182B2 - Ｔｆｔパネルの製造方法 - Google Patents
Ｔｆｔパネルの製造方法Info
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- JPH0682182B2 JPH0682182B2 JP23336587A JP23336587A JPH0682182B2 JP H0682182 B2 JPH0682182 B2 JP H0682182B2 JP 23336587 A JP23336587 A JP 23336587A JP 23336587 A JP23336587 A JP 23336587A JP H0682182 B2 JPH0682182 B2 JP H0682182B2
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- G02F1/136254—Checking; Testing
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、薄膜トランジスタが複数マトリクス状に配列
され、マクティブマトリクス型のディスプレイ等に使用
されるTFTパネルの製造方法に関するものである。
され、マクティブマトリクス型のディスプレイ等に使用
されるTFTパネルの製造方法に関するものである。
第５図は、テレビ等の画像表示装置として利用されてい
るアクティブマトリクス型のディスプレイの概念図であ
る。アクティブマトリクス型のディスプレイ１は、その
一方の側にマトリクスパネル1aを備えている。このマト
リクスパネル1aは、ガラスの如き透明な絶縁基板２上に
マトリクス状に配列された各画素毎に設けられた透明画
素電極5aと、これら透明画素電極5a間を交差するよう走
っている信号線（ドレイン線）３及び走査線（ゲート
線）４と、各透明画素電極5a毎に配設し形成された薄膜
トランジスタ（Thin Film Transistor、以下TFTと称
す）６とからなっている、また、マトリクスパネル1aと
対向する側には、一面に透明電極８の形成されたガラス
基板９を備え、マトリクスパネル1aと透明電極８との間
に液晶７を封入することによってアクティブマトリクス
型のディスプレイ１が構成されている。
るアクティブマトリクス型のディスプレイの概念図であ
る。アクティブマトリクス型のディスプレイ１は、その
一方の側にマトリクスパネル1aを備えている。このマト
リクスパネル1aは、ガラスの如き透明な絶縁基板２上に
マトリクス状に配列された各画素毎に設けられた透明画
素電極5aと、これら透明画素電極5a間を交差するよう走
っている信号線（ドレイン線）３及び走査線（ゲート
線）４と、各透明画素電極5a毎に配設し形成された薄膜
トランジスタ（Thin Film Transistor、以下TFTと称
す）６とからなっている、また、マトリクスパネル1aと
対向する側には、一面に透明電極８の形成されたガラス
基板９を備え、マトリクスパネル1aと透明電極８との間
に液晶７を封入することによってアクティブマトリクス
型のディスプレイ１が構成されている。
第６図は、第５図に示したマトリクスパネル1a内の任意
のTFT6及びその近傍における電極及び配線の配置状態を
示した平面図である。第６図に示す如く、TFT6の形成領
域において、走査線４を信号線３との交差部分でわずか
に突出させ、この突出部をTFT6のゲート電極14とすると
共に、このゲート電極14上に後述する半導体層16を介し
て位置する信号線３の一部をTFT6のドレイン電極12と
し、またゲート電極14上の半導体層16上から透明画素電
極5a上にかけて電極を形成し、これをTFT6のソース電極
13としている。
のTFT6及びその近傍における電極及び配線の配置状態を
示した平面図である。第６図に示す如く、TFT6の形成領
域において、走査線４を信号線３との交差部分でわずか
に突出させ、この突出部をTFT6のゲート電極14とすると
共に、このゲート電極14上に後述する半導体層16を介し
て位置する信号線３の一部をTFT6のドレイン電極12と
し、またゲート電極14上の半導体層16上から透明画素電
極5a上にかけて電極を形成し、これをTFT6のソース電極
13としている。
第７図は、第６図に示したTFT6及びその近傍のＡ−Ａ線
拡大断面図である。第７図に示す如く、絶縁基板２上に
ゲート電極14が形成され、このゲート電極14上及び絶縁
基板２上を覆って酸化シリコン若しくは窒化シリコン等
の絶縁層（ゲート絶縁膜）11が形成される。ゲート電極
14の上方及びその近辺には、絶縁層11を介してアモルフ
ァスシリコン（ａ−Si）等からなる半導体層16が形成さ
れる。さらに絶縁層11上には、半導体層16と近接した位
置に、ITO（Indium（In） -Tin（Sn） -Oxide）等から
なる透明画素電極5aが形成される。半導体層16上であっ
て、ゲート電極14の両端部の上方には、ハイドープのコ
ンタクト層15を介してドレイン電極12とソース電極13が
形成され、このソース電極13は、その一部が透明画素電
極5aに接続されている。また、上述のようにTFT6と透明
画素電極5aが形成された後、TFT6、信号線３、及び走査
線４の上にオーバーコート膜23が形成される。なお、こ
のような構造のTFT6は、ゲート電極14とドレイン及びソ
ース電極12、13とが半導体層16に関して互いに異なる平
面上にあるもので、逆スタガ型と称されている。
拡大断面図である。第７図に示す如く、絶縁基板２上に
ゲート電極14が形成され、このゲート電極14上及び絶縁
基板２上を覆って酸化シリコン若しくは窒化シリコン等
の絶縁層（ゲート絶縁膜）11が形成される。ゲート電極
14の上方及びその近辺には、絶縁層11を介してアモルフ
ァスシリコン（ａ−Si）等からなる半導体層16が形成さ
れる。さらに絶縁層11上には、半導体層16と近接した位
置に、ITO（Indium（In） -Tin（Sn） -Oxide）等から
なる透明画素電極5aが形成される。半導体層16上であっ
て、ゲート電極14の両端部の上方には、ハイドープのコ
ンタクト層15を介してドレイン電極12とソース電極13が
形成され、このソース電極13は、その一部が透明画素電
極5aに接続されている。また、上述のようにTFT6と透明
画素電極5aが形成された後、TFT6、信号線３、及び走査
線４の上にオーバーコート膜23が形成される。なお、こ
のような構造のTFT6は、ゲート電極14とドレイン及びソ
ース電極12、13とが半導体層16に関して互いに異なる平
面上にあるもので、逆スタガ型と称されている。
第８図は、上述の構成のアクティブマトリクス型のディ
スプレイ１に用いられるTFTパネルの模式図であり、同
図に示す如く、前述したTFT6は、透明画素電極と共に数
10万〜100万個にも及ぶ数だけマトリクス状に配列さ
れ、これらの透明画素電極5a間には、信号線３及び走査
線４が交差するように走っている。そして、信号線３及
び走査線４の端部には、ドレイン端子3a及びゲート端子
4aが形成される。これらのドレイン端子3a及びゲート端
子4aは、外部回路に接続する端子であり、これら端子上
のオーバーコート膜23には、それぞれドレイン及びゲー
ト電極開孔部3b及び4bが設けられている。また透明画素
電極5a上には、オーバーコート膜が形成されていない。
スプレイ１に用いられるTFTパネルの模式図であり、同
図に示す如く、前述したTFT6は、透明画素電極と共に数
10万〜100万個にも及ぶ数だけマトリクス状に配列さ
れ、これらの透明画素電極5a間には、信号線３及び走査
線４が交差するように走っている。そして、信号線３及
び走査線４の端部には、ドレイン端子3a及びゲート端子
4aが形成される。これらのドレイン端子3a及びゲート端
子4aは、外部回路に接続する端子であり、これら端子上
のオーバーコート膜23には、それぞれドレイン及びゲー
ト電極開孔部3b及び4bが設けられている。また透明画素
電極5a上には、オーバーコート膜が形成されていない。
第５図乃至第９図で示したアクティブマトリクス型のデ
ィスプレイ１に使用されるTFTパネルでは、個々のTFT6
に欠陥があると、ディスプレイとしての表示品質を著し
く低下させるため、絶縁基板２上に形成された多数のTF
T6についてそれぞれの特性を測定、検査する必要があ
る。この場合、ドレイン端子3a及びゲート端子4aに、ド
レイン及びゲートの電極開孔部3b,4bからプローバーの
針を接触させるとともに、画素電極5a上にもプローバー
の針を接触させ、TFT6の各電極に電位を与えトランジス
タの電気的特性を測定していた。
ィスプレイ１に使用されるTFTパネルでは、個々のTFT6
に欠陥があると、ディスプレイとしての表示品質を著し
く低下させるため、絶縁基板２上に形成された多数のTF
T6についてそれぞれの特性を測定、検査する必要があ
る。この場合、ドレイン端子3a及びゲート端子4aに、ド
レイン及びゲートの電極開孔部3b,4bからプローバーの
針を接触させるとともに、画素電極5a上にもプローバー
の針を接触させ、TFT6の各電極に電位を与えトランジス
タの電気的特性を測定していた。
しかしながら、このような測定方法では、多数の透明画
素電極5aに針の接触痕が残り、損傷の原因となる問題が
ある。また、プローバーの針は画素電極開孔部5b間を次
々に移動させねばならず、針の位置合せが難しく移動機
構が複雑となり、移動時間もかかるため、数10万〜数10
0万個ある多数のTFT6を個々に測定することは、極めて
困難であった。
素電極5aに針の接触痕が残り、損傷の原因となる問題が
ある。また、プローバーの針は画素電極開孔部5b間を次
々に移動させねばならず、針の位置合せが難しく移動機
構が複雑となり、移動時間もかかるため、数10万〜数10
0万個ある多数のTFT6を個々に測定することは、極めて
困難であった。
本発明は、上記従来の問題点等に鑑みなされたもので、
多数形成されたTFTに一括してソース電位を与えること
ができ、トランジスタ特性の測定、検査が容易になるTF
Tパネルの製造方法を提供することを目的とする。
多数形成されたTFTに一括してソース電位を与えること
ができ、トランジスタ特性の測定、検査が容易になるTF
Tパネルの製造方法を提供することを目的とする。
本発明は、上記目的を達成するために、絶縁性基板上に
個々の薄膜トランジスタを形成後、この薄膜トランジス
タのソース電極の少なくとも一部が露出するように、少
なくともドレイン線を含むドレイン電極と個々の薄膜ト
ランジスタのチャンネル部を覆って絶縁層を形成し、こ
の絶縁層及び露出されたソース電極上に透明電極を形成
し、これらのソース電極を一旦全て共通接続した状態
で、個々の薄膜トランジスタの特性の測定、検査をした
後、透明電極をそれぞれの画素電極に分離する工程にし
たことを要点とする。
個々の薄膜トランジスタを形成後、この薄膜トランジス
タのソース電極の少なくとも一部が露出するように、少
なくともドレイン線を含むドレイン電極と個々の薄膜ト
ランジスタのチャンネル部を覆って絶縁層を形成し、こ
の絶縁層及び露出されたソース電極上に透明電極を形成
し、これらのソース電極を一旦全て共通接続した状態
で、個々の薄膜トランジスタの特性の測定、検査をした
後、透明電極をそれぞれの画素電極に分離する工程にし
たことを要点とする。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図（ａ）〜（ｈ）は、本発明の一実施例に係るTFT
パネルの製造工程を示す図である。なお、従来例で説明
した第５図乃至第９図に対応する部分は同一の符号を記
す。
パネルの製造工程を示す図である。なお、従来例で説明
した第５図乃至第９図に対応する部分は同一の符号を記
す。
まず、第１図（ａ）に示す如く、表面の清浄されたガラ
ス、石英等からなる透明な絶縁基板２上に蒸着法または
スパッタリング法等で例えばアルミニウム、モリブデ
ン、金、クロム、銅、チタン等の金属膜を1000Å程度堆
積し、この金属膜をフォトリソグラフィー法によりパタ
ーニングすることによって、ゲート電極14及び走査線
（ゲート線、第４図または第５図参照）４を形成する。
ス、石英等からなる透明な絶縁基板２上に蒸着法または
スパッタリング法等で例えばアルミニウム、モリブデ
ン、金、クロム、銅、チタン等の金属膜を1000Å程度堆
積し、この金属膜をフォトリソグラフィー法によりパタ
ーニングすることによって、ゲート電極14及び走査線
（ゲート線、第４図または第５図参照）４を形成する。
次に、第１図（ｂ）に示す如く、ゲート電極14及び走査
線（ゲート線）４を覆って、絶縁基板２の一面に窒化シ
リコン（SiN）または酸化シリコン（SiO2）等をプラズ
マCVD等により例えば約3000Å程度堆積し、絶縁層（ゲ
ート絶縁膜）11を形成する。
線（ゲート線）４を覆って、絶縁基板２の一面に窒化シ
リコン（SiN）または酸化シリコン（SiO2）等をプラズ
マCVD等により例えば約3000Å程度堆積し、絶縁層（ゲ
ート絶縁膜）11を形成する。
次に、第１図（ｃ）に示す如く、絶縁層11上にアモルフ
ァスシリコン（ａ−ｉ−Si）等からなる半導体層16と高
濃度の不純物をドープしたn+アモルファスシリコン（ａ
−n+−Si）等からなるコンタクト層15をプラズマCVD法
等により、それぞれ例えば1000Å、500Å厚程度に堆積
し、ゲート電極14の上方及びその近辺だけを覆うように
フォトリソグラフィー法等によりパターニングする。上
述したアモルファスシリコン以外にも、アモルファスの
炭化シリコン（SiC）、テルル、セレン、ゲルマニウ
ム、硫化カドミウム（CdS）、カドミウムセレン（CdS
e）等を用いることができる。
ァスシリコン（ａ−ｉ−Si）等からなる半導体層16と高
濃度の不純物をドープしたn+アモルファスシリコン（ａ
−n+−Si）等からなるコンタクト層15をプラズマCVD法
等により、それぞれ例えば1000Å、500Å厚程度に堆積
し、ゲート電極14の上方及びその近辺だけを覆うように
フォトリソグラフィー法等によりパターニングする。上
述したアモルファスシリコン以外にも、アモルファスの
炭化シリコン（SiC）、テルル、セレン、ゲルマニウ
ム、硫化カドミウム（CdS）、カドミウムセレン（CdS
e）等を用いることができる。
次に、第１図（ｄ）に示す如く、上記コンタクト層15及
び絶縁層11を覆うよう蒸着法またはスパッタリング法等
により、上記ゲート電極14と同様の金属からなる金属膜
を形成し、この金属膜及びコンタクト層15をフォトリソ
グラフィー法等でパターニングすることにより、ゲート
電極14の両端部の上方にドレイン電極12及びソース電極
13を形成する。この際、ドレイン電極12から延びた信号
線（ドレイン線、第４図及び第５図参照）３をも同時に
形成する。以上の工程により、ドレイン電極とソース電
極13との間の半導体層16にチャンネル部17を有する薄膜
トランジスタ（TFT）６が絶縁基板２上に形成される。
この薄膜トランジスタ（TFT）６は、信号線３及び走査
線４の交差部分に多数形成される。
び絶縁層11を覆うよう蒸着法またはスパッタリング法等
により、上記ゲート電極14と同様の金属からなる金属膜
を形成し、この金属膜及びコンタクト層15をフォトリソ
グラフィー法等でパターニングすることにより、ゲート
電極14の両端部の上方にドレイン電極12及びソース電極
13を形成する。この際、ドレイン電極12から延びた信号
線（ドレイン線、第４図及び第５図参照）３をも同時に
形成する。以上の工程により、ドレイン電極とソース電
極13との間の半導体層16にチャンネル部17を有する薄膜
トランジスタ（TFT）６が絶縁基板２上に形成される。
この薄膜トランジスタ（TFT）６は、信号線３及び走査
線４の交差部分に多数形成される。
次に、第１図（ｅ）に示す如く、上記薄膜トランジスタ
６、信号線（ドレイン線）３及び絶縁層11上を覆って、
表面の平坦化された透明絶縁層18をスピンコート法等に
より形成する。この透明絶縁層18は、ポリイミド、アク
リル、シラノール系化合物の塗布、焼成によって形成さ
れた絶縁膜（SOG膜）等の透明な絶縁膜を使用でき、そ
の平坦化した上面からソース及びドレイン電極13、12ま
での厚さが例えば3000Å程度となるように形成する。続
いて、通常のエッチングまたはプラズマエッチング等を
利用して、透明絶縁層18の上面からソース電極13にかけ
てコンタクトホール19を形成する。
６、信号線（ドレイン線）３及び絶縁層11上を覆って、
表面の平坦化された透明絶縁層18をスピンコート法等に
より形成する。この透明絶縁層18は、ポリイミド、アク
リル、シラノール系化合物の塗布、焼成によって形成さ
れた絶縁膜（SOG膜）等の透明な絶縁膜を使用でき、そ
の平坦化した上面からソース及びドレイン電極13、12ま
での厚さが例えば3000Å程度となるように形成する。続
いて、通常のエッチングまたはプラズマエッチング等を
利用して、透明絶縁層18の上面からソース電極13にかけ
てコンタクトホール19を形成する。
次に、第１図（ｆ）に示す如く、透明絶縁層18上及びコ
ンタクトホール19内に、酸化錫（SnO2）、酸化インジウ
ム（InO2）、ITO等の透明電極材料を例えば1000Å厚程
度にスパッタリング法により堆積し、透明電極５を形成
する。これにより、透明絶縁層18上の透明電極５とソー
ス電極13がコンタクトホール19を介して電気的に接続さ
れる。
ンタクトホール19内に、酸化錫（SnO2）、酸化インジウ
ム（InO2）、ITO等の透明電極材料を例えば1000Å厚程
度にスパッタリング法により堆積し、透明電極５を形成
する。これにより、透明絶縁層18上の透明電極５とソー
ス電極13がコンタクトホール19を介して電気的に接続さ
れる。
第１図（ｇ）は、絶縁基板２上にマトリクス配列された
複数の薄膜トランジスタ6,6′，・・・の電気的特性を
測定する状態を示した図である。各薄膜トランジスタ6,
6′，・・・のソース電極13,13′，・・・は、透明絶縁
層18に形成したコンタクトホール19,19′，・・・を介
して１つの透明電極５に共通接続される。
複数の薄膜トランジスタ6,6′，・・・の電気的特性を
測定する状態を示した図である。各薄膜トランジスタ6,
6′，・・・のソース電極13,13′，・・・は、透明絶縁
層18に形成したコンタクトホール19,19′，・・・を介
して１つの透明電極５に共通接続される。
上記第１図（ｆ）のように形成された段階において、同
図（ｇ）に示すようにプローバーの針20を透明電極５の
表面の画素電極となる部分以外の１箇所に接触させれ
ば、各薄膜トランジスタ6,6′，・・・のソース電極13,
13′，・・・と電気的な導通をとることができる。この
状態で、各薄膜トランジスタのドレイン電極及びゲート
電極に測定用の電位を与えて、各薄膜トランジスタ6,
6′，・・・毎の特性を測定、検査を行う。すなわち、
第９図に示す如く、ドレイン線３及びゲート線４の端部
には、従来例と同様にドレイン端子3aおよびゲート端子
4aが設けられ、それぞれにドレイン及びゲート電極開孔
部3b、4bが形成されている。これらドレイン及びゲート
電極開孔部3b、4bに、多数のプローバー針を配置したい
わゆるプローバーカードを用て一括して接触させ、測
定、検査すべき薄膜トランジスタ６を測定用の電気信号
により選択して、ドレイン線３及びゲート線４を介して
ドレイン電極12及びゲート電極14に、また透明電極５を
介してソース電極13にそれぞれ所定の電位を与えること
により個々のトランジスタ特性の測定、検査を行うこと
ができる。
図（ｇ）に示すようにプローバーの針20を透明電極５の
表面の画素電極となる部分以外の１箇所に接触させれ
ば、各薄膜トランジスタ6,6′，・・・のソース電極13,
13′，・・・と電気的な導通をとることができる。この
状態で、各薄膜トランジスタのドレイン電極及びゲート
電極に測定用の電位を与えて、各薄膜トランジスタ6,
6′，・・・毎の特性を測定、検査を行う。すなわち、
第９図に示す如く、ドレイン線３及びゲート線４の端部
には、従来例と同様にドレイン端子3aおよびゲート端子
4aが設けられ、それぞれにドレイン及びゲート電極開孔
部3b、4bが形成されている。これらドレイン及びゲート
電極開孔部3b、4bに、多数のプローバー針を配置したい
わゆるプローバーカードを用て一括して接触させ、測
定、検査すべき薄膜トランジスタ６を測定用の電気信号
により選択して、ドレイン線３及びゲート線４を介して
ドレイン電極12及びゲート電極14に、また透明電極５を
介してソース電極13にそれぞれ所定の電位を与えること
により個々のトランジスタ特性の測定、検査を行うこと
ができる。
尚、この場合、ソース電位を与えるプローバーの針20
は、透明電極５を共通電極としてその表面のどの部分に
接触させてもよく、また、針20を使用せず導電ペースト
等で透明電極５表面に接着したワイヤ21を引き出しても
よい。
は、透明電極５を共通電極としてその表面のどの部分に
接触させてもよく、また、針20を使用せず導電ペースト
等で透明電極５表面に接着したワイヤ21を引き出しても
よい。
次に、上記第１図（ｇ）の工程の段階で、一部の、又は
すべての薄膜トランジスタ6,6′，・・・の特性を測
定、検査した後、第１図（ｈ）に示す如く、一体化した
透明電極５をパターニングすることにより、各画素領域
毎に透明画素電極5a,・・・を分離形成する。以上の工
程により、薄膜トランジスタパネル（TFTパネル）が製
造される。
すべての薄膜トランジスタ6,6′，・・・の特性を測
定、検査した後、第１図（ｈ）に示す如く、一体化した
透明電極５をパターニングすることにより、各画素領域
毎に透明画素電極5a,・・・を分離形成する。以上の工
程により、薄膜トランジスタパネル（TFTパネル）が製
造される。
第２図は本発明の第１図（ｆ）、（ｇ）の工程で製造さ
れるTFTパネルの電気的接続を示す回路図である。第２
図に示す如く、信号線３と走査線４の交差部分に薄膜ト
ランジスタ（TFT）６がマトリクス状に配置され、それ
ぞれ薄膜トランジスタ６のドレイン電極12及びゲート電
極14が信号線３及び走査線４に接続され、かつソース電
極13が透明電極５に共通接続されている。信号線３及び
走査線４の端部にはドレイン端子3a及びゲート端子4aが
形成されている。なお、破線で示す部分は、上記第１図
（ｈ）の工程で分離形成される透明画素電極5a,・・・
である。
れるTFTパネルの電気的接続を示す回路図である。第２
図に示す如く、信号線３と走査線４の交差部分に薄膜ト
ランジスタ（TFT）６がマトリクス状に配置され、それ
ぞれ薄膜トランジスタ６のドレイン電極12及びゲート電
極14が信号線３及び走査線４に接続され、かつソース電
極13が透明電極５に共通接続されている。信号線３及び
走査線４の端部にはドレイン端子3a及びゲート端子4aが
形成されている。なお、破線で示す部分は、上記第１図
（ｈ）の工程で分離形成される透明画素電極5a,・・・
である。
以上のような本実施例のTFTパネルの製造方法では、TFT
6の上に、ソース電極13を除いて絶縁膜18を形成し、そ
の絶縁膜18上及びソース電極13上に透明電極５を形成し
ている。そのため透明電極５を形成した状態では、第２
図に示すように各TFT6のソース電極13が前記透明電極５
によって共通接続され、各ソース電極13は１つのプロー
バーによって測定用電位が与えられる構造となる。従っ
て、実施例の途中工程において、個々のトランジスタの
特性を検査することが可能になる。すなわち、透明電極
５のいずれかの部分にプローバーの針20またはワイヤ21
を接触させてソース電位を与え、またドレイン端子3a及
びゲート端子4aにプローバーカードを接続し、そして、
各ドレイン端子3a及びゲート端子4aに順次測定用信号を
供給することにより、個々の薄膜トランジスタ6,6′，
・・・の選択が電気的に行える。従って、従来のように
プローバーの針の複雑な位置合せ及び移動機構が必要な
くなるとともに、透明画素電極5aを針で損傷させること
がなくなり、各薄膜トランジスタ6,6′，・・・の特性
の測定、検査が高速度で、かつ容易に行なえる。
6の上に、ソース電極13を除いて絶縁膜18を形成し、そ
の絶縁膜18上及びソース電極13上に透明電極５を形成し
ている。そのため透明電極５を形成した状態では、第２
図に示すように各TFT6のソース電極13が前記透明電極５
によって共通接続され、各ソース電極13は１つのプロー
バーによって測定用電位が与えられる構造となる。従っ
て、実施例の途中工程において、個々のトランジスタの
特性を検査することが可能になる。すなわち、透明電極
５のいずれかの部分にプローバーの針20またはワイヤ21
を接触させてソース電位を与え、またドレイン端子3a及
びゲート端子4aにプローバーカードを接続し、そして、
各ドレイン端子3a及びゲート端子4aに順次測定用信号を
供給することにより、個々の薄膜トランジスタ6,6′，
・・・の選択が電気的に行える。従って、従来のように
プローバーの針の複雑な位置合せ及び移動機構が必要な
くなるとともに、透明画素電極5aを針で損傷させること
がなくなり、各薄膜トランジスタ6,6′，・・・の特性
の測定、検査が高速度で、かつ容易に行なえる。
また、一般に不良の発生しやすい透明画素電極5aの形成
工程が最終工程となるため、たとえこの工程で不良が発
生した場合であっても、直前の工程からのやり直しが可
能である。従って、欠陥の少ないTFTパネルを製造する
ことができる。
工程が最終工程となるため、たとえこの工程で不良が発
生した場合であっても、直前の工程からのやり直しが可
能である。従って、欠陥の少ないTFTパネルを製造する
ことができる。
更に、透明絶縁層18の形成工程後はスパッタリング法に
よる透明画素電極5aの形成工程だけであることから、透
明絶縁層18はスパッタリングの温度（高々150℃程度）
に耐えうるものであればよく、従って上述したポリイミ
ドやアクリル等のような耐熱性の低い材料も使用でき
る。
よる透明画素電極5aの形成工程だけであることから、透
明絶縁層18はスパッタリングの温度（高々150℃程度）
に耐えうるものであればよく、従って上述したポリイミ
ドやアクリル等のような耐熱性の低い材料も使用でき
る。
第３図（ａ）〜（ｈ）は、本発明の他の実施例に係るTF
Tパネルの製造工程を示す図である。なお、第１図に対
応する部分は同一の符号を記す。
Tパネルの製造工程を示す図である。なお、第１図に対
応する部分は同一の符号を記す。
第３図（ａ）〜（ｄ）は、第１図（ａ）〜（ｄ）と同一
工程であるので詳細の説明を省略する。次に、第３図
（ｅ）に示す如く、絶縁基板２上に形成された薄膜トラ
ンジスタ６、信号線（ドレイン線）３及び絶縁層11上を
覆って、例えばパラズマCVD法により窒化シリコン（Si
N）等を堆積し、絶縁層22を形成する。
工程であるので詳細の説明を省略する。次に、第３図
（ｅ）に示す如く、絶縁基板２上に形成された薄膜トラ
ンジスタ６、信号線（ドレイン線）３及び絶縁層11上を
覆って、例えばパラズマCVD法により窒化シリコン（Si
N）等を堆積し、絶縁層22を形成する。
次に、第３図（ｆ）及び第４図に示す如く、ドレイン端
子3a及びゲート端子4a部分のドレイン電極開孔部3bとゲ
ート電極開孔部4b及びソース電極13部分を除去し、ドレ
イン線３、ドレイン電極12、チャンネル部17を残して、
例えばプラズマエッチング法により窒化シリコン等の絶
縁層22をパターニングする。
子3a及びゲート端子4a部分のドレイン電極開孔部3bとゲ
ート電極開孔部4b及びソース電極13部分を除去し、ドレ
イン線３、ドレイン電極12、チャンネル部17を残して、
例えばプラズマエッチング法により窒化シリコン等の絶
縁層22をパターニングする。
次に、第３図（ｇ）に示す如く、絶縁層22が形成された
薄膜トランジスタ６上及び絶縁層11上に、ITO等の透明
電極材料を例えば、1000Å厚程度スパッタリング法によ
り堆積し、透明電極５を形成する。このとき、透明電極
５が、ドレイン開孔部3b、ゲート開孔部4bの内側に形成
されないようにマスクを用いてスパッタしてもよく、透
明電極５をスパッタした後、フォトリソグラフィー法に
よりパターニングしてもよい。そして、上記のように形
成された段階で第１図（ｇ）で示す如く、プローバーの
針20を透明電極５表面を１箇所に接続させるか、導電ペ
ーストで透明電極５表面にワイヤ21を接着し、またドレ
イン及びゲート電極開孔部3b,4bにプローバーカードを
用い、薄膜トランジスタ６の各電極に所定の電位を与え
トランジスタ特性を測定、検査を行う。
薄膜トランジスタ６上及び絶縁層11上に、ITO等の透明
電極材料を例えば、1000Å厚程度スパッタリング法によ
り堆積し、透明電極５を形成する。このとき、透明電極
５が、ドレイン開孔部3b、ゲート開孔部4bの内側に形成
されないようにマスクを用いてスパッタしてもよく、透
明電極５をスパッタした後、フォトリソグラフィー法に
よりパターニングしてもよい。そして、上記のように形
成された段階で第１図（ｇ）で示す如く、プローバーの
針20を透明電極５表面を１箇所に接続させるか、導電ペ
ーストで透明電極５表面にワイヤ21を接着し、またドレ
イン及びゲート電極開孔部3b,4bにプローバーカードを
用い、薄膜トランジスタ６の各電極に所定の電位を与え
トランジスタ特性を測定、検査を行う。
次に、上記第３図（ｇ）の工程の段階で一部又はすべて
の薄膜トランジスタ6,6′，・・・の特性を測定、検査
した後、第３図（ｈ）に示す如く、透明電極５をパター
ニングすることにより、各画素領域毎に透明画素電極5
a,・・・を分離形成することによりTFTパネルが製造さ
れる。
の薄膜トランジスタ6,6′，・・・の特性を測定、検査
した後、第３図（ｈ）に示す如く、透明電極５をパター
ニングすることにより、各画素領域毎に透明画素電極5
a,・・・を分離形成することによりTFTパネルが製造さ
れる。
以上のようなTFTパネルの製造方法では、第１図で示す
実施例と同様に、製造工程中に各トランジスタのソース
電極が透明電極５により、共通接続される状態になるの
で、薄膜トランジスタ6,6′，・・・の特性の測定、検
査が容易になる。
実施例と同様に、製造工程中に各トランジスタのソース
電極が透明電極５により、共通接続される状態になるの
で、薄膜トランジスタ6,6′，・・・の特性の測定、検
査が容易になる。
尚、本発明においては、少なくとも絶縁基板２上に形成
した薄膜トランジスタ６のドレイン線３（ドレイン電極
12を含む）及びチャンネル部17が絶縁層18、22で覆わ
れ、分離形成される前の透明電極５が多数の薄膜トラン
ジスタ６のソース電極13を共通接続するようにすればよ
く、この段階の製造工程において、薄膜トランジスタ６
の特性の測定、検査が極めて容易になる。
した薄膜トランジスタ６のドレイン線３（ドレイン電極
12を含む）及びチャンネル部17が絶縁層18、22で覆わ
れ、分離形成される前の透明電極５が多数の薄膜トラン
ジスタ６のソース電極13を共通接続するようにすればよ
く、この段階の製造工程において、薄膜トランジスタ６
の特性の測定、検査が極めて容易になる。
以上詳細に説明したように、本発明は、TFTパネルの絶
縁基板上に形成した薄膜トランジスタの少なくともドレ
イン線（ドレイン電極を含む）とチャンネル部を絶縁膜
で覆い、その上にソース電極に接続された透明電極を形
成し、この透明電極にソース電位を与えることによりす
べてのTFTのソースに電位を与えることができるため、
薄膜トランジスタの特性の測定、検査を行う工程で、プ
ローバーの針の移動機構が不要となるとともに、透明画
素電極に針の接触痕による損傷を与えることがなくな
り、薄膜トラジスタの特性の測定、検査が容易になる。
縁基板上に形成した薄膜トランジスタの少なくともドレ
イン線（ドレイン電極を含む）とチャンネル部を絶縁膜
で覆い、その上にソース電極に接続された透明電極を形
成し、この透明電極にソース電位を与えることによりす
べてのTFTのソースに電位を与えることができるため、
薄膜トランジスタの特性の測定、検査を行う工程で、プ
ローバーの針の移動機構が不要となるとともに、透明画
素電極に針の接触痕による損傷を与えることがなくな
り、薄膜トラジスタの特性の測定、検査が容易になる。
第１図（ａ）〜（ｈ）は本発明の一実施例に係るTFTパ
ネルの製造方法を示す製造工程図、 第２図は第１図の製造工程の途中におけるTFTパネルの
電気的接続を示す回路図、 第３図（ａ）〜（ｈ）は本発明の他の実施例に係るTFT
パネルの製造方法を示す製造工程図、 第４図は第３図のTFTパネルのドレイン端子及びゲート
端子部分を示す図、 第５図は従来のアクティブマトリクス型のディスプレイ
の概念図、 第６図は第５図のマトリクスパネル内の任意のTFTおよ
びその近傍における電極および配線の配置状態を示す平
面図、 第７図は第６図のTFT及びその近傍のＡ−Ａ線拡大断面
図、 第８図は第５図のアクティブマトリクス型のディスプレ
イの模式図、 第９図は第８図のTFTパネルのドレイン端子及び端子部
分を示す図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明電極、 ６……薄膜トランジスタ（TFT）、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……チャンネル部、 18……絶縁層、 19……コンタクトホール、 20……針、 21……ワイヤ、 22……絶縁層、 23……オーバーコート膜。
ネルの製造方法を示す製造工程図、 第２図は第１図の製造工程の途中におけるTFTパネルの
電気的接続を示す回路図、 第３図（ａ）〜（ｈ）は本発明の他の実施例に係るTFT
パネルの製造方法を示す製造工程図、 第４図は第３図のTFTパネルのドレイン端子及びゲート
端子部分を示す図、 第５図は従来のアクティブマトリクス型のディスプレイ
の概念図、 第６図は第５図のマトリクスパネル内の任意のTFTおよ
びその近傍における電極および配線の配置状態を示す平
面図、 第７図は第６図のTFT及びその近傍のＡ−Ａ線拡大断面
図、 第８図は第５図のアクティブマトリクス型のディスプレ
イの模式図、 第９図は第８図のTFTパネルのドレイン端子及び端子部
分を示す図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明電極、 ６……薄膜トランジスタ（TFT）、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……チャンネル部、 18……絶縁層、 19……コンタクトホール、 20……針、 21……ワイヤ、 22……絶縁層、 23……オーバーコート膜。
Claims (2)
- 【請求項１】絶縁基板上に、ゲート電極とドレイン電極
とがそれぞれゲート線とドレイン線とにより列と行ごと
に共通接続された複数の薄膜トランジスタをマトリック
ス状に配列形成する工程と、 前記複数の薄膜トランジスタのソース電極上の少なくと
も一部を除いて、少なくともドレイン電極及びチャンネ
ル部上に絶縁層を形成する工程と、 前記絶縁層の上方から前記絶縁基板の全面に、前記複数
の薄膜トランジスタのソース電極に接続された透明電極
を形成する工程と、 前記透明電極を共通端子として前記複数の薄膜トランジ
スタの全部または一部を検査する工程と、 前記検査する工程の後に、前記透明電極を画素ごとに分
離する工程とを備えたことを特徴とするTFTパネルの製
造方法。 - 【請求項２】絶縁層を形成する工程は、前記薄膜トラン
ジスタが形成された絶縁基板の全面に絶縁材料層を形成
する第１の工程と、この絶縁材料層の前記薄膜トランジ
スタのソース電極と対応する位置にコンタクトホールを
形成する第２の工程とからなることを特徴とする特許請
求の範囲第１項記載のTFTパネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23336587A JPH0682182B2 (ja) | 1987-09-17 | 1987-09-17 | Ｔｆｔパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23336587A JPH0682182B2 (ja) | 1987-09-17 | 1987-09-17 | Ｔｆｔパネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476035A JPS6476035A (en) | 1989-03-22 |
| JPH0682182B2 true JPH0682182B2 (ja) | 1994-10-19 |
Family
ID=16953997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23336587A Expired - Fee Related JPH0682182B2 (ja) | 1987-09-17 | 1987-09-17 | Ｔｆｔパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682182B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2506847B2 (ja) * | 1987-11-13 | 1996-06-12 | 松下電器産業株式会社 | 反射型アクティブマトリックスアレイの製造方法 |
| JPH02264224A (ja) * | 1989-04-05 | 1990-10-29 | Matsushita Electric Ind Co Ltd | 点欠陥の検出および補修の可能なアクティブマトリクス基板の製造法 |
| JP2622183B2 (ja) * | 1990-04-05 | 1997-06-18 | シャープ株式会社 | アクティブマトリクス表示装置 |
| CN106125431B (zh) * | 2016-08-26 | 2019-11-22 | 武汉华星光电技术有限公司 | 用于液晶面板的阵列基板、液晶面板及液晶显示器 |
-
1987
- 1987-09-17 JP JP23336587A patent/JPH0682182B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476035A (en) | 1989-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |