KR101982097B1 - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판 및 그 제조방법은 층간 절연막을 형성함으로써 게이트 전극 이후 공정시 발생하는 불량을 줄이는 효과가 있다.
본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판 제조방법은 기판의 전면에 게이트 전극을 형성하는 단계; 상기 기판의 전면에 상기 게이트 전극의 두께보다 두꺼운 층간 절연막을 상기 게이트 전극의 상면을 덮도록 코팅하는 단계; 상기 층간 절연막을 상기 게이트 전극의 상면을 노출시키고 상기 게이트 전극의 두께 이하가 되도록 애싱하는 단계; 상기 게이트 전극 및 층간 절연막의 전면에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 액티브층, 소스 및 드레인 전극, 데이터 라인을 형성하는 단계; 를 포함하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND THE METHOD OF MANUFACTURING THE SUBSTRATE}
본 발명의 실시예들은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로서, 보다 상세하게는 층간 절연막을 포함하는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
상기 액정표시장치는 크게 화상을 표시하는 액정표시패널, 상기 액정표시패널에 광을 주사하는 백라이트 유닛, 상기 액정표시패널과 백라이트 유닛에 신호 전압을 인가, 제어하는 구동회로부로 구성된다.
이하, 도 1을 참조하여 일반적인 액정표시패널의 구조에 대해서 상세히 설명한다.
도 1은 종래기술의 액정표시패널의 단면도를 나타낸 것이다.
도면에 도시된 바와 같이, 상기 액정표시패널은 크게 컬러필터 기판(CF)과 박막트랜지스터 어레이 기판(T) 및 상기 컬러필터 기판(CF)과 박막트랜지스터 어레이 기판(T) 사이에 개재된 액정층(Liquid Crystal Layer)(LC)으로 구성된다.
이와 같이 구성된 상기 컬러필터 기판(CF)과 박막트랜지스터 어레이 기판(T)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되며, 상기 컬러필터 기판(CF)과 박막트랜지스터 어레이 기판(T)의 합착은 상기 컬러필터 기판(CF) 또는 박막트랜지스터 어레이 기판(T)에 형성된 합착키(미도시)를 통해 이루어진다.
박막트랜지스터 어레이 기판(T)은 기판(10) 위에 박막트랜지스터가 형성되는 것을 특징으로 한다.
상기 박막트랜지스터는 게이트 라인(미도시)의 일부를 구성하는 게이트 전극(20), 데이터 라인(미도시)에 연결된 소스 전극(44) 및 화소전극(80)에 연결된 드레인 전극(45)으로 구성되어 있다. 또한, 상기 박막트랜지스터는 상기 게이트 전극(20)에 공급되는 게이트 전압에 의해 상기 소스 전극(44)과 드레인 전극(45) 간에 전도 채널(conductive channel)을 형성하는 액티브층(40)을 포함한다. 그리고 액티브층(40)과 소스 전극(44) 및 드레인 전극(45) 사이에는 오믹 컨택층(Ohmic Contact Layer)(41)이 형성되어 있어 상기 액티브층(40)과 소스 및 드레인 전극(44,45) 간에 전기적 접촉을 원활히 할 수 있게 한다.
이때, 상기 소스 전극(44)의 일부는 일 방향으로 연장되어 상기 데이터 라인의 일부를 구성하며, 상기 드레인 전극(45)의 일부는 화소영역 쪽으로 연장되어 절연층(60)에 형성된 콘택홀을 통해 상기 화소전극(80)에 전기적으로 접속하게 된다.
그리고, 전술한 바와 같이 상기 컬러필터 기판(CF)은 제 2 기판(87) 상에 적, 녹 및 청의 색상을 구현하는 다수의 서브-컬러필터로 구성된 컬러필터(95), 상기 서브-컬러필터 사이를 구분하고 액정층(LC)을 투과하는 광을 차단하는 블랙 매트릭스(black matrix)(90), 그리고 상기 액정층(LC)에 전압을 인가하는 투명한 공통전극(85)으로 이루어져 있다.
한편, 상기 박막트랜지스터를 이루는 각각의 구성요소들 사이의 절연층(30)은 주로 실리콘 산화막(Si02) 또는 실리콘 질화막(SiNx)을 이용하는 데 이때 화학기상증착법(Chemical Vapor Deposition : 이하 CVD라 한다)의 방식을 이용한다. CVD란 가스 혼합물의 화학적 반응을 통해서 기판 표면위에 고체 박막을 증착하는 공정이다.
CVD는 상부에서 하부로 향하는 등방성 증착의 방식이다. 따라서 기판의 상면에 배선이 소정의 두께를 가지며 돌출되어 형성되는 경우, CVD 방식을 이용하여 절연층(30)을 형성하더라도 상기 배선에 의한 두께차가 보상되지 않는다.
도 2a는 기판과 게이트 전극의 상부에 CVD에 의하여 형성된 게이트 절연층의 단면을 나타낸 것이다.
도면을 보면 상기 게이트 전극(20) 상부의 게이트 절연층(30) 두께(d1)와 기판(10) 상부의 게이트 절연층(30)의 두께(d2)가 동일한 것을 확인할 수 있다. 그러나 게이트 전극(20)의 소정의 테이퍼 각이 형성된 측면을 덮는 게이트 절연층(30)의 두께(d3)는 게이트 전극(20)과 기판(10) 상부의 게이트 절연층(30) 두께(d1)보다 얇게 형성되어 있다.
이렇게 되는 이유는 등방성 증착이기 때문에 소정의 각을 이루는 경사면에서 형성된 층의 두께는 평면에서 형성된 층의 두께보다 작을 수 밖에 없기 때문이다.
한편, 게이트 전극(20)의 두께는 액정표시장치의 해상도가 FHD(Full High Definition)에서 UD(Ultra Dimension)으로 발전됨에 따라 달라지게 되었다. 즉, 높은 해상도를 구현하기 위해선 그만큼 많은 정보량의 전송이 필요하게 되었는데, 액정표시장치의 한 화소에 게이트 전압을 인가하는 게이트 전극(20)의 면적확대는 개구율의 감소를 불러일으킬수 있으므로 게이트 전극(20)의 두께가 확대되는 방향으로 개선된 것이다.
도 2b는 UD 제품의 구현을 위한 게이트 전극 위에 게이트 절연층이 형성된 단면도를 나타낸 것이다.
앞에서 설명한 바와 같이 CVD의 등방성 증착 특성에 따라 게이트 전극(20)의 측면의 게이트 절연층(30)의 두께(S3)가 기판(10) 상의 게이트 절연층(30)의 두께(S2)와 게이트 전극(20) 상의 게이트 절연층(30)의 두께(S1)보다 얇은 것을 확인할 수 있다.
그리고 도 2a의 게이트 전극(20)의 측면의 게이트 절연층(30) 두께(d3)와 비교하였을 때 더욱더 얇게 형성된 것도 확인할 수 있다.
이 경우, 후속 공정으로 진행되는 식각 공정에서 게이트 전극(20)의 측면에 구멍이 뚫려 게이트 전극(20)의 일부가 노출될 수 있다. 노출된 게이트 전극(20)은 게이트 전극(20) 상부에 형성되는 소스 및 드레인 전극과의 관계에 의해 쇼트(short) 현상을 일으킬 수 있다.
그리고 게이트 전극(20) 상면의 게이트 절연층(30)의 모서리 부분에서 공정 상의 오류로 돌기나 역 테이퍼 각이 형성될 경우, 그 다음의 후속 공정에서 게이트 전극(20)의 측면에서 단선이 발생할 수 있다.
그래서 게이트 절연층(30)의 두께를 기존보다 더 두껍게 형성하는 것을 고려해 보았으나 이 경우, 게이트 절연층(30)의 두께가 너무 두꺼워 액티브층에서 전계를 충분히 인가받지 못해 온커런트(on-current)가 잘 발생되지 않을 수 있다는 문제점이 있었다.
따라서 위와 같은 문제를 해결하기 위하여 본 발명의 일 실시예는 공정의 용이함과 소자의 안정성을 위해 기판 상에 층간 절연막을 형성하는 데에 목적이 있다.
이와 같은 본 발명의 해결 과제를 달성하기 위하여, 본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판 제조방법은 기판의 전면에 게이트 전극을 형성하는 단계; 상기 기판의 전면에 상기 게이트 전극의 두께보다 두꺼운 층간 절연막을 상기 게이트 전극의 상면을 덮도록 코팅하는 단계; 상기 층간 절연막을 상기 게이트 전극의 상면을 노출시키고 상기 게이트 전극의 두께 이하가 되도록 애싱하는 단계; 상기 게이트 전극 및 층간 절연막의 전면에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 액티브층, 소스 및 드레인 전극, 데이터 라인을 형성하는 단계;를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 기판의 배면에서 상기 게이트 전극을 마스크로 하여 상기 층간 절연막을 노광하는 단계; 및 상기 층간 절연막을 현상하고 큐어링(curing)하여 노광되지 않은 상기 게이트 전극의 상면에 형성된 상기 층간 절연막을 제거하는 단계;를 추가로 포함하는 것을 특징으로 한다.
또한, 상기 층간 절연막은 네거티브(negative) 포토레지스트의 특성을 가지는 것을 특징으로 한다.
또한, 상기 층간 절연막은 200˚C이상 500˚C이하에서 성질 및 상태가 변하지 않는 고내열 특성을 가지며, 유기물, 무기물, 유무기 화합물 및 유무기 혼합물 중 어느 하나로 형성되는 것을 특징으로 한다.
또한, 상기 애싱하는 단계는 상기 층간 절연막이 상기 게이트 전극보다 상기 게이트 전극 두께의 1%이상 15%이하 낮은 단차를 형성하는 것을 특징으로 한다.
또한, 상기 코팅하는 단계는 상기 게이트 전극의 상면의 상기 층간 절연막의 두께가 상기 기판 상의 층간 절연막의 두께보다 얇게 코팅되는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판은 기판; 상기 기판 상에 형성되는 게이트 전극; 상기 기판 상에 상기 게이트 전극의 두께 이하로 상기 금속 패턴을 노출시키며 형성되는 층간 절연막; 상기 층간 절연막 및 게이트 전극 상에 형성되는 게이트 절연층; 및 상기 게이트 절연층 상에 형성되는 액티브층, 소스 및 드레인 전극, 데이터 라인;을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 층간 절연막은 상기 게이트 전극의 두께의 1%이상 15%이하만큼 상기 게이트 전극보다 낮은 단차를 형성 것을 특징으로 한다.
또한, 상기 층간 절연막은 200˚C이상 500˚C이하에서 성질 및 상태가 변하지 않는 고내열 특성을 가지며, 유기물, 무기물, 유무기 화합물 및 유무기 혼합물 중 어느 하나로 형성되는 것을 특징으로 한다.
또한, 상기 층간 절연막은 네거티브(negative) 포토레지스트의 특성을 가지는 것을 특징으로 한다.
상기와 같이 구성되는 본 발명의 적어도 하나의 실시예에 관련된 박막트랜지스터 어레이 기판 및 그 제조방법은,
층간 절연막을 형성함으로써, 게이트 전극 이후 공정시 발생하는 불량을 줄이는 효과가 있다.
또한, 층간 절연막 이후에 진행되는 공정을 용이하게 하는바 UD 제품의 구현에 있어 비용을 줄이는 효과가 있다.
또한, 층간 절연막에 의해 게이트 전극 및 게이트 라인 등의 금속 패턴들이 좁은 폭을 가지면서 증착되므로 패널의 투과율이 증가하여 백라이트 유닛의 제작에 들어가는 비용을 절감시키는 효과가 있다.
도 1은 종래기술의 액정표시패널의 단면도를 나타낸 것이다.
도 2a는 기판과 게이트 전극의 상부에 CVD에 의하여 형성된 게이트 절연층의 단면을 나타낸 것이다.
도 2b는 UD 제품의 구현을 위한 게이트 전극 위에 게이트 절연층이 형성된 단면도를 나타낸 것이다.
도 3a는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 평면도를 나타낸 것이다.
도 3b는 도 3a에서 A영역을 확대한 확대도이다.
도 4a부터 도 4j까지는 본 발명의 일실시예에 따르는 박막트랜지스터 어레이 기판 제조방법의 단면도를 나타낸 것이다.
이하, 본 발명의 실시예에 따르는 박막트랜지스터 어레이 기판 및 그 제조방법에 대하여 도면을 참조하여 보다 상세하게 설명한다.
본 명세서에서는 서로 다른 실시예라도 동일 · 유사한 구성에 대해서는 동일 · 유사한 참조번호를 부여하고, 그 설명은 처음 설명으로 갈음한다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 평면도를 나타낸 것이다. 도 3b는 도 3a에서 A영역을 확대한 확대도이다.
상기 기판(110) 상에는 서로 종횡으로 교차하도록 형성되어 복수의 화소를 정의하는 게이트 라인(121c)과 데이터 라인(147)이 형성되어 있다. 그리고 상기 각 화소의 게이트 라인(121c)과 데이터 라인(147)이 교차하는 영역에는 각각 박막트랜지스터가 형성된다.
도 3b에서 확대되어 도시되는 상기 박막트랜지스터(TFT)는 기판 상에 형성된 게이트 전극(미도시)과 상기 게이트 전극(미도시) 상에 형성된 게이트 절연층(미도시)과, 상기 게이트 절연층(미도시) 상에 형성된 액티브층(140)과, 상기 액티브층(140) 상에 형성된 소스 전극(144) 및 드레인 전극(145)으로 구성되며, 상기 소스 전극(144) 및 드레인 전극(145) 상에는 패시베이션층(passivation)(미도시)과 절연층(미도시)이 형성된다.
이때, 상기 액티브층(140)은 액정표시장치의 제조 과정에서 소스 및 드레인 전극(144, 145)과 함께 하나의 마스크 공정을 통해 패터닝된다. 따라서 소스 및 드레인 전극(144, 145)의 하부 영역을 비롯하여 소스 및 드레인 전극(144, 145)과 동일 층에 동일 물질로 형성된 데이터 라인(147)의 하부 영역에도 액티브층이 형성된다.
이하에서 상기 액티브층 중에서 소스 및 드레인 전극과 오버랩되지 않는 영역을 더미 액티브층(142)이라 칭한다.
상기 기판(110) 상의 각 화소에는 데이터 라인(147)에 실질적으로 평행하며, 다수 개로 분기되어 박막트랜지스터의 드레인 전극에 연결된 화소전극(180)이 형성된다.
여기서, 다수 개로 분기된 상기 화소전극(180)은 게이트 라인(121c)과 일정간격 이격되어 있는 화소전극 연결부(171)를 통해 서로 연결된다. 상기 화소전극 연결부(171)는 제 1 콘택홀(161)을 통해 박막트랜지스터의 드레인 전극과 연결되어 있다.
상기 기판 상의 각 화소에는 화소전극(180)과 평행하여 엇갈리도록 다수 개로 분기된 공통전극(185)이 형성되어 있다. 상기 공통전극(185)은 화소전극(180)과 함께 수평 전계를 형성하여 액정층을 구동한다.
이때, 상기 각 화소의 가장 자리에는 공통전압 부분라인(121b)이 형성되고, 상기 공통전압 부분라인(121b)은 제 2 콘택홀(162)을 통해 공통전극(185)과 연결된다.
상기 공통전압 부분라인(121b)은 화소전극 연결부(171)와 오버랩되는 영역이 게이트 절연층 및 더미 액티브층(142)을 사이에 두고 스토리지 커패시터(storage capacitor)를 형성한다.
상기 기판 상의 게이트 라인(121c)의 일 단부에는 게이트 구동부(미도시)와 연결되기 위한 게이트 패드(173)가 형성되고, 데이터 라인(147)의 일 단부에는 데이터 구동부(미도시)와 연결되기 위한 데이터 패드(174)가 형성된다.
상기 게이트 패드(173)는 게이트 절연층, 패시베이션층, 절연층에 형성된 제 3 콘택홀(163)을 통해 게이트 라인(121c)과 연결되며, 상기 데이터 패드(174)는 패시베이션층(150), 절연층에 형성된 제 4 콘택홀(164)을 통해 데이터 라인(147)과 연결된다.
이하, 도면을 통하여 본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판 제조방법에 대하여 살펴본다.
도 4a부터 도 4j까지는 본 발명의 일 실시예에 따르는 박막트랜지스터 어레이 기판 제조방법의 단면도를 나타낸 것이다.
도 4a부터 도 4j까지에서 I~I', Ⅱ~Ⅱ', Ⅲ~Ⅲ', Ⅳ~Ⅳ', Ⅴ~Ⅴ', Ⅵ~Ⅵ'는 도 3a의 I~I', Ⅱ~Ⅱ', Ⅲ~Ⅲ', Ⅳ~Ⅳ'와 도 3b의 Ⅴ~Ⅴ', Ⅵ~Ⅵ'를 절단한 단면도를 나타낸 것이다.
여기서 I~I'는 게이트 패드이며, Ⅱ~Ⅱ'는 데이터 패드, Ⅲ~Ⅲ'는 데이터 라인, Ⅳ~Ⅳ'는 화소 영역, Ⅴ~Ⅴ'는 스토리지 커패시터(storage capacitor), Ⅵ~Ⅵ'는 박막트랜지스터를 나타낸 것이다.
도 4a를 참조하면, 기판(110) 상에 소정의 두께의 금속 패턴(121)이 형성되어 있다.
상기 금속 패턴(121)이 형성되는 영역은 게이트 패드와 데이터 라인, 스토리지 커패시터(storage capacitor), 박막트랜지스터가 형성되는 영역이다. 이때, 박막트랜지스터가 형성되는 영역의 금속 패턴(121)은 게이트 전극(121a)이며 스토리지 커패시터가 형성되는 영역과 데이터 라인이 형성되는 영역의 금속 패턴은 공통전압 부분라인(121b)이고, 게이트 패드가 형성되는 영역의 금속 패턴(121)은 게이트 라인(121c)을 의미한다.
그리고 상기 금속 패턴(121)은 한 개의 마스크 공정에 의해 동시에 형성되는 것이며 실질적으로 배선의 역할을 하는 것이므로 도면에는 도시되지 않았으나 공통라인(미도시) 및 연결라인(미도시) 등이 더 형성될 수 있다.
이때, 상기 공통라인(미도시)은 상기 게이트 라인(121c)에 대해 실질적으로 평행한 방향으로 형성하게 되며, 상기 연결라인(미도시)은 후속공정에서 형성될 공통전극 및 화소전극과 동일한 꺾임 구조로 형성할 수 있다.
그리고 상기 금속 패턴(121)은 예를 들어, 스퍼터링 공정으로 제 1 금속층을 상기 기판(110) 전면에 증착한후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝되어 형성 될 수 있다.
또한 상기 금속 패턴의 두께는 8000Å이상 9000Å이하가 될 수 있다.
여기서, 상기 금속 패턴(121)으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 몰리브덴 합금(Mo alloy) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 금속 패턴(121)은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
그 다음으로 도 4b에서와 같이 상기 금속 패턴(121)과 기판(110) 상에 층간 절연막(F)을 코팅한다.
상기 층간 절연막(F)은 유기물, 무기물, 유무기 화합물 및 유무기 혼합물 중 어느 하나로 이루어지는 것으로서 고내열 특성 및 고평탄화 특성을 가진다.
고평탄화 특성이란 상기 층간 절연막(F)이 유체의 특성을 가지므로 CVD와 달리 상기 기판(110)과 상기 금속 패턴(121) 상면에 동일한 두께의 막이 형성되는 것이 아닌, 금속 패턴(121)의 존재와 무관하게 기판(110)의 표면을 기준으로 기판(110)의 전면에 동일 두께의 층간 절연막(F)이 코팅되어 상기 층간 절연막(F)의 표면은 굴곡이 거의 없는 매끄러운 상태가 되는 특성을 말한다.
그러나 상기 금속 패턴(121)의 두께 영향을 받아 층간 절연막(F) 표면에 소정의 두께의 돌출 부분을 가지나 상기 돌출 부분은 상기 금속 패턴(121) 두께보다 작으며, 상기 층간 절연막(F)의 표면과 큰 단차를 가지지 않으므로 층간 절연막(F)의 표면은 전체적으로 굴곡이 거의 없는 형상을 가진다.
또한 상기 층간 절연막(F)은 고내열의 특성을 가진다. 이것은 상기 층간 절연막(F)이 층간 절연막(F) 공정 이후에 다른 구성요소의 형성에 이용되는 CVD 공정에 영향을 받지 않는 다는 것을 의미한다. 즉, 상기 층간 절연막(F)은 CVD 공정에 의해 용융되거나 층간 절연막(F)의 성질이 변하지 않는다.
상기 층간 절연막(F)이 고내열 특성을 가지는 온도 범위는 200˚C이상 500˚C이하 일 수 있다.
또한 상기 층간 절연막(F)은 포지티브(positive)와 네거티브(negative) 포토레지스트의 특성을 가질 수 있다.
상기 층간 절연막(F)이 포지티브 특성을 가지는 경우에는 층간 절연막(F)에 노광을 할 때 마스크를 통하여 노광을 할 수 있으며, 네거티브 특성을 가지는 경우에는 기판(110)의 배면에서 마스크 없이 배면 노광을 할 수 있다.
상기 층간 절연막(F)의 코팅 과정은 다음과 같다. 먼저 상기 유기물, 무기물, 유무기 화합물, 유무기 혼합물 중 선택된 어느 한 물질을 기판(110)상에 적하시킨다. 그 다음 상기 적하된 물질을 기판(110) 상에서 스핀 코팅 및 슬릿 코팅 등을 하여 코팅할 수 있다.
상기 층간 절연막(F)이 코팅된 다음에는 노광의 과정을 거친다. 본 발명의 일 실시예에서는 배면 노광을 하는 경우를 포함한다.
도 4c는 배면 노광이 진행되는 것을 나타낸 것이다.
배면 노광은 마스크를 이용하지 않고 배면에서 광을 주사하는 것이므로 공정 비용 감소측면에서 장점이 있다.
도면에서 화살표의 방향은 광이 주사되는 방향이다.
이때, 앞에서 설명한 바와 같이 상기 층간 절연막(F)은 네거티브 포토레지스트의 특성을 가질 수 있다.
그리고 상기 금속은 불투명 소재로 되어 있기 때문에 배면에서 광에 노출되는 층간 절연막(F1)은 금속 패턴(121)이 형성된 영역을 제외한 영역이다. 따라서 상기 금속 패턴(121)의 상면의 층간 절연막(F2)는 광에 노출되지 않았기 때문에 본래 층간 절연막의 유체 특성을 그대로 가지며 금속 패턴(121)이 형성되지 않은 영역의 층간 절연막(F1)은 광에 노출되어 경화된다.
그 다음 공정으로 도 4d에서와 같이 현상 및 큐어링 공정을 거친다.
상기 층간 절연막(F)에 먼저 현상 공정을 진행한다.
상기 층간 절연막(F)에서 경화된 부분은 현상 용액에 의해 녹지 않게 된다. 상기 현상시에 쓰이는 현상액은 크실렌 같은 전형적인 유기용제이다.
따라서 현상시에 금속 패턴(121)의 상면 영역의 층간 절연막(F)이 현상액에 녹아 제거 된다. 이때, 상기 금속 패턴(121)의 상면이 노출될 수 있다.
그리고 그 다음 큐어링 공정을 진행 할 수 있다.
큐어링(curing) 공정은 기판(110)을 퍼니스(furnace) 또는 경화로(oven) 등의 히팅(heating) 장치(미도시)의 가온 챔버 내로 이동시킨 후, 층간 절연막(F) 내의 솔벤트(solvent) 등을 제거하며 경화시키는 공정을 의미한다.
이때, 상기 히팅 장치 내부에는 전기장 또는 자기장 인가 장치(미도시)가 구비되어 상기 기판(110)에 전기장 또는 자기장이 인가될 수 있다.
이러한 상기 큐어링 공정을 거친 후에 상기 층간 절연막(F)은 소정의 범위 이내에서 체적이 줄어 들 수 있다.
그 다음 도 4e에서와 같이 애싱 공정을 진행하여 층간 절연막(F)을 깍아 두께를 조절한다.
상기 애싱 공정에서는 기체를 이용하여 층간 절연막(F) 표면의 일부분을 제거하여 상기 금속 패턴(121)의 상면을 노출시킨 상태에서 층간 절연막(F)의 두께를 감소시킨다. 이때 사용되는 기체는 산소(O2)가 될 수 있다.
여기서 상기 층간 절연막(F)의 두께는 상기 금속 패턴(121)의 두께와 동일하거나 그보다 작게 형성될 수 있다.
층간 절연막(F)의 두께를 금속 패턴(121)의 두께보다 작게하는 경우 상기 층간 절연막(F)과 상기 금속 패턴(121) 간에는 소정의 두께의 단차가 형성될 수 잇다.
이때 상기 단차의 두께는 상기 금속 패턴(121)의 두께의 1%이상 15%이하가 될 수 있다. 상기 단차를 형성함으로써 상기 금속 패턴(121)의 양측면의 일부 영역 또한 금속 패턴(121)의 상면과 함께 노출된다.
여기서 상기 층간 절연막(F)의 두께를 상기 금속 패턴(121)의 두께보다 높게 형성하며 상기 금속 패턴(121)의 상면을 노출시키는 경우 상기 금속 패턴(121)과 상기 층간 절연막(F)의 경계에서 상기 층간 절연막(F)이 소정의 간격만큼 들뜨는 현상이 발생할 수 있다. 이것은 소자에 균열을 야기할 수 있는 부분이다.
한편, 여기까지의 공정 중에서 노광 공정과, 현상 및큐어링 공정은 생략되고 바로 애싱 공정이 진행될 수도 있다.
애싱 공정은 층간 절연막(F)을 기설정된 두께만큼 제거하는 과정인데, 상기 층간 절연막(F)은 게이트 전극(121a)의 상부를 노출시키며 후속 공정에서 패터닝의 단차가 크게 형성되지 않도록 하기 위한 것이므로 상기 노광 공정과 현상 및 큐어링 공정이 생략될 수도 있는 것이다.
그리고 상기 애싱 공정 대신에 건식 식각 또는 습식 식각의 방법이 이용될 수도 있다.
도 4f에서 상기 금속 패턴(121)과 층간 절연막(F)의 전면에는 게이트 절연층(130)이 형성된다.
상기 게이트 절연층(130)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)으로 형성할 수 있다.
이때, 상기 게이트 전극(121a)의 상면은 게이트 절연층(130)에 의하여 덮여진다.
여기서, 층간 절연막(F)은 상기 게이트 전극(121a)의 상면을 노출시킴으로써 박막 트랜지스터의 다른 소자의 동작에 영향을 끼치지 않게 된다. 상기 게이트 전극(121a)에 인가되는 전압은 게이트 절연층(130)을 거쳐 상부의 액티브층 형성된 채널에 일정한 영향을 주는 역할을 한다. 그러나 층간 절연막(F)은 게이트 전극(121a)의 상면을 덮지 않으므로 이러한 종래의 소자 동작에 영향을 미치지 않는 것이다.
그 다음 도 4g에서와 같이 액티브층(140)과 소스 및 드레인 전극(144, 145) 등을 형성한다.
상기 박막트랜지스터 형성 영역에서는 액티브층(140)을 형성한다. 이때 액티브층(140)은 비정질 실리콘을 이용하여 형성한다.
이때, 상기 액티브층(140)은 하나의 마스크 공정을 통해 패터닝되므로, 데이터 라인(147) 형성 영역과 데이터 패드 형성 영역에도 형성된다. 따라서 상기 게이트 전극(121a) 상부의 액티브층(140) 이외의 부분은 더미 액티브층(142)이 된다.
그리고 상기 액티브층(140) 및 더미 액티브 층의 상면에 제 2 금속층(미도시)과 제 2 감광막(미도시)을 차례로 형성한 후에, 제 2 마스크(미도시)를 이용하여 제 2 포토리소그라피를 수행한다.
그 후, 소스 및 드레인 전극(144, 145) 및 데이터 라인(147)에 대응되는 제 2 감광막 패턴(미도시)을 형성하고, 상기 제 2 감광막 패턴을 이용하여 제 2 금속층을 선택적으로 제거하여 소스 및 드레인 전극(144, 145) 및 데이터 라인(147)을 형성한다.
상기 도면에서 소스 전극(144)은 Ⅵ~Ⅵ' 에서 게이트 전극(121a) 상부의 오른쪽 금속층이며 드레인 전극(145)은 Ⅵ~Ⅵ'의 소스 전극(144) 왼쪽 금속층과 Ⅴ~Ⅴ'에서 공통전압 부분라인(121b)의 상면에 형성되는 금속층이다.
그리고 데이터 라인(147)은 Ⅲ~Ⅲ'과 데이터 패드(174)인 Ⅱ~Ⅱ'에 형성된다.
이때, 상기 제 2 금속층은 상기 소스 전극(144)과 드레인 전극(145) 및 데이터 라인(147)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 2 금속층은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 도 있다.
이때, 상기 액티브층(140) 상부에는 n+ 비정질 실리콘 박막으로 이루어지며 상기 소스 및 드레인 전극(144, 145)과 동일한 형태로 패터닝된 오믹 컨택층이 형성되게 된다. 상기 오믹 컨택층은 소스 및 드레인 전극(144, 145)과 액티브층(140)의 전기적 접촉을 원활히 하는 역할을 수행한다.
그 다음 단계에서 도 4h와 같이 상기 기판(110)의 전면에 패시베이션층(passivation)(150)이 적층된다.
상기 패시베이션층(150)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)으로 형성할 수 있다.
상기 패시베이션층(150)은 소스 및 드레인 전극(144, 145)과 데이터 라인(147) 등의 소자들을 보호하는 역할을 한다.
그 다음 도 4i에서와 같이 절연층(160)을 상기 패시베이션층(150)의 상면에 형성하고 다수의 콘택홀을 형성한다.
먼저 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)을 이용하여 절연층(160)을 증착한다.
그 이후, 제 3 마스크(미도시)를 이용한 제 3 포토리소그라피를 수행하여 제 1 내지 제 4 콘택홀(161, 163, 164, 제 2 콘택홀은 미도시)에 대응되는 제 3 감광막 패턴(미도시)을 형성한다.
그리고 상기 제 3 감광막 패턴을 이용하여 절연층을 선택적으로 제거하여 도 4i에 도시된 바와 같은 제 1 내지 제 4 콘택홀(161, 163, 164, 제 2 콘택홀은 미도시)을 형성한다.
이때, 상기 제 1 콘택홀(161)은 드레인 전극(145)의 일부를 노출한다. 제 2 콘택홀(미도시)은 게이트 절연층(130) 중에 공통전압 부분라인(121b)의 일부에 오버랩되는 영역을 노출하며, 상기 제 3 콘택홀(163)은 게이트 패드에서 게이트 절연층(130) 중에 게이트 라인(121c)의 일 단부에 오버랩되는 영역을 노출한다. 그리고 제 4 콘택홀(164)은 데이터 패드에서 데이터 라인(147)의 일 단부를 노출한다. 그 다음, 상기 제 3 감광막 패턴을 제거한다.
그리고 도 4j에서 도시되는 바와 같이 상기 제 1 내지 제 4 콘택홀(161, 163, 164, 제 2 콘택홀은 미도시)이 형성된 기판(110) 상에 제 3 금속층(미도시) 및 제 4 감광막(미도시)을 형성한 후에, 제 4 마스크(미도시)를 이용한 제 4 포토리소그라피를 수행한다.
그리고 이후에 형성될 화소전극(180), 공통전극(185), 화소전극 연결부(171), 게이트 패드(173) 및 데이터 패드(174)에 대응되는 제 4 감광막 패턴(미도시)을 형성하고, 상기 제 4 감광막 패턴을 이용하여 제 3 금속층을 선택적으로 제거하여 화소전극(180), 공통전극(185), 화소전극 연결부(171), 게이트 패드(173) 및 데이터 패드(174)를 형성한다.
이때, 상기 화소전극 연결부(171)는 다수 개로 분기된 화소전극(180)의 일 단부들을 연결하고 제 1 콘택홀(161)을 통해 드레인 전극(145)에 연결되며, 상기 공통전극(185)은 제 2 콘택홀을 통해 공통전압 부분라인(121b)에 연결되고, 게이트 패드(173)는 제 3 콘택홀(163)을 통해 게이트 라인(121c)의 일단부에 연결되며, 데이터 패드(174)는 제 4 콘택홀(164)을 통해 데이터 라인(147)의 일 단부에 연결된다.
이때, 상기 공통전압 부분라인(121b)은 화소전극 연결부(171)와 오버랩되는 영역이 게이트 절연층(130) 및 더미 액티브층(142)을 사이에 두고 스토리지 커패시터를 형성한다.
지금까지 살펴본 본 발명의 일 실시예는 횡전계방식의 액정표시패널의 박막트랜지스터 어레이 기판 제조방법에 대하여 설명하였으나 본 발명은 이에 한하지 않으며 박막트랜지스터가 포함된 액정표시장치의 어레이 기판에 대하여 모두 적용 될 수 있다.
이하, 본 발명의 일 실시예의 효과에 대하여 설명한다.
본 발명의 일 실시예는 종래에 문제 되었던 게이트 절연층 형성시 발생하는 불량을 개선하는 효과가 있다. 종래에는 게이트 전극이 두껍게 형성되어 게이트 전극의 측면이 식각시에 노출되거나 데이터가 오픈(Open)되는 현상이 있었으나, 층간 절연막의 형성으로 게이트 전극의 측면을 두껍게 커버(cover)하게 되고 게이트 전극의 두께에 의한 단차를 줄일 수 있는바 이러한 문제점을 개선할 수 있다.
또한, 층간 절연막의 형성으로 인해 후막으로 형성되는 공정들이 용이하게 진행될 수 있다.
즉, 층간 절연막 다음에 형성되는 게이트 절연층은 큰 굴곡이 없이 형성되는 바 이후에 형성되는 다른 소자들의 증착이 용이하다. 이것은 UD(Ultra Dimension) 제품의 구현시 소모되던 제품 비용을 절감하는 효과를 가져다 준다.
또한, 상기 게이트 전극을 비롯한 금속 패턴을 얇고 넓은 면적을 가지는 형상이 아닌 좁고 두꺼운 형상을 가지는 형태로 구현이 가능하게 하는바 패널의 투과율을 상승시키게하여 백라이트 유닛의 제작에 들어가던 비용을 절감시키는 효과도 있다.
이상에서 본 발명의 바람직한 실시 예들에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 : 기판 121 : 금속 패턴
121a : 게이트 전극 121b : 공통전압 부분라인
121c : 게이트 라인 130 : 게이트 절연층
140 : 액티브층 142 : 더미 액티브층
144, 145 : 소스 및 드레인 전극 147 : 데이터 라인
150 : 패시베이션층 160 : 절연층
161, 162, 163, 164 : 제 1 콘택홀, 제 2 콘택홀, 제 3 콘택홀, 제 4콘택홀
171 : 화소전극 연결부 173 : 게이트 패드부
174 : 데이터 패드부 180 : 화소전극
185 : 공통전극 F : 층간 절연막

Claims (8)

  1. 기판의 전면에 게이트 전극을 형성하는 단계;
    상기 기판의 전면에 상기 게이트 전극의 두께보다 두껍고, 200˚C이상 500˚C이하에서 성질 및 상태가 변하지 않는 층간 절연막을 상기 게이트 전극의 상면을 덮도록 코팅하는 단계;
    상기 기판의 배면에서 상기 게이트 전극을 마스크로 하여 상기 층간 절연막을 노광하는 단계;
    상기 층간 절연막을 현상하고 큐어링(curing)하여 노광되지 않은 상기 게이트 전극의 상면에 형성된 상기 층간 절연막을 제거하는 단계;
    상기 게이트 전극의 상면을 노출시키고 상기 게이트 전극의 두께 이하가 되도록 상기 층간 절연막을 애싱하는 단계;
    상기 게이트 전극 및 층간 절연막의 전면에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 액티브층, 소스 및 드레인 전극, 데이터 라인을 형성하는 단계;를 포함하며,
    상기 애싱하는 단계는 상기 층간 절연막이 상기 게이트 전극보다 상기 게이트 전극 두께의 12.5% 미만의 낮은 단차를 갖도록 형성하고,
    상기 코팅하는 단계는 상기 게이트 전극의 상면의 상기 층간 절연막의 두께가 상기 기판 상의 층간 절연막의 두께보다 얇게 코팅되며,
    큐어링 공정을 거친 상기 층간 절연막은 소정의 범위 이내에서 체적이 감소되고,
    상기 게이트 절연층의 두께는 상기 층간 절연막의 두께보다 얇게 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 층간 절연막은 네거티브(negative) 포토레지스트의 특성을 가지는 것을 특징으로 하는 박막트랜지스터 어레이 기판 제조방법.
  4. 제 1 항에 있어서,
    상기 층간 절연막은 유기물, 무기물, 유무기 화합물 및 유무기 혼합물 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판 제조방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
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