JPH02218154A - 抵抗とｍｉｓ型トランジスタ - Google Patents
抵抗とｍｉｓ型トランジスタInfo
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- JPH02218154A JPH02218154A JP1038641A JP3864189A JPH02218154A JP H02218154 A JPH02218154 A JP H02218154A JP 1038641 A JP1038641 A JP 1038641A JP 3864189 A JP3864189 A JP 3864189A JP H02218154 A JPH02218154 A JP H02218154A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、民生機器等に用いられる高耐圧用の抵抗およ
び高耐圧用のＭＩＳ型トランジスタに関するものである
。
び高耐圧用のＭＩＳ型トランジスタに関するものである
。
従来の技術
従来における高耐圧用の抵抗を第３図に示した断面図よ
り、また高耐圧用ＭＯ８型トランジスタを第４図に示し
た断面図を参照して説明する。従来の高耐圧用抵抗は、
Ｎ型シリコン基板１の上にＬＯＧＯ３と呼ばれる方法で
選択的に厚膜の分離酸化膜２が形成され、その下に濃い
不純物濃度のＮ型拡散層によりチャンネルストッパ領域
３が形成され、シリコン基板１の表面に形成された酸化
シリコン膜４の上に配線層となる多結晶シリコン膜５が
形成され、多結晶シリコン膜５と分離酸化１１２とで囲
まれたシリコン基板１の上に低濃度でＰ型の不純物の拡
散層により浅い抵抗領域６が形成され、抵抗領域６の中
に高濃度でＰ型の不純物の拡散層により抵抗コンタクト
領域７が形成され、さらに表面が層間絶縁膜８で覆われ
、抵抗コンタクト領域７の上にコンタクトホールを通し
て電極９が形成された構造である。
り、また高耐圧用ＭＯ８型トランジスタを第４図に示し
た断面図を参照して説明する。従来の高耐圧用抵抗は、
Ｎ型シリコン基板１の上にＬＯＧＯ３と呼ばれる方法で
選択的に厚膜の分離酸化膜２が形成され、その下に濃い
不純物濃度のＮ型拡散層によりチャンネルストッパ領域
３が形成され、シリコン基板１の表面に形成された酸化
シリコン膜４の上に配線層となる多結晶シリコン膜５が
形成され、多結晶シリコン膜５と分離酸化１１２とで囲
まれたシリコン基板１の上に低濃度でＰ型の不純物の拡
散層により浅い抵抗領域６が形成され、抵抗領域６の中
に高濃度でＰ型の不純物の拡散層により抵抗コンタクト
領域７が形成され、さらに表面が層間絶縁膜８で覆われ
、抵抗コンタクト領域７の上にコンタクトホールを通し
て電極９が形成された構造である。
一方、従来の高耐圧用ＭＯ３型トランジスタは、Ｎ型シ
リコン基板１の上にＬＯＣＯ３法で分離酸化膜２が形成
され、その下にＮ型の高濃度な不純物拡散層によりチャ
ンネルストッパ領域３が形成され、シリコン基板１の表
面にゲート酸化膜１０と多結晶シリコン膜によるゲート
電極１１が積層して選択的に形成され、ボロンイオン等
の注入により、Ｐ型のソース領域１２とドレイン領域１
３が形成され、同種の不純物をイオン注入することによ
り、図中、点線で示すようにドレイン領域１３とゲート
電極１１の間に低不純物濃度の拡散層によりオフセット
領域１４が形成され、さらに表面が層間絶縁膜１５で覆
われ、ドレイン領域１３の上にドレイン電極１６がソー
ス領域１２の上にソース電極１７が形成された構造であ
る。
リコン基板１の上にＬＯＣＯ３法で分離酸化膜２が形成
され、その下にＮ型の高濃度な不純物拡散層によりチャ
ンネルストッパ領域３が形成され、シリコン基板１の表
面にゲート酸化膜１０と多結晶シリコン膜によるゲート
電極１１が積層して選択的に形成され、ボロンイオン等
の注入により、Ｐ型のソース領域１２とドレイン領域１
３が形成され、同種の不純物をイオン注入することによ
り、図中、点線で示すようにドレイン領域１３とゲート
電極１１の間に低不純物濃度の拡散層によりオフセット
領域１４が形成され、さらに表面が層間絶縁膜１５で覆
われ、ドレイン領域１３の上にドレイン電極１６がソー
ス領域１２の上にソース電極１７が形成された構造であ
る。
以上の構造により、抵抗とＭＯ８型トランジスタのそれ
ぞれのシリコン基板１に対するブレークダウン電圧（以
下耐圧と記す）は低不純物濃度のＰ型拡散層による抵抗
領域６とオフセット領域１４および高不純物濃度のＰ型
拡散層による抵抗コンタクト領域７とドレイン領域１３
の２重構造によって向上する。
ぞれのシリコン基板１に対するブレークダウン電圧（以
下耐圧と記す）は低不純物濃度のＰ型拡散層による抵抗
領域６とオフセット領域１４および高不純物濃度のＰ型
拡散層による抵抗コンタクト領域７とドレイン領域１３
の２重構造によって向上する。
発明が解決しようとする課題
第５図に従来の構造における耐圧と低不純物濃度のＰ型
拡散層の不純物濃度との関係を示す。図から判るように
耐圧はピークを持ち、濃度依存性が非常に大きい。この
理由として不純物濃度が低い時、耐圧は高不純物濃度の
Ｐ型拡散層と低不純物濃度のＰ型拡散層の交差した領域
で規定され、低不純物濃度の拡散層側の濃度が増加する
に従い高不純物濃度の拡散層側の底部における電界集中
が緩和され、耐圧が増加する。
拡散層の不純物濃度との関係を示す。図から判るように
耐圧はピークを持ち、濃度依存性が非常に大きい。この
理由として不純物濃度が低い時、耐圧は高不純物濃度の
Ｐ型拡散層と低不純物濃度のＰ型拡散層の交差した領域
で規定され、低不純物濃度の拡散層側の濃度が増加する
に従い高不純物濃度の拡散層側の底部における電界集中
が緩和され、耐圧が増加する。
次に、低不純物濃度のＰ型拡散層の不純物濃度がさらに
増加すると、抵抗の耐圧は酸化シリコン膜４を介して多
結晶シリコン膜５と抵抗領域６のエッチ部、ＭＯ８型ト
ランジスタの耐圧はゲート酸化膜１０を介して、ゲート
電極１１とオフセット領域のエッチ部における電界集中
によりて規定される。したがって、抵抗領域６やオフセ
ット領域１４の低不純物濃度の拡散層における濃度が増
加するに従い、電界集中が強まり耐圧が減少する。
増加すると、抵抗の耐圧は酸化シリコン膜４を介して多
結晶シリコン膜５と抵抗領域６のエッチ部、ＭＯ８型ト
ランジスタの耐圧はゲート酸化膜１０を介して、ゲート
電極１１とオフセット領域のエッチ部における電界集中
によりて規定される。したがって、抵抗領域６やオフセ
ット領域１４の低不純物濃度の拡散層における濃度が増
加するに従い、電界集中が強まり耐圧が減少する。
このように、従来の構造を用いた抵抗とＭＯ３型トラン
ジスタでは、耐圧と不純物濃度との依存性が大きく、耐
圧の最適化と製造時の再現性を確保することに問題があ
った。
ジスタでは、耐圧と不純物濃度との依存性が大きく、耐
圧の最適化と製造時の再現性を確保することに問題があ
った。
本発明は、耐圧と不純物濃度め依存性を小さくし、耐圧
の高い抵抗と高耐圧ＭＯ８型トランジスタを提供するこ
とを目的とするものである。
の高い抵抗と高耐圧ＭＯ８型トランジスタを提供するこ
とを目的とするものである。
課題を解決するための手段
本発明の抵抗とＭＩＳ型トランジスタは、抵抗において
は抵抗領域の両端に配置された配線が、ＭＩＳ型トラン
ジスタにおいてはゲート絶縁膜の上に形成されたゲート
電極が下層より第１導電膜、酸化シリコン膜および第２
導電膜でできた三層膜と、この三層１１１［に酸化シリ
コン膜を介して隣接した前記第２の導電膜とで形成され
た構造であるとともに、二層膜側に抵抗領域もしくはオ
フセット領域が形成されたものである。
は抵抗領域の両端に配置された配線が、ＭＩＳ型トラン
ジスタにおいてはゲート絶縁膜の上に形成されたゲート
電極が下層より第１導電膜、酸化シリコン膜および第２
導電膜でできた三層膜と、この三層１１１［に酸化シリ
コン膜を介して隣接した前記第２の導電膜とで形成され
た構造であるとともに、二層膜側に抵抗領域もしくはオ
フセット領域が形成されたものである。
作用
本発明の抵抗およびＭＩＳ型トランジスタによれば、抵
抗領域とオフセット領域側の電極を絶縁膜を介して第１
の導電膜と第２の導電膜による２層の導電膜で構成し、
下層の導電膜を浮遊電位になるようにすることにより、
抵抗であれば配線層と抵抗領域、ＭＩＳ型トランジスタ
であればゲート電極とオフセット領域のオーバーラツプ
における電界集中を緩和することができる。
抗領域とオフセット領域側の電極を絶縁膜を介して第１
の導電膜と第２の導電膜による２層の導電膜で構成し、
下層の導電膜を浮遊電位になるようにすることにより、
抵抗であれば配線層と抵抗領域、ＭＩＳ型トランジスタ
であればゲート電極とオフセット領域のオーバーラツプ
における電界集中を緩和することができる。
実施例
本発明の抵抗とＭＩＳ型トランジスタの実施例を図面に
従いながら説明する。第１図は本発明の抵抗とＭＯ８型
トランジスタが同一基板上に形成された半導体集積回路
の断面図である。
従いながら説明する。第１図は本発明の抵抗とＭＯ８型
トランジスタが同一基板上に形成された半導体集積回路
の断面図である。
これは、選択的にＰ型のウェル領域１８が形成されたＮ
型のシリコン基板１の上に選択酸化法により厚膜の分離
酸化ＩＩＩ ２が形成され、シリコン基板１の上の分離
酸化膜２の下にＮ型のチャンネルストッパ領域１９が、
Ｐ型ウェル領域１８の上の分離酸化膜２の下にＰ型のチ
ャンネルストッパ領域２０が形成され、ＰチャンネルＭ
Ｏ８型トランジスタ形成領域のシリコン基板１の表面に
形成されたゲート酸化膜１０の上の一部に多結晶シリコ
ン膜の第１の導電膜２１が形成され、この第１の導電膜
２１の上面と一側面以外の側面に酸化シリコン膜２２を
介して多結晶シリコン膜によるゲート電極となる第２の
導電膜２３が形成され、抵抗形成領域のシリコン基板１
の表面に形成された酸化シリコン膜１０１と分離酸化膜
２の上に多結晶シリコン膜による第１の導電膜２１１が
形成され、この第１の導電膜２１１の上面と一側面以外
の側面に酸化シリコン膜２２１を介して多結晶シリコン
膜による配線層となる第２の導電膜２３１が形成され、
ＮチャンネルＭＯ８型トランジスタ形成領域にゲート酸
化膜１０２とゲート電極２３２が形成され、抵抗形成領
域にＰ型の抵抗コンタクト領域７が、ＰチャンネルＭＯ
５型トランジスタ形成領域において、第２の導電膜２３
側にＰ型のソース領域１２が、第１の導電膜２１債にこ
れより少し離れてＰ型のドレイン領域１３が形成され、
ＮチャンネルＭＯ８型トランジスタ形成領域にＮ型のソ
ース領域２４とドレイン領域２５が形成され、抵抗形成
領域において多結晶シリコン膜による第１の導電膜２１
１の間に低不純物濃度のＰ型の抵抗領域６が、Ｐチャン
ネルＭＯ８型トランジスタ形成領域において第１の導電
膜２１の間に低不純物濃度のオフセット領域１４が形成
された構造である。なお、２６はしきい値電圧制御用の
チャンネル不純物層である。また図面では層間絶縁膜と
各電極は簡略化のため省略した。
型のシリコン基板１の上に選択酸化法により厚膜の分離
酸化ＩＩＩ ２が形成され、シリコン基板１の上の分離
酸化膜２の下にＮ型のチャンネルストッパ領域１９が、
Ｐ型ウェル領域１８の上の分離酸化膜２の下にＰ型のチ
ャンネルストッパ領域２０が形成され、ＰチャンネルＭ
Ｏ８型トランジスタ形成領域のシリコン基板１の表面に
形成されたゲート酸化膜１０の上の一部に多結晶シリコ
ン膜の第１の導電膜２１が形成され、この第１の導電膜
２１の上面と一側面以外の側面に酸化シリコン膜２２を
介して多結晶シリコン膜によるゲート電極となる第２の
導電膜２３が形成され、抵抗形成領域のシリコン基板１
の表面に形成された酸化シリコン膜１０１と分離酸化膜
２の上に多結晶シリコン膜による第１の導電膜２１１が
形成され、この第１の導電膜２１１の上面と一側面以外
の側面に酸化シリコン膜２２１を介して多結晶シリコン
膜による配線層となる第２の導電膜２３１が形成され、
ＮチャンネルＭＯ８型トランジスタ形成領域にゲート酸
化膜１０２とゲート電極２３２が形成され、抵抗形成領
域にＰ型の抵抗コンタクト領域７が、ＰチャンネルＭＯ
５型トランジスタ形成領域において、第２の導電膜２３
側にＰ型のソース領域１２が、第１の導電膜２１債にこ
れより少し離れてＰ型のドレイン領域１３が形成され、
ＮチャンネルＭＯ８型トランジスタ形成領域にＮ型のソ
ース領域２４とドレイン領域２５が形成され、抵抗形成
領域において多結晶シリコン膜による第１の導電膜２１
１の間に低不純物濃度のＰ型の抵抗領域６が、Ｐチャン
ネルＭＯ８型トランジスタ形成領域において第１の導電
膜２１の間に低不純物濃度のオフセット領域１４が形成
された構造である。なお、２６はしきい値電圧制御用の
チャンネル不純物層である。また図面では層間絶縁膜と
各電極は簡略化のため省略した。
次に、この発明の構造を得るための製造方法を第２図に
示した工程断面図を参照して説明する。
示した工程断面図を参照して説明する。
第２図ａ（ウェル及びＬＯＣＯ８分離酸化膜の形成）
Ｎ型シリコン基板１の上にＰ型不純物（例えばボロン）
をイオン注入し、熱拡散によりＰウェル領域２を形成す
る。次に分離領域となる個々の領域に、その基板と同じ
導電型の不純物（例えば、Ｎ型のシリコン基板１の上な
らば燐、Ｐ−ウェル領域２の上ならばボロン等）をイオ
ン注入し、Ｐ型チャンネルストッパ領域１９とＮ型チャ
ンネルストッパ領域２０を形成する。その後、分離領域
のみをＬＯＣＯ８法により選択的に酸化し、分離酸化膜
２を形成する。そして、分離酸化膜２以外の領域はトラ
ンジスタ及び抵抗の素子形成領域となる。
をイオン注入し、熱拡散によりＰウェル領域２を形成す
る。次に分離領域となる個々の領域に、その基板と同じ
導電型の不純物（例えば、Ｎ型のシリコン基板１の上な
らば燐、Ｐ−ウェル領域２の上ならばボロン等）をイオ
ン注入し、Ｐ型チャンネルストッパ領域１９とＮ型チャ
ンネルストッパ領域２０を形成する。その後、分離領域
のみをＬＯＣＯ８法により選択的に酸化し、分離酸化膜
２を形成する。そして、分離酸化膜２以外の領域はトラ
ンジスタ及び抵抗の素子形成領域となる。
第２図ｂ（第１の導電膜の形成）
この素子形成領域にＭＯ３型トランジスタのしきい値電
圧制御用にＰ型不純物（例えばボロン）をイオン注入し
、チャンネル不純物層２６を形成する。次に表面にゲー
ト酸化膜１０を形成し、この上に多結晶シリコン膜を形
成する。この多結晶シリコンを燐のガス拡散等によりＮ
型の導電膜とする。この後、写真食刻法によりフォトレ
ジスト２７をマスクにして不必要な領域の多結晶シリコ
ン膜を化学的に除去し、ＰチャンネルＭＯ３型トランジ
スタと抵抗形成領域に第１の導電膜２１と２１１を形成
する。
圧制御用にＰ型不純物（例えばボロン）をイオン注入し
、チャンネル不純物層２６を形成する。次に表面にゲー
ト酸化膜１０を形成し、この上に多結晶シリコン膜を形
成する。この多結晶シリコンを燐のガス拡散等によりＮ
型の導電膜とする。この後、写真食刻法によりフォトレ
ジスト２７をマスクにして不必要な領域の多結晶シリコ
ン膜を化学的に除去し、ＰチャンネルＭＯ３型トランジ
スタと抵抗形成領域に第１の導電膜２１と２１１を形成
する。
第２図Ｃ（ゲート電極と配線層の形成）第１の導電膜２
１と２１１が形成された後、不必要な領域のゲート酸化
膜１０を除去する。次に、新たに必要とされる厚さのゲ
ート酸化膜１０を形成する。この時、第１の導電膜２１
と２１１の上にも酸化シリコン膜２２と２２１が形成さ
れる。続いて、ゲート電極となる多結晶シリコン膜を形
成する。この多結晶シリコンも燐のガス拡散等によりＮ
型の導電膜とする。
１と２１１が形成された後、不必要な領域のゲート酸化
膜１０を除去する。次に、新たに必要とされる厚さのゲ
ート酸化膜１０を形成する。この時、第１の導電膜２１
と２１１の上にも酸化シリコン膜２２と２２１が形成さ
れる。続いて、ゲート電極となる多結晶シリコン膜を形
成する。この多結晶シリコンも燐のガス拡散等によりＮ
型の導電膜とする。
次に、ゲート電極と配線層を形成するため、フォトレジ
スト２８をマスクにして不必要な領域の多結晶シリコン
を化学的に除去して第２の導電ｌｌＩ２３と２３１を形
成する。次に第１導電膜２１と２２１の片側の側面に露
出した酸化シリコン膜２２と２２１を除去し、さらに少
し突出した第１の導電ｌＩ２１と２２１を除去する。こ
の結果、オフセット領域と抵抗領域を囲む側は、ゲート
酸化膜、第１導電膜、酸化シリコン膜および第２導電膜
の４層構造となる。
スト２８をマスクにして不必要な領域の多結晶シリコン
を化学的に除去して第２の導電ｌｌＩ２３と２３１を形
成する。次に第１導電膜２１と２２１の片側の側面に露
出した酸化シリコン膜２２と２２１を除去し、さらに少
し突出した第１の導電ｌＩ２１と２２１を除去する。こ
の結果、オフセット領域と抵抗領域を囲む側は、ゲート
酸化膜、第１導電膜、酸化シリコン膜および第２導電膜
の４層構造となる。
第２図ｄ（拡散層の形成）
次に、Ｐ型不純物（例えば、ボロン等）をイオン注入し
、高不純物濃度のＰ型拡散層によりＰチャンネルＭＯ８
型トランジスタのソース領域１２とドレイン領域１３お
よび抵抗のコンタクト領域７を形成する。この時、Ｐチ
ャンネルＭＯ３型トランジスタの第１導電膜２１とドレ
イン領域１３とは、オフセット領域形成のため所定の間
隔を段けてお（。次に、ＮチャンネルＭＯ８型トランジ
スタのソース領域２４とドレイン領域２５をＮ型不純物
（例えば、砒素等）をイオン注入により形成する。最後
に、素子の全領域に低不純物濃度のＰ型不純物（例えば
、ボロン等）をイオン注入し、ＰチャンネルＭＯ８型ト
ランジスタの第１導電膜２３とドレイン領域１３の間に
オフセット領域１４を、抵抗形成領域の第１導電膜２１
１の間に高抵抗の抵抗領域６を形成する。以上の工程に
より高耐圧の抵抗とＭＯ８型トランジスタが形成される
。
、高不純物濃度のＰ型拡散層によりＰチャンネルＭＯ８
型トランジスタのソース領域１２とドレイン領域１３お
よび抵抗のコンタクト領域７を形成する。この時、Ｐチ
ャンネルＭＯ３型トランジスタの第１導電膜２１とドレ
イン領域１３とは、オフセット領域形成のため所定の間
隔を段けてお（。次に、ＮチャンネルＭＯ８型トランジ
スタのソース領域２４とドレイン領域２５をＮ型不純物
（例えば、砒素等）をイオン注入により形成する。最後
に、素子の全領域に低不純物濃度のＰ型不純物（例えば
、ボロン等）をイオン注入し、ＰチャンネルＭＯ８型ト
ランジスタの第１導電膜２３とドレイン領域１３の間に
オフセット領域１４を、抵抗形成領域の第１導電膜２１
１の間に高抵抗の抵抗領域６を形成する。以上の工程に
より高耐圧の抵抗とＭＯ８型トランジスタが形成される
。
本発明の実施例では、比抵抗が数Ω・ｃＩｌのＮ型シリ
コン基板を用い、面積抵抗が約数にΩ／口のＰウェル領
域を形成する。第１導電膜２１と２１１となる多結晶シ
リコンの膜厚は２００ｎｉ、第２導電膜２３と２３１と
なる多結晶シリコンの膜厚は４００ｎｍとしている。抵
抗領域６とオフセット領域１４の形成には、ボロンイオ
ンをｌＸ１０１２〜Ｉ Ｘ １０”ｃｗ＋−２程度のド
ーズ量で注入した。なお第１導電膜２１と２２１には電
位を与えず浮かしたままにして′用いる。また、実施例
ではゲートに酸化膜を用いたが窒化膜等の他の絶縁膜を
用いてもよい。さらに、実施例ではＰチャンネルＭＯ８
型トランジスタのみにオフセット領域を設けたがＮチャ
ンネルＭＯ８型トランジスタにオフセット領域を設けて
高耐圧にしてもよい。
コン基板を用い、面積抵抗が約数にΩ／口のＰウェル領
域を形成する。第１導電膜２１と２１１となる多結晶シ
リコンの膜厚は２００ｎｉ、第２導電膜２３と２３１と
なる多結晶シリコンの膜厚は４００ｎｍとしている。抵
抗領域６とオフセット領域１４の形成には、ボロンイオ
ンをｌＸ１０１２〜Ｉ Ｘ １０”ｃｗ＋−２程度のド
ーズ量で注入した。なお第１導電膜２１と２２１には電
位を与えず浮かしたままにして′用いる。また、実施例
ではゲートに酸化膜を用いたが窒化膜等の他の絶縁膜を
用いてもよい。さらに、実施例ではＰチャンネルＭＯ８
型トランジスタのみにオフセット領域を設けたがＮチャ
ンネルＭＯ８型トランジスタにオフセット領域を設けて
高耐圧にしてもよい。
発明の効果
本発明によれば抵抗領域及びオフセット領域を囲む配線
およびゲート構造を電気的に浮がした第１の導電膜とそ
の上と側面に形成された第２の導電膜による２層構造に
することで配線層やゲート電極と低不純物濃度の抵抗領
域やオフセット領域とのオーバーラツプ領域での電界集
中を緩ｆ口させることができる。また、耐圧の不純物濃
度依存性を小さくでき、製造の安定性も増すことができ
る。
およびゲート構造を電気的に浮がした第１の導電膜とそ
の上と側面に形成された第２の導電膜による２層構造に
することで配線層やゲート電極と低不純物濃度の抵抗領
域やオフセット領域とのオーバーラツプ領域での電界集
中を緩ｆ口させることができる。また、耐圧の不純物濃
度依存性を小さくでき、製造の安定性も増すことができ
る。
第１図は本発明の抵抗とＭＯ３型トランジスタが同一基
板に形成された半導体集積回路の断面図、第２図は本発
明の抵抗とＭＯ８型トランジスタを集積回路に形成する
製造方法の工程断面図、第３図は従来技術による抵抗の
断面図、第４図は従来技術による高耐圧ＰチャンネルＭ
Ｏ８型トランジスタの断面図、第５図は従来技術による
基板に対する耐圧と抵抗領域やオフセット領域の低不純
物濃度拡散層における不純物濃度との関係を示す図であ
る。 １・・・・・・Ｎ型シリコン基板、２・・・・・・分離
酸化膜、６・・・・・・抵抗領域、７・・・・・・抵抗
コンタクト領域、１０．１０２・・・・・・ゲート酸化
膜、１０１・旧・・酸化シリコン膜、１２・・・・・・
Ｐ型のソース領域、１３・・・・・・Ｐ型のドレイン領
域、１４・旧・・オフセット領域１８・・・・・・Ｐウ
ェル領域、１９・旧・・Ｎ型のチャンネルストッパ領域
、２０・・・・・・Ｐ型のチャンネルストッパ領域、２
１．２１１・・・・・・第１の導電膜、２２．２２１・
・・・・・酸化シリコン膜、２３，２３１゜２３２・・
・・・・第２の導電膜（ゲート電極）２４・・・・・・
Ｎ型のソース領域、２５・・・・・・Ｎ型のドレイン領
域、２６・・・・・・チャンネル不純物層、２７．２８
・・・・・・フォトレジスト。 代理人の氏名 弁理士 粟野重孝 はが１名／−一一〜
狙のシワコン、基板 １；！−Ｐ粧っソース仰０戒 ／３−Ｐ ！シ、のドレイン領域 １４・−オ７セット領域 １８・・−ｒフェルＷ域 １９−Ｎ狙のナイン羊ルスト−７１で槓力へ。 ２６−Ｐ ！のチャン卑ルストフパ領域２／、２／／・
−躬ｌの：！Ｊ電膿 ２４−・−Ｎ警句ソースｇ域 ２ト一チＮン年２し不衡［物 ！ 命 ｌσ に・−祢抗領域 ７・・−抵抗ボンタクト重職 ｔ２−・Ｐ見のンース領戚 ｆ３・−Ｐｉのト″レイングＩ戊 １４− オフゼットｆｌｊＡ Ｚ／、 ２１１−一第ｆの塔電績 ２２、ｔｏｔ、 ｚｚ／−’Ｍｌ：化”ｉ’）１７！ｆ
ｉ１２３、 Ｚ３ｆ、 ２３２−・−第２の樽１１喚Ｚ
４− Ｎ証のソース９１式 １・−ＮＳｉシリコン＆零焚 ２−・−分Ｍｌ菱化繰 １０・−ゲート酸化月奥 ／８−Ｆクニル預緘 ｆ９°−Ｎ覧ナイン争ルスト−ｙｔ：領力炙。 Ｗ・−・Ｐ堅ティン序ルストッノ（↑艮ｒ２γ−）オト
レンスト （ユ）
板に形成された半導体集積回路の断面図、第２図は本発
明の抵抗とＭＯ８型トランジスタを集積回路に形成する
製造方法の工程断面図、第３図は従来技術による抵抗の
断面図、第４図は従来技術による高耐圧ＰチャンネルＭ
Ｏ８型トランジスタの断面図、第５図は従来技術による
基板に対する耐圧と抵抗領域やオフセット領域の低不純
物濃度拡散層における不純物濃度との関係を示す図であ
る。 １・・・・・・Ｎ型シリコン基板、２・・・・・・分離
酸化膜、６・・・・・・抵抗領域、７・・・・・・抵抗
コンタクト領域、１０．１０２・・・・・・ゲート酸化
膜、１０１・旧・・酸化シリコン膜、１２・・・・・・
Ｐ型のソース領域、１３・・・・・・Ｐ型のドレイン領
域、１４・旧・・オフセット領域１８・・・・・・Ｐウ
ェル領域、１９・旧・・Ｎ型のチャンネルストッパ領域
、２０・・・・・・Ｐ型のチャンネルストッパ領域、２
１．２１１・・・・・・第１の導電膜、２２．２２１・
・・・・・酸化シリコン膜、２３，２３１゜２３２・・
・・・・第２の導電膜（ゲート電極）２４・・・・・・
Ｎ型のソース領域、２５・・・・・・Ｎ型のドレイン領
域、２６・・・・・・チャンネル不純物層、２７．２８
・・・・・・フォトレジスト。 代理人の氏名 弁理士 粟野重孝 はが１名／−一一〜
狙のシワコン、基板 １；！−Ｐ粧っソース仰０戒 ／３−Ｐ ！シ、のドレイン領域 １４・−オ７セット領域 １８・・−ｒフェルＷ域 １９−Ｎ狙のナイン羊ルスト−７１で槓力へ。 ２６−Ｐ ！のチャン卑ルストフパ領域２／、２／／・
−躬ｌの：！Ｊ電膿 ２４−・−Ｎ警句ソースｇ域 ２ト一チＮン年２し不衡［物 ！ 命 ｌσ に・−祢抗領域 ７・・−抵抗ボンタクト重職 ｔ２−・Ｐ見のンース領戚 ｆ３・−Ｐｉのト″レイングＩ戊 １４− オフゼットｆｌｊＡ Ｚ／、 ２１１−一第ｆの塔電績 ２２、ｔｏｔ、 ｚｚ／−’Ｍｌ：化”ｉ’）１７！ｆ
ｉ１２３、 Ｚ３ｆ、 ２３２−・−第２の樽１１喚Ｚ
４− Ｎ証のソース９１式 １・−ＮＳｉシリコン＆零焚 ２−・−分Ｍｌ菱化繰 １０・−ゲート酸化月奥 ／８−Ｆクニル預緘 ｆ９°−Ｎ覧ナイン争ルスト−ｙｔ：領力炙。 Ｗ・−・Ｐ堅ティン序ルストッノ（↑艮ｒ２γ−）オト
レンスト （ユ）
Claims (2)
- （１）一導電型の半導体基板表面に形成された第１の絶
縁膜の上に作り込まれた第１の導電膜と、同第１の導電
膜の上面と一側面以外の側面に形成された第２の絶縁膜
と、同第２の絶縁膜を介して前記第１の導電膜の上面と
側面に形成された配線層となる第２の導電膜と、前記第
２の絶縁膜に覆われていない前記第１の導電膜側の前記
半導体基板上に形成された不純物濃度の低い抵抗領域と
、同抵抗領域内に形成され、同抵抗領域より不純物濃度
の高い抵抗コンタクト領域および同抵抗コンタクト領域
の上に形成された電極を備えるとともに、前記第１の導
電膜を電気的に浮かしたことを特徴とする抵抗。 - （２）一導電型の半導体基板表面に形成されたゲート絶
縁膜と、同ゲート絶縁膜の片側に形成された第１の導電
膜と、同第１の導電膜の上面と一側面以外の側面に形成
された絶縁膜と、同絶縁膜を介して前記第１の導電膜の
上面と側面に形成されたゲート電極となる第２の導電膜
と、前記絶縁膜に覆われていない前記第１の導電膜側の
前記半導体基板上に形成された不純物濃度の低いオフセ
ット領域と、同オフセット領域に接続され、同オフセッ
ト領域より不純物濃度の高いドレイン領域と、前記ゲー
ト絶縁膜に対して前記ドレイン領域とは反対側に形成さ
れたソース領域および前記ドレイン領域と前記ソース領
域の上に形成された電極とを備えるとともに、前記第１
の導電膜を電気的に浮かしたことを特徴とするＭＩＳ型
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038641A JPH02218154A (ja) | 1989-02-17 | 1989-02-17 | 抵抗とｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038641A JPH02218154A (ja) | 1989-02-17 | 1989-02-17 | 抵抗とｍｉｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218154A true JPH02218154A (ja) | 1990-08-30 |
Family
ID=12530870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038641A Pending JPH02218154A (ja) | 1989-02-17 | 1989-02-17 | 抵抗とｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878672A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2015133398A (ja) * | 2014-01-14 | 2015-07-23 | 富士通セミコンダクター株式会社 | 半導体集積回路装置及びその製造方法 |
-
1989
- 1989-02-17 JP JP1038641A patent/JPH02218154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878672A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2015133398A (ja) * | 2014-01-14 | 2015-07-23 | 富士通セミコンダクター株式会社 | 半導体集積回路装置及びその製造方法 |
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