JPH0677417A

JPH0677417A - 半導体装置の製造方法

Info

Publication number: JPH0677417A
Application number: JP8666091A
Authority: JP
Inventors: Tatsuya Kimura; 立也木村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-04-18
Filing date: 1991-04-18
Publication date: 1994-03-18

Abstract

(57)【要約】［目的］ＬＤＤ構造のＭＯＳトランジスタ、Ｄｏｐｏ
ｓ型エミッタ電極付きバイポーラトランジスタを具える
ＢｉＭＯＳの製造方法であって、サイドウオール形成時
にベース層３９がエッチングされることを防止するため
のベース酸化膜３３ａの、当該エッチング時の膜減りを
防止出来る製造方法を提供すること。［構成］ＣＭＯＳ用ウエル１９及び２１、バイポーラ
トランジスタ用ウエル２３等の形成されたシリコン基板
１１の、少くともエミッタ層形成予定領域上にベース酸
化膜３３ａを形成する。次に、このベース酸化膜３３ａ
上にＳｉ₃Ｎ₄膜から成る保護膜１０１ａを形成する。次
に、ゲート絶縁膜３７、ベース層３９、ゲート電極４
１、ソース・ドレイン用の低不純物濃度層４３，４５及
びＰＳＧ膜４７を形成する。次に、ＰＳＧ膜４７を異方
性エッチングする。その後、ソース・ドレイン用の高不
純物濃度領域５５，５７、Ｄｏｐｏｓエミッタ電極５３
等を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、サイドウオール付き
ゲート電極を有するＭＯＳトランジスタと、Ｄｏｐｏｓ
（ＤｏｐｅｄＰｏｌｙｓｉｌｉｃｏｎ）型エミッタ構
造を有するバイポーラトランジスタとを具えるＢｉＭＯ
Ｓ半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】ＢｉＭＯＳ半導体装置は、バイポーラト
ランジスタの高駆動力、高速性等の利点と、ＭＯＳデバ
イスの高集積性、低消費電力性等の利点とを兼ね具えた
装置として知られている。このため、ゲートアレイ、ス
タンダードセル、ＳＲＡＭ等の高速・高集積性が必要な
半導体装置に適用され、さらに、ＭＯＳ部をＣＭＯＳ構
成としたＢｉＣＭＯＳ半導体装置へと発展している。

【０００３】このようなＢｉＭＯＳ半導体装置では、一
般に、バイポーラトランジスタ部のエミッタ電極がエミ
ッタ層の拡散源及びエミッタ取り出し電極を兼ねた構造
いわゆるＤｏｐｏｓ（ＤｏｐｅｄＰｏｌｙｓｉｌｉｃ
ｏｎ）型エミッタ構造とされ、ＭＯＳ部がＬＤＤ（Ｌｉ
ｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造とされてい
る。Ｄｏｐｏｓ型エミッタ構造が、エミッタの拡散深さ
を浅くかつエミッタの幅を狭く制御するのに好適なため
高速動作するバイポーラトランジスタを得るのに好適だ
からである。また、ＬＤＤ構造が、高集積化に伴うゲー
ト長短縮で起きる短チャネル効果の抑制に有効だからで
ある。さらに、Ｄｏｐｏｓ型エミッタ構造を用いると、
そうしない場合（例えば文献Ｉ（アイイーデーエ
ム（ＩＥＤＭ）（１９８７）「ＡＨｉｇｈＳｐｅｅ
ｄＳｕｐｅｒＳｅｌｆ−ＡｌｉｇｎｅｄＢｉｐｏ
ｌａｒ−ＣＭＯＳＴｅｃｈｎｏｌｏｇｙ）に比べ、工
程が簡略化できかつ量産性の向上が図れるからである。

【０００４】以下、ＬＤＤ構造及びＤｏｐｏｓ型エミッ
タ構造を有するＢｉＣＭＯＳ半導体装置の従来の製造方
法について図９〜図１６に示した工程図を参照して説明
する。なお、参照する各図は試料をシリコン基板の厚さ
方向に沿って切った場合を想定した概略的な断面図であ
る。また、図面が複雑化することを回避するために断面
を示すハッチングは省略してある。

【０００５】はじめに、Ｐ型シリコン基板１１にＮ型埋
め込み層１３及びＰ型埋め込み層１５がそれぞれ形成さ
れ、さらにこの基板上にＮ^-型エピタキシャルシリコン
層１７が形成される（図９（Ａ））。

【０００６】次に、Ｎ^-型エピタキシャル層１７のＮ型
埋め込み層１３に対応する表面からＮ型不純物がエピタ
キシャル層１７内に拡散されて、Ｎ型埋め込み層１３に
接続するＮ−ウエル層１３ａが形成され、また、Ｎ^-型
エピタキシャル層１７のＰ型埋め込み層１５に対応する
表面からＰ型不純物がエピタキシャル層１７内に拡散さ
れて、Ｐ−ウエル層１５ａが形成される。これにより、
基板１１に、ＰＭＯＳトランジスタ（以下、「ＰＭＯ
Ｓ」ということもある。）用のＮ−ウエル領域１９、Ｎ
ＭＯＳトランジスタ（以下、「ＮＭＯＳ」ということも
ある。）用のＰ−ウエル領域２１、バイポーラトランジ
スタ形成用ウエル領域２３及び分離領域（チャネルスト
ッパ）２５を具えるシリコンウエハが形成される（図９
（Ｂ））。

【０００７】次に、このシリコンウエハ表面全面に膜厚
３０ｎｍ程度のシリコン酸化膜２７が形成される。いわ
ゆるパッド酸化膜２７である。さらに、このパッド酸化
膜２７上にＬＰＣＶＤ法によりＳｉ₃Ｎ₄膜が膜厚１５０
ｎｍに形成され、次いで、公知のパターニング技術によ
りＰＭＯＳ、ＮＭＯＳ及びバイポーラトランジスタ形成
予定領域上のみにＳｉ₃Ｎ₄膜２９が残される（図１０
（Ａ））。

【０００８】次に、この試料に対しウエット酸素雰囲気
中で１０００℃の温度で１５０分間の熱酸化処理が行わ
れ、Ｎ^-エピタキシャル層１７のＳｉ₃Ｎ₄膜２９で覆わ
れていない部分に膜厚７００ｎｍの酸化膜いわゆるフィ
ールド酸化膜３１が形成される（図１０（Ｂ））。

【０００９】次に、熱したリン酸中にこの試料が浸漬さ
れＳｉ₃Ｎ₄膜２９が除去される。その後、ＨＦ（弗化水
素酸）系のエッチング液にこの試料が浸漬されパッド酸
化膜２７が除去される。これにより、ＰＭＯＳ用のＮ−
ウエル領域１９、ＮＭＯＳ用のＰ−ウエル領域２１及び
バイポーラトランジスタ形成用ウエル領域２３の表面が
それぞれ露出される（図１１（Ａ））。

【００１０】次に、この試料に対しウエット酸素雰囲気
中で９５０℃の温度で１０分間の熱酸化処理が行われ、
ＰＭＯＳ用のＮ−ウエル領域１９、ＮＭＯＳ用のＰ−ウ
エル領域２１及びバイポーラトランジスタ形成用ウエル
領域２３の表面に膜厚１００ｎｍのシリコン酸化膜３３
がそれぞれ形成される（図１１（Ｂ））。

【００１１】次に、周知のフォトリソグラフィ技術によ
り、シリコン酸化膜３３の、バイポーラトランジスタ形
成用ウエル領域２３のベース層形成予定領域に対応する
部分上のみに、レジストパタン３５が形成される（図１
２（Ａ））。その後、シリコン酸化膜３３のレジストパ
ターン３５で覆われていない部分が除去され、バイポー
ラトランジスタ形成用ウエル領域２３の所定領域上にベ
ース酸化膜３３ａが形成される（図１２（Ｂ））。この
ベース酸化膜３３ａは、後にＰＭＯＳ及びＮＭＯＳのゲ
ート電極のサイドウオールを形成する際のサイドウオー
ル形成材を異方性エッチングする際に、ベース層がエッ
チングされてしまうのを防止するためのものである（詳
細は後述する。）。

【００１２】次に、レジストパターン３５が除去され、
その後ＰＭＯＳ、ＮＭＯＳのゲート絶縁膜形成のために
試料上に膜厚２０ｎｍのシリコン酸化膜３７が形成され
る。その後、バイポーラトランジスタ形成用ウエル２３
のベース形成予定領域にイオン注入法によりボロンが注
入されベース層３９が形成される（図１３（Ａ））。

【００１３】次に、この試料上全面に公知の成膜方法に
よりポリシリコンが成長され、次いで、このポリシリコ
ンが加工されてＰＭＯＳ及びＮＭＯＳ用の各ウエル１
９、２１の所定部分上にゲート電極４１がそれぞれ形成
される（図１３（Ｂ））。

【００１４】次に、この試料のイオン注入したくない部
分がレジストにより覆われ、ゲート電極４１及びフィー
ルド酸化膜３１をマスクとしたイオン注入法により、Ｐ
ＭＯＳ用のＮウエル領域１９のソース・ドレイン形成予
定領域にＰ^-層４３が、またＮＭＯＳ用のＰウエル領域
２１のソース・ドレイン形成予定領域にＮ^-層４５が形
成される（図１４（Ａ））。

【００１５】次に、この試料上全面にサイドウオール形
成材として例えばＰＳＧ膜４７が公知の成膜方法により
形成される（図１４（Ｂ））。

【００１６】次に、ＲＩＥ法によりこのＰＳＧ膜４７が
エッチングされゲート電極４１の側面にサイドウオール
４７ａが形成される。このエッチングの際、試料のフィ
ールド酸化膜３１で覆われていない部分、ゲート電極４
１で覆われていない部分、ベース酸化膜３３ａで覆われ
ていない部分がそれぞれ露出される（図１５（Ａ））。

【００１７】次に、ＰＭＯＳ、ＮＭＯＳ各々のソース・
ドレイン形成予定領域に高濃度にイオン注入する際のマ
スクとなるシリコン酸化膜４９が２０ｎｍ程度の膜厚で
形成される（図１５（Ｂ））。

【００１８】次に、バイポーラトランジスタのベース層
３９上に設けてあるシリコン酸化膜３３ａの、ベース層
３９のエミッタ領域に変える予定部分上に当たる部分
に、穴部５１が形成される（図１６（Ａ））。その後こ
の試料上全面に砒素ドープのポリシリコンが形成され、
次いで、このポリシリコンが公知の技術によりパターニ
ングされエミッタ拡散源及びエミッタ取り出し電極を兼
ねたＤｏｐｏｓ型エミッタ電極５３が形成される（図１
６（Ａ））。

【００１９】次に、ＰＭＯＳ用のＮウエル領域１９のソ
ース・ドレイン形成予定領域及びバイポーラトランジス
タ形成用ウエル領域２３のベース取り出し電極形成予定
領域にＰ型不純物がイオン注入されＰ⁺領域５５ａがそ
れぞれ形成され、また、ＮＭＯＳ用のＰウエル領域２１
のソース・ドレイン形成予定領域及びバイポーラトラン
ジスタのコレクタ領域にＮ型不純物がイオン注入されＮ
⁺領域５７が形成される（図１６（Ｂ））。次いで、こ
の試料上に中間絶縁膜として例えばＢＰＳＧ膜５９が公
知の成膜方法により形成される。その後、この試料に対
し熱処理が行われる。この熱処理においてＤｏｐｏｓ型
エミッタ電極５３よりベース層３９に砒素が拡散しベー
ス層の一部がＮ⁺層に変換されてエミッタ層６１が形成
される（図１６（Ｂ））。

【００２０】その後、図示せずも、ＰＭＯＳ、ＣＭＯ
Ｓ、バイポーラトランジスタ各々の電極取り出し用の開
口部がＢＰＳＧ膜５９の所定部分にそれぞれ形成され、
さらに配線が形成されてＢｉＣＭＯＳが完成する。

【００２１】上述の従来の製造方法において、ベース層
３９上にシリコン酸化膜３３ａを設けていた理由は、Ｐ
ＭＯＳ及びＮＭＯＳのゲート電極４１のサイドウオール
４７ａを形成する際のサイドウオール形成材４７を異方
性エッチングする際に、ベース層３９がエッチングされ
てしまうのを防止するためであった。Ｄｏｐｏｓエミッ
タ型構造では、実効ベース長は、ベース層３９の厚さか
らこのベース層に形成されるエミッタ層６１の厚さを減
じた値（図１６（Ｂ）参照）で決る。ベース層３９がＲ
ＩＥ時にもしエッチングされてしまうと実効ベース長が
ばらつくことになりｈ_FE（電流利得）のばらつきを招き
ひいては集積回路製造歩留り低下を招くので、これを防
止する必要があるからであった。

【００２２】

【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法では、サイドウオール４７ａを形
成するためのサイドウオール形成材４７のエッチング工
程において、サイドウオール形成材下のベース酸化膜３
３ａがウエハ内で不均一にエッチングされてしまうとい
う問題点があった（原因は後述する。）。このため、エ
ミッタ電極とベース層とこれらに挟まれるベース酸化膜
３３ａとで構成される酸化膜容量Ｃ_OX（図１８（Ａ）参
照）がウエハ内でバラツクこととなりウエハ内の個々の
バイポーラトランジスタの低電流領域での高速性がバラ
ツキ、この結果、集積回路の歩留り低下などの原因とな
っていた（この理由の詳細は後述する。）。

【００２３】ベース酸化膜３３ａがサイドウオール形成
材エッチング時にエッチングされてしまう主な原因は、
ベース酸化膜３３ａ上にサイドウオール形成材４７を直
接形成していたこと、ベース酸化膜３３がサイドウオー
ル形成材４７と同質な材料であったこと、サイドウオー
ル形成材４７の膜厚がウエハ内でばらつくこと、ＲＩＥ
装置のエッチングにばらつきがあること、及び、このば
らつきをカバーするためにサイドウオール形成材をオー
バーエッチングしていたことである。具体的には次のよ
うである。

【００２４】サイドウオール形成材として用いたＰＳＧ
膜のウエハ内の膜厚ばらつきは、この出願の発明者の実
験によれば、約８％もあることが分っている。したがっ
て、ＰＳＧ膜の膜厚は、希望膜厚が例えば２６０ｎｍで
あるとするとウエハ内では２４０〜２８０ｎｍのように
ばらつく。

【００２５】さらに、ＲＩＥ装置でのＰＳＧ膜のエッチ
ングばらつきは、同一ウエハ内はもとよりＲＩＥ装置に
同時にセットされた複数のウエハ間で３％程度もあるこ
とが分っている。図１７はその一例を示したものであ
る。複数枚のウエハのＰＳＧ膜を同時に同一時間エッチ
ングした場合のエッチング量ばらつきを、縦軸にエッチ
ング量及び横軸に度数をとって示した。ＰＳＧ膜のエッ
チング量は数ｎｍ〜２０ｎｍの範囲でばらついてしまう
ことが分る。

【００２６】これらのことから、サイドウオール形成工
程においてゲート電極側壁以外の部分のＰＳＧ膜を完全
に除去するためには、中心膜厚（上述の２６０ｎｍのこ
と）のＰＳＧ膜をエッチング出来るエッチング時間に対
し１０〜３０％余分にオーバーエッチングする必要があ
った。例えば膜厚が２６０〜２８０ｎｍとばらついてい
るＰＳＧ膜は、例えば膜厚３００ｎｍのＰＳＧ膜をエッ
チングできるエッチング条件を設定するというようなこ
とである。このため、ＰＳＧ膜下のベース酸化膜の膜厚
は、本来は１００ｎｍのはずが、ＰＳＧ膜の膜厚が厚い
部分（２８０ｎｍの部分）下では２８０＋１００−３０
０＝８０ｎｍ程度になり、ＰＳＧ膜の膜厚が薄い部分
（２６０ｎｍ）下では４０ｎｍ程度となってしまう。

【００２７】また、サイドウオール形成終了後のベース
酸化膜３３ａの膜厚バラツキが素子（バイポーラトラン
ジスタ）特性に及ぼす影響は次のようになる。

【００２８】図１８（Ａ）及び（Ｂ）は、バイポーラト
ランジスタの完成時のモデルを示した図である。特に図
１８（Ａ）は、バイポーラトランジスタのコレクタ層１
３ａ（図９（Ａ）Ｎウエル層に相当する。）の上側のベ
ース層３９、エミッタ層６１、ベース酸化膜３３ａ及び
エミッタ電極５３を含む部分を拡大して概略的に示した
モデル図であり、図１８（Ｂ）は、ベース層３９及びエ
ミッタ層６１が、シリコンウエハの表面でどのような位
置及び大きさ関係にあるかを概略的に示したモデル図で
ある。ベース層、エミッタ層がウエハ表面と接するそれ
ぞれの境界を７１及び７３で示してある。

【００２９】一般にバイポーラトランジスタの動作速度
は、電流利得帯域幅積又は遮断周波数（以下、Ｆ_Tと表
わす。）が大となるほど高速となることが知られてい
る。そしてこのＦ_Tは，１／２πＦ_T＝τ_e＋τ_b＋τ_x＋τ_c・・・（１）で与えられることが知られている（例えば文献ＩＩ「超
高速ディジタルデバイスシリーズ１超高速バイポーラデ
バイス」培風館）。なお（１）式の第１項のτ_eはエミ
ッタ・ベース接合の充放電時定数、第２項のτ_bはベー
ス時定数、第３項のτ_xはコレクタ・空乏層キャリア走
行時間、及び第４項のτ_cはベース・コレクタ接合充放
電時間である。

【００３０】このＦ_Tに関して特に低電流領域では上記
（１）式の第１項のτ_e（エミッタ・ベース接合の充放
電時定数）が支配的となることが知られている（文献Ｉ
Ｉの第４５頁第９行）。このτ_eは τ_e＝（ｑＩ_E×Ｃ_TE）／ｋＴ・・・（２）で与えられる。ここで、Ｃ_TEはベース・エミッタ間容
量、ｋはボルツマン定数、ｑは電荷の量、Ｔは温度
（Ｋ）、Ｉ_Eはエミッタ電流である。従って温度が一定
であればＣ_TEが小さくなる程Ｆ_Tが大きくなりつまり高
速動作が可能になる。

【００３１】このベース・エミッタ間容量Ｃ_TEは、図１
８（Ａ）に示す、エミッタ層６１とベース層３９とのＰ
Ｎ接合容量Ｃ_J及びエミッタ電極５３とベース層３９と
の間のベース酸化膜３３ａの容量Ｃ_OXとによって下記
（３）式のように与えられることが知られている。

【００３２】Ｃ_TE＝Ｃ_J＋Ｃ_OX ・・・（３）ここで、シリコンの比誘電率をε、空気の誘電率を
ε_O、電荷量をｑ、エミッタ・ベース間のフェルミ電位
をＶ_bi(EB)とすると、Ｃ_J＝｛（接合底面の面積）×（接合側面の面積）｝＊（εε_OｑＮ_B／２Ｖ_bi(EB)）^1/2 ・・・（３）で与えられる。一方、Ｃ_OX は、ベース酸化膜３３ａの
膜厚をｄとし、ＳｉＯ₂の比誘電率をεとすると、Ｃ_OX＝（εε_O／ｄ）×（エミッタ電極とベース層との
対向面積）（４）で与えられる。

【００３３】そこで、図１８（Ｂ）のモデルにおいて、
この容量Ｃ_TEを計算により求める。境界７３で囲まれた
エミッタ面積（Ｗ₁×Ｗ₂）は２μｍ×５μｍとし、エミ
ッタ層６１をベース層３９に作り込む際のマスク合わせ
工程での合わせずれマージンＷ₃を例えば１μｍとする
と、境界７１で囲まれた面積｛（Ｗ₁＋２Ｗ₃）×（Ｗ₂
＋２Ｗ₃）｝は４μｍ×７μｍとなる。

【００３４】まず、Ｃ_Jについては、ベース・エミッタ
接合のベース層３９のキャリア濃度Ｎ_Bは通常は３×１
０¹⁷イオン／ｃｍ³程度であり、エミッタ層６１の拡散
の深さは通常０．３μｍ程度としており、また、Ｖ
_bi(EB)を０．７Ｖとし、ε＝１２とすると、Ｃ_J＝８．６ｆＦとなる。また、Ｃ_OXはベース酸化膜（ＳｉＯ₂膜）３３
ａの比誘電率εが３．５であり、膜厚は既に述べたよう
に４０ｎｍ〜８０ｎｍとバラツクので、Ｃ_OX＝１３．９５〜６．９８ｆＦとバラツク。

【００３５】したがって、Ｃ_TE＝Ｃ_J＋Ｃ_ox＝２２．５
６〜１５．５８ｆＦとなる。

【００３６】これに対し、ベース酸化膜３３ａがエッチ
ングされないとして膜厚が１００ｎｍのままの場合即ち
設計値は、Ｃ_TE＝８．６＋５．６＝１４．２ｆＦとな
る。

【００３７】このことから、ベース酸化膜３３ａがサイ
ドウオール形成時にエッチングされることにより、ベー
ス・エミッタ間容量Ｃ_TEは設計値より大きくなり然もば
らついてしまう。このため、（２）式から明らかなよう
に、τ_eが増加することとなりバイポーラトランジスタ
の高速性を損ねることになり、集積回路の歩留り低下を
来す。

【００３８】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的はＢｉＭＯＳ半導体装
置のバイポーラトランジスタ部に形成されるベース酸化
膜がＭＯＳ部のサイドウオール形成工程でエッチングさ
れることを防止出来る工程を含むＢｉＭＯＳ半導体装置
の製造方法を提供することにある。

【００３９】

【課題を解決するための手段】この目的の達成を図るた
めこの発明によれば、シリコンウエハにサイドウオール
付きゲート電極を有するＭＯＳトランジスタと、ＤＯＰ
ＯＳ型エミッタ電極を有するバイポーラトランジスタと
を具える半導体装置を製造する方法であって、シリコン
ウエハのＭＯＳトランジスタ形成予定領域にゲート電極
を形成する工程と、該シリコンウエハのバイポーラトラ
ンジスタのベース層形成予定領域の少なくともエミッタ
層形成予定領域上にＭＯＳトランジスタのサイドウオー
ル形成時のエッチング工程でベース層がエッチングされ
ることを防止するベース酸化膜を形成する工程と、前述
のゲート電極及びベース酸化膜形成済みシリコンウエハ
全面上にサイドウオール形成材を形成し該サイドウオー
ル形成材を異方性エッチングにより除去して前述のゲー
ト電極側壁にサイドウオールを形成する工程とを含む半
導体装置の製造方法において、ベース酸化膜形成後であ
ってサイドウオール形成材を形成する前に、該ベース酸
化膜上に、サイドウオール形成時のエッチング手段に耐
性を有する材料から成る保護膜を形成することを特徴と
する。

【００４０】ここで、シリコンウエハとは、これに限ら
れないが、例えば、バイポーラトランジスタ形成用のウ
エル及びＭＯＳトランジスタ形成用のウエルが形成され
た図９（Ｂ）に示したようなものであることが出来る。

【００４１】なお、この発明の実施に当たり、前述の保
護膜をシリコン窒化膜で構成するのが好適である。

【００４２】また、当該保護膜はサイドウオール形成の
ためのエッチング工程終了後に除去するのが好適であ
る。このようにすると、Ｄｏｐｏｓエミッタ部には従来
通りベース酸化膜のみが残存し従来の実績が確保できる
からである。保護膜を残存させた場合、新たな構成成分
の増加による応力の影響が懸念され、またエミッタ電極
用の穴部を形成する際の工程が複雑になり、さらにステ
ップカバレージの悪化も懸念されるからである。

【００４３】

【作用】この発明の構成によれば、ＭＯＳトランジスタ
のゲート電極のサイドウオール形成のためのエッチング
時にベース酸化膜は保護膜により保護されるのでベース
酸化膜がエッチングされることがなくなる。ベース酸化
膜を設計に応じた所定の厚さで形成しこれを維持でき
る。

【００４４】

【実施例】以下、図面を参照して、この発明の半導体装
置の製造方法の実施例について説明する。図２〜図８は
その説明に供する工程図であり、また、図１（Ａ）及び
（Ｂ）は実施例の製造工程中のこの発明に係る要部を抽
出した図である。いずれの図もＢｉＭＯＳの断面図によ
り示してある。また、図面が複雑化することを回避する
ために断面を示すハッチングは省略してある。また、こ
の発明が理解出来る程度に各構成成分の寸法、形状、配
設位置を概略的に示してある。さらに、これら図におい
て図９〜図１６に示した構成成分と同様な構成成分につ
いては同一の番号を付して示してある。

【００４５】この実施例の概略は次の通りである。先
ず、図１（Ａ）に示すように、ＰＭＯＳ用のＮウエル領
域１９、ＮＭＯＳ用のＰウエル領域２１及びバイポーラ
トランジスタ形成用ウエル領域２３、分離領域２５及び
フィールド酸化膜３１の形成されたシリコン基板１１か
ら成るシリコンウエハの、バイポーラトランジスタのエ
ミッタ層形成予定領域に当たる部分上に、ＭＯＳトラン
ジスタのサイドウオール形成時の異方性エッチング時に
この領域がエッチングされることを防止するためのベー
ス酸化膜３３ａと、サイドウオール形成時のエッチング
手段に耐性を有する材料から成る保護膜１０１ａとをこ
の順に形成する。さらに、ＰＭＯＳ用のウエル領域１
９、ＮＭＯＳ用のウエル領域２１各々にゲート絶縁膜３
７、ゲート電極４１を形成する。さらに、ＰＭＯＳ用の
ウエル領域１９のソース・ドレイン形成予定領域にＰ^-
層４３を、ＮＭＯＳ用のウエル領域２１のソース・ドレ
イン形成予定領域にＮ^-層４５を、また、バイポーラト
ランジスタ用ウエル領域２３のベース層形成予定領域に
ベース層３９を形成する。次に、図１（Ｂ）に示すよう
にこのウエハ上全面にサイドウオール形成材４７を形成
し、このサイドウオール形成材４７をＲＩＥにより異方
性エッチングする。その後、ソース・ドレイン用の高不
純物濃度領域、Ｄｏｐｏｓエミッタ電極等を形成する。
以下、工程順に詳細に説明する。

【００４６】はじめに、図９を用いて説明した手順と同
様な手順で、Ｐ型（１００）シリコン基板１１に、ＰＭ
ＯＳ用のＮ−ウエル領域１９、ＮＭＯＳ用のＰ−ウエル
領域２１、バイポーラトランジスタ形成用ウエル領域２
３及び分離領域（チャネルストッパ）２５を具えるシリ
コンウエハを形成する（図２（Ａ））。

【００４７】次に、このシリコンウエハに図１０を用い
て説明した手順と同様な手順でフィールド酸化膜３１を
形成する。その後、フィールド酸化膜形成に用いたパッ
ド酸化膜及びＳｉ₃Ｎ₄膜（図示せず）を除去して、ＰＭ
ＯＳ用、ＮＭＯＳ用、バイポーラトランジスタ形成用の
各ウエル領域１９，２１，２３を露出させる（図２
（Ｂ））。

【００４８】次に、この実施例では、この試料に対しウ
エット酸素雰囲気中で９００℃の温度で１０分間の熱酸
化処理を行いシリコンウエハ表面全面に膜厚１００ｎｍ
のシリコン酸化膜３３を形成する。次に、このシリコン
酸化膜３３上に、後に行われるＭＯＳトランジスタのサ
イドウオール形成のためのエッチング手段（この実施例
ではＰＳＧ膜をエッチングする手段）に対し耐性を有す
る材料としてこの実施例の場合Ｓｉ₃Ｎ₄膜１０１をＬＰ
ＣＶＤ法によりこの場合３０ｎｍの膜厚で形成する（図
３（Ａ））。

【００４９】次に、このＳｉ₃Ｎ₄膜１０１の、バイポー
ラトランジスタ形成用ウエル２３の少なくともエミッタ
層形成予定領域上に当たる部分上に、レジストパタン１
０３を公知のフォトリソグラフィ技術により形成する
（図３（Ｂ））。

【００５０】次に、Ｓｉ₃Ｎ₄膜１０１及びシリコン酸化
膜３３をそれぞれ公知のエッチング技術によりパターニ
ングしてベース酸化膜３３ａと、このベース酸化膜３３
ａをＭＯＳトランジスタのサイドウオール形成時のエッ
チング手段から保護するための保護膜１０１ａとを形成
する（図４（Ａ））。

【００５１】次に、レジストパタン１０３を除去した
後、ＭＯＳトランジスタのゲート絶縁膜を得るためにこ
の試料に対しウエット酸素雰囲気中で８５０℃の温度で
１５分間の熱酸化処理を行う。これにより、ＰＭＯＳ用
のＮ−ウエル領域１９、ＮＭＯＳ用のＰ−ウエル領域２
１及びバイポーラトランジスタ形成用ウエル領域２３の
表面に２０ｎｍ程度の膜厚のシリコン酸化膜３７がそれ
ぞれ形成される（図４（Ｂ））。この熱酸化処理工程で
は、ベース酸化膜３３ａ及び保護膜１０１ａ各々の膜厚
は変化しない。次に、バイポーラトランジスタ形成用ウ
エル２３のベース形成予定領域にイオン注入法により例
えば加速エネルギー４０ＫｅＶ及びドーズ量４×１０¹³
ｉｏｎｓ／ｃｍ²の条件でボロンを注入し、さらに窒素
雰囲気中で９５０℃の温度で２０分間のアニールを行っ
てベース層３９を形成する（図４（Ｂ））。なお、この
アニール工程でも、ベース酸化膜３３ａ及び保護膜１０
１ａ各々の膜厚は変化しない。

【００５２】次に、この試料上全面に公知の成膜方法に
よりポリシリコン４１ａを３６０ｎｍ程度の膜厚に成長
させる。次いで、ＰＯＣｌ₃を用いこのポリシリコンに
リンを８８０℃の温度で１５分間拡散させゲート電極形
成材４１ａとする（図５（Ａ））。その後このゲート電
極形成材を加工してＰＭＯＳ及びＮＭＯＳ用の各ウエル
１９、２１の所定部分上にゲート電極４１をそれぞれ形
成する（図５（Ｂ））。

【００５３】次に、この試料のイオン注入したくない部
分をレジストにより覆い（図示せず）、その後ゲート電
極４１及びフィールド酸化膜３１をマスクとしたイオン
注入法により、ＰＭＯＳ用のＮウエル領域１９のソース
・ドレイン形成予定領域に例えばボロンを加速エネルギ
ー３３ＫｅＶ及びドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²
の条件で注入してＰ^-層４３を形成し、またＮＭＯＳ用
のＰウエル領域２１のソース・ドレイン形成予定領域に
例えばリンを加速エネルギー３３ＫｅＶ及びドーズ量
１．５×１０¹³ｉｏｎｓ／ｃｍ²の条件で注入してＮ^-層
４５を形成する（図６（Ａ））。

【００５４】次に、この試料上全面にサイドウオール形
成材として例えばＰＳＧ膜４７を例えば２６０ｎｍの膜
厚に公知の成膜方法により形成する（図６（Ｂ））。既
に説明したようにＰＳＧ膜の膜厚ばらつきは２４０〜２
８０ｎｍ程度となる。

【００５５】次に、ＲＩＥ法によりこのＰＳＧ膜４７を
エッチングしゲート電極４１の側面にサイドウオール４
７ａを形成する。保護膜１０１ａの側壁にもＰＳＧ膜が
残存してサイドウオール４７ｘとなる。（図７
（Ａ））。サイドウオール形成のためのエッチングはＰ
ＳＧ膜の不要部分をウエハ全面で完全に除去できるよう
にオーバーエッチングの条件で行う。この際、試料のフ
ィールド酸化膜３１で覆われていない部分、ゲート電極
４１で覆われていない部分、保護膜１０１ａで覆われて
いない部分がそれぞれ露出される。しかし、ベース層３
９の少なくともエミッタ層に変換される部分上にはＲＩ
Ｅに対し耐性を示す保護膜１０１ａ（この例ではＳｉ₃
Ｎ₄膜）が設けてあるので、このエッチング工程でベー
ス酸化膜３３ａがエッチングされることはない。

【００５６】次に、ＰＭＯＳ、ＮＭＯＳ各々のソース・
ドレイン形成予定領域に高濃度にイオン注入する際のマ
スクを形成するために、この試料に対しドライ酸素雰囲
気中で９００℃の温度で７０分間の熱酸化処理を行う。
これにより該当領域には膜厚２０ｎｍのシリコン酸化膜
４９が形成される。次に、この試料をリン酸系のエッチ
ング液中に浸漬しＳｉ₃Ｎ₄膜から成る保護膜１０１ａを
選択的に除去する。保護膜１０１ａのエッチングが終了
すると、保護膜１０１ａの側壁に在ったサイドウオール
４７ｘが凸状に残存するが、これは後に形成される中間
絶縁膜に含まれてしまうため問題とならない（図７
（Ｂ））。

【００５７】次に、バイポーラトランジスタのベース酸
化膜３３ａの、ベース層３９のエミッタ領域に変える予
定部分上に当たる部分に、穴部５１を公知の技術により
形成する（図８（Ａ））。その後この試料上全面にＬＰ
ＣＶＤ法により膜厚２００ｎｍのポリシリコンを成長さ
せる（図示せず）。そしてこのポリシリコンに砒素を加
速エネルギー４０ＫｅＶ及びドーズ量１×１０¹⁶ｉｏｎ
ｓ／ｃｍ²の条件で注入し、次いで、このポリシリコン
を公知の技術によりパターニングしエミッタ拡散源及び
エミッタ取り出し電極を兼ねたＤｏｐｏｓ型エミッタ電
極５３を形成する（図８（Ａ））。

【００５８】次に、ＰＭＯＳ用のＮウエル領域１９のソ
ース・ドレイン形成予定領域及びバイポーラトランジス
タのベース取り出し電極形成予定領域にボロンを加速エ
ネルギー４０ＫｅＶ及びドーズ量２．５×１０¹⁵ｉｏｎ
ｓ／ｃｍ²の条件でそれぞれ注入してＰ⁺層５５を形成す
る。またＮＭＯＳ用のＰウエル領域２１のソース・ドレ
イン形成予定領域及びバイポーラトランジスタ形成用ウ
エル領域２３のコレクタ電極形成予定領域に砒素を加速
エネルギー４０ＫｅＶ及びドーズ量２．５×１０¹⁵ｉｏ
ｎｓ／ｃｍ²の条件でそれぞれ注入してＮ⁺層５７を形成
する（図９（Ｂ））。

【００５９】次に、この試料上に中間絶縁膜として例え
ばＢＰＳＧ膜５９を例えば７００ｎｍの膜厚に公知の成
膜方法により形成する。その後、この試料に対し例えば
９５０℃の温度で５分間の熱処理を行う。この熱処理に
おいてＤｏｐｏｓ型エミッタ電極５３よりベース層３９
に砒素が拡散しベース層の一部がＮ⁺層に変換されてエ
ミッタ層６１となる（図９（Ｂ））。

【００６０】その後、図示せずも、従来同様、ＰＭＯ
Ｓ、ＣＭＯＳ、バイポーラトランジスタ各々の電極取り
出し用の開口部をＢＰＳＧ膜５９の所定部分にそれぞれ
形成し、さらに配線を形成することによりＢｉＣＭＯＳ
が得られる。

【００６１】上述においてはこの発明の半導体装置の製
造方法の実施例について説明したがこの発明は上述の実
施例に限られるものではない。

【００６２】例えば、保護膜、ゲート電極形成材、サイ
ドウオール形成材、中間絶縁膜及びイオン注入に用いた
不純物等の材料、また、膜厚、不純物濃度、温度、処理
時間等の数値的条件は単なる例示にすぎない。したがっ
て、この発明はこれら材料、数値的条件に限定されるも
のではない。

【００６３】また、上述の実施例では、フィールド酸化
膜形成後にベース酸化膜３３ａ及び保護膜１０１ａを形
成していたが、ＰＭＯＳ、ＮＭＯＳ、バイポーラトラン
ジスタ用の各ウエル領域形成後にベース酸化膜及び保護
膜を形成し、その後フィールド酸化膜を形成し、その後
ＭＯＳトランジスタ、バイポーラトランジスタを形成す
るようにしても良い。このような手順とした場合は、フ
ィールド酸化膜がベース酸化膜のパターニング時のエッ
チングにさらされることがないので、フィールド酸化膜
の膜減り原因を低減できるという効果が得られる。

【００６４】

【発明の効果】上述した説明から明らかなように、この
発明の半導体装置の製造方法によれば、ベース酸化膜形
成後であってサイドウオール形成材を形成する前に、該
ベース酸化膜上に、サイドウオール形成時のエッチング
手段に耐性を有する材料から成る保護膜を形成するの
で、ＭＯＳトランジスタのゲート電極のサイドウオール
形成のためのエッチング時にベース酸化膜は保護膜によ
り保護されベース酸化膜がエッチングされることがなく
なる。

【００６５】このため、ベース層とエミッタ電極との間
の酸化膜容量Ｃ_OXをウエハ内で均一にしかも所定の値に
出来るので、Ｃ_OXのばらつきに起因する歩留り低下を防
止することが出来る。

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）は、実施例の製造方法の要部
を抽出して示した工程図である。

【図２】（Ａ）及び（Ｂ）は、実施例の製造方法の説明
に供する工程図である。

【図３】（Ａ）及び（Ｂ）は、実施例の製造方法の説明
に供する図２に続く工程図である。

【図４】（Ａ）及び（Ｂ）は、実施例の製造方法の説明
に供する図３に続く工程図である。

【図５】（Ａ）及び（Ｂ）は、実施例の製造方法の説明
に供する図４に続く工程図である。

【図６】（Ａ）及び（Ｂ）は、実施例の製造方法の説明
に供する図５に続く工程図である。

【図７】（Ａ）及び（Ｂ）は、実施例の製造方法の説明
に供する図６に続く工程図である。

【図８】（Ａ）及び（Ｂ）は、実施例の製造方法の説明
に供する図７に続く工程図である。

【図９】（Ａ）及び（Ｂ）は、従来の製造方法の説明に
供する工程図である。

【図１０】（Ａ）及び（Ｂ）は、従来の製造方法の説明
に供する図９に続く工程図である。

【図１１】（Ａ）及び（Ｂ）は、従来の製造方法の説明
に供する図１０に続く工程図である。

【図１２】（Ａ）及び（Ｂ）は、従来の製造方法の説明
に供する図１１に続く工程図である。

【図１３】（Ａ）及び（Ｂ）は、従来の製造方法の説明
に供する図１２に続く工程図である。

【図１４】（Ａ）及び（Ｂ）は、従来の製造方法の説明
に供する図１３に続く工程図である。

【図１５】（Ａ）及び（Ｂ）は、従来の製造方法の説明
に供する図１４に続く工程図である。

【図１６】（Ａ）及び（Ｂ）は、従来の製造方法の説明
に供する図１５に続く工程図である。

【図１７】従来技術の問題点の説明に供する図である。

【図１８】（Ａ）及び（Ｂ）は、従来技術の問題点の説
明に供する図である。

【符号の説明】

１１：Ｐ型シリコン基板１３：Ｎ型埋め込
み層１３ａ：Ｎウエル層１５：Ｐ型埋め込
み層１５ａ：Ｐウエル層１７：Ｎ^-型エピ
タキシャルシリコン層１９：ＰＭＯＳ用のＮウエル領域２１：ＮＭＯＳ用
のＰウエル領域２３：バイポーラトランジスタ形成用ウエル領域２５：分離領域３３ａ：ゲート電極のサイドウオール形成エッチング時
にベース層を保護する膜（ベース酸化膜）１０１ａ：サイドウオール形成時のエッチング手段に耐
性を有する材料から成る保護膜（Ｓｉ₃Ｎ₄膜）１０３レジストパタン３１：フィールド酸化膜３７：ゲート絶縁
膜３９：ベース層４１：ゲート電極４３：ソース・ドレイン用のＰ^-層４５：ソース・ド
レイン用のＮ^-層４７：サイドウオール形成材４７ａ：サイドウ
オール４７ｘ：保護膜側面に残るサイドウオール４９：ソース・ドレイン用高不純物濃度層形成用マスク
（シリコン酸化膜）５１：穴部５３：Ｄｏｐｏｓ
型エミッタ電極５５：Ｐ⁺層５７：Ｎ⁺層５９：中間絶縁膜６１：エミッタ層

Claims

【特許請求の範囲】

【請求項１】シリコンウエハにサイドウオール付きゲ
ート電極を有するＭＯＳトランジスタと、Ｄｏｐｏｓ型
エミッタ電極を有するバイポーラトランジスタとを具え
る半導体装置を製造する方法であって、シリコンウエハ
のＭＯＳトランジスタ形成予定領域にゲート電極を形成
する工程と、該シリコンウエハのバイポーラトランジス
タのベース層形成予定領域の少なくともエミッタ層形成
予定領域上にＭＯＳトランジスタのサイドウオール形成
時のエッチング工程でベース層がエッチングされること
を防止するベース酸化膜を形成する工程と、前記ゲート
電極及びベース酸化膜形成済みシリコンウエハ全面上に
サイドウオール形成材を形成し該サイドウオール形成材
を異方性エッチングにより除去して前記ゲート電極側壁
にサイドウオールを形成する工程とを含む半導体装置の
製造方法において、ベース酸化膜形成後であってサイドウオール形成材を形
成する前に、該ベース酸化膜上に、サイドウオール形成
時のエッチング手段に耐性を有する材料から成る保護膜
を形成することを特徴とする半導体装置の製造方法。
【請求項２】請求項１に記載の半導体装置の製造方法
において、前記保護膜をシリコン窒化膜で構成したことを特徴とす
る半導体装置の製造方法。