KR100247635B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리세스 형태의 게이트를 형성하여 유효 채널 길이를 증대시켜 숏 채널 효과를 방지함으로써 높은 구동 능력을 갖는 반도체 소자의 제조방법을 제공하는 것으로, 숏 채널 영역을 갖는 반도체 소자의 제조방법으로서, 소자분리영역이 정의되고, 상기 소자분리영역 사이의 액티브 영역에 채널영역이 정의된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 소자분리영역 및 상기 채널영역을 각각 노출시키는 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 노출된 소자분리영역 및 채널영역의 기판을 열산화하여, 상기 소자분리영역에 소자분리용 제1필드 산화막을 형성함과 동시에 상기 채널영역에 리세스용 제2필드 산화막을 형성하는 단계; 상기 마스크 및 상기 제2필드 산화막을 제거하여 상기 채널영역에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 채널 영역 상에 상기 리세스의 형태로 게이트 산화막 및 게이트를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 소오스 및 드레인 사이의 유효 채널 길이를 증대시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라, MOS 소자의 소오스 및 드레인 간의 채널길이가 짧아지면서 높은 전류하에서도 신뢰성을 유지할 수 있는 소자에 대한 연구가 지속되고 있다.
한편, 짧은 채널 길이를 갖는 MOS 소자는 드레인 전압이 증가함에 따라 핀치 오프(pinch-off) 보다는 펀치 쓰루(punchthrough)가 발생하게 되고, 이러한 채널내의 전기적 포텐셜과 전기장을 결정하는 것이 소자의 특성을 좌우하게 된다. 즉, 드레인 영역의 높은 전장에 의한 숏 채널 효과(short channel effect)와 드레인 영역으로부터 소오스 영역에 이르는 전장의 분산 및 드레인 영역에 유도되는 장벽 저하(Drain Induced Barrier Lowering ; 이하, DIBL이라 칭함) 현상 등에 의해 소자의 특성이 좌우된다.
이러한, 숏 채널 효과에 의한 소자 특성의 저하를 방지하기 위하여, 소오스 및 드레인의 접합 깊이를 얕게 형성하는 방법 및 SOI(Silicon On Insulator)등의 방법이 대두되었다.
그러나, 상기 숏채널에 효과에 따른 종래의 얕은 접합영역을 이용한 소자에서는 얕은 접합에서는 콘택 저항 증가에 따라 동작 속도가 저하되는 문제가 발생함과 더불어, 상기 SOI의 경우는 비용이 비싼 단점이 있었다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 리세스 형태의 게이트를 형성하여 유효 채널 길이를 증대시켜 숏채널 효과를 방지함으로써 높은 구동 능력을 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제1a도 내지 제1c도는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
제2a도 내지 제2f도는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기판 2 : 패드 산화막
3 : 질화막 4a : 소자 분리용 필드 산화막
4b : 리세스용 필드 산화막 5 : 게이트 산화막
6 : 게이트
상기 목적을 달성하기 위한 본 발명의 제1실시예에 따른 반도체 소자의 제조방법은 소자분리영역이 정의되고, 상기 소자분리영역 사이의 액티브 영역에 채널 영역이 정의된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 소자분리영역 및 상기 채널영역을 각각 노출시키는 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 노출된 소자분리영역 및 채널영역의 기판을 열산화하여, 상기 소자분리영역에 소자분리용 제1필드 산화막을 형성함과 동시에 상기 채널영역에 리세스용 제2필드 산화막을 형성하는 단계; 상기 마스크 및 상기 제2필드 산화막을 제거하여 상기 채널영역에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 채널영역 상에 상기 리세스의 형태로 게이트 산화막 및 게이트를 형성하는 단계를 포함한다.
또한, 본 발명의 제2실시예에 따른 반도체 소자의 제조방법은 소자분리영역이 정의되고, 상기 소자분리영역 사이의 액티브 영역에 채널영역이 정의된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 소자분리영역 및 상기 채널영역을 각각 노출시키는 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 노출된 소자분리영역 및 채널영역의 기판을 제1열산화하여, 상기 소자분리영역에 소자분리용 제1필드 산화막을 형성함과 동시에 상기 채널영역에 리세스용 제2필드 산화막을 형성하는 단계; 상기 마스크의 양 측벽에 상기 제2필드산화막을 마스킹함과 동시에 상기 제1필드 산화막을 소정 부분 노출시키는 절연막 스페이서를 형성하는 단계; 상기 노출된 제1필드 산화막을 제2열산화하는 단계; 상기 마스크, 절연막 스페이서 및 상기 제2필드 산화막을 제거하여 상기 채널영역에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 채널영역 상에 상기 리세스의 형태로 게이트 산화막 및 게이트를 형성하는 단계를 포함한다.
상기 구성으로 된 본 발명에 의하면, 필드 산화막 형성 시 소정의 리세스용 필드 산화막을 동시에 형성하여 기판을 리세스 시켜 리세스 게이트를 형성함으로써 채널 길이를 증가시킬 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도이다.
먼저, 도 1a를 참조하면, 먼저 소자분리영역이 정의되고, 상기 소자분리영역 사이의 액티브 영역에 채널영역이 정의된 반도체 기판(1)을 제공한다. 그런 다음, 반도체 기판(1) 상에 패드 산화막(2) 및 질화막(3)을 순차적으로 형성하고, 질화막(3) 및 패드 산화막(2)을 식각하여 상기 소자분리영역 및 채널 영역이 기판(1)을 소정부분 노출시켜 필드 산화막 형성을 위한 소정의 마스크의 형태로 패터닝한다.
도 1b에 도시된 바와 같이, 상기 패터닝된 질화막(3) 및 패드 산화막(2)을 마스크로하여 850 내지 1,200℃의 온도에서 열산화 공정을 진행하여 기판(1)의 상기 소자분리영역에 소자 분리용 제1필드 산화막(4a)을 형성하고, 상기 채널영역에 리세스(recess) 게이트 형성을 위한 리세스용 제2필드 산화막(4b)을 형성한다.
도 1c에 도시된 바와 같이, 질화막(3)을 제거하고, 패드 산화막(2) 및 리세스용 필드 산화막(4b)을 제거하여 기판(1)의 상기 채널영역에 리세스를 형성한다. 이어서, 리세스가 형성된 채널역의 기판(1) 상에 리세스의 형태로 게이트 산화막(5) 및 게이트(6)를 형성하고, 도시되지는 않았지만 후속 공정을 진행한다. 이때, 리세스 길이는 총 게이트 길이의 0.3 내지 1배로 형성하고, 리세스 깊이는 총 게이트 길이의 0.1 내지 1.5배로 형성한다.
즉, 리레스 게이트(6) 형성에 의해 리세스된 만큼 채널의 길이를 증가시킴으로써 숏채널 효과를 방지할 수 있다.
한편, 상기 리세스되는 정도를 소자 분리를 위한 필드 산화막의 깊이와 다르게 형성할 수도 있는데, 이러한 방법을 다른 실시예를 통하여 설명한다.
즉, 도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도이다.
도 2a를 참조하면, 먼저 소자분리영역이 정의되고, 상기 소자분리영역 사이의 액티브 영역에 채널영역이 정의된 반도체 기판(1)을 제공한다. 그런 다음, 반도체 기판(11)상에 패드 산화막(12) 및 제1질화막(13)을 순차적으로 형성하고, 제1질화막(13) 및 패드 산화막(12)을 식각하여 상기 소자 분리 영역 및 채널 영역의 기판(11)을 소정 부분 노출시켜 필드 산화막 형성을 위한 소정의 마스크의 형태로 패터닝한다.
도 2b에 도시된 바와 같이, 상기 패터닝된 제1질화막(13) 및 패드 산화막(12)을 마스크로하여 850 내지 1,200℃의 온도에서 제1열산화 공정을 진행하여, 기판(11)의 노출된 소자분리영역에 소자간 분리를 위한 소자 분리용 제1필드 산화막(14a)을 형성하고, 채널영역에 리세스(recess) 게이트 형성을 위한 리세스용 제2필드 산화막(14b)을 형성한다.
도 2c에 도시된 바와 같이, 도 2b의 구조 상에 산화막 또는 제2질화막(15)을 증착한다.
도 2d에 도시된 바와 같이, 제2질화막(15)을 이방성 블랭킷 식각하여 상기 식각된 제1질화막(3) 및 패드 산화막(2) 양 측벽에 제2질화막 스페이서(16)를 형성한다. 이때, 제2질화막 스페이서(16)의 두께는 총 게이트 길이의 0.1 내지 1.5배로 형성한다. 이에 따라, 좁은 영역의 리세스용 제2필드 산화막(14b)은 제2질화막 스페이서(16)에 의해 덮혀지고, 넓은 영역의 소자 분리용 제1필드 산화막(14a)만이 노출된다.
도 2e에 도시된 바와 같이, 제1질화막(13) 및 제2질화막 스페이서(16)을 마스크로하여 소정의 850 내지 1,200℃의 온도에서 제2열산화 공정을 진행하여 노출된 소자 분리용 필드 산화막(14a)을 추가로 산화시켜 리세스용 제2필드 산화막(14b)과 다른 두께로 갖는 소자 분리용 제1필드 산화막(14a-1)을 형성한다.
도 2f에 도시된 바와 같이, 제1질화막(13) 및 제2질화막 스페이서(16)를 제거하고, 패드 산화막(12) 및 리세스용 제2필드 산화막(14b)을 제거하여, 기판(11)의 채널영역에 소정 깊이를 갖는 리세스를 형성한다. 이어서, 리세스가 형성된 기판(11) 상에 리세스의 형태로 게이트 산화막(17) 및 게이트(18)를 형성하고, 도시되지는 않았지만 후속 공정을 진행한다. 바람직하게, 리세스 길이는 총 게이트 길이의 0.3 내지 1배로 형성하고, 리세스 깊이는 총 게이트 길이의 0.1 내지 1.5배로 형성한다.
즉, 소정의 질화막 스페이서를 이용하여 소자 분리용 필드 산화막과 리세스용 필드 산화막의 두께를 다르게 형성할 수 있을 뿐만 아니라, 리세스된 만큼 채널의 길이를 증가시킴으로써 숏채널 효과를 방지할 수 있다.
상기 실시예에 의하면, 필드 산화막 형성 시 소정의 리세스용 필드 산화막을 동시에 형성하여 기판을 리세스 시켜 리세스 게이트를 형성함으로써 채널 길이를 증가시킬 수 있다. 이에 따라, 숏채널 효과가 방지되는 소자를 제조함에 따라 소자의 특성 및 수율을 향상시킬 수 있을 뿐만 아니라, 집적도를 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (13)
- 소자분리영역이 정의되고, 상기 소자분리영역 사이의 액티브 영역에 채널 영역이 정의된 반도체기판을 제공하는 단계; 상기 기판 상에 상기 소자분리영역 및 상기 채널영역을 각각 노출시키는 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 노출된 소자분리영역 및 채널영역의 기판을 열산화하여, 상기 소자분리영역에 소자분리용 제1필드 산화막을 형성함과 동시에 상기 채널영역에 리세스용 제2필드 산화막을 형성하는 단계; 상기 마스크 및 상기 제2필드 산화막을 제거하여 상기 채널영역에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 채널영역 상에 상기 리세스의 형태로 게이트 산화막 및 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 마스크는 패드 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제3항에 있어서, 상기 제1열산화는 850 내지 1,200℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 리세스의 길이는 상기 게이트 길이의 0.3 내지 1배로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 리세스의 깊이는 상기 게이트 길이의 0.1 내지 1.5배로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 소자분리영역이 정의되고, 상기 소자분리영역 사이의 액티브 영역에 채널영역이 정의된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 소자분리영역 및 상기 채널영역을 각각 노출시키는 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 노출된 소자분리영역 및 채널영역의 기판을 제1열산화하여, 상기 소자분리영역에 소자분리용 제1필드 산화막을 형성함과 동시에 상기 채널영역에 리세스용 제2필드 산화막을 형성하는 단계; 상기 마스크의 양 측벽에 상기 제2필드산화막을 마스킹함과 동시에 상기 제1필드 산화막을 소정 부분 노출시키는 절연막 스페이서를 형성하는 단계; 상기 노출된 제1필드 산화막을 제2열산화하는 단계; 상기 마스크, 절연막 스페이서 및 상기 제2필드 산화막을 제거하여 상기 채널영역에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 채널영역 상에 상기 리세스의 형태로 게이트 산화막 및 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 마스크는 패드 산화막과 질화막의 적층막으로 형성한은 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항 또는 제8항에 있어서, 상기 제1 및 제2열산화 공정은 850 내지 1,200℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 리세스의 길이는 상기 게이트 길이의 0.3 내지 1배로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 리세스의 깊이는 상기 게이트 길이의 1 내지 1.5배로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 절연막 스페이서의 두께는 상기 게이트 길이의 0.1 내지 1.5배로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
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