KR20200035838A - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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마틴 크리스토퍼 홀란드
달 마르쿠스 요하네스 헨리커스 반
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법에 있어서, 게이트 구조체가 핀 구조체 위에 형성된다. 핀 구조체의 소스/드레인 영역이 리세스된다. 제 1 반도체 층이 리세스된 소스/드레인 영역 위에 형성된다. 제 2 반도체 층이 제 1 반도체 층 위에 형성된다. 핀 구조체는 SixGe1 -x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며, 제 1 반도체 층은 SiyGe1-y로 만들어지고, 여기서, 0.45 ≤ y ≤ 1.0이며, 제 2 반도체 층은 SizGe1 -z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3이다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스 {METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원
본 출원은 2018년 9월 28자에 출원된 미국 가출원 제62/736,708호의 우선권을 주장하며, 이의 전체 내용은 참조에 의해 본 명세서에 포함된다.
기술분야
본 발명은 반도체 디바이스 제조 방법 및 반도체 디바이스에 관한 것이다.
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제 모두의 과제는 다중 게이트 전계 효과 트랜지스터(field effect transistor; FET)(핀 FET(Fin FET) 및 게이트 올 어라운드(gate-all-around; GAA) FET를 포함함)와 같은 3차원 설계의 개발을 야기하였다. FinFET에서, 게이트 유전체 층이 사이에 개재된 채널 영역의 3개의 측부 표면에 게이트 전극 층이 인접한다. 게이트 구조체가 3개의 표면 상에서 핀을 둘러싸기(랩핑) 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통해 전류를 제어하는 3개의 게이트를 갖는다. FinFET의 전류 구동 능력은 일반적으로 채널 영역에서의 핀 수, 핀 폭 및 핀 높이에 의해 결정된다. 또한, 실리콘 대신에, 실리콘 게르마늄 또는 게르마늄이 FET의 채널 영역으로 사용될 것이다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b 및 도 1c는 본 발명개시의 실시예에 따른 반도체 FET 디바이스를 위한 소스/드레인 에피택셜 층의 단면도를 도시한다.
도 2a 및 도 2b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 3a 및 도 3b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 4a 및 도 4b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 5a 및 도 5b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 6a, 도 6b 및 도 6c는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 7a 및 도 7b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 8a 및 도 8b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 9a, 도 9b 및 도 9c는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 10a 및 도 10b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 11a 및 도 11b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 12a 및 도 12b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 13a, 도 13b 및 도 13c는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 14a 및 도 14b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 15a 및 도 15b는 본 발명개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 16a 및 도 16b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계를 도시한다.
도 17a, 도 17b 및 도 17c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 17d는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 18a 및 도 18b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 19a 및 도 19b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 20은 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 21a 및 도 21b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 22a 및 도 22b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 23a 및 도 23b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 24a, 도 24b 및 도 24c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 25a 및 도 25b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
도 26a 및 도 26b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다.
아래의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공하는 것으로 이해되어야 한다. 컴포넌트 및 배치의 특정한 실시예들 또는 예들은 본 발명개시를 간략화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 디바이스의 원하는 특성 및/또는 공정 조건에 따라 좌우될 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 개재되는 추가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 간략함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향 이외에, 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다. 게다가, 용어 "만들어지는"은 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다. 본 발명개시에서, "A, B 및/또는 C 중 적어도 하나"는 "A, B 및/또는 C"(A, B, C, A + B, A + C, B + C, A + B + C)를 의미하고, 달리 설명되지 않는 한, A에서 하나, B에서 하나, C에서 하나를 의미하지 않는다.
FinFET 및 GAA FET와 같은 반도체 디바이스의 치수가 감소함에 따라, 전도성 콘택(금속 층)과 소스/드레인 영역(반도체) 사이의 접촉 저항을 감소시키기 위해 그리고 소스/드레인 영역에 의해 채널 영역에 적절한 응력을 제공하기 위해, 소스/드레인 영역의 구조 및/또는 구성이 개선될 필요가 있다. FinFET 또는 GAA FET의 소스/드레인 영역에 응력을 인가하기 위해, 하나 이상의 에피택셜 반도체 층이 형성된다. 접촉 저항을 감소시키기 위해, 핀 소스/드레인 영역의 상단 및 측부를 커버하는 랩 어라운드(wrap-around) 콘택이 사용된다.
차세대 반도체 디바이스에 있어서, 높은 캐리어 이동도로 인해 높은 Ge 농도를 갖는 Ge 또는 SiGe가 채널 영역으로 사용될 것이다. Ge 또는 SiGe가 FinFET의 핀 구조체에 사용되는 경우, 핀 구조체의 일부인 소스/드레인 영역도 또한 Ge 또는 SiGe로 만들어진다. 이러한 Ge 또는 SiGe FinFET에 대해, 소스/드레인 에피택셜 층은 n 형 FET의 경우 인(P)으로 도핑된 Ge(Ge:P), P로 도핑된 SiGe(SiGe:P) 및/또는 P로 도핑된 Si(Si:P)이다. p 형 FET의 경우, 하나 이상의 붕소 도핑된 Ge, SiGe 및/또는 Si 층이 사용된다. 그러나 Ge에서의 P의 확산 계수가 Si에서의 P의 확산 계수의 약 1000 배이다(Ge의 450 ℃에서의 인의 확산 계수는 약 1 × 10-19 ㎠/s이다). 따라서, Ge에서의 P의 용이한 확산 및 Ge:P로부터 채널 영역으로의 P의 이동은 디바이스 성능을 저하시킬 것이며, 예를 들어, 높은 Ioff, 낮은 전자 이동도, 큰 유전체 누설 및/또는 낮은 신뢰성을 초래한다. 본 발명개시에서, FinFET 및 GAA FET를 위한 확산 장벽 층을 포함하는 소스/드레인 에피택셜 구조체 및 그 제조 방법이 제공된다.
아래의 실시예에서는, 일 실시예의 재료, 구성, 치수 및/또는 공정이 달리 설명되지 한, 다른 실시예에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다. 아래의 실시예에서, 달리 설명되지 않는 한, 반도체(예를 들어, Si, Ge, SiGe 등), 반도체 층 및 에피택셜 층은 일반적으로 단결정 층을 지칭한다. 본 발명개시에서, "소스/드레인"이라는 용어는 소스 및 드레인 중 하나 또는 둘 모두를 지칭하며, "소스" 및 "드레인"은 상호 교환 가능하게 사용되고, 그 구조체는 실질적으로 동일하다.
도 1a 내지 도 1c는 본 발명개시의 실시예에 따른 소스/드레인 에피택셜 구조체의 단면도를 도시한다. 도 1a 내지 도 1c에서, 소스/드레인 영역(100)은 핀 구조체의 일부이다. 일부 실시예에서, 소스/드레인 영역(100)은 핀 구조체의 채널 영역보다 낮은 상단을 갖는 리세스된 핀 구조체가다. 일부 실시예에서, 소스/드레인 영역(100) 및 채널 영역을 포함하는 핀 구조체는 SixGe1 -x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이다. 특정 실시예에서, 소스/드레인 영역(100) 및 채널 영역을 포함하는 핀 구조체는 Ge(x = 0)로 만들어진다. 일부 실시예에서, 소스/드레인 영역(100) 및 채널 영역을 포함하는 핀 구조체는 의도적으로 도핑되지 않는다(비도핑됨). 불순물이 포함되는 경우, 일부 실시예에서, 핀 구조체의 불순물 농도는 1 × 1018 atoms/cm3 미만이다.
도 1a 내지 도 1c에 도시된 바와 같이, 에피택셜 반도체 층(110)은 소스/드레인 영역(100) 위에 형성된다. 일부 실시예에서, 에피택셜 반도체 층(110)은 SizGe1-z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3이다. 특정 실시예에서, 에피택셜 반도체 층(110)은 Ge(z = 0)로 만들어진다. 일부 실시예에서, 에피택셜 반도체 층(110)은 P, As, Sb 및/또는 B와 같은 불순물로 도핑된다. 특정 실시예에서, 에피택셜 반도체 층(110)은 P로 도핑된다. 일부 실시예에서, 에피택셜 반도체 층(110)(예를 들어, Ge:P) 내의 인의 농도는 5 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있다.
도 1a 내지 도 1c에서, 에피택셜 반도체 층(110)과 소스/드레인 영역(100) 사이에 확산 장벽 층이 배치되어, 에피택셜 반도체 층(110)으로부터 소스/드레인 영역(100)을 통해 채널 영역으로의 불순물(예를 들어, P) 확산을 억제한다. 보다 구체적으로, 일부 실시예에서, 확산 장벽 층은 450 ℃에서 1 × 10-21 ㎠/s 미만의 인의 확산 계수를 갖는다.
도 1a에서, 확산 장벽 층(102)은 SiyGe1 -y와 같은 실리콘 기반 재료이며, 여기서, 0.7 ≤ y ≤1.0이다. 특정 실시예에서, 확산 장벽 층(102)은 소스/드레인 영역(100) 상에 에피택셜 형성된 실리콘(y = 1)이다. 확산 장벽 층(102)의 두께는 일부 실시예에서는 약 0.2nm 내지 약 0.8nm의 범위에 있고, 다른 실시예에서는 약 0.5nm 이하이다. 일부 실시예에서, 확산 장벽 층(102)은 Si의 단일 층이다. Si의 450 ℃에서의 인의 확산 계수가 약 8 × 10-23 ㎠/s이기 때문에, Si 층은 인(P)에 대한 효과적인 확산 장벽 층이다.
도 1b에서, 확산 장벽 층(104)은 소스/드레인 영역(100) 상에 에피택셜 형성된 SiGe 기반 재료로서, 예컨대, SiyGe1 - y이고, 여기서, 0.45 ≤ y ≤ 0.7이다. 특정 실시예에서는, 0.5 ≤ y ≤ 0.7이다. 확산 장벽 층(104)의 두께는 일부 실시예에서는 약 0.2nm 내지 약 0.8nm의 범위에 있고, 다른 실시예에서는 약 0.5nm 이하이다. 일부 실시예에서, 확산 장벽 층(104)은 SiGe의 단일 층이다. Si0 . 6Ge0 .4의 450 ℃에서의 인의 확산 계수가 약 1 × 10-22 ㎠/s이기 때문에, 0.5 이상의 Si 농도를 갖는 SiGe 층이 인(P)에 대한 효과적인 확산 장벽 층이다.
도 1c에서, 확산 장벽 층은 3개의 층, 즉 제 1 장벽 반도체 층(103), 제 2 장벽 반도체 층(105) 및 제 3 장벽 반도체 층(107)을 포함한다. 일부 실시예에서, 제 1 장벽 반도체 층은 Siy1Ge1 -y1로 만들어지고, 여기서, 0.2 ≤ y1 ≤ 0.7이며, 제 2 장벽 반도체 층은 Siy2Ge1 -y2로 만들어지고, 여기서, 0.45 ≤ y2 ≤ 1.0이며, 제 3 장벽 반도체 층은 Siy3Ge1 -y3로 만들어지고, 여기서, 0.2 ≤ y3 ≤ 0.7이다. 일부 실시예에서는, y1 > x, y2 > y1, y2 > y3 및 y3 > z가 만족된다. 특정 실시예에서, y2 = 1.0이다. 제 1 내지 제 3 장벽 반도체 층(103, 105, 107) 각각의 두께는 일부 실시예에서는 약 0.2nm 내지 약 0.8nm의 범위에 있고, 다른 실시예에서는 약 0.5nm 이하이다. 일부 실시예에서, 제 2 장벽 반도체 층(105)의 두께는 제 1 및 제 3 장벽 반도체 층(103, 107)의 두께보다 작다. 소스/드레인 영역(100) 및 에피택셜 반도체 층(110)보다 큰 Si 농도 및 제 2 장벽 반도체 층(105)보다 작은 Si 농도를 갖는 제 1 및 제 3 장벽 반도체 층을 사용함으로써, 격자 불일치에 기인하는 변형을 감소시키는 것이 가능하며, 이는 또한 계면 상태를 감소시킬 수 있다.
일부 실시예에서, 제 1 및 제 3 장벽 반도체 층(103 및 107) 중 하나는 생략된다(2층 구조체). 다른 실시예에서, 3개보다 많은(예를 들어, 4개 내지 8개) 장벽 반도체 층이 형성된다.
도 2a 내지 도 15b는 본 발명개시의 일 실시예에 따른 소스/드레인 에피택셜 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정을 도시한다. 추가적인 동작들이 도 2a 내지 도 15b에 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있고, 이하에서 설명되는 동작들 중 일부는 본 방법의 추가적인 실시예들을 위해 교체되거나 제거될 수 있다는 것을 이해한다. 동작/공정의 순서는 교환 가능하다.
도 2a 및 도 2b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 2a는 도 2b의 라인 Y1-Y1에 대응하는 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 하나 이상의 핀 구조체(20)가 반도체 기판(10) 위에 형성된다. 일 실시예에서, 기판(10)은 적어도 그 표면 부분 상에 단결정 반도체 층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 재료를 포함할 수 있지만, 이에 한정되는 것은 아니다. 일 실시예에서, 기판(10)은 Ge로 만들어지거나 기판의 표면에 Ge 층을 갖는다. 다른 실시예에서, 기판(10)은 SixGe1 -x로 만들어지고, 여기서, 0 < x ≤ 0.3이며, 또는 기판(10)의 표면에서 SixGe1-x 층을 갖는다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼 층(도시되지 않음)을 포함할 수 있다. 버퍼 층은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 점진적으로 격자 상수를 변화시키는 역할을 할 수 있다. 버퍼 층은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은 에피택셜 성장된 단결정 반도체 재료를 포함할 수 있지만, 이에 한정되는 것은 아니다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼 층을 포함한다. SiGe 버퍼 층의 게르마늄 농도는 최하 버퍼 층의 30 원자% 게르마늄에서부터 최상 버퍼 층의 70 원자% 게르마늄으로 증가할 수 있다. 기판(10)은 불순물(예컨대, p 형 또는 n 형 전도성)로 적합하게 도핑된 다양한 영역을 포함할 수 있다.
핀 구조체(20)는 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조체는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 더미 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 패턴화된 더미 층 옆에 자기 정렬 공정을 사용하여 형성된다. 그런 다음, 더미 층은 제거되고, 나머지 스페이서는 핀을 패턴화하기 위해 사용될 수 있다.
다른 실시예에서, 핀 구조체는 하드 마스크 패턴(22)을 에칭 마스크로 사용하여 패턴화될 수 있다. 일부 실시예에서, 하드 마스크 패턴(22)은 제 1 마스크 층 및 제 1 마스크 층 상에 배치된 제 2 마스크 층을 포함한다. 제 1 마스크 층은 열 산화에 의해 형성될 수 있는 실리콘 산화물로 만들어진 패드 산화물 층이다. 제 2 마스크 층은 화학적 기상 증착(chemical vapor deposition; CVD)(저압 CVD(low pressure CVD; LPCVD) 및 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 포함함), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD), 또는 다른 적합한 공정에 의해 형성되는 실리콘 질화물로 만들어진다. 증착된 하드 마스크 층은 포토 리소그래피 및 에칭을 포함하는 패턴화 공정을 사용함으로써 하드 마스크 패턴(22)으로 패턴화된다. 그런 다음, 기판(10)은 하드 마스크 패턴을 사용하여 핀 구조체(20)로 패턴화되고, 기판 및 핀 구조체는 모두 X 방향으로 연장된다. 도 2a 및 도 2b에서, 2개의 핀 구조체(20)가 Y 방향으로 배열되어 있다. 그러나 핀 구조체의 수는 2개로 한정되지 않고, 1개 또는 3개 이상일 수도 있다. 일부 실시예에서, 하나 이상의 더미 핀 구조체가 패턴화 동작에서 패턴 충실도를 개선시키기 위해, 핀 구조체의 양 측 상에 형성된다.
Y 방향을 따른 핀 구조체(20)의 상위 부분의 폭은 일부 실시예에서는 약 5nm 내지 약 40nm의 범위에 있고, 다른 실시예에서는 약 10nm 내지 약 20nm의 범위에 있다. 일부 실시예에서, 핀 구조체의 Z 방향을 따른 높이는 약 100㎚ 내지 약 200㎚의 범위에 있다.
도 3a 및 도 3b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 3a는 도 3b의 라인 Y1-Y1에 대응하는 단면도이다.
핀 구조체(20)가 형성된 후에, 핀 구조체(20)가 제 1 절연 재료 층(29) 내에 완전히 임베딩되도록 절연 재료의 하나 이상의 층을 포함하는 제 1 절연 재료 층(29)이 기판(10) 위에 형성된다. 제 1 절연 재료 층(29)을 위한 절연 재료는 LPCVD(low pressure chemical vapor deposition; 저압 화학적 기상 증착), 플라즈마 CVD 또는 유동성 CVD 또는 임의의 다른 적합한 막 형성 방법에 의해 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG) 또는 로우-K(low-K) 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제 1 절연 재료 층(29)은 실리콘 산화물로 만들어진다. 제 1 절연 재료 층(29)의 형성 이후, 어닐링 동작이 수행될 수 있다. 그런 다음, 도 3a에 도시된 바와 같이, 하드 마스크 패턴(22)을 제거하고, 핀 구조체(20)의 상부 표면을 제 1 절연 재료 층(29)으로부터 노출시키도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 방법 및/또는 에치 백 방법과 같은 평탄화 동작이 수행된다.
일부 실시예에서, 하나 이상의 핀 라이너 층(28)이 제 1 절연 재료 층(29)을 형성하기 전에 핀 구조체 위에 형성된다. 핀 라이너 층(28)은 실리콘 질화물 또는 실리콘 질화물 기반 재료(예를 들어, SiON 또는 SiCN)로 만들어질 수 있다.
도 4a 및 도 4b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 4a는 도 4b의 라인 Y1-Y1에 대응하는 단면도이다.
그런 다음, 도 4a에 도시된 바와 같이, 제 1 절연 재료 층(29)을 리세스하여 핀 구조체(20)의 상위 부분이 노출되도록 제 1 격리 절연 층(30)을 형성한다. 이 동작에 의해, 핀 구조체(20)는 얕은 트렌치 격리(Shallow Trench Isolation; STI)라고도 불리는 제 1 격리 절연 층(30)에 의해 서로 전기적으로 분리된다. 리세스 에칭 후에, 노출된 핀 구조체의 높이(H1)는 일부 실시예에서는 약 30nm 내지 약 100nm의 범위에 있고, 다른 실시예에서는 약 40nm 내지 약 80nm의 범위에 있다.
도 5a 및 도 5b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 5a는 도 5b의 라인 Y2-Y2에 대응하는 단면도이다.
격리 절연 층(30)이 형성된 후에, 도 5a 및 도 5b에 도시된 바와 같이, 더미 게이트 구조체(40)가 형성된다. 더미 게이트 구조체(40)는 더미 게이트 유전체 층(41) 및 더미 게이트 전극 층(42)을 포함한다. 더미 게이트 유전체 층(41)은 실리콘 산화물 기반 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 일부 실시예들에서, 더미 게이트 유전체 층(41)의 두께는 약 1㎚ 내지 약 5㎚의 범위에 있다.
더미 게이트 구조체(40)는 노출된 핀 구조체(20) 및 격리 절연 층(30)의 상부 표면 위에 더미 게이트 유전체 층(41)을 먼저 블랭킷 증착함으로써 형성된다. 그런 다음, 더미 게이트 전극 층(42)이 더미 게이트 유전체 층(41) 상에 블랭킷 증착되어 핀 구조체(20)가 더미 게이트 전극 층(42) 내에 완전히 임베딩된다. 더미 게이트 전극 층(42)은 다결정 실리콘(폴리 실리콘) 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 더미 게이트 전극 층(42)은 폴리 실리콘으로 만들어진다. 일부 실시예에서, 더미 게이트 전극 층(42)의 두께는 약 100㎚ 내지 약 200㎚의 범위에 있다. 일부 실시예에서, 더미 게이트 전극 층(42)은 평탄화 동작을 받는다. 더미 게이트 유전체 층(41) 및 더미 게이트 전극 층(42)은 CVD(LPCVD 및 PECVD를 포함함), PVD, ALD 또는 다른 적합한 공정을 사용하여 증착된다. 그 후, 더미 게이트 전극 층 위에 마스크 층이 형성된다. 마스크 층은 저항 패턴 또는 하드 마스크 패턴일 수 있다.
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 패턴화 동작이 마스크 층에 대해 수행되고, 더미 게이트 전극 층(42)이 더미 게이트 구조체(40)로 패턴화된다. 더미 게이트 구조체를 패턴화함으로써, 도 5b에 도시된 바와 같이, 소스/드레인 영역이 될 핀 구조체(20)의 상위 부분은 더미 게이트 구조체(40)의 대향 측부 상에 부분적으로 노출된다. 도 5b에서, 2개의 핀 구조체(20) 상에 2개의 더미 게이트 구조체(40)가 각각 형성되고, 2개의 핀 구조체(20) 위에 하나의 더미 게이트 구조체(40)가 형성된다. 그러나 레이아웃은 도 5b에 한정되지 않는다.
Y 방향에서의 더미 게이트 구조체(40)의 폭은 일부 실시예에서는 약 5nm 내지 약 30nm의 범위에 있고, 다른 실시예에서는 약 7nm 내지 약 15nm의 범위에 있다. 더미 게이트 구조체의 피치는 일부 실시예에서는 약 10nm 내지 약 50nm의 범위에 있고, 다른 실시예에서는 약 15nm 내지 약 40nm의 범위에 있다.
도 6a 내지 도 6c는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 6a는 도 6b의 라인 Y2-Y2에 대응하는 단면도이고, 도 6c는 도 6b의 라인 X1-X1에 대응하는 단면도이다.
더미 게이트 구조체(40)가 형성된 후에, 측벽 스페이서(45)를 위한 절연 재료의 블랭킷 층이 CVD 또는 다른 적합한 방법을 사용하여 컨포멀하게 형성된다. 블랭킷 층은 컨포멀 방식으로 증착되어, 더미 게이트 구조체의 측벽, 수평면 및 상단과 같은 수직 표면 상에 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 블랭킷 층은 약 2nm 내지 약 20nm 범위의 두께로 증착된다. 일 실시예에서, 블랭킷 층의 절연 재료는 제 1 격리 절연 층 및 제 2 격리 절연 층의 재료와는 상이하며, 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합물과 같은 실리콘 질화물 기반 재료로 만들어진다. 일부 실시예에서, 블랭킷 층(측벽 스페이서(45))은 실리콘 질화물로 만들어진다. 측벽 스페이서(45)는 도 6a 및 도 6b에 도시된 바와 같이, 이방성 에칭에 의해 더미 게이트 구조체(40)의 대향 측벽 상에 형성된다.
도 7a 및 도 7b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 7a는 도 7b의 라인 X1-X1에 대응하는 단면도이다.
그 후, 더미 게이트 구조체(40) 및 측벽 스페이서(45)에 의해 커버되지 않은 핀 구조체(20)의 소스/드레인 영역은 격리 절연 층(30)의 상부 표면(31) 아래로 리세스된다.
도 8a 및 도 8b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 8a는 도 8b의 라인 X1-X1에 대응하는 단면도이다.
소스/드레인 영역이 리세스된 이후, 하나 이상의 장벽 반도체 층(50)이 리세스된 소스/드레인 영역의 내부 표면 상에 형성된다. 장벽 반도체 층(50)은 도 1a 내지 도 1c에 도시된 확산 장벽 층 중 하나 이상이다. 장벽 반도체 층(50)은 유기 금속 CVD(metal-organic CVD; MOCVD), 분자선 에피택시(molecular beam epitaxy; MBE), ALD 또는 임의의 다른 막 형성 방법을 사용하여 핀 구조체(20)의 소스/드레인 영역 상에 에피택셜 형성될 수 있다. 일부 실시예에서, Si2H6 가스가 Si의 소스 가스로서 사용되며, Ge2H6 가스가 Ge의 소스 가스로서 사용된다. 특정 실시예에서, Ge2H6 및/또는 Si2H6 대신에 또는 이에 더하여, GeH4 및/또는 SiH4가 사용된다. H2, He, Ar 및/또는 N2와 같은 하나 이상의 불활성 가스가 희석 가스로서 사용된다. 핀 구조체(20)의 리세스된 소스/드레인 영역과 접촉하는 장벽 반도체 층(50)의 최하 부분은 격리 절연 층(30)의 상부 표면(31) 아래에 위치한다.
도 9a 및 도 9b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 9a는 도 9b의 라인 X1-X1에 대응하는 단면도이다.
장벽 반도체 층(50)이 형성된 이후, 도 9a 및 도 9b에 도시된 바와 같이, 장벽 반도체 층(50) 위에 하나 이상의 소스/드레인 에피택셜 반도체 층(55)이 형성된다. 일부 실시예에서, 소스/드레인 에피택셜 층(55)은 n 형 FET에 대해 인으로 도핑된 Ge(Ge:P) 또는 P로 도핑된 SizGe1 -z(SiGe:P)를 포함하며, 여기서, 0 < z ≤ 0.3이다. 다른 실시예에서, As 및/또는 Sb가 P 대신에 또는 P에 추가하여 불순물로서 사용된다. 일부 실시예에서, Ge:P 층 또는 SiGe:P 층 내의 P의 양은 약 1 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있다. 다른 실시예에서, P의 양은 약 5 × 1019 atoms/cm3 내지 8 × 1019 atoms/cm3의 범위에 있다. 다른 실시예에서, 붕소(B)가 p 형 FET를 위해 도핑되며, 약 1 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위 또는 약 2 × 1019 atoms/cm3 내지 8 × 1019 atoms/cm3의 범위에 있다.
Ge:P 층은 유기 금속 CVD(MOCVD), 분자선 에피택시(MBE), ALD 또는 임의의 다른 막 형성 방법을 사용하여 핀 구조체(20)의 소스/드레인 영역 상에 에피택셜 형성될 수 있다. 일부 실시예에서, Ge2H6 가스가 Ge의 소스 가스로서 사용된다. 일부 실시예에서, Si2H6 가스가 Si의 소스 가스로서 사용된다. 특정 실시예에서, Ge2H6 및/또는 Si2H6 대신에 또는 이에 더하여, GeH4 및/또는 SiH4가 사용된다. H2, He, Ar 및/또는 N2와 같은 하나 이상의 불활성 가스가 희석 가스로서 사용된다.
일부 실시예에서, 도 9c에 도시된 바와 같이, 소스/드레인 에피택셜 층(55)은 격리 절연 층(30)의 상부 표면으로부터 돌출되고, 다이아몬드 또는 육각형 단면 형상을 갖는다.
도 10a 내지 도 11b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 10a 및 도 11a는 도 10b 및 도 11b의 라인 X1-X1에 대응하는 단면도이다.
그 후, 층간 유전체(interlayer dielectric; ILD) 층(60)이 형성된다. ILD 층(60)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함할 수 있다. 중합체와 같은 유기 재료가 ILD 층(60)을 위해 사용될 수 있다. ILD 층(60)이 형성된 이후, 도 11a에 도시된 바와 같이, 더미 게이트 구조체(40)의 더미 게이트 전극 층의 상단 부분이 노출되도록 CMP와 같은 평탄화 동작이 수행된다. 일부 실시예에서, 하드 마스크 층(도시되지 않음)이 더미 게이트 구조체(40)를 패턴화하는데 사용되고, 일부 실시예에서는 평탄화 동작은 하드 마스크 층을 제거한다.
도 12a 및 도 12b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 12a는 도 12b의 라인 X1-X1에 대응하는 단면도이다.
다음으로, 도 12a 및 도 12b에 도시된 바와 같이, 더미 게이트 구조체(40)(더미 게이트 유전체 층(41) 및 더미 게이트 전극 층(42))를 제거함으로써, 핀 구조체(20)의 상위 부분이 각각 노출되는 게이트 개구부(48)가 형성된다. 일부 실시예에서, 측벽 스페이서(45)는 제거되지 않는다.
ILD 층(60)은 더미 게이트 구조체(40)의 제거 동안 소스/드레인 에피택셜 구조체를 보호한다. 더미 게이트 구조체(40)는 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극 층이 폴리 실리콘이고 ILD 층(60)이 실리콘 산화물인 경우, 수산화 테트라 메틸 암모늄(tetramethylammonium hydroxide; TMAH) 용액과 같은 습식 에천트가 사용되어 더미 게이트 전극 층을 선택적으로 제거할 수 있다. 이후, 더미 게이트 유전체 층은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
도 13a 내지 도 13c는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 13a는 도 13b의 라인 X1-X1에 대응하는 단면도이고, 도 13c는 도 13b의 라인 Y1-Y1에 대응하는 단면도이다.
그런 다음, 도 13a 및 도 13b에 도시된 바와 같이, 게이트 유전체 층(62)이 채널 영역인 노출된 핀 구조체(20) 및 그 주변 영역 위의 게이트 개구부(48) 내에 형성된다. 특정 실시예에서, 게이트 유전체 층(62)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k(high-k) 유전체 재료, 다른 적합한 유전체 재료 및/또는 이들의 조합물과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, HfO2-Al2O3(hafnium dioxide-alumina) 합금, 다른 적합한 하이-k 유전체 재료 및/또는 이들의 조합물을 포함한다. 일부 실시예에서, 게이트 유전체 층(62)은 화학적 산화를 사용함으로써, 채널 층과 유전체 재료 사이에 형성된 계면 층을 포함한다.
게이트 유전체 층(62)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(62)은 각 채널 층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해, ALD와 같은 고도의 컨포멀 증착 공정을 사용하여 형성된다. 일 실시예에서, 게이트 유전체 층(62)의 두께는 약 1㎚ 내지 약 6㎚의 범위에 있다.
그 후, 게이트 전극 층(65)이 게이트 유전체 층(62) 상에 형성된다. 게이트 전극 층(65)은 폴리 실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료 및/또는 이들의 조합물과 같은 전도성 재료의 하나 이상의 층을 포함한다.
게이트 전극 층(65)은 CVD, ALD, 전기 도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 유전체 층(62) 및 게이트 전극 층(65)은 또한 ILD 층(60)의 상부 표면 위에 증착된다. 도 13a에 도시된 바와 같이, ILD 층(60) 위에 형성된 게이트 유전체 층 및 게이트 전극 층은 ILD 층(60)의 상부 표면이 드러날 때까지, 예를 들어 CMP를 사용하여 평탄화된다.
본 발명개시의 특정 실시예에서, 하나 이상의 일 함수 조정 층(도시되지 않음)이 게이트 유전체 층(62)과 게이트 전극 층(65) 사이에 개재된다. 일 함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이러한 재료들 중 두 개 이상의 다층과 같은 전도성 재료로 만들어진다. n 채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정 층으로서 사용되고, p 채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일 함수 조정 층으로서 사용된다. 일 함수 조정 층은 ALD, PVD, CVD, 전자빔 증발 또는 다른 적합한 공정에 의해 형성될 수 있다. 또한, 일 함수 조정 층은 상이한 금속 층을 사용할 수 있는 n 채널 FET 및 p 채널 FET에 대해 개별적으로 형성될 수 있다.
도 13c는 게이트 전극 층(65)이 형성된 이후의 핀 구조체(20)의 소스/드레인 영역을 도시한다. 도 13c에 도시된 바와 같이, 소스/드레인 에피택셜 층(55)은 ILD 층(60)에 의해 커버된다. 도 13c에 도시된 바와 같이, 장벽 반도체 층(50)은 격리 절연 층(30)과 ILD 층(60) 사이의 계면 아래에 배치된다.
도 14a 및 도 14b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 14a는 도 14b의 라인 Y1-Y1에 대응하는 단면도이다.
도 14a 및 도 14b에 도시된 바와 같이, ILD 층(60)은 하나 이상의 리소그래피 및 에칭 동작에 의해 패턴화되어, 소스/드레인 개구부(61)를 형성한다. 소스/드레인 개구부(61)에서, 핀 구조체(20) 위에 형성된 소스/드레인 에피택셜 층(55)이 노출된다. 도 14a 및 도 14b에서, 하나의 소스/드레인 에피택셜 층(55)의 일부를 노출시키기 위해 하나의 소스/드레인 개구부(61)가 형성된다. 그러나, 구성은 이것으로 한정되지 않는다. 일부 실시예에서, 하나의 소스/드레인 개구부(61)가 2개의 개별적인 핀 구조체 위에 형성된 2개의 소스/드레인 에피택셜 층(55) 위에 형성되고, 다른 실시예에서는, 하나의 소스/드레인 개구부(61)가 3개 이상의 핀 구조체의 3개 이상의 소스/드레인 에피택셜 층(55) 위에 형성된다.
도 15a 및 도 15b는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 15a는 도 15b의 라인 Y1-Y1에 대응하는 단면도이다.
소스/드레인 개구부(61)가 형성된 후에, 도 15a 및 도 15b에 도시된 바와 같이, 전도성 콘택(70)이 형성된다. 전도성 재료의 하나 이상의 층이 콘택 개구부(61)의 나머지 부분에 형성된다. 도 15a 및 도 15b에 도시된 바와 같이, 전도성 재료의 하나 이상의 층이 콘택 개구부 내에 그리고 위에 형성되고, CMP 동작과 같은 평탄화 동작이 수행되어 콘택(70)을 형성한다. 일부 실시예에서, 콘택(70)은 라이너 층 및 바디 층을 포함한다. 라이너 층은 장벽 층 및/또는 글루 (접착) 층이다. 일부 실시예에서, Ti 층이 소스/드레인 에피택셜 층(55) 상에 형성되고, TiN 또는 TaN 층이 라이너 층으로서 Ti 층 상에 형성된다. 바디 층은 Co, Ni, W, Ti, Ta, Cu 및 Al 또는 임의의 다른 적합한 재료의 하나 이상의 층을 포함한다. 도 15a 및 도 15b에 도시된 바와 같이, 전도성 콘택(70)은 소스/드레인 에피택셜 층(55)을 랩핑한다.
도 16a 및 도 16b는 본 발명개시의 다른 실시예에 따른 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계를 도시한다.
도 16a에 도시된 바와 같이, 도 1c에 도시된 장벽 반도체 층(103, 105 및 107)과 동일한 다층 장벽 반도체 층(52)이 리세스된 소스/드레인 영역의 내부 표면 상에 형성된다. 도 16b는 소스/드레인 에피택셜 층(55)이 형성된 이후의 구조체를 도시한다.
도 17a 내지 도 19b는 본 발명개시의 일 실시예에 따른 소스/드레인 에피택셜 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정을 도시한다. 추가적인 동작들이 도 17a 내지 도 19b에 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있고, 이하에서 설명되는 동작들 중 일부는 본 방법의 추가적인 실시예들을 위해 교체되거나 제거될 수 있다는 것을 이해한다. 동작/공정의 순서는 교환 가능하다.
본 실시예에서, 소스/드레인 에피택셜 층(57)은 다이아몬드 또는 육각형 형상을 갖지 않고 평평한 상단 형상을 갖는다.
도 17a 내지 도 17c는 본 발명개시의 일 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 17a는 도 17b의 라인 X1-X1에 대응하는 단면도이고, 도 17c는 도 17b의 라인 Y1-Y1에 대응하는 단면도이다.
장벽 반도체 층(50)이 형성된 이후, 도 17a 및 도 17b에 도시된 바와 같이, 장벽 반도체 층(50) 위에 하나 이상의 소스/드레인 에피택셜 반도체 층(57)이 형성된다. 일부 실시예에서, 소스/드레인 에피택셜 층(57)은 위에 설명된 바와 같은 소스/드레인 에피택셜 층(55)과 동일하거나 유사한 조성을 갖는다.
소스/드레인 에피택셜 층(57)(예를 들어, Ge:P 또는 SiGe:P)은 유기 금속 CVD(MOCVD), 분자선 에피택시(MBE), ALD 또는 임의의 다른 막 형성 방법을 사용하여 장벽 반도체 층(50) 상에 에피택셜 형성될 수 있다. 일부 실시예에서, Ge2H6 가스가 Ge의 소스 가스로서 사용된다. 일부 실시예에서, Si2H6 가스가 Si의 소스 가스로서 사용된다. 특정 실시예에서, Ge2H6 및/또는 Si2H6 대신에 또는 이에 더하여, GeH4 및/또는 SiH4가 사용된다. H2, He, Ar 및/또는 N2와 같은 하나 이상의 불활성 가스가 희석 가스로서 사용된다.
Ge:P 층 또는 SiGe:P 층의 에피택셜 형성 동안, 기판 온도는 일부 실시예에서 약 350 ℃ 내지 약 410 ℃의 범위에서 유지된다. 기판 온도는 핫 플레이트 또는 웨이퍼 홀더/스테이지의 온도이다. 다른 실시예에서, 기판 온도는 약 380 ℃ 내지 약 400 ℃의 범위에 있다. Ge2H6 가스 및/또는 Si2H6 가스가 사용될 때, 약 400 ℃ 미만의 비교적 낮은 온도에서 Ge 또는 SiGe 층(57)을 에피택셜 형성할 수 있다. 소스/드레인 에피택셜 층(57)은 장벽 반도체 층(50)으로부터 선택적으로 형성될 수 있고, ILD 층(60)의 상부 표면 상에 형성되지 않는다. 도핑 가스는 인을 위한 PH3, 비소를 위한 AsH3 또는 붕소를 위한 B2H6이다. 일부 실시예에서, 증착된 소스/드레인 에피택셜 층(57)은 불균일한 표면을 갖는다.
소스/드레인 에피택셜 층(57)이 형성된 후에, 도 17a 및 도 17b에 도시된 바와 같이, 소스/드레인 에피택셜 층(57)의 표면을 플래트닝하기 위해 선택적으로 열 어닐링 동작이 수행된다. 어닐링 동작은 일부 실시예에서는 약 410 ℃ 내지 약 470 ℃의 범위의 온도에서 기판을 가열하고, 다른 실시예에서는 약 440 ℃ 내지 약 460 ℃의 범위의 온도에서 기판을 가열함으로써 수행된다. 어닐링 동작은 일부 실시예에서는 약 100 초 내지 약 500 초의 범위의 시간 지속 기간 동안 수행되고, 다른 실시예에서는 약 250 초 내지 350 초의 범위의 시간 지속 기간 동안 수행된다. 일부 실시예에서, 어닐링 동작은 동일한 제조 장치에서, 특히, 소스/드레인 에피택셜 층(57)을 형성하는 공정과 동일한 공정 챔버에서 수행된다. 특정 실시예에서, 에피택셜 성장을 위한 공정 가스(들)가 정지된 이후, 기판 온도는 어닐링 온도까지 증가된다. 따라서, 어닐링 동작은 기판(소스/드레인 에피택셜 층)을 대기, 특히 산소 함유 대기에 노출시키지 않고 수행된다. 일부 실시예에서, 어닐링 동작 동안, H2, He, Ar 및/또는 N2와 같은 불활성 가스가 공급된다. 어닐링 동작에 의해, 소스/드레인 에피택셜 층(57)의 상부 표면은 실질적으로 편평해진다.
특정 실시예에서, 레이저 어닐링 동작이 소스/드레인 에피택셜 층(57)을 플래트닝하기 위해 수행된다. 이러한 경우에, 레이저 빔은 게이트 구조체를 피하면서 소스/드레인 영역에만 선택적으로 인가된다. 일부 실시예에서, 소스/드레인 에피택셜 층은 약 800 ℃ 내지 약 1000 ℃로 가열된다. 소스/드레인 영역에 레이저를 인가하는 시간 지속 기간은 일부 실시예에서는 약 0.1 nsec 내지 1000 nsec의 범위에 있고, 다른 실시예에서는 약 1 nsec 내지 100 nsec의 범위에 있다.
도 17d는 3층 장벽 반도체 층(52)을 형성할 때 플래트닝 동작 이후의 단면도를 도시한다.
도 18a 및 도 18b는 본 발명개시의 다른 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 18a는 도 18b의 라인 Y1-Y1에 대응하는 단면도이다.
도 14a 및 도 14b와 유사하게, ILD 층(60)이 형성되고 하나 이상의 리소그래피 및 에칭 동작에 의해 패턴화되어, 소스/드레인 개구부(61)를 형성한다. 소스/드레인 개구부(61)에서, 핀 구조체(20) 위에 형성된 소스/드레인 에피택셜 층(57)이 노출된다.
도 19a 및 도 19b는 본 발명개시의 다른 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 19a는 도 19b의 라인 Y1-Y1에 대응하는 단면도이다.
도 15a 및 도 15b와 유사하게, 소스/드레인 개구부(61)가 형성된 후에, 도 19a 및 도 19b에 도시된 바와 같이, 전도성 콘택(70)이 형성된다.
일부 실시예에서, 더미 게이트 구조체(40)가 형성되고 소스/드레인 에피택셜 층(57)이 형성되기 전에, ILD 층(60)이 형성되고, ILD 층(60)은 패턴화되어 소스/드레인 영역 위에 개구부를 만든다. 그런 다음, 편평한 상부를 갖는 소스/드레인 에피택셜 층(57)이 형성된다. 이어서, 소스/드레인 에피택셜 층(57)을 보호하기 위해 제 2 ILD 층이 형성되고, 게이트 교체 공정이 수행된다.
도 20은 본 발명개시의 다른 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 FinFET을 갖는 반도체 디바이스의 단면도를 도시한다. 도 20은 게이트 연장 방향을 따른 단면도이다.
이 실시예에서, 추가적인 소스/드레인 에피택셜 층(59)이 장벽 반도체 층(50 또는 52) 상에 형성된 소스/드레인 에피택셜 층(58) 상에 형성된다. 소스/드레인 에피택셜 층(58)은 소스/드레인 에피택셜 층(55 또는 57)과 동일한 조성을 갖는다. 일부 실시예에서, 추가적인 소스/드레인 에피택셜 층(59)은 SiwGe1 -w로 만들어지고, 여기서, 0.7 ≤ w ≤ 1.0이다. 특정 실시예에서, 추가적인 소스/드레인 에피택셜 층(59)은 Si로 만들어진다. 일부 실시예에서, 추가적인 소스/드레인 에피택셜 층(59)은 P로 도핑된다. P의 양은 약 1 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있다. 다른 실시예에서, P의 양은 약 5 × 1019 atoms/cm3 내지 8 × 1019 atoms/cm3의 범위에 있다.
도 21a 내지 도 27b는 본 발명개시의 일 실시예에 따른 소스/드레인 에피택셜 구조체에 장벽 반도체 층이 있는 GAA FET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정을 도시한다. 추가적인 동작들이 도 21a 내지 도 27b에 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있고, 이하에서 설명되는 동작들 중 일부는 본 방법의 추가적인 실시예들을 위해 교체되거나 제거될 수 있다는 것을 이해한다. 동작/공정의 순서는 교환 가능하다.
도 21a 및 도 21b는 본 발명개시의 다른 실시예에 따른 소스/드레인 구조체에 장벽 반도체 층이 있는 GAA FET을 갖는 반도체 디바이스를 제조하기 위한 순차 공정의 다양한 단계 중 하나를 도시한다. 도 21a는 도 21b의 라인 Y1-Y1에 대응하는 단면도이다.
도 21a에 도시된 바와 같이, 제 1 반도체 층(120)과 제 2 반도체 층(125)이 기판(10) 위에 교대로 적층된다. 일 실시예에서, 기판(10)은 Ge로 만들어지거나 기판의 표면에 Ge 층을 갖는다. 다른 실시예에서, 기판(10)은 SixGe1 -x로 만들어지고, 여기서, 0 < x ≤ 0.3이며, 또는 기판(10)의 표면에서 SixGe1-x 층을 갖는다.
일부 실시예에서, 제 1 반도체 층(120)은 Ge 또는 SixGe1 - x이고, 여기서, 0 < x ≤ 0.3이며, 제 2 반도체 층(125)은 Si 또는 SivGe1 - v이고, 여기서 0.5 < v < 1.0이다. 제 1 반도체 층(120) 및 제 2 반도체 층(125)은 CVD, MBE, ALD 또는 임의의 다른 적합한 방법을 사용하여 에피택셜 형성된다. 일부 실시예에서, 버퍼 반도체 층이 기판(10) 상에 형성된다.
도 2a 내지 도 4b와 관련하여 설명된 유사한 동작을 사용함으로써, 도 22a 및 도 22b에 도시된 바와 같이, 격리 절연 층(30)으로부터 돌출된 핀 구조체가 형성된다. 도 22a는 도 22b의 라인 Y1-Y1에 대응하는 단면도이다.
도 22a에 도시된 바와 같이, 핀 구조체는 교대로 적층된 제 1 반도체 층(120)과 제 2 반도체 층(125)의 다수의 층을 포함한다. 도 22a는 2개의 제 1 반도체 층(120)과 2개의 제 2 반도체 층(125)을 도시하지만, 제 1 및 제 2 반도체 층의 수는 1개, 3개 또는 3개 이상 10개 이하일 수 있다.
도 5a 내지 도 9c와 관련하여 설명된 유사한 동작을 사용함으로써, 더미 게이트 유전체 층(41) 및 더미 게이트 전극 층(42)을 포함하는 더미 게이트 구조체(40)가 형성되고, 측벽 스페이서(45)가 형성된다. 그런 다음, 도 23a 및 도 23b에 도시된 바와 같이, 핀 구조체의 소스/드레인 영역이 리세스되고, 하나 이상의 장벽 반도체 층(50)이 리세스된 소스/드레인 영역의 내부 표면 상에 형성된다. 도 23a는 도 23b의 라인 X1-X1에 대응하는 단면도이다.
그런 다음, 도 10a 내지 도 12b와 유사하게, 도 24a 내지 도 24c에 도시된 바와 같이, ILD 층(60)이 형성되고, 핀 구조체(121)의 상위 부분이 각각 노출되는 게이트 개구부(48)가 형성된다. 도 24a는 도 24b의 라인 X1-X1에 대응하는 단면도이고, 도 24c는 도 24b의 라인 Y2-Y2에 대응하는 단면도이다.
게이트 개구부(48)가 형성된 후에, 도 25a 및 도 25b에 도시된 바와 같이, 제 2 반도체 층(125)은 게이트 개구부(48)에서 제거된다. 도 25a는 도 25b의 라인 Y2-Y2에 대응하는 단면도이다. 제 2 반도체 층(125)은 수산화 암모늄(NH4OH), 수산화 테트라 메틸 암모늄(TMAH), 에틸렌 디아민 피로 카테콜(ethylenediamine pyrocatechol; EDP) 또는 수산화 칼륨(KOH) 용액과 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 따라서, 반도체 와이어가 제 1 반도체 층(120)으로 형성된다.
그런 다음, 도 13a 및 도 13b와 관련하여 설명된 유사한 동작을 사용함으로써, 도 26a 및 도 26b에 도시된 바와 같이, 반도체 와이어(120)를 감싸는 게이트 유전체 층(62) 및 게이트 전극 층(65)을 갖는 게이트 구조체가 형성된다. 도 26a는 도 26b의 라인 Y2-Y2에 대응하는 단면도이다.
또한, 도 14a 내지 도 15b와 관련하여 설명된 유사한 동작을 사용함으로써, 소스/드레인 콘택(70)이 형성된다.
FinFET 및 GAA FET는 콘택/비아, 상호 접속 금속 층, 유전체 층, 패시베이션 층 등과 같은 다양한 피처를 형성하기 위해 추가의 CMOS 공정을 겪는다는 것이 이해된다.
본 명세서에 설명된 다양한 실시예들 또는 예들은 기존 기술에 비해 여러 장점을 제공한다. 예를 들면, 본 발명개시에서, 소스/드레인 영역(핀 구조체) 및/또는 그 위에 형성된 에피택셜 층보다 높은 Si 양을 갖는 이러한 Si 풍부 층 또는 얇은 Si 층인 확산 장벽 층을 사용함으로써, 에피택셜 층으로부터 핀 구조체의 채널 영역으로의 불순물(예를 들면, P)의 확산을 억제할 수 있다. 따라서, FinFET 또는 GAAFET에서 낮은 Ioff, 높은 캐리어 이동도, 낮은 유전체 누설 및/또는 높은 신뢰성을 획득할 수 있다. 얇은 확산 장벽 층은 As, Sb 및/또는 B와 같은 다른 불순물의 확산을 효과적으로 억제할 수 있다. FinFET 및 GAAFET에 더하여, 위에서 설명한 바와 같은 확산 장벽 층을 갖는 소스/드레인 구조체는 평면 FET 또는 다른 FET에 적용될 수 있다.
모든 장점이 반드시 본 명세서에 논의된 것은 아니고, 어떠한 특별한 장점도 모든 실시예들 또는 예들에 요구되지 않으며, 다른 실시예들 또는 예들은 상이한 장점을 제공할 수 있다는 것이 이해될 것이다.
본 발명개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 게이트 구조체가 핀 구조체 위에 형성된다. 핀 구조체의 소스/드레인 영역이 리세스된다. 제 1 반도체 층이 리세스된 소스/드레인 영역 위에 형성된다. 제 2 반도체 층이 제 1 반도체 층 위에 형성된다. 핀 구조체는 SixGe1 -x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며, 제 1 반도체 층은 SiyGe1 -y로 만들어지고, 여기서, 0.45 ≤ y ≤ 1.0이며, 제 2 반도체 층은 SizGe1 -z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 핀 구조체는 Ge로 만들어지고, 제 2 반도체 층은 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 1 반도체 층은 Si로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 0.5 ≤ y ≤ 1.0이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 1 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 핀 구조체는 비도핑된 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 반도체 층은 인으로 도핑된 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 인의 농도는 5 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 반도체 층은 붕소로 도핑된 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 추가의 제 3 반도체 층이 제 2 반도체 층 위에 형성된다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 3 반도체 층은 SiwGe1 -w로 만들어지고, 여기서, 0.7 ≤ w ≤ 1.0이다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 게이트 구조체가 핀 구조체 위에 형성된다. 핀 구조체의 소스/드레인 영역이 리세스된다. 제 1 장벽 반도체 층이 소스/드레인 영역 위에 형성된다. 제 2 장벽 반도체 층이 제 1 장벽 반도체 층 위에 형성된다. 제 3 장벽 반도체 층이 제 2 장벽 반도체 층 위에 형성된다. 제 2 반도체 층이 제 3 장벽 반도체 층 위에 형성된다. 제 1 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있고, 제 2 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있으며, 제 3 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 핀 구조체는 SixGe1 -x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며, 제 2 반도체 층은 SizGe1 -z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3이며, 제 1 장벽 반도체 층 및 제 3 장벽 반도체 층은 핀 구조체 및 제 2 반도체 층과는 상이한 반도체 재료로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 1 장벽 반도체 층은 Siy1Ge1 -y1로 만들어지고, 여기서, 0.2 ≤ y1 ≤ 0.7이며, 제 2 장벽 반도체 층은 Siy2Ge1 -y2로 만들어지고, 여기서, 0.5 ≤ y2 ≤ 1.0이며, 제 3 장벽 반도체 층은 Siy3Ge1 -y3로 만들어지고, 여기서, 0.2 ≤ y3 ≤ 0.7, 및 y1 > x, y2 > y1, y2 > y3, 그리고 y3 > z이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 핀 구조체는 Ge로 만들어지고, 제 2 반도체 층은 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 장벽 반도체 층은 Si로 만들어지고, 여기서, 0.4 ≤ y1 그리고 y3 ≤ 0.6이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 핀 구조체는 비도핑된 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 반도체 층은 인으로 도핑된 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 인의 농도는 5 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 게이트 구조체가 핀 구조체 위에 형성된다. 핀 구조체의 소스/드레인 영역이 리세스된다. 에피택셜 반도체 층이 장벽 반도체 층 위에 형성된다. 장벽 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있고, 장벽 반도체 층의 450 ℃에서의 인의 확산 계수는 1 × 10-21 ㎠/s 미만이다.
본 발명개시의 일 양태에 따르면, 반도체 디바이스는 채널 반도체 층 위에 배치된 게이트 구조체, 채널 반도체 층의 측부 상에 배치된 소스/드레인 영역, 소스/드레인 영역 위에 배치된 제 1 에피택셜 반도체 층, 제 1 에피택셜 반도체 층 위에 배치된 제 2 에피택셜 반도체 층, 제 2 에피택셜 반도체 층 위에 배치된 전도성 콘택 및 전도성 콘택으로 채워진 개구부를 갖는 유전체 층을 포함한다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 반도체 디바이스는 격리 절연 층을 더 포함하고, 그 위에 유전체 층이 배치된다. 제 1 에피택셜 층은 격리 절연 층과 유전체 층 사이의 계면 아래에 배치된다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 채널 반도체 층은 SixGe1 -x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며, 제 1 에피택셜 반도체 층은 SiyGe1 -y로 만들어지고, 여기서, 0.45 ≤ y ≤ 1.0이며, 제 2 에피택셜 반도체 층은 SizGe1 -z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 채널 반도체 층 및 소스/드레인 영역은 Ge로 만들어지고, 제 2 에피택셜 반도체 층은 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 1 에피택셜 반도체 층은 Si로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 0.5 ≤ y ≤ 1.0이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 1 에피택셜 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 소스/드레인 영역의 불순물 농도는 1 × 1018 atoms/cm3 미만이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 에피택셜 반도체 층은 인으로 도핑된 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 인의 농도는 5 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 에피택셜 반도체 층은 붕소로 도핑된 Ge로 만들어진다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 채널 반도체 층 위에 배치된 게이트 구조체, 채널 반도체 층의 측부 상에 배치된 소스/드레인 영역, 소스/드레인 영역 위에 배치된 제 1 장벽 반도체 층, 제 1 장벽 반도체 층 위에 배치된 제 2 장벽 반도체 층, 제 2 장벽 반도체 층 위에 배치된 제 3 장벽 반도체 층, 제 3 장벽 반도체 층 위에 배치된 제 2 에피택셜 반도체 층, 제 2 에피택셜 반도체 층 위에 배치된 전도성 콘택 및 전도성 콘택으로 채워진 개구부를 갖는 유전체 층을 포함한다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 1 장벽 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있고, 제 2 장벽 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있으며, 제 3 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 채널 반도체 층은 SixGe1 -x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며, 제 2 에피택셜 반도체 층은 SizGe1 -z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3이며, 제 1 장벽 반도체 층 및 제 3 장벽 반도체 층은 핀 구조체 및 제 2 반도체 층과는 상이한 반도체 재료로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 1 장벽 반도체 층은 Siy1Ge1 -y1로 만들어지고, 여기서, 0.2 ≤ y1 ≤ 0.7이며, 제 2 장벽 반도체 층은 Siy2Ge1 -y2로 만들어지고, 여기서, 0.45 ≤ y2 ≤ 1.0이며, 제 3 장벽 반도체 층은 Siy3Ge1 -y3로 만들어지고, 여기서, 0.2 ≤ y3 ≤ 0.7, 및 y1 > x, y2 > y1, y2 > y3, 그리고 y3 > z이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 채널 반도체 층은 Ge로 만들어지고, 제 2 에피택셜 반도체 층은 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 장벽 반도체 층은 Si로 만들어지고, 여기서, 0.4 ≤ y1 그리고 y3 ≤ 0.6이다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 채널 반도체 층은 비도핑된 Ge로 만들어진다. 앞서 말한 실시예 또는 다음의 실시예 중 하나 이상에서, 제 2 에피택셜 반도체 층은 인으로 도핑된 Ge로 만들어진다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 채널 반도체 층 위에 배치된 게이트 구조체, 채널 반도체 층의 측부 상에 배치된 소스/드레인 영역, 소스/드레인 영역 위에 배치된 제 1 에피택셜 반도체 층, 제 1 에피택셜 반도체 층 위에 배치된 제 2 에피택셜 반도체 층, 제 2 에피택셜 반도체 층 위에 배치된 전도성 콘택 및 전도성 콘택으로 채워진 개구부를 갖는 유전체 층을 포함한다. 제 1 에피택셜 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있고, 제 1 에피택셜 반도체 층의 450 ℃에서의 인의 확산 계수는 1 × 10-21 ㎠/s 미만이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 본 명세서에 도입된 실시예들 또는 예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하기 위해 다른 공정 및 구조체를 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들이 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경, 대체, 및 개조를 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
핀 구조체 위에 게이트 구조체를 형성하는 단계;
상기 핀 구조체의 소스/드레인 영역을 리세스하는 단계;
상기 리세스된 소스/드레인 영역 위에 제 1 반도체 층을 형성하는 단계; 및
상기 제 1 반도체 층 위에 제 2 반도체 층을 형성하는 단계
를 포함하고,
상기 핀 구조체는 SixGe1-x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며,
상기 제 1 반도체 층은 SiyGe1-y로 만들어지고, 여기서, 0.45 ≤ y ≤ 1.0이며,
상기 제 2 반도체 층은 SizGe1-z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3인 것인, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 핀 구조체는 Ge로 만들어지고, 상기 제 2 반도체 층은 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서, 상기 제 1 반도체 층은 Si로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서, 0.5 ≤ y ≤ 1.0인 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서, 상기 제 1 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서, 상기 핀 구조체는 비도핑된 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 1에 있어서, 상기 제 2 반도체 층은 인으로 도핑된 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 7에 있어서, 인의 농도는 5 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 1에 있어서, 상기 제 2 반도체 층은 붕소로 도핑된 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 1에 있어서,
상기 제 2 반도체 층 위에 제 3 반도체 층을 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서, 상기 제 3 반도체 층은 SiwGe1-w로 만들어지고, 여기서, 0.7 ≤ w ≤ 1.0인 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 반도체 디바이스를 제조하는 방법에 있어서,
핀 구조체 위에 게이트 구조체를 형성하는 단계;
상기 핀 구조체의 소스/드레인 영역을 리세스하는 단계;
상기 소스/드레인 영역 위에 제 1 장벽 반도체 층을 형성하는 단계;
상기 제 1 장벽 반도체 층 위에 제 2 장벽 반도체 층을 형성하는 단계;
상기 제 2 장벽 반도체 층 위에 제 3 장벽 반도체 층을 형성하는 단계; 및
상기 제 3 장벽 반도체 층 위에 제 2 반도체 층을 형성하는 단계
를 포함하고,
상기 제 1 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있고,
상기 제 2 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있으며,
상기 제 3 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 핀 구조체는 SixGe1-x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며,
상기 제 2 반도체 층은 SizGe1-z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3이며,
상기 제 1 장벽 반도체 층 및 상기 제 3 장벽 반도체 층은 상기 핀 구조체 및 상기 제 2 반도체 층과는 상이한 반도체 재료로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제 1 장벽 반도체 층은 Siy1Ge1-y1로 만들어지고, 여기서, 0.2 ≤ y1 ≤ 0.7이며,
상기 제 2 장벽 반도체 층은 Siy2Ge1-y2로 만들어지고, 여기서, 0.5 ≤ y2 ≤ 1.0이며,
상기 제 3 장벽 반도체 층은 Siy3Ge1-y3로 만들어지고, 여기서, 0.2 ≤ y3 ≤ 0.7이며,
y1 > x, y2 > y1, y2 > y3, 그리고 y3 > z인 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 14에 있어서, 상기 핀 구조체는 Ge로 만들어지고, 상기 제 2 반도체 층은 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서, 상기 제 2 장벽 반도체 층은 Si로 만들어지고, 0.4 ≤ y1 그리고 y3 ≤ 0.6인 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 14에 있어서, 상기 핀 구조체는 비도핑된 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 14에 있어서, 상기 제 2 반도체 층은 인으로 도핑된 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 18에 있어서, 인의 농도는 5 × 1019 atoms/cm3 내지 1 × 1020 atoms/cm3의 범위에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 20. 반도체 디바이스에 있어서,
채널 반도체 층 위에 배치된 게이트 구조체;
상기 채널 반도체 층의 측부 상에 배치된 소스/드레인 영역;
상기 소스/드레인 영역 위에 배치된 제 1 에피택셜 반도체 층;
상기 제 1 에피택셜 반도체 층 위에 배치된 제 2 에피택셜 반도체 층;
상기 제 2 에피택셜 반도체 층 위에 배치된 전도성 콘택; 및
상기 전도성 콘택으로 채워진 개구부를 갖는 유전체 층
을 포함하고,
상기 제 1 에피택셜 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있으며,
상기 제 1 에피택셜 반도체 층의 450 ℃에서의 인의 확산 계수는 1 × 10-21 ㎠/s 미만인 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    핀 구조체 위에 게이트 구조체를 형성하는 단계;
    상기 핀 구조체의 소스/드레인 영역을 리세스하는 단계;
    상기 리세스된 소스/드레인 영역 위에 제 1 반도체 층을 형성하는 단계; 및
    상기 제 1 반도체 층 위에 제 2 반도체 층을 형성하는 단계
    를 포함하고,
    상기 핀 구조체는 SixGe1 -x로 만들어지고, 여기서, 0 ≤ x ≤ 0.3이며,
    상기 제 1 반도체 층은 SiyGe1 -y로 만들어지고, 여기서, 0.45 ≤ y ≤ 1.0이며,
    상기 제 2 반도체 층은 SizGe1 -z로 만들어지고, 여기서, 0 ≤ z ≤ 0.3인 것인, 반도체 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 핀 구조체는 Ge로 만들어지고, 상기 제 2 반도체 층은 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제 1 항에 있어서, 상기 제 1 반도체 층은 Si로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제 1 항에 있어서, 0.5 ≤ y ≤ 1.0인 것인, 반도체 디바이스를 제조하는 방법.
  5. 제 1 항에 있어서, 상기 제 1 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제 1 항에 있어서, 상기 핀 구조체는 비도핑된 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제 1 항에 있어서, 상기 제 2 반도체 층은 인 또는 붕소로 도핑된 Ge로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 제 2 반도체 층 위에 제 3 반도체 층을 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    핀 구조체 위에 게이트 구조체를 형성하는 단계;
    상기 핀 구조체의 소스/드레인 영역을 리세스하는 단계;
    상기 소스/드레인 영역 위에 제 1 장벽 반도체 층을 형성하는 단계;
    상기 제 1 장벽 반도체 층 위에 제 2 장벽 반도체 층을 형성하는 단계;
    상기 제 2 장벽 반도체 층 위에 제 3 장벽 반도체 층을 형성하는 단계; 및
    상기 제 3 장벽 반도체 층 위에 제 2 반도체 층을 형성하는 단계
    를 포함하고,
    상기 제 1 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있고,
    상기 제 2 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있으며,
    상기 제 3 장벽 반도체 층의 두께는 0.2㎚ 내지 0.8㎚의 범위에 있는 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    채널 반도체 층 위에 배치된 게이트 구조체;
    상기 채널 반도체 층의 측부 상에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역 위에 배치된 제 1 에피택셜 반도체 층;
    상기 제 1 에피택셜 반도체 층 위에 배치된 제 2 에피택셜 반도체 층;
    상기 제 2 에피택셜 반도체 층 위에 배치된 전도성 콘택; 및
    상기 전도성 콘택으로 채워진 개구부를 갖는 유전체 층
    을 포함하고,
    상기 제 1 에피택셜 반도체 층의 두께는 0.2nm 내지 0.8nm의 범위에 있으며,
    상기 제 1 에피택셜 반도체 층의 450 ℃에서의 인의 확산 계수는 1 × 10-21 ㎠/s 미만인 것인, 반도체 디바이스.
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