CN110416158B - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

在制造半导体器件的方法中，在层间介电层中形成开口，从而使得源极/漏极区域暴露在开口中。形成第一半导体层以完全覆盖开口内的暴露的源极/漏极区域。实施加热工艺以使第一半导体层的上表面基本变平。在第一半导体层上方形成导电接触层。本发明的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明涉及半导体集成电路，并且更具体地涉及具有鳍式场效应晶体管的半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(FET)(包括鳍式FET(FinFET)和全环栅(GAA)FET)的三维设计的发展。在FinFET中，栅电极层邻近于沟道区域的三个侧面，其中，栅极介电层插入在它们之间。因为栅极结构围绕(包裹)鳍的三个侧面，因此晶体管基本具有控制穿过鳍或沟道区域的电流的三个栅极。FinFET的当前驱动能力通常由鳍的数量、沟道区域中的鳍宽度和鳍高度决定。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在层间介电层中形成开口，从而使得源极/漏极区域暴露在所述开口中；形成第一半导体层以完全覆盖所述开口内的暴露的源极/漏极区域；实施加热工艺以使所述第一半导体层的上表面变平；以及在所述第一半导体层上方形成导电接触层。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：在层间介电层中形成开口，从而使得鳍结构的源极/漏极区域暴露在所述开口中，所述鳍结构的源极/漏极区域从隔离绝缘层突出；通过外延生长形成第一半导体层以完全覆盖所述开口内的暴露的源极/漏极区域；实施加热工艺以回流所述第一半导体层；在所述第一半导体层上方形成第二半导体层；以及在所述第二半导体层上形成导电接触层。
本发明的又一实施例提供了一种半导体器件，包括：栅极结构，设置在沟道半导体层上方；源极/漏极区域，设置在所述沟道半导体层的侧部上；第一外延半导体层，覆盖所述源极/漏极区域；导电接触件，设置在所述第一外延半导体层上方；以及具有开口的介电层，所述开口的下部由所述第一外延半导体层填充，并且所述开口的上部由所述导电接触件填充。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图2A和图2B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图3A和图3B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图4A和图4B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图5A和图5B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图6A和图6B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图7A和图7B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图8A和图8B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图9A和图9B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图10A和图10B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图11A和图11B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图12A和图12B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图13A和图13B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图14A、图14B、图14C和图14D示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图15A和图15B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图16A和图16B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图17A和图17B示出了根据本发明的实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图18A和图18B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图19A和图19B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图20A、图20B、图20C和图20D示出了根据本发明的其它实施例的半导体器件。
图21A和图21B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图22A和图22B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图23A和图23B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图24A和图24B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图25A和图25B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图26A和图26B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图27A和图27B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图28A和图28B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图29A和图29B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图30A和图30B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图31A和图31B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图32A和图32B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图33A和图33B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图34A和图34B示出了根据本发明的另一实施例的用于制造半导体器件的顺序工艺的各个阶段的一个。
图35A、图35B、图35C和图35D示出了模拟条件。
图36A和图36B示出了模拟结果。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。此外，术语“由...制成”可以意为“包括”或者“由...组成”。在本发明中，除非另有描述，否则短语“A、B和C中的一个”意味着“A、B和/或C”(A、B、C、A+B、A+C、B+C或A+B+C)，而不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件。
随着半导体器件(例如，FinFET和GAA FET)的尺寸减小，需要改进源极/漏极区域的结构和/或配置，以减小导电接触件(金属层)和源极/漏极区域(半导体)之间的接触电阻，并且通过源极/漏极区域向沟道区域提供适当的应力。为了将应力施加至FinFET或GAAFET的源极/漏极区域，形成一个或多个外延半导体层。为了减小接触电阻，采用覆盖鳍源极/漏极区域的顶面和侧面的环绕式接触件。
然而，源极/漏极外延层旨在具有连接邻近鳍源极/漏极结构的金刚石截面形状。具体地，在鳍结构之间经常形成空隙，这会引起各种问题。在环绕式接触结构中，通常不形成外延半导体层，并且因此该结构不会对沟道区域提供应力。此外，即使可以利用环绕式结构降低接触电阻，鳍体积也会减小，并且因此鳍电阻可能增加。
在本发明中，提供了用于FinFET和GAA FET的具有平坦顶面的源极/漏极外延结构及其制造方法。
在以下实施例中，除非另有描述，否则可以在另一实施例中采用一个实施例的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。在以下实施例中，除非另有说明，否则半导体(例如，Si、Ge、SiGe等)、半导体层和外延层等是指单晶。
图1A至图17B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺。应当理解，可以在图1A至图17B所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在图1A至图17B中，“A”图(图1A、图2A...)示出了沿着Y方向的截面图，并且“B”图(图1B、图2B...)示出了平面图(俯视图)。
图1A和图1B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图1A是对应于图1B的线Y1-Y1的截面图。
如图1A和图1B所示，提供半导体衬底10。在一个实施例中，衬底10在至少其表面部分上包括单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在一个实施例中，衬底10由Si制成。
衬底10可以包括位于其表面区域中的一个或多个缓冲层(未示出)。缓冲层可用于将衬底的晶格常数逐渐改变为源极/漏极区域的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，单晶半导体材料诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底缓冲层的30原子％锗增加至最顶缓冲层的70原子％锗。衬底10可以包括已适当地掺杂杂质(例如，P型或N型电导率)的各种区域。
如图2A和图2B所示，在衬底10上方形成鳍结构20。可以通过任何合适的方法图案化鳍结构20。可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成伪层并且使用光刻工艺图案化伪层。使用自对准工艺在图案化的伪层旁边形成间隔件。之后去除伪层，并且之后可以使用剩余的间隔件来图案化鳍。
在其它实施例中，可以通过使用硬掩模图案22作为蚀刻掩模来图案化鳍结构。在一些实施例中，硬掩模图案22包括第一掩模层和设置在第一掩模层上的第二掩模层。第一掩模层是由可以通过热氧化形成的氧化硅制成的垫氧化物层。第二掩模层由通过化学汽相沉积(CVD)(包括低压CVD(LPCVD)和等离子体增强CVD(PECVD))、物理汽相沉积(PVD)、原子层沉积(ALD)或其它合适的工艺形成的氮化硅制成。通过使用包括光刻和蚀刻的图案化操作将沉积的硬掩模层图案化成硬掩模图案22。之后，通过使用硬掩模图案将衬底10图案化成都在X方向上延伸的鳍结构20。在图2A和图2B中，两个鳍结构20布置在Y方向上。但是鳍结构的数量不限于两个，并且可以为一个或三个或更多。在一些实施例中，可以在鳍结构的两侧上形成一个或多个伪鳍结构，以提高图案化操作中的图案保真度。
在一些实施例中，鳍结构20的上部沿着Y方向的宽度在从约5nm至约40nm的范围内，并且在其它的实施例中在从约10nm至约20nm的范围内。在一些实施例中，鳍结构的沿着Z方向的高度在从约100nm至约200nm的范围内。
图3A和图3B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图3A是对应于图3B的线Y1-Y1的截面图。
在形成鳍结构20之后，在衬底10上方形成包括一个或多个绝缘材料层的第一绝缘材料层29，使得鳍结构20完全嵌入在第一绝缘材料层29内。用于第一绝缘材料层29的绝缘材料可以包括由LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD或任何其他合适的膜形成方法形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低K介电材料。在一些实施例中，第一绝缘材料层29由氧化硅制成。可以在第一绝缘材料层29的形成之后，实施退火工艺。之后，如图3A所示，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而去除硬掩模层22并且鳍结构20的上表面从第一绝缘材料层29暴露。
在一些实施例中，在形成第一绝缘材料层29之前，在鳍结构上方形成一个或多个鳍衬垫层28。鳍衬垫层28可以由氮化硅或基于氮化硅的材料(例如，SiON或SiCN)制成。
图4A和图4B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图4A是对应于图4B的线Y1-Y1的截面图。
之后，如图4A所示，使第一绝缘材料层29凹进以形成第一隔离绝缘层30，使得鳍结构20的上部暴露。通过该操作，鳍结构20通过第一隔离绝缘层30(也称为浅沟槽隔离(STI))彼此电隔离。在一些实施例中，在凹进蚀刻之后，暴露的鳍结构的高度H1在从约50nm至约100nm的范围内并且在其它的实施例中在从约60nm至约80nm的范围内。
图5A和图5B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图5A是对应于图5B的线Y2-Y2的截面图。
如图5A和图5B所示，在形成隔离绝缘层30之后，形成伪栅极结构40。伪栅极结构40包括伪栅极介电层41和伪栅电极层42。伪栅极介电层41包括一个或多个绝缘材料层，绝缘材料诸如基于氧化硅的材料。在一个实施例中，使用CVD形成的氧化硅。在一些实施例中，伪栅极介电层41的厚度在从约1nm至约5nm的范围内。
通过首先在暴露的鳍结构20和隔离绝缘层30的上表面上方毯式沉积伪栅极介电层41来形成伪栅极结构40。之后，在伪栅极介电层41上毯式沉积伪栅电极层42，从而使得鳍结构20完全嵌入在伪栅电极层42内。伪栅电极层42包括诸如多晶硅(多晶硅)或非晶硅的硅。在一些实施例中，伪栅电极层42由多晶硅制成。在一些实施例中，伪栅电极层42的厚度在从约100nm至约200nm的范围内。在一些实施例中，伪栅电极层42经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其它合适的工艺来沉积伪栅极介电层41和伪栅电极层42。随后，在伪栅电极层上方形成掩模层。掩模层可以是光刻胶图案或硬掩模图案。
下一步，如图5A和图5B所示，对掩模层实施图案化操作并且将伪栅电极层42图案化成伪栅极结构40。如图5B所示，通过图案化伪栅极结构，在伪栅极结构40的相对侧上部分地暴露将成为源极/漏极区域的鳍结构20的上部。在本发明中，源极和漏极可互换使用并且它们的结构基本相同。在图5B中，分别在两个鳍结构20上形成两个伪栅极结构40，并且在两个鳍结构20上方形成一个伪栅极结构40。然而，该布局不限于图5B。
在一些实施例中，伪栅极结构40在Y方向上的宽度在从约5nm至约30nm的范围内，并且在其它的实施例中在从约7nm至约15nm的范围内。在一些实施例中，伪栅极结构的间距在从约10nm至50nm的范围内，并且在其它实施例中，在从约15nm至约40nm的范围内。
图6A和图6B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图6A是对应于图6B的线Y2-Y2的截面图。
在形成伪栅极结构40之后，通过使用CVD或其它合适的方法共形地形成用于侧壁间隔件45的绝缘材料的毯式层。毯式层以共形的方式沉积，使得其形成为在诸如侧壁的垂直表面、水平表面和伪栅极结构的顶部上具有基本相等的厚度。在一些实施例中，毯式层沉积为在从约2nm至约20nm的厚度。在一个实施例中，毯式层的绝缘材料与第一隔离绝缘层和第二隔离绝缘层的材料不同，并且由基于氮化硅的材料制成，基于氮化硅的材料诸如氮化硅、SiON、SiOCN或SiCN以及它们的组合。在一些实施例中，毯式层(侧壁间隔件45)由氮化硅制成。如图6A和图6B所示，侧壁间隔件45通过各向异性蚀刻形成在伪栅极结构40的相对侧壁上。
图7A和图7B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图7A是对应于图7B的线Y2-Y2的截面图。
随后，形成层间介电(ILD)结构50。用于ILD层50的材料包括诸如氧化硅、SiCOH和SiOC的含Si、O、C和/或H的化合物。诸如聚合物的有机材料可以用于ILD层50。如图7A所示，在形成ILD层50之后，实施诸如CMP的平坦化操作，使得伪栅极结构40的伪栅电极层的顶部暴露。在一些实施例中，硬掩模层(未示出)用于图案化伪栅极结构40，并且在一些实施例中，平坦化操作去除硬掩模层。
图8A和图8B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图8A是对应于图8B的线Y2-Y2的截面图。
下一步，如图8A和图8B所示，去除伪栅极结构40，从而分别形成其中暴露鳍结构20的上部的栅极间隔48。在一些实施例中，未去除侧壁间隔件45。
在伪栅极结构40的去除期间，ILD层50保护鳍结构20的S/D区域。可以使用等离子体干蚀刻和/或湿蚀刻去除伪栅极结构40。当伪栅电极层是多晶硅并且ILD层50是氧化硅时，可以使用诸如四甲基氢氧化铵(TMAH)溶液的湿蚀刻剂来选择性地去除伪栅电极层。之后，使用等离子体干蚀刻和/或湿蚀刻去除伪栅极介电层。
图9A和图9B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图9A是对应于图9B的线Y2-Y2的截面图。
之后，如图9A和图9B所示，在暴露的鳍结构20(其是沟道区域)以及周围区上方形成栅极介电层60。在某些实施例中，栅极介电层60包括一个或多个介电材料层，介电材料诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层60包括通过使用化学氧化形成在沟道层和介电材料之间的界面层。
可以通过CVD、ALD或任何合适的方法形成栅极介电层60。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成栅极介电层60，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层60的厚度在从约1nm至约6nm的范围内。
图10A和图10B以及图11A和图11B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极区域的FinFET的半导体器件的顺序工艺的各个阶段的一个。图10A是对应于图10B的线Y2-Y2的截面图。图11A是对应于图11B的线Y1-Y1的截面图。
随后，在栅极介电层60上形成栅电极层65。栅电极层65包括一个或多个导电材料层，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其它合适的方法形成栅电极层65。栅极介电层60和电极层65也沉积在ILD层50的上表面上方。之后，如图10A所示，通过使用例如CMP平坦化形成在ILD层50上方的栅极介电层和栅电极层，直至露出ILD层50的顶面。
在本发明的某些实施例中，可以在栅极介电层60和栅电极层65之间插入一个或多个功函调整层(未示出)。功函调整层由导电材料制成，导电材料诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层。对于n沟道FET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其它适当的工艺形成功函调整层。此外，可以使用不同的金属层分别形成用于n沟道FET和p沟道FET的功函调整层。
图11A示出了在形成栅电极层65之后的鳍结构20的源极/漏极区域。如图11A所示，鳍结构20的源极/漏极区域由ILD层50覆盖。
图12A和图12B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极区域的FinFET的半导体器件的顺序工艺的各个阶段的一个。图12A是对应于图12B的线Y1-Y1的截面图。
如图12A和图12B所示，通过一个或多个光刻和蚀刻操作图案化ILD层50，从而形成源极/漏极开口58。在源极/漏极开口58中，暴露鳍结构20的源极/漏极区域。
在一些实施例中，在形成源极/漏极开口58之前或之后，用适当的掺杂剂掺杂鳍结构20的源极/漏极区域。在图12A和图12B中，形成一个源极/漏极开口58以暴露两个鳍结构20。然而，该配置不限于此。在一些实施例中，仅在一个鳍结构上方形成一个源极/漏极开口58，并且在其它实施例中，在三个或多个鳍结构上方形成一个源极/漏极开口58。
图13A和图13B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图13A是对应于图13B的线Y1-Y1的截面图。
如图13A和图13B所示，在形成源极/漏极开口58并且暴露鳍结构20的源极/漏极区域之后，在鳍结构20上方形成一个或多个源极/漏极外延半导体层70。在一些实施例中，对于n型FET，源极/漏极外延层70包括掺杂有磷的Ge(Ge:P)或掺杂有P的Si1-xGex(SiGe:P)，其中，0.3<x<1。在某些实施例中，0.3<x，或0.5<x<0.8。
在一些实施例中，Ge:P层或SiGe:P层中P的量在从约1×1019原子/cm3至1×1020原子/cm3的范围内。在其它实施例中，P的量在从约2×1019原子/cm3至8×1019原子/cm3的范围内。在其它实施例中，对于p型FET，掺杂的硼(B)的在从约1×1019原子/cm3至1×1020原子/cm3的范围内，或在从约2×1019原子/cm3至8×1019原子/cm3的范围内。
可以通过使用金属有机CVD(MOCVD)、分子束外延(MBE)、ALD或任何其它成膜方法在鳍结构20的源极/漏极区域上外延形成Ge:P层。在一些实施例中，Ge2H6气体用作Ge的源气体。在一些实施例中，Si2H6气体用作Si的源气体。在某些实施例中，代替或除了使用Ge2H6和/或Si2H6之外，使用GeH4和/或SiH4。使用诸如H2、He、Ar和/或N2的一种或多种惰性气体作为稀释气体。
在一些实施例中，在Ge:P层或SiGe:P层的外延形成期间，衬底温度保持在从约350℃至约410℃的范围内。衬底温度是热板或晶圆夹持器/台的温度。在其它实施例中，衬底温度在从约380℃至约400℃的范围内。当使用Ge2H6气体和/或Si2H6气体时，可以在小于约400℃的相对低的温度下外延地形成Ge或SiGe层70。源极/漏极外延层70可以从半导体鳍结构20选择性地形成，并且不形成在ILD层50的上表面上。掺杂气体用于磷的是PH3、用于砷的是AsH3或用于硼的是B2H6。
形成源极/漏极外延层70，从而使得源极/漏极外延层70在鳍结构之上的厚度H2在一些实施例中在从约10nm至约100nm的范围内，并且在其它的实施例中在从约20nm至约60nm的范围内。如图13A所示，沉积的源极/漏极外延层70具有不平坦的表面。在一些实施例中，源极/漏极外延层70具有从衬底10测量的最高部分和最低部分，并且最高部分和最低部分之间的差H3在一些实施例中在从约10nm至约100的范围内，并且在其它实施例中在从约20nm至约60nm的范围内。在一些实施例中，最低部分位于两个鳍结构之间，并且在其它实施例中位于源极/漏极外延层70和ILD层50之间的界面处。此外，如图13A所示，在源极/漏极外延层70和隔离绝缘层30之间以及源极/漏极外延层70和ILD层50之间的源极/漏极开口58中没有形成空隙。
图14A和图14B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图14A是对应于图14B的线Y1-Y1的截面图。
如图14A和图14B所示，在形成源极/漏极外延层70之后，可选地实施热退火操作以使源极/漏极外延层70的表面变平。通过在一些实施例中在从约410℃至约470℃范围内的温度下并且在其它实施例中在从约440℃至约460℃范围内的温度下加热衬底来实施退火操作。在一些实施例中，实施退火操作持续时间在从约100秒至约500秒的范围内，并且在其它实施例中在从约250秒至350秒的范围内。在一些实施例中，在同一制造装置中，具体地，在与形成源极/漏极外延层70的工艺相同的工艺室中实施退火操作。在某些实施例中，在停止用于外延生长的工艺气体之后，并且之后使衬底温度增加至退火温度。因此，在不将衬底(源极/漏极外延层)暴露于大气，具体地暴露于含氧气氛的情况下实施退火操作。在一些实施例中，在退火操作期间，供应诸如H2、He、Ar和/或N2的惰性气体。通过退火操作，源极/漏极外延层70的上表面变得基本平坦。在其它实施例中，采用平坦化操作(诸如回蚀刻操作或化学机械抛光操作)来使源极/漏极外延层70的上表面变平。
在某些实施例中，实施激光退火操作以使源极/漏极外延层70变平。在这种情况下，仅将激光束选择性地施加至源极/漏极区而避开栅极结构。在一些实施例中，将源极/漏极外延层加热至约800℃至约1000℃。在一些实施例中，将激光施加至源极/漏极区域的持续时间在从约0.1纳秒至1000纳秒的范围内，并且在其它实施例中，在从约1纳秒至100纳秒的范围内。
在一些实施例中，鳍结构20的顶部和源极/漏极外延层70的上表面之间的距离H4在从约5nm至约90nm的范围内，并且在其它实施例中，在从约10nm至约50nm的范围内。在一些实施例中，源极/漏极外延层70从隔离绝缘层30的上表面的厚度H5在从约55nm至约190nm的范围内，并且在其它实施例中，在从约70nm至约130nm的范围内。
在一些实施例中，源极/漏极外延层70的上表面不完全平坦。如图14C和图14D所示，在一些实施例中，厚度(平坦度)变化D1，即，源极/漏极外延层70的最大厚度Hmax和最小厚度Hmin之间的差，小于约5nm。在某些实施例中，变化D1大于0nm或大于约0.2nm。在其它实施例中，变化D1在从约0.3nm至约3nm的范围内。在一些实施例中，如图14C所示，源极/漏极外延层的上表面具有凹形形状，并且最大厚度位于源极/漏极外延层和ILD层50之间的界面处。在某些实施例中，最小厚度位于两个鳍结构之间或位于源极/漏极外延层和ILD层50之间的其它界面处。在其它实施例中，如图14D所示，源极/漏极外延层70的上表面具有波形形状。在一些实施例中，在没有如上所述的额外的加热操作的情况下，通过调整外延生长条件，源极/漏极外延层70的上表面制成为平坦的。
图15A和图15B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图15A是对应于图15B的线Y1-Y1的截面图。
如图15A和图15B所示，在加热(退火)工艺之后，在源极/漏极外延层70上方形成界面层75。在一些实施例中，界面层75由半导体材料制成。用于界面层的半导体材料包括Si或Si1-yGey，其中，0<y<0.3。在一些实施例中，在半导体界面层75中掺杂磷(P)和/或砷(As)。在其它实施例中，掺杂硼(B)。在一些实施例中，界面半导体层75中的掺杂量在从约1×1020原子/cm3至1×1021原子/cm3的范围内，并且在其它实施例中，在从约2×1020原子/cm3至8×1020原子/cm3的范围内。在某些实施例中，掺杂有P的Si用作界面半导体层75。在一些实施例中，界面半导体层75是非单晶的，并且是非晶和/或多晶的。
可以通过使用金属有机CVD(MOCVD)、ALD或任何其它成膜方法在源极/漏极外延层70上形成界面半导体层75。在一些实施例中，使用SiH4、Si2H6、Si3H8、Si4H10、GeH4和Ge2H6中的一种或多种作为源气体。在某些实施例中，使用Si3H8和PH3来形成Si:P层。在一些实施例中，在界面半导体层75的外延形成期间，衬底温度保持在从约410℃至约470℃的范围内。在其它实施例中，衬底温度在从约440℃至约460℃的范围内。在某些实施例中，用于形成界面半导体层75的衬底温度与退火操作中的衬底温度相同或基本相同。在其它实施例中，退火操作和界面层的形成之间的衬底温度的改变在±10℃(基本相同)内。
在一些实施例中，界面半导体层75的厚度H6在从约5nm至约50nm的范围内，并且在其它实施例中在从约10nm至30nm的范围内。如图15A所示，在一些实施例中，界面半导体层75也形成在ILD层50上。换句话说，界面半导体层75共形地形成。
在一些实施例中，在同一制造装置中，具体地，在与退火操作相同的工艺室中实施界面半导体层75的形成。在某些实施例中，在期望的退火时间过去之后，供应用于界面半导体层75的工艺气体。因此，实施界面半导体层75的形成而不将衬底(变平的源极/漏极外延层)暴露于大气中，具体地，暴露于含氧气氛中。
图16A和图16B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图16A是对应于图16B的线Y1-Y1的截面图。
在一些实施例中，如图16A和图16B所示，实施离子注入操作72以将额外的掺杂剂注入至源极/漏极外延层70。在一些实施例中，注入P和/或As。在其它实施例中，注入B(BF2)。在一些实施例中，实施激光退火操作以激活源极/漏极外延层70中的掺杂剂(掺杂杂质)。在这种情况下，仅将激光束选择性地施加至源极/漏极区而避开栅极结构。在一些实施例中，将源极/漏极外延层加热至约800℃至约1000℃。可以在不实施离子注入操作72的情况下实施激光退火。
图17A和图17B示出了根据本发明的实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图17A是对应于图17B的线Y1-Y1的截面图。
如图17A和图17B所示，在形成界面半导体层75之后，形成导电接触件80。在接触开口58的剩余部分中形成一个或多个导电材料层。如图17A和图17B所示，在接触开口中和上方形成一个或多个导电材料层，并且之后实施诸如CMP操作的平坦化操作以形成接触件80。在一些实施例中，接触件80包括衬垫层82和主体层84。衬垫层是阻挡层和/或胶(粘合)层。在一些实施例中，在界面半导体层75上形成Ti层，并且在Ti层上形成TiN或TaN层作为衬垫层82。主体层84包括Co、Ni、W、Ti、Ta、Cu和Al或任何其它合适的材料的一层或多层。
如图17A和图17B所示，导电接触件80经由界面半导体层75仅与源极/漏极外延层70的上表面接触，并且因此不形成其中源极/漏极区域和/或源极/漏极外延层的侧面均由导电接触件覆盖的环绕式接触结构。ILD层50具有接触开口58，并且接触开口的下部由源极/漏极外延层70填充，并且接触开口的上部由界面半导体层75和导电接触件80填充。此外，在鳍结构20的源极/漏极区域之间没有形成空隙。在一些实施例中，源极/漏极外延层70的侧面和导电接触件80的侧面与ILD层50的开口的内壁直接接触。
图18A和图18B示出了根据本发明的另一实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。图18A和图18B是在形成源极/漏极外延层之后的俯视图。
在一些实施例中，当如图12A和图12B所示形成接触开口58时，俯视(平面)图中的接触开口的形状具有如图18A所示的圆角。在某些实施例中，当开口58的衬垫侧(例如，沿Y方向)较小时，开口58的形状为图18B所示的椭圆形。因此，鳍结构20从底部穿过进入源极/漏极外延层70，源极/漏极外延层70具有圆柱形形状，俯视图为具有圆角的椭圆形、圆形或多边形。
图19A和图19B示出了根据本发明的另一实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺的各个阶段的一个。
如图19A所示，当如图12A和图12B所示形成接触开口58时，过蚀刻形成开口的ILD层50的侧面的一部分以形成凹部59。凹部59由于ILD层50的蚀刻以形成开口58期间的蚀刻条件(例如，气体、功率等)的改变而形成。取决于改变的时间，凹部59的位置改变。在一些实施例中，如图19A所示，凹部59形成在鳍结构20的顶部和隔离绝缘层30的上表面之间的层级处。在其它实施例中，凹部59形成在鳍结构20的顶部的层级处，并且在某些实施例中，凹部59形成在比鳍结构20的顶部更高的层级处。如图19B所示，在形成源极/漏极外延层70之后，源极/漏极外延层70具有对应于凹部59的凸起部分。在一些实施例中，凸起部分距离开口的侧面的深度(最大深度)T1在从约2nm至约30nm的范围内。在一些实施例中，两个或多个凸起部分形成在开口的一个侧面的不同层级处。
图20A示出了根据本发明的另一实施例的具有平顶式源极/漏极外延层的FinFET的半导体器件的截面图。在该实施例中，在界面半导体层75和接触件80之间形成硅化物层78。在一些实施例中，硅化物层78包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。
图20B示出了根据本发明的另一实施例的具有平顶式源极/漏极外延层的FinFET的半导体器件的截面图。在该实施例中，源极/漏极区域24由与衬底10不同的材料制成。在如图12A和图12B所示形成接触开口58之后，使鳍结构20的源极/漏极区域凹进至或低于隔离绝缘层30的上表面的层级。之后，通过使用外延生长方法，在凹进的鳍结构上方形成源极/漏极半导体区域24。在一些实施例中，当衬底10是Si时，源极/漏极半导体区域24是Ge或Si1-zGez，其中，0.3<z<1。在其它实施例中，使用两个或多个半导体层作为源极/漏极半导体区域24。
图20C和图20D示出了根据本发明的其它实施例的具有平顶式源极/漏极外延层的FinFET的半导体器件的截面图。在图20C中，仅一个鳍结构(源极/漏极区域)20设置在开口58中并且由源极/漏极外延层70覆盖。在图20D中，三个鳍结构(源极/漏极区域)20设置在开口58中并且由源极/漏极外延层70覆盖。开口58中的鳍结构的数量可以多于三个并且可以多达10个。
图21A至图24B示出了根据本发明的另一实施例的用于制造具有平顶式源极/漏极外延层的FinFET的半导体器件的顺序工艺。应该理解，可以在图21A至图24B所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
如图21A和图21B所示，在衬底10上外延地形成沟道半导体层160。图21A是对应于图21B的线Y1-Y1的截面图。在一些实施例中，衬底10是Si，并且沟道半导体层160是Ge或Si1-zGez，其中，0.3<z<1。在一些实施例中，在衬底10和沟道半导体层160之间形成缓冲半导体层。
如图22A和图22B所示，通过使用参照图2A至图4B说明的类似的操作，形成从隔离绝缘层30突出的鳍结构162。图22A是对应于图22B的线Y1-Y1的截面图。
如图23A和图23B所示，通过使用参照图5A至图11B说明的类似的操作，形成栅极结构65。图23A是对应于图23B的线Y2-Y2的截面图。
如图24A和图24B所示，通过使用参照图12A至图17B说明的类似的操作，形成导电接触件80。图24A是对应于图24B的线Y1-Y1的截面图。在一些实施例中，鳍结构162的源极/漏极区域是Si1-zGez，其中，0.3<z<1，并且源极/漏极外延层70是掺杂有P和/或As的Ge或Si1-xGex，其中，z<x。
图25A至图34B示出了根据本发明的另一实施例的用于制造具有平顶式源极/漏极外延层的GAA FET的半导体器件的顺序工艺。应该理解，可以在图25A至图34B所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图25A至图26B示出了根据本发明的另一实施例的用于制造具有平顶式源极/漏极外延层的GAA FET的半导体器件的顺序工艺的各个阶段。图25A和图26A是对应于图25B和图26B的线Y1-Y1的截面图。
如图25A所示，在衬底10上方形成缓冲半导体层127。之后，如图26A和图26B所示，第一半导体层120和第二半导体层125交替堆叠在缓冲半导体层127上方。
在一些实施例中，衬底10是Si，第一半导体层120是Si，并且缓冲半导体层127和第二半导体层125是Si1-zGez，其中，0.2<z<0.7。在其它实施例中，衬底10是Si，第一半导体层120是Ge或Si1-xGex，其中，0.5<x<1，并且缓冲半导体层127和第二半导体层125是Si1-zGez，其中，0.2<z<0.7并且z<x。在其它实施例中，缓冲半导体层127的半导体材料和第二半导体层的半导体材料不同。通过使用CVD、MBE、ALD或任何其它合适的方法外延形成缓冲半导体层127、第一半导体层120和第二半导体层125。在一些实施例中，不形成缓冲半导体层127。
如图27A和图27B所示，通过使用参照图2A至图4B说明的类似操作，形成从隔离绝缘层30突出的鳍结构121。图27A是对应于图27B的线Y1-Y1的截面图。
如图27A所示，鳍结构121包括交替堆叠的第一半导体层120和第二半导体层125的多层。在一些实施例中，缓冲半导体层127的厚度大于每个第一半导体层120的厚度。虽然图27A示出了三个第一半导体层120和四个第二半导体层125，但是第一和第二半导体层的数量可以是两个、三个或四个以上并且多达十个。
如图28A和图28B所示，通过使用参照图5A至图8B说明的类似操作，形成其中分别暴露鳍结构121的上部的栅极间隔48。图28A是对应于图28B的线Y2-Y2的截面图。在一些实施例中，在开口48中暴露缓冲半导体层127的一部分。在其它实施例中，暴露整个缓冲半导体层127，并且在某些实施例中，未在开口48中暴露缓冲半导体层127。
之后，如图29A和图29B所示，去除栅极开口48中的缓冲半导体层127和第二半导体层125。图29A是对应于图29B的线Y2-Y2的截面图。可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液的湿蚀刻剂来选择性地去除第二半导体层125。因此，半导体线由第一半导体层120形成。
之后，如图30A和图30B所示，通过使用参照图9A至图10B说明的类似操作，形成栅极结构65。图30A是对应于图30B的线Y2-Y2的截面图。
此外，如图31A和图31B所示，通过使用参照图11A至图12B说明的类似操作，通过使用一个或多个光刻和蚀刻操作图案化ILD层150来形成源极/漏极开口58。图31A是对应于图31B的线Y1-Y1的截面图。在开口58中，暴露了鳍结构121的源极/漏极区域。
之后，如图32A和图32B所示，去除源极/漏极开口58中的缓冲半导体层127和第二半导体层125。图32A是对应于图32B的线Y1-Y1的截面图。可以使用诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液的湿蚀刻剂来选择性地去除第二半导体层125。
随后，如图33A和图33B所示，通过使用参照图13A至图14B说明的类似操作，形成源极/漏极外延层70。图33A是对应于图33B的线Y1-Y1的截面图。如图33A所示，源极/漏极外延层70环绕第一半导体层121的源极/漏极区域。在源极/漏极开口58中的源极/漏极外延层70中没有形成空隙。
此外，如图34A和图34B所示，通过使用参照图17A至图17B说明的类似操作，形成界面半导体层75和导电接触件80。图34A是对应于图34B的线Y1-Y1的截面图。
应该理解，FinFET和GAA FET经受进一步CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各个部件。
在上述实施例中，首先形成栅极结构，并且之后形成源极/漏极外延层。在其它实施例中，在保持伪栅极结构的同时形成源极/漏极外延层和界面半导体层，并且之后通过去除伪栅极结构来形成栅极结构。在这种情况下，在形成界面半导体层之后形成一个或多个介电层或其它层，并且图案化这些层以形成导电接触件。
图35A至图36B示出了接触电阻的模拟结果。如图35A所示，图35A是模拟中使用的结构的俯视图。两个接触件280设置在四组纳米线220上方。两个接触件280分开接触间隔CT。测试图35B(结构B)、图35C(结构C)和图35D(结构D)所示的三种不同的接触结构。在结构B至D中，由Ge制成的九条纳米线220在垂直方向上堆叠，并且由Ge:P制成的源极/漏极外延层270围绕纳米线。此外，接触件280形成为与源极/漏极外延层270接触。例如，在对应于理想情况的结构B中，接触件280环绕源极/漏极外延层270，其中，三面(顶部和两侧)的接触电阻都为2×10-19Ωcm2。在对应于通过当前生产方法制造的GAA FET例的结构C中，接触件280环绕源极/漏极外延层270，其中，仅顶面的接触电阻为2×10-19Ωcm2，并且两个侧面的接触电阻为1×10-17Ωcm2。由于工艺条件或其它因素，侧面的接触电阻变得比顶面的接触电阻高。例如，当利用激光退火时，仅通过激光有效地处理外延层的顶部以减小接触电阻。在对应于本发明的实施例的结构D中，接触件280形成在源极/漏极外延层270的顶面上，其中，接触电阻为2×10-19Ωcm2。
图36A和图36B示出了两个接触件280之间计算的总电阻。总电阻包括纳米线的电阻和接触电阻(左右两个分量)。图36A是纳米线组的间距P为24nm的情况，并且图36B是纳米线组的间距P为48nm的情况。如图36A和图36B所示，对应于本发明的实施例的结构D显示出比对应于制造例的结构C更低的接触电阻值。
本文描述的各个实施例或实例提供了超越现有技术若干优势。例如，在本发明中，通过使用导电接触件接触在平顶上的平顶式源极/漏极外延层，可以降低FinFET或GAA FET的源极/漏极区域处的接触电阻。此外，通过提供比环绕式接触结构更大体积的源极/漏极外延层，可以从FET的源极/漏极外延层对沟道区域提供更大量的应力。
应该理解，不是所有的优势都必需在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在层间介电层中形成开口，从而使得源极/漏极区域暴露在开口中。形成第一半导体层以完全覆盖开口内的暴露的源极/漏极区域。实施加热工艺以使第一半导体层的上表面基本变平。在第一半导体层上方形成导电接触层。在以上或以下的一个或多个实施例中，在实施加热工艺之后并且在形成导电接触层之前，在第一半导体层和层间介电层的上表面上方形成第二半导体层。在以上或以下的一个或多个实施例中，第一半导体层是Ge或Si1-xGex，其中，0.3<x<1。在以上或以下的一个或多个实施例中，第一半导体层掺杂有磷。在以上或以下的一个或多个实施例中，在从350℃至410℃的衬底温度下外延形成第一半导体层，并且在从410℃至470℃的衬底温度下实施加热工艺。在以上或以下的一个或多个实施例中，第二半导体层是Si或Si1-yGey，其中，0<y<0.3，并且在从410℃至470℃的衬底温度下形成第二半导体层。在以上或以下的一个或多个实施例中，第二半导体层是非晶或多晶的。在以上或以下的一个或多个实施例中，第二半导体层掺杂有磷。在以上或以下的一个或多个实施例中，在第一半导体层的底部或侧处没有形成空隙。在以上或以下的一个或多个实施例中，第一半导体层的侧面和导电接触层的侧面与开口的内壁接触。
根据本发明的另一方面，在制造半导体器件的方法中，在层间介电层中形成开口，从而使得鳍结构的源极/漏极区域暴露在开口中。鳍结构的源极/漏极区域从隔离绝缘层突出。通过外延生长形成第一半导体层以完全覆盖开口内的暴露的源极/漏极区域。实施加热工艺以回流第一半导体层。在第一半导体层上方形成第二半导体层。在第二半导体层上形成导电接触层。在以上或以下的一个或多个实施例中，在实施加热工艺之后，开口中的第一半导体层的厚度变化小于或等于5nm。在以上或以下的一个或多个实施例中，在实施加热工艺之后，开口中的第一半导体层的厚度变化大于或等于0.2nm。在以上或以下的一个或多个实施例中，在形成第二半导体层之后并且在形成导电接触层之前，退火第一半导体层和第二半导体层。在以上或以下的一个或多个实施例中，通过激光退火方法来实施退火操作。在以上或以下的一个或多个实施例中，在同一制造装置中实施形成第一半导体层、实施加热工艺和形成第二半导体层。在以上或以下的一个或多个实施例中，加热工艺和形成第二半导体层在相同的衬底温度下实施。在以上或以下的一个或多个实施例中，第一半导体层的生长速率在从5nm/min至15nm/min的范围内。
根据本发明的另一方面，在制造半导体器件的方法中，在层间介电层中形成开口，从而使得源极/漏极区域暴露在开口中。形成第一半导体层以完全覆盖开口内的暴露的源极/漏极区域。实施加热工艺以使第一半导体层的上表面基本变平。在第一半导体层上方形成导电接触层。在以上或以下的一个或多个实施例中，源极/漏极区域是(i)多个鳍从隔离绝缘层突出的部分，或(ii)半导体线的在隔离绝缘层上方水平延伸的部分。
根据本发明的一个方面，半导体器件包括设置在沟道半导体层上方的栅极结构、设置在沟道半导体层的侧上的源极/漏极区域、覆盖源极/漏极区域的第一外延半导体层、设置在第一外延半导体层上方的导电接触件以及具有开口的介电层，开口的下部由第一外延半导体层填充，并且开口的上部由导电接触件填充。在以上或以下的一个或多个实施例中，半导体器件还包括设置在第一外延半导体层和导电接触件之间以及介电层和导电接触件之间的开口中的第二半导体层。在以上或以下的一个或多个实施例中，第一外延半导体层是Ge或Si1-xGex，其中，0.3<x<1。在以上或以下的一个或多个实施例中，第一外延半导体层掺杂有1×1019原子/cm3至1×1020原子/cm3的量的磷。在以上或以下的一个或多个实施例中，第二半导体层是Si或Si1-yGey，其中，0<y<0.3。在以上或以下的一个或多个实施例中，第二半导体层是非晶或多晶的。在以上或以下的一个或多个实施例中，第二半导体层掺杂有1×1020原子/cm3至1×1021原子/cm3的量的磷。在以上或以下的一个或多个实施例中，源极/漏极区域是Ge或Si1-zGez，其中，0.3<z<1。在以上或以下的一个或多个实施例中，在第一外延半导体层的底部或侧处没有形成空隙。在以上或以下的一个或多个实施例中，第一外延半导体层的侧面和导电接触件的侧面与开口的内壁接触。在以上或以下的一个或多个实施例中，开口中的第一外延半导体层的厚度变化小于或等于5nm。在以上或以下的一个或多个实施例中，开口中的第一外延半导体层的厚度变化大于或等于0.2nm。在以上或以下的一个或多个实施例中，第一外延半导体层掺杂有1×1019个原子/cm3至1×1020原子/cm3的量的硼。在以上或以下的一个或多个实施例中，第一外延半导体层掺杂有1×1019个原子/cm3至1×1020原子/cm3的量的镓。
根据本发明的另一方面，半导体器件包括设置在衬底上方的沟道半导体层、设置在沟道半导体层的侧上的源极/漏极区域、设置在沟道半导体层中的至少一个上方的栅极结构、覆盖源极/漏极区域的第一半导体层、由与第一半导体层不同的材料制成并且设置在第一半导体层上的第二半导体层、设置在第二半导体层上方的导电接触件以及具有开口的介电层，开口的下部由第一外延半导体层填充，并且开口的上部由第二半导体层和导电接触件填充。在以上或以下的一个或多个实施例中，开口中的第一外延半导体层的厚度变化小于或等于5.0nm。在以上或以下的一个或多个实施例中，开口中的第一外延半导体层的厚度变化小于或等于3.0nm。在以上或以下的一个或多个实施例中，开口中的第一外延半导体层的厚度变化大于或等于0.2nm。在以上或以下的一个或多个实施例中，在源极/漏极区域之间没有形成空隙。
根据本发明的另一方面，半导体器件包括位于衬底上方的半导体线，半导体线沿着垂直方向布置并且分别具有沟道区域和源极/漏极区域；围绕沟道区域的栅极结构；覆盖源极/漏极区域的第一半导体层；由与第一半导体层不同的材料制成并且设置在第一半导体层上的第二半导体层以及设置在第二半导体层上方的导电接触件。第一外延半导体层的厚度变化小于或等于5.0nm。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在层间介电层中形成开口，从而使得源极/漏极区域暴露在所述开口中；
形成第一半导体层以完全覆盖所述开口内的暴露的源极/漏极区域，所述第一半导体层的侧壁与所述层间介电层的所述开口处的内侧壁直接接触；
实施加热工艺以使所述第一半导体层的上表面变平；以及
在所述第一半导体层上方形成导电接触层，并且整个所述导电接触层位于所述第一半导体层上方，
其中，所述第一半导体层的所述上表面与所述导电接触层接触，并且不形成所述第一半导体层的侧面均由导电接触层覆盖的环绕式接触结构。
2.根据权利要求1所述的方法，还包括，在实施所述加热工艺之后并且在形成所述导电接触层之前，在所述第一半导体层上方和所述层间介电层的上表面上方形成第二半导体层，
其中，形成所述第一半导体层之后到开始实施所述加热工艺时的期间，所述第一半导体层的上表面形状保持不变。
3.根据权利要求1所述的方法，其中，所述第一半导体层是Ge或Si1-xGex，其中，0.3<x<1。
4.根据权利要求3所述的方法，其中，所述第一半导体层掺杂有磷。
5.根据权利要求3所述的方法，其中：
在从350℃至410℃的衬底温度下外延形成所述第一半导体层，以及
在从410℃至470℃的衬底温度下实施所述加热工艺。
6.根据权利要求2所述的方法，其中：
所述第二半导体层是Si或Si1-yGey，其中，0<y<0.3，以及
在从410℃至470℃的衬底温度下形成所述第二半导体层。
7.根据权利要求6所述的方法，其中，所述第二半导体层是非晶或多晶的。
8.根据权利要求6所述的方法，其中，所述第二半导体层掺杂有磷。
9.根据权利要求1所述的方法，其中，在所述第一半导体层的底部或侧部处没有形成空隙。
10.根据权利要求1所述的方法，其中，所述第一半导体层的侧面和所述导电接触层的侧面与所述开口的内壁接触。
11.一种制造半导体器件的方法，所述方法包括：
在层间介电层中形成开口，从而使得鳍结构的源极/漏极区域暴露在所述开口中，所述鳍结构的源极/漏极区域从隔离绝缘层突出；
通过外延生长形成第一半导体层以完全覆盖所述开口内的暴露的源极/漏极区域，所述第一半导体层的侧壁与所述层间介电层的所述开口处的内侧壁直接接触；
实施加热工艺以回流所述第一半导体层；
在所述第一半导体层上方形成第二半导体层；以及
在所述第二半导体层上形成导电接触层，并且整个所述导电接触层位于所述第二半导体层上方，
其中，所述第一半导体层的顶面经由所述第二半导体层与所述导电接触层接触，并且不形成所述第一半导体层的侧面均由导电接触层覆盖的环绕式接触结构。
12.根据权利要求11所述的方法，其中，在实施所述加热工艺之后，所述开口中的所述第一半导体层的厚度变化小于或等于5nm。
13.根据权利要求12所述的方法，其中，在实施所述加热工艺之后，所述开口中的所述第一半导体层的厚度变化大于或等于0.2nm。
14.根据权利要求11所述的方法，还包括，在形成所述第二半导体层之后并且在形成所述导电接触层之前，退火所述第一半导体层和所述第二半导体层。
15.根据权利要求14所述的方法，其中，通过激光退火方法实施退火操作。
16.根据权利要求11所述的方法，其中，在同一制造装置中实施形成所述第一半导体层、实施所述加热工艺和形成所述第二半导体层。
17.根据权利要求11所述的方法，其中，所述加热工艺和形成所述第二半导体层在相同的衬底温度下实施。
18.根据权利要求11所述的方法，其中，所述第一半导体层的生长速率在从5nm/min至15nm/min的范围内。
19.一种半导体器件，包括：
栅极结构，设置在沟道半导体层上方；
源极/漏极区域，设置在所述沟道半导体层的侧部上；
隔离绝缘层，所述沟道半导体层和所述源极/漏极区域从所述隔离绝缘层突出；
第一外延半导体层，覆盖所述源极/漏极区域；
导电接触件，设置在所述第一外延半导体层上方；以及
具有开口的介电层，设置在所述隔离绝缘层上方，并且所述开口的下部由所述第一外延半导体层填充，并且所述开口的上部由所述导电接触件填充，并且所述导电接触件通过所述第一外延半导体层与所述隔离绝缘层完全间隔开，
其中，第一外延半导体层的顶面与所述导电接触件接触，并且不形成第一外延半导体层的侧面均由导电接触件覆盖的环绕式接触结构。
20.根据权利要求19所述的半导体器件，还包括，设置在所述第一外延半导体层和所述导电接触件之间以及所述介电层和所述导电接触件之间的所述开口中的第二半导体层。
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