CN114864494A - 半导体装置的制造方法 - Google Patents

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CN
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dielectric layer
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semiconductor
sacrificial
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沈书文
陈振平
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在半导体装置的制造方法中，形成鳍结构，鳍结构包含设置于底部鳍结构上方的第一半导体层和第二半导体层的堆叠层及位于堆叠层上方的硬遮罩层。在暴露的硬遮罩层和堆叠层的至少侧壁上方形成牺牲包覆层。进行蚀刻操作，以移除牺牲包覆层的横向部分，进而在暴露的硬遮罩层和堆叠层的侧壁上留下牺牲包覆层。形成第一介电层及第二介电层，第二介电层的材料不同于第一介电层的材料。将第二介电层凹陷，且在凹陷的第二介电层上形成第三介电层，第三介电层的材料不同于第二介电层的材料。在蚀刻操作期间，在牺牲包覆层上方形成保护层。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及半导体技术，且特别涉及半导体装置的制造方法。
背景技术
随着半导体产业进展至纳米技术工艺节点以追求更大的装置密度、更高效能及更小成本，制造和设计方面的挑战造就三维设计的发展，例如多栅极场效晶体管(fieldeffect transistor，FET)，多栅极场效晶体管包含鳍式场效晶体管(fin FET，FinFET)和全绕式栅极(gate-all-around，GAA)场效晶体管。在鳍式场效晶体管中，栅极电极相邻于具有栅极介电层设置于其间的通道区的三个侧面。由于栅极结构围绕(环绕)三个表面上的鳍，因此晶体管本质上具有三个栅极来控制通过鳍或通道区的电流。不巧地，第四面(通道的底部)远离栅极电极，因此不受靠近的栅极控制。相对地，在全绕式栅极场效晶体管中，栅极电极围绕通道区的所有侧面，允许通道区较完全的空乏(depletion)，并因为较陡峭的次临界电流摆幅(sub-threshold current swing；SS)和较小的漏极引致势垒下降(draininduced barrier lowering；DIBL)，造成短通道效应减弱。晶体管的尺寸持续缩减至次10-15nm科技节点，故需要进一步改善全绕式栅极场效晶体管。
发明内容
在一些实施例中，提供半导体装置的制造方法，此方法包含形成鳍结构，鳍结构包含设置于底部鳍结构上方的第一半导体层和第二半导体层的堆叠层及位于堆叠层上方的硬遮罩(掩膜)层；形成隔离绝缘层，使得隔离绝缘层暴露硬遮罩层和堆叠层；在硬遮罩层和堆叠层上方形成牺牲包覆层；进行蚀刻操作，以移除牺牲包覆层的横向部分，进而在硬遮罩层和堆叠层的侧壁上留下牺牲包覆层；在堆叠层和牺牲包覆层上方形成第一介电层；在第一介电层上方形成第二介电层，第二介电层的材料不同于第一介电层的材料；将第二介电层凹陷；以及在凹陷的第二介电层上形成第三介电层，第三介电层的材料不同于第二介电层的材料，进而形成壁鳍结构，其中在蚀刻操作期间，在牺牲包覆层上方形成保护层。
在一些实施例中，提供半导体装置的制造方法，此方法包含形成多个鳍结构，多个鳍结构各包含设置于底部鳍结构上方的第一半导体层和第二半导体层的堆叠层及位于堆叠层上方的硬遮罩层；形成隔离绝缘层，使得隔离绝缘层暴露硬遮罩层和堆叠层；在硬遮罩层和堆叠层上方形成牺牲包覆层；进行蚀刻操作，以移除牺牲包覆层的横向部分，进而在硬遮罩层和堆叠层的侧壁上留下牺牲包覆层，其中在蚀刻操作期间，在牺牲包覆层上方形成保护层；形成第一介电层，第一介电层不完全填充鳍结构之间的空间；在第一介电层上方形成第二介电层，以完全填充鳍结构之间的空间，第二介电层的材料不同于第一介电层的材料；将第二介电层凹陷；在凹陷的第二介电层上形成第三介电层，第三介电层的材料不同于第二介电层的材料，进而形成壁鳍结构；移除硬遮罩层；在鳍结构上方形成牺牲栅极结构；在牺牲栅极结构的侧壁及壁鳍结构的一部分的侧壁上形成侧壁间隙壁；在鳍结构上方相邻于侧壁间隙壁形成源极/漏极结构；在源极/漏极结构上方形成第四介电层；移除牺牲栅极结构；移除牺牲包覆层；移除第一半导体层；以及形成金属栅极结构围绕第二半导体层。
在另外一些实施例中，提供半导体装置的制造方法，此方法包含形成多个鳍结构，多个鳍结构各具有半导体鳍、位于半导体鳍上的硬遮罩层、从隔离绝缘层突出的半导体鳍的上部；在硬遮罩层和半导体鳍上方形成牺牲包覆层；部分蚀刻牺牲包覆层的横向部分；在牺牲包覆层上方形成保护层；移除牺牲包覆层的横向部分的剩下部分，进而在硬遮罩层和半导体鳍的侧壁上留下牺牲包覆层；形成第一介电层，以部分填充半导体鳍之间的空间；在第一介电层上方形成第二介电层，以完全填充空间，第二介电层的材料不同于第一介电层的材料；将第二介电层凹陷；以及在凹陷的第二介电层上形成第三介电层，第三介电层的材料不同于第二介电层的材料，进而在鳍结构之间形成壁鳍结构。
附图说明
根据以下的详细说明并配合说明书附图可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A、1B、2A、2B、3、4、5、6、7A、7B、7C、7D、7E、8和9显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的剖面示意图。
图10A、10B、10C和10D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图11A、11B、11C和11D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图12A、12B和12C显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图13A、13B和13C显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图14A、14B、14C和14D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图15A、15B、15C和15D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图16A、16B、16C和16D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图17A、17B、17C和17D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图18A、18B、18C和18D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图19A、19B和19C显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图20A、20B和20C显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图21A、21B和21C显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图22A、22B、22C和22D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图23A、23B、23C、23D和23E显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
图24A、24B、24C和24D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段的其中一者的剖面示意图。
附图标记说明：
10：半导体基底
15,66：硬遮罩(掩膜)层
15A：第一硬遮罩层
15B：第二硬遮罩层
18：衬垫层
20：第一半导体层
22,22A：第一底部半导体层
22B：第二底部半导体层
23：底部鳍结构
24：顶部半导体层
25：第二半导体层
26：盖半导体层
29：鳍结构
30：绝缘材料层
32：化学氧化层
35：牺牲包覆层
36：保护层
40：第一介电层
45：第二介电层
50：第三介电层
62：牺牲栅极介电层
64：牺牲栅极电极层
65：侧壁间隙壁
69：源极/漏极空间
70：内部间隙壁
71A,71B：孔洞
82：第一外延层
84：第二外延层
86：第三外延层
84N,84P：外延层
90：第五介电层
102：栅极介电层
104：栅极电极层
A,B：宽度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明。例如，元件的尺寸不限于本公开的一实施方式的范围或数值，但可取决于元件的处理条件及/或要求性质。此外，在随后描述中在第二部件上方或在第二部件上形成第一部件的包括第一及第二部件形成为直接接触的实施例，以及亦可包括额外部件可形成在第一及第二部件之间，使得第一及第二部件可不直接接触的实施例。为简单及清晰起见，不同部件可能任意地以不同的比例绘制出。
再者，为了方便描述附图中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所示出的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。此外，术语“由...制成”可意味“包括”或“由...组成”。在本发明实施例中，除非另外描述，“A、B及C者”意味着“A、B及/或C”(A、B、C、A及B、A及C、B及C或A、B及C)，并且并不意味来自A的一个元件、来自B的一个元件及来自C的一个元件。
决定场效晶体管(field effect transistor，FET)(例如鳍式场效晶体管(finFET，FinFET)以及全绕式栅极(gate-all-around，GAA)场效晶体管)的装置效能的因素之一为外延源极/漏极结构的形状。特别来说，当将鳍式场效晶体管或全绕式栅极场效晶体管的源极/漏极区凹陷，接着在凹口中形成外延源极/漏极层，蚀刻大致定义外延源极/漏极结构的形状。再者，当两相邻鳍结构邻近彼此，外延层不期望地合并在一起。在本发明实施例中，应用壁鳍结构(wall fin structure)，以将相邻的源极/漏极外延层物理及电性隔离，并用以定义源极/漏极外延层的形状。优化的源极/漏极形状可改善鳍式场效晶体管及全绕式栅极场效晶体管的开关电流比(Ion/Ioff Current ratio)，且可改善装置效能。
在本发明实施例中，源极/漏极代表源极及/或漏极。应当注意的是，在本发明实施例中，可互换使用源极和漏极，且源极和漏极的结构大致相同。
图1-24D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段。应当理解的是，可在图1-24D所示的工艺之前、期间及之后提供额外的操作，且对于方法的其他实施例，可取代或消除以下描述的一些操作。可互换这些操作/工艺的顺序。
如图1A所示，第一半导体层20和第二半导体层25交替形成于半导体基底10上方。在一些实施例中，半导体基底10为结晶硅基底。在其他实施例中，半导体基底10包含其他元素半导体(例如锗)、化合物半导体(包含第IV-IV族化合物半导体(例如SiC和SiGe)、第III-V族化合物半导体(例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP))或前述的组合。在一实施例中，半导体基底10为绝缘层上覆硅(silicon-on-insulator，SOI)基底的硅层。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，且可包含一层或多层的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一实施例中，第一半导体层20为Si1-xGex，其中x等于或大于约0.2且等于或小于约0.6，且第二半导体层25为Si1-yGey，其中y小于x且等于或小于约0.1。在本发明实施例中，“M化合物”或“M基化合物”表示化合物的大部分为M。
第一半导体层20的厚度可等于或小于第二半导体层25的厚度，且在一些实施例中，第一半导体层20的厚度在约4nm至约30nm的范围中，且在其他实施例中，第一半导体层20的厚度在约5nm至约20nm的范围中。在一些实施例中，第二半导体层25的厚度在约4nm至约30nm的范围中，且在其他实施例中，第二半导体层25的厚度在约5nm至约20nm的范围中。第一半导体层20的厚度可彼此相同或不同，且第二半导体层25的厚度可彼此相同或不同。虽然图1A显示三个第一半导体层20和三个第二半导体层25，但是数量不限于三个，在一些实施例中，第一半导体层20和第二半导体层25的数量可为1、2或大于3。
再者，在一些实施例中，顶部半导体层24外延形成于第一半导体层20和第二半导体层25的堆叠结构上方。在一些实施例中，顶部半导体层24为Si1-zGez，其中z等于或大于约0.2且等于或小于约0.7。在一些实施例中，z＝x。顶部半导体层24的厚度大于第一半导体层20和第二半导体层25的每一者。在一些实施例中，顶部半导体层24的厚度在约10nm至约100nm的范围中，且在其他实施例中，顶部半导体层24的厚度在约20nm至约50nm的范围中。再者，在一些实施例中，由不同于顶部半导体层24的材料制成的盖半导体层26外延形成于顶部半导体层24上。在一些实施例中，盖半导体层26由Si制成，且具有厚度在约0.5nm至约10nm的范围中。盖半导体层26用于控制Ge从顶部半导体层24向外扩散，且在后续进行的化学机械研磨(chemical mechanical polishing，CMP)期间用以维持顶部半导体层24的表面的品质。
再者，包含一层或多层绝缘材料或非晶半导体材料(例如非晶硅)的硬遮罩(掩膜)层15形成于盖半导体层26上方。在一些实施例中，硬遮罩层15包含第一硬遮罩层15A和第二硬遮罩层15B。在一些实施例中，第一硬遮罩层15A为具有厚度在约1nm至约20nm的范围中的氧化硅，且第二硬遮罩层15B为具有厚度在约10nm至约100nm的范围中的氮化硅。
在形成图1A所示的堆叠层之后，通过使用一个或多个微影(光刻)和蚀刻操作形成鳍结构，如图2A所示。鳍结构可通过任何合适的方法来图案化。举例来说，举例来说，鳍可通过使用一个或多个光微影工艺(包含双重图案化或多重图案化工艺)来图案化。一般来说，双重图案化或多重图案化工艺结合了光微影和自对准工艺，以创造具有较小间距的图案，举例来说，此图案具有比使用单一直接光微影工艺可获得的间距更小的图案。举例来说，在一实施例中，牺牲层形成于基底上方并通过使用光微影工艺图案化。间隔物通过使用自对准工艺形成于图案化牺牲层旁边。接着，移除牺牲层，且可接着使用剩下的间隔物将硬遮罩层15图案化。通过使用图案化硬遮罩层作为蚀刻遮罩，将堆叠半导体层图案化为鳍结构29，如图2A所示。在一些实施例中，顶部半导体层24和盖半导体层26为硬遮罩层以及用于后续进行化学机械研磨工艺时的蚀刻停止层的一部分。
在图2A中，鳍结构29沿Y方向延伸，并沿X方向排列。鳍结构的数量不限于图2A显示的两个，且可小至一个或三个或更多个。在一些实施例中，一个或多个虚设鳍结构形成于鳍结构29的两侧，以改善图案化操作中的图案保真度(pattern fidelity)。如图2A所示，第一和第二半导体层的交替堆叠物设置于底部鳍结构23上。
在一些实施例中，沿Y方向延伸的鳍结构29的上部的宽度在约5nm至约40nm的范围中，且在其他实施例中，沿Y方向延伸的鳍结构29的上部的宽度在约10nm至约30nm的范围中。
在一些实施例中，在形成第一半导体层和第二半导体层的交替堆叠物之前，第一底部半导体层22A外延形成于半导体基底10上。第一底部半导体层22A由不同于半导体基底10的材料制成。在一些实施例中，当半导体基底10为硅基底时，第一底部半导体层22A包含SiGe，其中锗含量在约10％原子百分比(atomic％)至约60％原子百分比(Si0.9Ge0.1-Si0.4Ge0.6)。在一些实施例中，第一底部半导体层22A的厚度在约4nm至约30nm的范围中，且在其他实施例中，第一底部半导体层22A的厚度在约5nm至约25nm的范围中。
再者，第二底部半导体层22B外延形成于第一底部半导体层22A上方。第二底部半导体层22B由不同于第一底部半导体层22A的材料制成。在一些实施例中，当第一底部半导体层22A由SiGe制成时，第二底部半导体层22B包含Si或SiGe，其中第二底部半导体层22B的锗含量小于第一底部半导体层22A，且大于0％原子百分比至约10％原子百分比。在一些实施例中，第二底部半导体层22B的厚度在约40nm至约200nm的范围中，且在其他实施例中，第二底部半导体层22B的厚度在约50nm至约150nm的范围中。
接着，如图1B所示，第一半导体层20和第二半导体层25交替形成于第二底部半导体层22B上方。相似于图2A，形成鳍结构29，如图2B所示。
在形成图2A所示的鳍结构29之后，一个或多个衬垫层18形成于鳍结构29上方，且包含一层或多层绝缘材料的绝缘材料层30形成于基底上方，以将具有衬垫层18的鳍结构29完全埋置于绝缘材料层30中。
用于衬垫层18和绝缘材料层30的绝缘材料可彼此相同或不同，且包含氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiOC、SiCN、氟掺杂硅酸盐玻璃(fluorine-doped silicateglass，FSG)或低介电常数介电材料的一个或多个。在一些实施例中，衬垫层18由氧化硅或氮化硅制成，且绝缘材料层30由氧化硅制成。绝缘材料通过低压化学气相沉积(lowpressure chemical vapor deposition，LPCVD)、等离子体辅助化学气相沉积(plasmaenhanced CVD，PECVD)、可流动化学气相沉积(flowable CVD，FCVD)及/或原子层沉积(atomic layer deposition，ALD)形成。在形成绝缘材料层30之后，可进行退火操作。接着，进行平坦化操作(例如化学机械研磨(CMP)方法及/或回蚀刻方法)，使得硬遮罩层15(第二硬遮罩层15B)的上表面从绝缘材料层30暴露，如图3所示。
接着，如图4所示，将绝缘材料层30凹陷，以形成隔离绝缘层，以暴露鳍结构29的上部。在此操作，隔离绝缘层将鳍结构29彼此隔开，因此隔离绝缘层也被称为浅沟槽隔离(shallow trench isolation，STI)。
在一些实施例中，将绝缘材料层30凹陷，直到暴露底部鳍结构23的上部。第一半导体层20为将后续移除的牺牲层，且第二半导体层25为将后续形成为半导体线或半导体片(纳米体或纳米结构)，作为全绕式栅极场效晶体管的通道层。在一些实施例中，再将绝缘材料层30凹陷蚀刻期间或之后，移除衬垫层18、硬遮罩层15和盖半导体层26，进而暴露顶部半导体层24，如图4所示。在一些实施例中，在通过凹陷蚀刻形成隔离绝缘层之后，进行湿清洁操作，以在顶部半导体层24的侧面以及鳍结构的暴露部分中的第一和第二半导体层形成化学氧化层32(请参照图11D)。
在形成隔离绝缘层之后，牺牲包覆层35形成于鳍结构29的暴露部分上方，如图5所示。牺牲包覆层35包含一个或多个绝缘材料或半导体材料。在一些实施例中，牺牲包覆层35包含非晶或多晶半导体材料(例如Si、SiC、SiGe或Ge)。在某些实施例中，牺牲包覆层35为非晶SiGe，具有Ge浓度在约20％原子百分比至约40％原子百分比的范围中。在一些实施例中，牺牲包覆层35的Ge浓度相同或相似于第一半导体层20的Ge浓度(浓度差异在±5％内)。在一些实施例中，牺牲包覆层35的厚度在约5nm至约50nm的范围中。如果牺牲包覆层35的厚度小于此范围，形成金属栅极的空间太小，且可能无法适当地形成金属栅极结构的一些层。如果牺牲包覆层35的厚度大于此范围，可能不足以使相邻鳍结构之间电性隔离。在一些实施例中，在形成牺牲包覆层35之前，薄半导体层形成于鳍结构29的暴露部分上方。在一些实施例中，薄半导体层为非掺杂硅。在一些实施例中，非掺杂硅为结晶硅。在一些实施例中，薄半导体层的厚度在约2nm至约3nm的范围中。在一些实施例中，牺牲包覆层35通过化学气相沉积或原子层沉积顺应性形成。在一些实施例中，牺牲包覆层35的沉积温度小于或相似于第一半导体层20的沉积温度。在一些实施例中，牺牲包覆层35的沉积温度在约500℃至约650℃的范围中。源气体包含SiH4、GeH4和HCl的混合物，以H2或N2作为载气。牺牲包覆层35控制隔离区域中的应力。
接着，如图6所示，进行一个或多个回蚀刻操作，以移除牺牲包覆层35的水平部分，使得暴露顶部半导体层24的上表面以及绝缘材料层30的上表面。在一些实施例中，在沉积-蚀刻操作之后，进行湿清洁工艺，以移除残留物。
图7A-7D显示移除牺牲包覆层35的水平部分的回蚀刻操作的细节。
在一些实施例中，如图7A所示，使用CF4和Ar的混合气体进行穿透(breakthrough)等离子体蚀刻。穿透蚀刻移除牺牲包覆层35的肩部。接着，进行主要等离子体蚀刻，如图7B所示。在一些实施例中，使用Cl2和N2的混合气体。在一些实施例中，主要等离子体蚀刻的偏压电压大于穿透蚀刻的偏压电压。通过主要等离子体蚀刻的偏压电压大于穿透蚀刻的偏压电压，更有效地移除牺牲包覆层35的水平部分。在一些实施例中，以射频产生的等离子体在约0.5MHz至2MHz的范围中。在一些实施例中，主要蚀刻直到牺牲包覆层35的水平部分的厚度剩下约1nm至约2nm时停止。
在主要蚀刻之后，进行原子层处理工艺，以形成在牺牲包覆层35上方形成保护层36，如图7C所示。在一些实施例中，保护层36包含牺牲包覆层35的氧化物(例如SiGe氧化物)。在一些实施例中，通过使用原子层处理以含氧气体将牺牲包覆层35的表面直接氧化。在一些实施例中，含氧气体为SO2、NO2、N2O、CO2、O2或臭氧的一个或多个。在某些实施例中，使用SO2。在一些实施例中，一起使用一个或多个载气(例如H2、N2或Ar)与含氧气体。在一些实施例中，通过使用等离子体进行牺牲包覆层35的氧化。在一些实施例中，等离子体氧化期间的基底温度在约25℃至约100℃的范围中，且在其他实施例中，等离子体氧化期间的基底温度在约40℃至约80℃的范围中。在一些实施例中，保护层36的厚度在约1nm至约5nm的范围中。当保护层36太薄时，保护层36无法在后续去脚(defooting)蚀刻操作中保护牺牲包覆层35的侧壁，而当保护层36太厚时，需要不必要的长时间氧化工艺，这可能使牺牲包覆层35及/或第一/第二半导体层的特性变弱。在其他实施例中，保护层36包含牺牲包覆层35的氮化物或氮氧化物(例如SiGe氮化物或SiGe氮氧化物)。
接着，如图7D所示，进行去脚蚀刻，以完全移除牺牲包覆层35形成于绝缘材料层30上的水平部分。在一些实施例中，去脚蚀刻使用Cl2和N2的混合气体或CF4和Ar的混合气体。在一些实施例中，去脚蚀刻包含高偏压模式(偏压电压在约250W至约350W的范围中)以及低偏压模式(偏压电压在约50W至约150W的范围中)。由于牺牲包覆层35的侧壁的底部不被保护层36覆盖，因此蚀刻牺牲包覆层35的侧壁的底部比牺牲包覆层35的侧壁的中间部更多。因此，如图7E所示，宽度A为在最上方第二半导体层25与顶部半导体层24之间的界面测量的牺牲包覆层35的侧壁的外表面之间的距离，宽度B为在牺牲包覆层35的侧壁与绝缘材料层30的上表面之间的界面测量的牺牲包覆层35的侧壁的外表面之间的距离，宽度A相似于宽度B。换句话说，在回蚀刻操作之后，牺牲包覆层35的侧壁不具有尾部或基脚(尾部形状)。在一些实施例中，在密集图案中的B-A值在约0nm至约0.1nm的范围中，其中相邻鳍结构之间的空间在约40nm或更小。在其他实施例中，在密集图案中的B-A值在约0.2nm至约0.8nm的范围中。当相邻鳍结构之间的空间在约100nm或更大时，在疏松图案中的B-A值在约0.5nm至约1.0nm的范围中。当不形成保护层36时，在疏松图案中的B-A值为5nm或更大。在一些实施例中，在回蚀刻操作之后或在回蚀刻操作期间，牺牲包覆层35的侧壁上的保护层36通过例如使用稀释氢氟酸的湿蚀刻来完全移除。在其他实施例中，在密集图案中，宽度A比宽度B大约0.1nm至约0.5nm。
之后，第一介电层40形成于鳍结构上方，且第二介电层45形成于第一介电层40上方，使得鳍结构完全埋置于第二介电层45中，如图8所示。第一介电层40包含一层或多层绝缘材料(例如氧化硅、氮氧化硅、氮化硅、SiOC、SiCN或SiOCN)，此绝缘材料通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积或原子层沉积(ALD)或任何其他合适的膜形成方法形成。在某些实施例中，使用SiCN或SiOCN作为第一介电层40。在一些实施例中，如图8所示，第一介电层40顺应性形成于鳍结构上方，使得在相邻鳍结构之间形成空间。在一些实施例中，第一介电层40的厚度在约2.5nm至约20nm的范围中，且在其他实施例中，第一介电层40的厚度在约5nm至约10nm的范围中。
第二介电层45的材料不同于第一介电层40的材料。在一些实施例中，第二介电层45包含一层或多层绝缘材料(例如氧化硅、氮氧化硅、氮化硅、SiOC、SiCN或SiOCN)，此绝缘材料通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积或原子层沉积(ALD)或任何其他合适的膜形成方法形成。在一些实施例中，第二介电层45由氮化硅或氧化硅制成。在一些实施例中，第二介电层45由包含第一层和第二层。第一层通过例如可流动化学气相沉积工艺，接着在惰性气体环境中400℃至800℃的热退火工艺形成的氧化硅。第二层也可为通过等离子体辅助化学气相沉积工艺形成的第二层。在一些实施例中，第二介电层45的厚度在约60nm至约500nm的范围中。如图8所示，在一些实施例中，第二介电层45完全填充相邻鳍结构之间的空间。在其他实施例中，空间的底部形成空隙。在一些实施例中，一个或多个额外的介电层形成于第一介电层40与第二介电层45之间。
在形成第二介电层45之后，进行平坦化工艺(例如回蚀刻工艺或化学机械研磨(CMP)工艺)，以将第二介电层45平坦化，并暴露顶部半导体层24的上表面。在一些实施例中，轻微蚀刻顶部半导体层24约5nm至约10nm。再者，进行一个或多个额外的回蚀刻操作，以将第二介电层45凹陷，如图9所示。将第二介电层45凹陷至和顶部半导体层24与最上方的一个第二半导体层25之间的界面大致等高(±5nm)。在一些实施例中，之后，更修整(蚀刻)第一介电层40，以暴露牺牲包覆层35的一部分。
接着，如图10A-10D所示，第三介电层50形成于凹陷的第二介电层45上。图10A为沿X方向的剖面示意图，图10B为沿对应于图10A的线Y1-Y1的Y方向的剖面示意图，图10C为沿对应于图10A的线Y2-Y2的Y方向的剖面示意图，且图10D为等角视图。
第三介电层50的材料不同于第一介电层40和第二介电层45的材料。在一些实施例中，第三介电层50包含对于多晶硅或非晶SiGe蚀刻具有比第二介电层45更小的蚀刻速率的材料。在一些实施例中，第三介电层50包含高介电常数介电材料。在一些实施例中，第三介电层50包含具有比第二介电层45及/或第一介电层40更大的介电常数(k)的材料。
在一些实施例中，第三介电层50包含一层或多层非掺杂氧化铪(例如HfOx，0<x≤2)、掺杂一个或多个其他元素的氧化铪(例如HfSiO、HfSiON、HfTaO、HfTiO或HfZrO)、氧化锆、氧化铝、氧化钛以及二氧化铪-氧化铝(HfO2-Al2O3)合金。在某些实施例中，使用氧化铪(HfOx)作为第三介电层50。第三介电层50可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积或原子层沉积(ALD)或任何其他合适的膜形成方法形成。如图10A所示，第三介电层50完全填充相邻鳍结构之间的空间。在形成第三介电层50完全覆盖鳍结构之后，进行平坦化操作(例如回蚀刻工艺或化学机械研磨工艺)，以将第三介电层50的上表面平坦化，以暴露顶部半导体层24的上表面，如图10A-10D所示。在一些实施例中，取决于装置及/或工艺需求，留在顶部半导体层24上的第三介电层50的厚度在约5nm至约100nm的范围中，留在顶部半导体层24上的第三介电层50的宽度在约10nm至约80nm的范围中。因此，壁鳍结构(wall fin structure)通过相邻鳍结构之间的第一介电层40、第二介电层45、第三介电层50形成。在一些实施例中，在形成壁鳍结构之后，进行退火工艺在温度约800℃至约1000℃，退火工艺的时间在约10秒至约60秒。
接着，如图11A-11D所示，顶部半导体层24通过一个或多个干蚀刻操作或湿蚀刻操作移除。在图11A-11C至图23A-23C中，附图“B”为沿对应于附图“A”的线Y1-Y1的Y方向的剖面示意图，而附图“C”为沿对应于附图“A”的线Y2-Y2的Y方向的剖面示意图。图11D为上视(平面)图。如图11A所示，形成具有通过牺牲包覆层35形成的侧壁的凹槽。在移除顶部半导体层24之后，牺牲栅极介电层62形成于最上方的一个第二半导体层25、第一介电层40的侧壁以及第三介电层50上，如第11A-11C图所示。牺牲栅极介电层62包含一层或多层绝缘材料，例如氧化硅为主的材料。在一实施例中，使用化学气相沉积形成氧化硅。牺牲栅极介电层62的厚度在约1nm至约5nm的范围中。
再者，如图12A-12C所示，形成牺牲(虚设)栅极电极层64，且硬遮罩层66形成于牺牲栅极电极层64上。牺牲栅极电极层64毯覆式沉积于牺牲栅极介电层62上以及第三介电层50上方，使得第三介电层50完全埋置于牺牲栅极电极层64中。牺牲栅极电极层64包含硅，例如多晶硅或非晶硅。在一些实施例中，牺牲栅极电极层64的厚度在约100nm至约200nm的范围中。在一些实施例中，对牺牲栅极电极层64进行平坦化操作。牺牲栅极介电层62和牺牲栅极电极层64通过使用化学气相沉积来沉积(包含低压化学气相沉积及等离子体辅助化学气相沉积)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积或其他合适的工艺。之后，硬遮罩层66形成于牺牲栅极电极层64上方。硬遮罩层66包含一层或多层的氮化硅层或氧化硅层。
接着，对硬遮罩层66和牺牲栅极电极层64进行图案化操作，以形成牺牲栅极电极，如图13A-13C所示。在一些实施例中，牺牲栅极电极层64的宽度在约5nm至约30nm的范围中，且在其他实施例中，牺牲栅极电极层64的宽度在约10nm至约20nm的范围中。在一些实施例中，两个或多个牺牲栅极电极沿Y方向排列。在某些实施例中，一个或多个虚设牺牲栅极电极形成于牺牲栅极电极的两侧，以改善图案保真度。
再者，侧壁间隙壁65形成于牺牲栅极电极层64上方，如图14A-14C所示。一个或多个绝缘层以顺应性方式沉积，以分别在牺牲栅极电极的垂直表面(例如侧壁)、水平表面以及顶部和第一介电层40的侧壁上具有大致相等厚度。接着，通过使用非等向性蚀刻，形成侧壁间隙壁65。在一些实施例中，侧壁间隙壁65具有厚度在约3nm至约20nm的范围中。侧壁间隙壁65包含氮化硅、SiON、SiCN、SiOC、SiOCN或任何其他合适的介电材料的一个或多个。在一些实施例中，由于第三介电层50的高度比具有硬遮罩层的牺牲栅极电极层64的高度小很多，因此侧壁间隙壁65在第一介电层40(在第三介电层50上)的侧壁上的厚度小于侧壁间隙壁65在牺牲栅极电极层64上的厚度，或没有侧壁间隙壁形成于第一介电层40(在第三介电层50上)的侧壁上，如图14D所示。
接着，通过使用一个或多个蚀刻操作在源极/漏极区向下蚀刻第一半导体层20和第二半导体层25的堆叠结构，进而形成源极/漏极空间69，如图15A-15D所示。图15D为上视(平面)图，其中为了简单起见，省略一些层/元件。在一些实施例中，也部分蚀刻底部鳍结构23。在一些实施例中，在蚀刻期间，部分或完全移除牺牲包覆层35。在一些实施例中，当没有或很薄的侧壁间隙壁形成于第三介电层50上的第一介电层40的侧壁上时，也在蚀刻期间移除牺牲包覆层35，以形成源极/漏极空间69。
再者，形成内部间隙壁，如图16A-16D及图17A-17C所示。在源极/漏极空间69中的Y方向中横向蚀刻第一半导体层20，进而形成孔洞71A，如图16B所示。在一些实施例中，第一半导体层20的横向蚀刻量在约0.5nm至约10nm的范围中，且在其他实施例中，第一半导体层20的横向蚀刻量在约1nm至约5nm的范围中。
当第一半导体层20为SiGe且第二半导体层25为Si时，通过等向性蚀刻(例如湿蚀刻)可选择性蚀刻第一半导体层20。在一些实施例中，湿蚀刻剂包含H2O2、CH3COOH和HF的混合溶液，之后以H2O清洁。在一些实施例中，混合溶液的蚀刻以及水清洁重复10次到20次。在一些实施例中，使用混合溶液的蚀刻时间在约1分钟至约2分钟。在一些实施例中，使用混合溶液的温度在约60℃至约90℃。如图16D所示，扩展源极/漏极空间69，以沿Y方向具有孔洞71B。
接着，第四介电层顺应性形成于源极/漏极空间69中第一半导体层20的蚀刻横向末端上以及第二半导体层25的末端表面上。第四介电层包含氮化硅、氧化硅、SiON、SiCN、SiOC、SiOCN或任何其他合适的介电材料的一个或多个。在一些实施例中，第四介电层由不同于侧壁间隙壁65的材料制成。第四介电层可通过原子层沉积或任何其他合适的方法形成。
在形成第四介电层之后，进行蚀刻操作，以部分移除第四介电层，进而形成内部间隙壁70，如图17B所示。在一些实施例中，内部间隙壁70的末端表面比第二半导体层25的末端表面凹陷更多。在一些实施例中，凹陷量在约0.2nm至约3nm的范围中，且在其他实施例中，凹陷量在约0.5nm至约2nm的范围中。在其他实施例中，凹陷量小于0.5nm，且可等于0(即内部间隙壁70的末端表面与第二半导体层25的末端表面彼此齐平)。在一些实施例中，在形成第四介电层之前，形成具有比第四介电层更小厚度的额外介电层，因此内部间隙壁70具有两层结构。
如图17D所示，由与内部间隙壁70相同材料制成的第四介电层70A也形成于剩下的牺牲包覆层35上。在一些实施例中，第四介电层70A接触第三介电层50并将相邻的牺牲包覆层35隔开。此外，牺牲包覆层35的底部通过上述的去脚蚀刻充分移除，牺牲包覆层35的表面不暴露于源极/漏极空间69。
之后，如图18A-18D所示，源极/漏极外延层形成于源极/漏极空间69中。图18D为省略一些部件/元件的上视(平面)图。源极/漏极外延层包含一层或多层用于n型场效晶体管的SiP、SiAs、SiCP、SiPAs及/或SiC以及用于p型场效晶体管的SiGe、GeSn及/或SiGeSn。在一些实施例中，半导体装置包含具有彼此不同的源极/漏极外延层的p型场效晶体管和n型场效晶体管。在一些实施例中，n型场效晶体管包含外延层84N，外延层84N包含SiP、SiAs、SiCP、SiPAs及/或SiC，且p型场效晶体管包含外延层84P，外延层84P包含SiGe、GeSn及/或SiGeSn。在一些实施例中，对于p型场效晶体管，源极/漏极外延层掺杂硼(B)。在一些实施例中，源极/漏极外延层包含多层。在一些实施例中，源极/漏极外延层不接触图18D显示的第四介电层70A，留下空隙，且在其他实施例中，源极/漏极外延层接触具有小空隙的第四介电层70A。在某些实施例中，源极/漏极外延层与第四介电层70A之间没有形成空隙。
在一些实施例中，n型场效晶体管的源极/漏极外延层包含第一外延层82、第二外延层84和第三外延层86。在一些实施例中，第一外延层82由SiP、SiAs或SiAs：P或前述的组合制成。在一些实施例中，第一外延层82的P浓度在约0.5×1019atoms/cm3至约5×1020atoms/cm3的范围中，且在其他实施例中，第一外延层82的P浓度在约0.8×1019atoms/cm3至约2×1020atoms/cm3的范围中。在一些实施例中，第二外延层84由SiP制成。在一些实施例中，第二外延层84的P浓度大于第一外延层82的P浓度，且第二外延层84的P浓度在约1×1021atoms/cm3至约5×1021atoms/cm3的范围中。在其他实施例中，第二外延层84的P浓度在约12×1021atoms/cm3至约4×1021atoms/cm3的范围中。在一些实施例中，第三外延层86由SiGeP制成。在一些实施例中，第三外延层86的P浓度等于或小于第二外延层84的P浓度，并大于第一外延层82的P浓度，且第三外延层86的P浓度在约0.5×1021atoms/cm3至约4×1021atoms/cm3的范围中。在其他实施例中，第三外延层86的P浓度在约1×1021atoms/cm3至约3×1021atoms/cm3的范围中。在一些实施例中，第三外延层86的Ge浓度在约0.5％原子百分比至约10％原子百分比的范围中，且在其他实施例中，第三外延层86的Ge浓度在约1％原子百分比至约5％原子百分比的范围中。
在一些实施例中，p型场效晶体管的源极/漏极外延层包含第一外延层82、第二外延层84和第三外延层86。第一外延层82由掺杂B的SiGe制成。在一些实施例中，第一外延层82的Ge含量在约15％原子百分比至约30％原子百分比的范围中。在一些实施例中，第一外延层82的B浓度在约1×1019atoms/cm3至约1×1021atoms/cm3的范围中。在其他实施例中，第一外延层82的B浓度在约5×1019atoms/cm3至约5×1020atoms/cm3的范围中。在一些实施例中，第二外延层84由掺杂B的SiGe制成。在一些实施例中，第二外延层84的Ge含量在约20％原子百分比至约35％原子百分比的范围中。在一些实施例中，第二外延层84的B浓度等于或大于第一外延层82的B浓度，且第二外延层84的B浓度在约0.5×1020atoms/cm3至约1×1021atoms/cm3的范围中。在其他实施例中，第二外延层84的B浓度在约1×1020atoms/cm3至约5×1020atoms/cm3的范围中。在一些实施例中，第三外延层86由掺杂B的SiGe制成。在一些实施例中，第三外延层86的Ge含量在约25％原子百分比至约60％原子百分比的范围中。在一些实施例中，第三外延层86的平均Ge含量大于第二外延层84的Ge含量。在一些实施例中，第三外延层86的B浓度在约5×1019atoms/cm3至约5×1021atoms/cm3的范围中。在其他实施例中，第三外延层86的B浓度在约1×1020atoms/cm3至约3×1021atoms/cm3的范围中。源极/漏极外延层通过使用化学气相沉积、原子层沉积或分子束外延(molecular beam epitaxy，MBE)的外延成长方法形成。
如图18A和图18D所示，沿X方向将相邻外延层隔开的壁结构包含作为侧壁的第二介电层45、第三介电层、第一介电层40以及第四介电层70A(内部间隙壁)。
在形成源极/漏极外延层之后，第五介电层90形成于源极/漏极外延层上方，如图19A-19C所示。第五介电层90包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他合适的介电材料的一个或多个。接着，进行平坦化操作(例如化学机械研磨操作)，以暴露牺牲栅极电极层64的上表面，如图19B和图19C所示。
接着，移除牺牲栅极电极层64和牺牲栅极介电层62，如图20A-20C所示。第五介电层90在移除牺牲栅极结构期间保护源极/漏极外延层。牺牲栅极结构可通过使用等离子体干蚀刻及/或湿蚀刻移除。当牺牲栅极电极层64为多晶硅时，可使用湿蚀刻剂(例如四甲基氢氧化铵(Tetramethyl ammonium hydroxide，TMAH)溶液)，以选择性移除牺牲栅极电极层64。之后，使用等离子体干蚀刻及/或湿蚀刻移除牺牲栅极介电层62。
在移除牺牲栅极结构之后，牺牲包覆层35通过一个或多个干蚀刻及/或湿蚀刻操作移除，如图21A-21C所示。
接着，移除第一半导体层20，进而形成第二半导体层25的线或片或半导体纳米体(通道区)，如图22A-22D所示。图22D为上视(平面)图。第一半导体层20可通过使用可相对于第二半导体层25选择性蚀刻第一半导体层20的蚀刻剂来移除或蚀刻。如图22B所示，由于形成内部间隙壁70，因此第一半导体层20的蚀刻停止于内部间隙壁70。在一些实施例中，如图22D所示，完全移除牺牲包覆层35。
在一些实施例中，半导体装置包含具有彼此不同的源极/漏极外延层的p型场效晶体管和n型场效晶体管。在一些实施例中，n型场效晶体管包含外延层84N，外延层84N包含SiP、SiAs、SiCP、SiPAs及/或SiC，且p型场效晶体管包含外延层84P，外延层84P包含SiGe、GeSn及/或SiGeSn。如上所述，第一半导体层20和牺牲包覆层35可通过SiGe形成。在此情况中，如果SiGe制成的牺牲包覆层35的任何部分暴露于源极/漏极空间，当移除第一半导体层20和牺牲包覆层35时，可能移除外延层84P的一部分或全部。然而，如上所述，由于SiGe制成的牺牲包覆层35没有任何部分暴露于源极/漏极空间，因此可避免这种外延层耗损。
在释放第二半导体层25的半导体线或片(通道区)之后，在每个通道区周围形成栅极介电层102，且栅极电极层104形成于栅极介电层102上，如第23A-23D图所示。图23D为将一些部件/层省略或透明的上视(平面)图。在一些实施例中，n型全绕式栅极场效晶体管的栅极电极的结构及/或材料不同于p型全绕式栅极场效晶体管的栅极电极的结构及/或材料。图23E显示当没有侧壁间隙壁形成于第一介电层40上时的结构，其中第一介电层40在第三介电层50上。
在某些实施例中，栅极介电层102包含一层或多层介电材料，例如氧化硅、氮化硅或高介电常数介电材料、其他合适的介电材料及/或前述的组合。高介电常数介电材料的范例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料及/或前述的组合。在一些实施例中，栅极介电层102包含形成于通道层与介电材料之间的界面层(未显示)。栅极介电层102可通过化学气相沉积、原子层沉积或任何合适的方法形成。在一实施例中，栅极介电层102可通过使用高顺应性沉积工艺(例如原子层沉积)形成，以确保栅极介电层102的形成在每个通道层周围具有一致的厚度。在一实施例中，栅极介电层102的厚度在约1nm至约6nm的范围中。
栅极电极层104形成于栅极介电层102上，以围绕每个通道层。栅极电极层104包含一层或多层的导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或前述的组合。
栅极电极层104可通过化学气相沉积、原子层沉积、电镀或其他合适的方法形成。接着，使用例如化学机械研磨将栅极介电层102和栅极电极层104平坦化，直到暴露第五介电层90和第三介电层50的顶表面。在一些实施例中，在平坦化操作之后，栅极电极层104凹陷，且盖绝缘层(未显示)形成于凹陷的栅极电极层104上方。盖绝缘层包含一层或多层的氮化硅基材料，例如氮化硅。盖绝缘层可通过沉积绝缘材料接着进行平坦化操作来形成。
在本发明某些实施例中，一个或多个功函数调整层(未显示)设置于栅极介电层102与栅极电极层104之间。功函数调整层由导电材料制成，例如单一层的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或这些材料的两个或更多个的多层。对于n型场效晶体管，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一个或多个作为功函数调整层。对于p型场效晶体管，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一个或多个作为功函数调整层。功函数调整层可通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他合适的工艺形成。再者，功函数调整层可个别使用不同的金属层形成用于n型通道场效晶体管和p型通道场效晶体管。
图24A-24D显示依据本发明一实施例的制造半导体全绕式栅极场效晶体管装置的各阶段之一的各种视图。图24A-24D分别对应图23A-23C和图23E，除了第一底部半导体层22形成于图24A-24D中。
应当理解的是，场效晶体管更进行互补式金属氧化物半导体(complementarymetal oxide semiconductor，CMOS)工艺，以形成各种部件，例如接点/导通孔、互连金属层、介电层、保护层等。
如上所述，牺牲包覆层35(例如非晶SiGe)围绕半导体纳米线或片，且被功函数金属取代。在一些实施例中，当移除牺牲包覆层35，留下残留物(SiGe残留物)。为了避免SiGe残留，由于U型的整体蚀刻轮廓，因此将包覆SiGe的轮廓制作地尽可能垂直。在一些实施例中，当蚀刻牺牲包覆层35时，使用用于SiGe包覆层的底部穿透工艺，以解决结晶包覆SiGe方法的刻面问题。然而，在SiGe穿透工艺之后，包覆非晶SiGe的基脚轮廓可能导致整体蚀刻留下SiGe残留物，且最终片形成时可导致外延损坏。
在一些实施例中，本发明实施例的工艺通过使用原子层处理形成保护层36，以在SiGe包覆的底部具有垂直轮廓，且在靠近包覆SiGe处有颈缩部件(好的孤立/密集负载(iso-dense loading)的副作用)以及比刻面更小的上方肩部损失。这些方法可避免在片形成(外延层形成)时的外延损坏，并改善孤立/密集负载效应。
应当理解的是，本文并不需要讨论所有的优点，且不要求所有实施例或范例具有特定优点，且其他实施例或范例可提供不同的优点。
依据本发明实施例的一方面，提供半导体装置的制造方法，其中形成鳍结构。鳍结构包含设置于底部鳍结构上方的第一半导体层和第二半导体层的堆叠层及位于堆叠层上方的硬遮罩层。形成隔离绝缘层，使得隔离绝缘层暴露硬遮罩层和堆叠层。在硬遮罩层和堆叠层的至少侧壁上方形成牺牲包覆层。进行蚀刻操作，以移除牺牲包覆层的横向部分，进而在暴露的硬遮罩层和堆叠层的侧壁上留下牺牲包覆层。形成第一介电层，且在第一介电层上方形成第二介电层，第二介电层的材料不同于第一介电层的材料。将第二介电层凹陷，且在凹陷的第二介电层上形成第三介电层，第三介电层的材料不同于第二介电层的材料，进而形成壁鳍结构。在蚀刻操作期间，在牺牲包覆层上方形成保护层。在上述或以下实施例的一个或多个中，保护层为牺牲包覆层的材料的氧化物。在上述或以下实施例的一个或多个中，氧化物通过以SO2或O2的一者或多个处理牺牲包覆层的表面来形成。在上述或以下实施例的一个或多个中，处理包含等离子体处理。在上述或以下实施例的一个或多个中，保护层在移除牺牲保护层的一些部分之后形成。在上述或以下实施例的一个或多个中，在完全移除设置于隔离绝缘层上的牺牲包覆层的横向部分之前，形成保护层。在上述或以下实施例的一个或多个中，第一半导体层由SiGe制成，且第二半导体层由Si制成，且牺牲包覆层由SiGe制成。在上述或以下实施例的一个或多个中，牺牲包覆层为非晶或多晶。在上述或以下实施例的一个或多个中，硬遮罩层由SiGe制成。在上述或以下实施例的一个或多个中，第一介电层包含SiOC、SiCN或SiOCN的至少一个，第二介电层包含氮化硅、氧化硅或SiON的至少一个，且第三介电层包含氧化铪、氧化锆、氧化铝或、氧化钛的至少一个。
依据本发明实施例的另一方面，提供半导体装置的制造方法，其中形成鳍结构。每个鳍结构包含设置于底部鳍结构上方的第一半导体层和第二半导体层的堆叠层及位于堆叠层上方的硬遮罩层。形成隔离绝缘层，使得隔离绝缘层暴露硬遮罩层和堆叠层。在暴露的硬遮罩层和堆叠层的至少侧壁上方形成牺牲包覆层。进行蚀刻操作，以移除牺牲包覆层的横向部分，进而在暴露的硬遮罩层和堆叠层的侧壁上留下牺牲包覆层。在蚀刻操作期间，在牺牲包覆层上方形成保护层。形成第一介电层，使得第一介电层不完全填充鳍结构之间的空间。在第一介电层上方形成第二介电层，以完全填充鳍结构之间的空间，第二介电层的材料不同于第一介电层的材料。将第二介电层凹陷。在凹陷的第二介电层上形成第三介电层，第三介电层的材料不同于第二介电层的材料，进而形成壁鳍结构。移除硬遮罩层。形成牺牲栅极结构。在牺牲栅极结构的侧壁及壁鳍结构的一部分的侧壁上形成侧壁间隙壁。形成源极/漏极结构。形成第四介电层。移除牺牲栅极结构。移除牺牲包覆层。移除第一半导体层。形成金属栅极结构围绕第二半导体层。在上述或以下实施例的一个或多个中，蚀刻操作包含：穿透蚀刻操作；在穿透蚀刻操作之后的主要蚀刻操作；在主要蚀刻操作之后的用于形成保护层的原子层处理；以及在原子层处理之后的去脚蚀刻操作。在上述或以下实施例的一个或多个中，原子层处理包括使用含氧气体的等离子体处理。在上述或以下实施例的一个或多个中，原子层处理在温度25℃至100℃的范围中进行。在上述或以下实施例的一个或多个中，在完全移除设置于隔离绝缘层上的牺牲包覆层的横向部分之前，停止主要蚀刻操作，且去脚蚀刻操作完全移除设置于隔离绝缘层上的牺牲包覆层的横向部分。在上述或以下实施例的一个或多个中，在去脚蚀刻操作之后，在硬遮罩层与堆叠层之间的界面测量的在硬遮罩层和堆叠层的侧壁上的牺牲包覆层的外表面之间的第一宽度与在硬遮罩层与隔离绝缘层之间的界面测量的在硬遮罩层和堆叠层的侧壁上的牺牲包覆层的外表面之间的第二宽度之间的差异在0.5nm至1.0nm的范围中，其中第二宽度大于第一宽度。在上述或以下实施例的一个或多个中，牺牲包覆层由非晶SiGe制成，且形成牺牲包覆层的步骤包含在硬遮罩层和堆叠层上方及隔离绝缘层上顺应性形成用于牺牲包覆层的一层；以及移除在硬遮罩层的顶部上及隔离绝缘层上的此层的一部分。在上述或以下实施例的一个或多个中，形成源极/漏极结构的步骤包含将鳍结构的源极/漏极区凹陷；将第一半导体层的末端横向凹陷；以及在第一半导体层凹陷的末端上形成绝缘内部间隙壁；以及形成一个或多个半导体外延层。在凹陷期间，移除牺牲包覆层的至少一部分。
依据本发明实施例的另一方面，提供半导体装置的制造方法，其中形成鳍结构。每个鳍结构具有半导体鳍、位于半导体鳍上的硬遮罩层、从隔离绝缘层突出的半导体鳍的上部。在硬遮罩层的至少侧壁及每个半导体鳍的上部上方形成牺牲包覆层。部分蚀刻牺牲包覆层的横向部分。在牺牲包覆层上方形成保护层。移除牺牲包覆层的横向部分的剩下部分，进而在硬遮罩层和半导体鳍的侧壁上留下牺牲包覆层。形成第一介电层，以部分填充半导体鳍之间的空间。在第一介电层上方形成第二介电层，以完全填充空间，第二介电层的材料不同于第一介电层的材料。将第二介电层凹陷。在凹陷的第二介电层上形成第三介电层，第三介电层的材料不同于第二介电层的材料，进而在鳍结构之间形成壁鳍结构。在上述或以下实施例的一个或多个中，牺牲包覆层由非晶或多晶的SiGe制成，且保护层为SiGe的氧化物。在上述或以下实施例的一个或多个中，保护层的厚度在1nm至5nm的范围中。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更加了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明构思与范围。在不背离本发明的发明构思与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置的制造方法，包括：
形成一鳍结构，该鳍结构包含设置于一底部鳍结构上方的一第一半导体层和一第二半导体层的一堆叠层及位于该堆叠层上方的一硬遮罩层；
形成一隔离绝缘层，使得该隔离绝缘层暴露该硬遮罩层和该堆叠层；
在该硬遮罩层和该堆叠层上方形成一牺牲包覆层；
进行一蚀刻操作，以移除该牺牲包覆层的一横向部分，进而在该硬遮罩层和该堆叠层的侧壁上留下该牺牲包覆层；
在该堆叠层和该牺牲包覆层上方形成一第一介电层；
在该第一介电层上方形成一第二介电层，该第二介电层的材料不同于该第一介电层的材料；
将该第二介电层凹陷；以及
在凹陷的该第二介电层上形成一第三介电层，该第三介电层的材料不同于该第二介电层的材料，进而形成一壁鳍结构，其中在该蚀刻操作期间，在该牺牲包覆层上方形成一保护层。
2.如权利要求1所述的半导体装置的制造方法，其中该保护层为该牺牲包覆层的材料的一氧化物。
3.如权利要求2所述的半导体装置的制造方法，其中该氧化物通过以SO2或O2的一个或多个处理该牺牲包覆层的表面来形成。
4.一种半导体装置的制造方法，包括：
形成多个鳍结构，该多个鳍结构各包含设置于一底部鳍结构上方的一第一半导体层和一第二半导体层的一堆叠层及位于该堆叠层上方的一硬遮罩层；
形成一隔离绝缘层，使得该隔离绝缘层暴露该硬遮罩层和该堆叠层；
在该硬遮罩层和该堆叠层上方形成一牺牲包覆层；
进行一蚀刻操作，以移除该牺牲包覆层的一横向部分，进而在该硬遮罩层和该堆叠层的侧壁上留下该牺牲包覆层，其中在该蚀刻操作期间，在该牺牲包覆层上方形成一保护层；
形成一第一介电层，该第一介电层不完全填充该多个鳍结构之间的一空间；
在该第一介电层上方形成一第二介电层，以完全填充该多个鳍结构之间的该空间，该第二介电层的材料不同于该第一介电层的材料；
将该第二介电层凹陷；
在凹陷的该第二介电层上形成一第三介电层，该第三介电层的材料不同于该第二介电层的材料，进而形成一壁鳍结构；
移除该硬遮罩层；
在该多个鳍结构上方形成一牺牲栅极结构；
在该牺牲栅极结构的侧壁及该壁鳍结构的一部分的侧壁上形成一侧壁间隙壁；
在该多个鳍结构上方相邻于该侧壁间隙壁形成一源极/漏极结构；
在该源极/漏极结构上方形成一第四介电层；
移除该牺牲栅极结构；
移除该牺牲包覆层；
移除该第一半导体层；以及
形成一金属栅极结构围绕该第二半导体层。
5.如权利要求4所述的半导体装置的制造方法，其中该蚀刻操作包括：
一穿透蚀刻操作；
在该穿透蚀刻操作之后的一主要蚀刻操作；
在该主要蚀刻操作之后的用于形成该保护层的一原子层处理；以及
在该原子层处理之后的一去脚蚀刻操作。
6.如权利要求5所述的半导体装置的制造方法，其中：
在完全移除设置于该隔离绝缘层上的该牺牲包覆层的该横向部分之前，停止该主要蚀刻操作，且
该去脚蚀刻操作完全移除设置于该隔离绝缘层上的该牺牲包覆层的该横向部分。
7.如权利要求6所述的半导体装置的制造方法，其中在该去脚蚀刻操作之后，在该硬遮罩层与该堆叠层之间的一界面测量的在该硬遮罩层和该堆叠层的侧壁上的该牺牲包覆层的外表面之间的一第一宽度与在该硬遮罩层与该隔离绝缘层之间的一界面测量的在该硬遮罩层和该堆叠层的侧壁上的该牺牲包覆层的外表面之间的一第二宽度之间的差异在0.5nm至1.0nm的范围中，其中该第二宽度大于该第一宽度。
8.如权利要求5所述的半导体装置的制造方法，其中：
该牺牲包覆层由非晶SiGe制成，且形成该牺牲包覆层的步骤包括：
在该硬遮罩层和该堆叠层上方及该隔离绝缘层上顺应性形成用于该牺牲包覆层的一层；以及
移除在该硬遮罩层的顶部上及该隔离绝缘层上的该层的一部分。
9.如权利要求4所述的半导体装置的制造方法，其中：
形成该源极/漏极结构的步骤包括：
将该多个鳍结构的一源极/漏极区凹陷；
将该第一半导体层的一末端横向凹陷；以及
在该第一半导体层凹陷的该末端上形成一绝缘内部间隙壁；以及
形成一或多个半导体外延层，且在凹陷期间，移除该牺牲包覆层的至少一部分。
10.一种半导体装置的制造方法，包括：
形成多个鳍结构，该多个鳍结构各具有一半导体鳍、位于该半导体鳍上的一硬遮罩层、从一隔离绝缘层突出的该半导体鳍的一上部；
在该硬遮罩层和该半导体鳍上方形成一牺牲包覆层；
部分蚀刻该牺牲包覆层的一横向部分；
在该牺牲包覆层上方形成一保护层；
移除该牺牲包覆层的该横向部分的一剩下部分，进而在该硬遮罩层和该半导体鳍的侧壁上留下该牺牲包覆层；
形成一第一介电层，以部分填充该多个半导体鳍之间的一空间；
在该第一介电层上方形成一第二介电层，以完全填充该空间，该第二介电层的材料不同于该第一介电层的材料；
将该第二介电层凹陷；以及
在凹陷的该第二介电层上形成一第三介电层，该第三介电层的材料不同于该第二介电层的材料，进而在该多个鳍结构之间形成一壁鳍结构。
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