TW202021129A - 半導體裝置的形成方法 - Google Patents

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李芳葦
林佛儒
林立德
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Abstract

提供一種半導體裝置的形成方法，包括：形成一結構，其包括垂直堆疊在一基底上方的多個奈米線；沉積一介電材料層，其圍繞上述奈米線；對上述介電材料層的一表面部分施行一處理製程；選擇性蝕刻上述介電材料層的上述表面部分；重複施行上述處理製程與上述選擇性蝕刻的步驟，直到局部暴露上述奈米線；以及形成一閘極結構，其接合上述奈米線。

Description

半導體裝置的形成方法
本發明實施例是關於半導體技術，特別是關於半導體裝置的形成方法。
半導體積體電路(integrated circuit；IC)工業已歷經了指數式的成長。在積體電路的材料與設計的技術發展下，已產出數個世代的積體電路，每個世代均比其前一個世代具有較小且更複雜的電路。在積體電路革命的過程中，通常是隨著功能密度(例如：每單位晶片面積的互連的裝置數量)的增加而縮減幾何尺寸(例如：使用一製程所能形成的最小構件(或是線))。這樣的尺寸縮減的過程通常會藉由增加製造效率與降低關連的成本而獲得效益。這樣的尺寸縮減亦會增加所加工及製造的積體電路的複雜度。
近來，為了藉由增加閘極通道耦合(gate channel coupling)、減少關閉狀態電流(OFF-state current)及減少短通道效應(short-channel effects；SCEs)來改善對閘極的控制，已努力引入多閘極電晶體(multi-gate transistors)。這樣的多閘極電晶體的一種為鰭式場效電晶體(fin field-effect transistor；FinFET)。上述鰭式場效電晶體的名稱是來自其形成在一基底上且為從此基底延伸的臍狀結構。多閘極電晶體的另一種是全環繞式閘極(gate-all around；GAA)電晶體，其有部分原因是為了解決鰭式場效電晶體的一些結構相關的效能上的難題而提出。上述全環繞式閘極裝置的名稱是來自閘極結構的延伸圍繞整個通道區，在通道區的四邊提供接續。全環繞式閘極裝置與互補式金屬─氧化物─半導體(complementary metal-oxide-semiconductor；CMOS)的製程相容，且其結構容許積極地縮小尺寸而同時維持閘極的控制性並減輕短通道效應。通常，例如在鰭式場效電晶體不再能夠符合效能需求的情況，可應用全環繞式閘極裝置。然而，全環繞式閘極裝置的製造正面臨挑戰，且現行方法會持續在裝置的製造及效能方面都面臨挑戰。例如在一全環繞式閘極的製程流程中，內間隔物的形成可以是一重要的製程，其用以減少閘極堆疊物與源極/汲極(source/drain；S/D)區之間的電容並避免閘極堆疊物與源極/汲極區之間的漏電流。然而，在一蝕刻製程的過程中，可能難以控制內間隔物的尺寸。另外，以奈米線作為通道區的情況亦會受到損壞，例如在內間隔物的形成的過程中的過度蝕刻會使其受到氧化或損失，這樣會減損裝置的效能。因此，儘管現行的方法在許多方面已經可以滿足需求，但是在所形成的裝置的效能方面的難題仍不足以全面性地令人滿意。
一實施例是關於一種半導體裝置的形成方法，包括：形成一結構，其包括垂直堆疊在一基底上方的多個奈米線；沉積一介電材料層，其圍繞上述奈米線；對上述介電材料層的一表面部分施行一處理製程；選擇性蝕刻上述介電材料層的上述表面部分；重複施行上述處理製程與上述選擇性蝕刻的步驟，直到局部暴露上述奈米線；以及形成一閘極結構，其接合上述奈米線。
另一實施例是關於一種半導體裝置的形成方法，包括：形成一鰭，從一基底突出，上述鰭具有複數個犧牲層與複數個通道層，其中上述犧牲層與上述通道層為交互排列；移除上述犧牲層的一部分，以暴露上述通道層；在上述犧牲層之被移除的部分所在區域，沉積一間隔物材料；對於位在上述鰭的一通道區中的上述間隔物材料施行一表面處理；選擇性蝕刻上述間隔物材料之受到上述表面處理的一部分，藉此縮減上述間隔物材料之在上述通道區的厚度；重複施行上述表面處理與上述選擇性蝕刻的步驟，直到暴露上述複數個通道層的側壁，其中上述間隔物材料的另一部分留在上述通道區中的相鄰的通道層之間；重複施行上述表面處理與上述選擇性蝕刻的步驟，直到移除上述間隔物材料之在上述通道區中的相鄰的通道層之間的上述另一部分；以及形成一閘極結構，鰭接合上述通道層。
又另一實施例是關於一種半導體裝置的形成方法，包括：形成一鰭，其包括一第一矽層、一第二矽層及介於上述第一矽層與上述第二矽層之間的一矽鍺(SiGe)層；在上述鰭的一通道區的上方，形成一虛置閘極結構；形成一外間隔物，鄰於上述虛置閘極結構；磊晶成長一源極/汲極部件，其與上述第一矽層、上述第二矽層及上述矽鍺層交界；移除上述虛置閘極結構；移除上述矽鍺層的一部分，以在上述外間隔物的正下方區域及在上述通道區暴露上述第一矽層與上述第二矽層；形成一介電層，其圍繞上述第一矽層與上述第二矽層；移除上述介電層的一第一部分，以局部暴露在上述通道區的上述第一矽層與上述第二矽層；在移除上述介電層的上述第一部分之後，對已暴露的上述第一矽層與上述第二矽層施行一鈍化處理；在施行上述鈍化處理之後，移除上述介電層的一第二部分，以在上述通道區中的上述第一矽層與上述第二矽層之間提供一開口，其中留下上述介電層的一第三部分來作為一內間隔物部件；以及在上述通道區中的上述第一矽層與上述第二矽層之間的上述開口形成一閘極結構，其中上述內間隔物部件介於上述源極/汲極部件與上述閘極結構之間。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實施本發明實施例的不同構件。以下的揭露內容敘述各個構件及其排列方式的特定實施例或範例，以簡化本發明實施例的說明。當然，這些特定的範例並非用以限定。例如，元件的尺寸並非受限於所揭露的範圍或值，但可能依存於製程條件及/或裝置所需求的性質。此外，若是本發明實施例敘述了一第一構件形成於一第二構件之上或上方，即表示其可能包括上述第一構件與上述第二構件是直接接觸的實施例，亦可能包括了有附加構件形成於上述第一構件與上述第二構件之間，而使上述第一構件與第二構件可能未直接接觸的實施例。為了簡潔，可能以任意的比例繪示各種構件。此外，本發明實施例可能會在各種實施例重複使用相同的元件符號。這樣的重複是為了敘述上的簡化與明確，而非意指所討論的不同實施例及/或結構之間的關係。
此外，其與空間相關用詞。例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，係為了便於描述圖示中一個元件或構件與另一個(些)元件或構件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。還有，當「約」、「大致上」或類似用語與一個數字或一個數字範圍一起敘述，除非另有特定解釋，這樣的敘述的意義在於其範圍納入所述數字及其加減百分之十的數字構成的範圍。例如，「約5 nm」的敘述，其意義的範圍包含從4.5 nm到5.5 nm的尺寸範圍。
本發明實施例是關於多閘極電晶體及其製造方法，特別是關於在製造全環繞式閘極電晶體的過程中的內間隔物的形成。
多閘極電晶體，其包括的電晶體的閘極結構是形成在一通道區的至少二邊上。這些多閘極裝置可包括一p型金屬―氧化物―半導體裝置或一n型金屬―氧化物―半導體裝置。在此可在此呈現並提及的特定例子為一鰭式場效電晶體，因為其鰭狀結構得名。也在此提出的一種多閘極電晶體的態樣，被稱為一全環繞式閘極(gate-all-around；GAA)裝置。一全環繞式閘極裝置所包括的裝置中，其閘極結構或此閘極結構的至少一部分是形成在一通道區的四邊上(例如：圍繞一通道區的一部分)。在此提出的裝置亦包括具有置於一或多個奈米線通道、一或多個棒狀通道及/或其他適當的通道配置的通道區的實施態樣。在此提出的裝置的實施態樣可具有搭配一個單一且連續式的閘極結構的一或多個通道區(例如：奈米線)。然而，所屬技術領域中具有通常知識者會認知，可將本說明書的揭露內容應用於一個單一通道(例如：單一奈米線)或任何數量的通道。所屬技術領域中具有通常知識者會認知，本說明書的揭露內容會有益於半導體裝置的其他例子。
隨著鰭式場效電晶體中的鰭的寬度的縮減，通道寬度的變動會造成不希望發生的不穩定及遷移率的下降。目前正研究例如奈米線電晶體(nanowire transistor)等的全環繞式閘極電晶體，來取代場效電晶體。在一奈米線電晶體中，在其通道區的整個周圍製作此電晶體的閘極，而使其通道區被此閘極環繞或圍繞。這樣的電晶體藉由上述的閘極而具有改善通道區的靜電控制的優點，其亦減輕漏電流。一奈米線電晶體在其他構件之間包括複數個內間隔物與複數個閘極側壁間隔物(亦稱為「外間隔物」)。例如，在製作複數個外間隔物及磊晶成長複數個源極/汲極部件之後，藉由移除與複數個通道層一起交替排列的複數個犧牲層，而產生用於複數個內間隔物的空間。然後，藉由沉積介電材料及從一通道區移除此介電材料的一部分，形成複數個內間隔物。然而，上述介電材料之堆疊於相鄰的通道層之間的部分的橫向寬度，大於其在上述通道層的側壁上的部分的橫向寬度。因此，從相鄰的通道層之間的空間移除上述介電材料的部分所需的蝕刻時間，會比從側壁移除上述介電材料的部分所需的蝕刻時間還長。為了在一單一的蝕刻循環移除上述介電材料，會先暴露出上述通道層的側壁，而會使其暴露在仍繼續進行的蝕刻製程所用的蝕刻劑中，這可能會使上述通道層受損。另外，為了在一單一的蝕刻循環移除上述介電材料，例如因為過度蝕刻與負載效應(loading effects)，內間隔物的尺寸的精密控制可能會面臨困難。本發明實施例的目的之一在於提出一種內間隔物的形成方法，以精確地控制內間隔物的尺寸及位置，以改善複數個奈米線的不同層之間的通道長度的均勻度，卻維持奈米線的完整性。
第1A-1D圖顯示包含製造多閘極裝置的半導體製造的方法100。如本文描述，術語「多閘極裝置」用於描述具有至少一些閘極材料設置於裝置的至少一通道區的多個面上的裝置(例如半導體電晶體)。在一些範例中，多閘極裝置也可被稱為全環繞式閘極裝置或奈米線裝置，全環繞式閘極裝置或奈米線裝置具有閘極材料設置於裝置的至少一通道區的至少四個面上。通道區可被稱為「奈米線」，本文使用的奈米線包含各種幾何形狀(例如圓柱狀、棒狀、片狀)和各種尺寸的通道區。也就是說，本文使用的術語「奈米線」包含「奈米片」。
如本文描述的其他方法實施例或例示性裝置，可以理解的是，半導體裝置200(有時被稱為多閘極裝置)的一部分可透過互補式金屬―氧化物―半導體技術製程流程製造，且因此本文僅簡要描述一些製程。再者，例示性半導體裝置可包含各種其他元件和部件，例如其他類型的元件，例如額外的電晶體、雙極性接面電晶體、電阻、電容、電感、二極體、熔絲、靜態隨機存取記憶體(static random access memory，SRAM)及/或其他邏輯電路等，但是為了更好地理解本發明實施例的發明概念而對其進行簡化。在一些實施例中，例示性裝置包含複數個半導體元件(例如電晶體)，半導體元件包含可互連的p型場效電晶體(p-type field effect transistor，PFET)、n型場效電晶體(n-type field effect transistor，NFET)等。再者，可以注意的是，方法100的製程步驟，其包含參照第2-15C圖的任何描述，如本發明實施例提供的此方法的其餘部分和例示性圖式，都僅為例示性且不意圖限制所附申請專利範圍中具體描述的內容。
請參照第1A圖，方法100開始於步驟102，其中提供基底。請參照第2圖的範例，在步驟102的實施例中，提供基底202。在一些實施例中，基底202可為半導體基底，例如矽基底。基底202可包含各種層，其包含形成於半導體基底上的導電層或絕緣層。如本技術領域已知，取決於設計需求，基底202可包含各種摻雜配置。舉例來說，不同的摻雜輪廓(例如n型井、p型井)可形成於基底202上設計用於不同元件類型(例如n型場效電晶體(NFET)、 p型場效電晶體(PFET))的區域中。合適的摻雜可包含摻雜物的離子佈植及/或擴散製程。基底202可具有隔離部件(例如淺溝槽隔離(shallow trench isolation，STI)部件)位於提供不同元件類型的區域之間。基底202也可包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基底202可包含化合物半導體及/或合金半導體。再者，基底202可選擇性地包含磊晶層(epitaxial layer，epi-layer)，基底202可受到應變而用於增強效能，基底202可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構，及/或基底202可具有其他合適的增強部件。
在方法100的一實施例中，在步驟102中，進行抗擊穿(anti-punch through，APT)佈植。舉例來說，抗擊穿佈植可在裝置的通道區下方的區域進行，以防止擊穿或不想要的擴散。
請參照第1A圖，方法100接著進行至步驟104，其中在基底上成長一個或多個磊晶層。請參照第2圖，在步驟104的一實施例中，磊晶堆疊物204形成於基底202上方。磊晶堆疊物204包含第一組成的磊晶層206位於第二組成的磊晶層208之間。第一組成和第二組成可不同。在一實施例中，磊晶層206為SiGe，且磊晶層208為矽(Si)。然而，可能有包含提供第一組成和第二組成具有不同氧化速率及/或蝕刻選擇性的其他實施例。在一些實施例中，磊晶層206包含SiGe，且其中磊晶層208包含Si。
磊晶層208或磊晶層208的一部分可形成半導體裝置200的奈米線通道。本文使用術語奈米線來表示有著奈米級(或甚至微米級尺寸)且具有細長形狀的任何材料部份，而與此部分的剖面形狀無關。 因此，此術語表示圓形且大致圓形剖面的細長材料部分，以及包含例如圓柱狀或大致矩形剖面的柱狀或棒狀材料部分。以下進一步討論使用磊晶層208來定義裝置的一個通道或多個通道。
可以注意的是，第2圖顯示七層磊晶層206和六層磊晶層208交錯地排列，其僅為例示性且不意圖限制所附申請專利範圍中具體描述的內容。可以理解的是，任何數量的磊晶層可形成於磊晶堆疊物204中。磊晶層的數量取決於所期望用於半導體裝置200的通道區的數量。在一些實施例中，磊晶層208的數量在2與10之間。
在一些實施例中，每個磊晶層206具有厚度在約2nm與約6nm之間，例如在特定範例中為3nm。磊晶層206在厚度上實質上一致。然而，在顯示的實施例中，頂部磊晶層206比下方其他的磊晶層206更薄(例如頂部磊晶層206為下方磊晶層206的一半厚度)。頂部磊晶層206作為在後續製程中為其他磊晶層提供保護的覆蓋層。在一些實施例中，每個磊晶層208具有厚度在約6nm與約12nm之間，例如在特定範例中為9nm。在一些實施例中，堆疊物的磊晶層208在厚度上實質上一致。如以下更詳細描述，磊晶層208可作為用於後續形成的多閘極裝置的通道區，且磊晶層208的厚度取決於裝置效能考量。可最終移除在通道區中的磊晶層206，且磊晶層206作為定義後續形成的多閘極裝置的相鄰通道區之間的垂直距離，且磊晶層206的厚度取決於裝置效能考量。因此，磊晶層206也可被稱為犧牲層，且磊晶層208也可被稱為通道層。
舉例來說，磊晶堆疊物204的磊晶成長可透過分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶成長製程來進行。在一些實施例中，磊晶成長層(例如磊晶層208)包含與基底202相同的材料。在一些實施例中，磊晶層206和208包含與基底202不同的材料。如上所述，在至少一些範例中，磊晶層206包含磊晶成長矽鍺(SiGe)層，且磊晶層208包含磊晶成長矽(Si)層。或者，在一些實施例中，磊晶層206和208的任一者可包含其他材料，例如鍺、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述之組合。如討論的，磊晶層206和208的材料可依據提供不同的氧化速率和蝕刻選擇性質來選擇。在一些實施例中，磊晶層206和208實質上不含摻雜物(即具有非固有摻雜物濃度在約0 cm-3 至約1x1017 cm-3 )，其中舉例來說，在磊晶成長製程期間，不意圖進行摻雜。
方法100接著進行至步驟106，其中透過圖案化形成鰭元件(被稱為鰭)。請參照第3圖的範例，在步驟106的一實施例中，形成從基底202延伸的複數個鰭210。在各種實施例中，每個鰭210包含從基底202形成的基底部分以及包含磊晶層206和208的磊晶堆疊物的每個磊晶層部分。鰭210可透過使用合適的製程(包含雙重圖案化或多重圖案化製程)來製造。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸(mandrel)透過蝕刻初始的磊晶堆疊物204將鰭210圖案化。蝕刻製程可包含乾蝕刻、濕蝕刻、反應性離子蝕刻(reactive ion etching，RIE)及/或其他合適的製程。
在顯示的實施例中，在將鰭210圖案化之前，硬遮罩(hard mask，HM)層212形成於磊晶堆疊物204上方。在一些實施例中，硬遮罩層212包含氧化物層214(例如可包含SiO2 的墊氧化物層)和形成於氧化物層214上方的氮化物層216(例如可包含Si3 N4 的墊氮化物層)。氧化物層214可作為磊晶堆疊物204與氮化物層216之間的黏著層，且可做為用於蝕刻氮化物層216的蝕刻停止層。在一些範例中，硬遮罩層212包含熱成長氧化物、化學氣相沉積(chemical vapor deposition，CVD)氧化物及/或原子層沉積(atomic layer deposition，ALD)氧化物。在一些實施例中，硬遮罩層212包含透過化學氣相沉積及/或其他合適技術沉積的氮化物層。
可後續使用合適的製程(包含光微影和蝕刻製程)來製造鰭210。光微影製程可包含在硬遮罩層212上方形成光阻層(未顯示)，將光阻暴露於圖案，進行曝光後烘烤製程，以及將光阻顯影以形成包含光阻的遮罩元件。在一些實施例中，將光阻圖案以形成遮罩元件可透過使用電子束(electron beam，e-beam)微影製程來進行。接著，可使用遮罩元件來保護基底202的區域以及形成於其上的一些層，同時蝕刻製程在未受保護的區域中形成溝槽218通過硬遮罩層212、磊晶堆疊物204，並進入基底202中，進而留下複數個延伸鰭210。溝槽218可透過使用乾蝕刻(例如反應性離子蝕刻)、濕蝕刻及/或前述之組合來蝕刻。
也可使用許多其他實施例方法以在基底上形成鰭，這些方法包含例如定義鰭的區域(例如透過遮罩或隔離區)，並以鰭210的形式磊晶成長磊晶堆疊物204。在一些實施例中，形成鰭210的步驟可包含修整製程以縮減鰭210的寬度。修整製程可包含濕蝕刻製程及/或乾蝕刻製程。
請參照第1A和4圖，方法進行至步驟108，在鰭210之間形成淺溝槽隔離(STI)部件220。舉例來說，在一些實施例中，先在基底202上方沉積介電層，以介電材料填充溝槽218。在一些實施例中，介電層可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質、前述之組合及/或其他合適的材料。在各種範例中，介電層可透過化學氣相沉積製程、次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程及/或其他合適的製程來沉積。在一些實施例中，在沉積介電層之後，例如可將半導體裝置200退火，以改善介電層的品質。在一些實施例中，介電層(以及後續形成的淺溝槽隔離部件220)可包含多層結構，例如具有一個或多個襯墊層。
在形成隔離(STI)部件的一些實施例中，在沉積介電層之後，例如透過化學機械研磨(chemical mechanical polishing，CMP)製程將沉積的介電層薄化及平坦化。在一些實施例中，硬遮罩層212(第3圖)作為化學機械研磨停止層。將位於鰭210之間的淺溝槽隔離部件220凹陷。請參照第4圖的範例，將淺溝槽隔離部件220凹陷使得鰭210突出於淺溝槽隔離部件220之上。在一些實施例中，凹陷製程可包含乾蝕刻製程、濕蝕刻製程及/或前述之組合。也可在將淺溝槽隔離部件220 凹陷之前、期間及/或之後移除硬遮罩層212。硬遮罩層212可例如透過使用H3 PO4 或其他合適蝕刻劑的濕蝕刻製程來移除。在一些實施例中，硬遮罩層212可透過用於將淺溝槽隔離部件220 凹陷的相同蝕刻劑來移除。在一些實施例中，控制凹陷的深度(例如透過控制蝕刻時間)，以得到鰭210暴露的上部的所期望的高度。在顯示的實施例中，所期望的高度暴露出磊晶堆疊物204的每一層。
方法100接著進行至步驟110，其中形成犧牲層/犧牲部件，且尤其是虛置(dummy)閘極結構。雖然目前討論的是取代閘極製程，其中形成虛置閘極結構，且虛置閘極結構後續被取代，但是可能有其他配置。
請參照第5圖，形成虛置閘極堆疊物222(有時被簡稱為閘極堆疊物)。在一實施例中，虛置閘極堆疊物222為後續被移除(請參照步驟118)的虛置(犧牲)閘極堆疊物。因此，在使用閘極後置製程的一些實施例中，虛置閘極堆疊物222為虛置閘極堆疊物，且將在半導體裝置200的後續製程階段被最終的閘極堆疊物取代。特別來說，虛置閘極堆疊物222可在之後的製程階段透過高介電常數介電層(high-K dielectric layer，HK)和金屬閘極電極(metal gate electrode，MG)來取代，如以下所述。在一些實施例中，虛置閘極堆疊物222形成於基底202上方，且至少部分設置於鰭210上方。鰭210在虛置閘極堆疊物222下方的部分可被稱為通道區。虛置閘極堆疊物222也可定義鰭210的源極/汲極(source/drain，S/D)區，舉例來說，源極/汲極區為與通道區相鄰且在通道區兩側的鰭210的區域。
在顯示的實施例中，步驟110先在鰭210上方形成虛置介電層224。在一些實施例中，虛置介電層224可包含SiO2 、氮化矽、高介電常數介電材料及/或其他合適的材料。在各種範例中，虛置介電層224可透過化學氣相沉積製程、次常壓化學氣相沉積(SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程及/或其他合適的製程來沉積。舉例來說，虛置介電層224可用於防止後續製程(例如後續形成虛置閘極堆疊物)對鰭210造成損壞。之後，步驟110形成虛置閘極堆疊物222的其他部分，虛置閘極堆疊物222的其他部分包含虛置閘極電極層226和硬遮罩228，硬遮罩228可包含多層(例如氧化物層230和氮化物層232)。在一些實施例中，虛置閘極堆疊物222透過各種製程步驟形成，例如層沉積、圖案化、蝕刻以及其他合適的製程步驟。例示性層沉積製程包含化學氣相沉積(包含低壓化學氣相沉積和電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍或其他合適的沉積技術或前述之組合。在形成閘極堆疊物中，舉例來說，圖案化製程包含微影製程(例如光微影或電子束微影)，微影製程可更包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如旋轉乾燥及/或硬烤)、其他合適的微影技術及/或前述之組合。在一些實施例中，蝕刻製程可包含乾蝕刻(例如反應性離子蝕刻)、濕蝕刻及/或其他蝕刻方法。在一些實施例中，虛置閘極電極層226可包含多晶矽(polycrystalline silicon，polysilicon)。在一些實施例中，硬遮罩228包含氧化物層230，例如可包含SiO2 的墊氧化物層。在一些實施例中，硬遮罩228包含氮化物層232，例如可包含Si3 N4 、氮氧化矽及/或碳化矽的墊氮化物層。
再者，請參照第5圖，在一些實施例中，在形成虛置閘極堆疊物222之後，移除鰭210的源極/汲極區的虛置介電層224。蝕刻製程可包含濕蝕刻、乾蝕刻及/或前述之組合。選擇蝕刻製程以選擇性蝕刻虛置介電層224，而實質上不蝕刻鰭210、硬遮罩228和虛置閘極電極層226。
請參照第1A和6圖，方法100接著進行至步驟112，其中在基底上沉積間隔物材料層。間隔物材料層可為順應(conformal)層，後續將順應層回蝕刻以形成閘極側壁間隔物(相較於之後討論的內間隔物，此閘極側壁間隔物也被稱為外間隔物)。在顯示的實施例中，間隔物材料層234(有時被稱為外間隔物)順應性地設置於虛置閘極堆疊物222的頂部和側壁上。本文使用術語「順應性地」以便於描述在各個區域上方具有實質上相同厚度的層。間隔物材料層234可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或前述之組合。在一些實施例中，間隔物材料層234包含多層，例如主要間隔牆、襯墊層和類似物。舉例來說，間隔物材料層234可透過使用例如化學氣相沉積製程、次常壓化學氣相沉積(SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程的製程，在虛置閘極堆疊物222上方沉積介電材料來形成。可以注意的是，在顯示的實施例中，例如在原子層沉積製程中，間隔物材料層234也順應性地覆蓋在暴露的源極/汲極區中的鰭210的側壁，且部分地填充相鄰鰭210之間的空間。如果在填充間隔物材料層234之後有間隙在相鄰鰭210之間，步驟112可更沉積其他介電材料(例如介電材料層236)以填充在源極/汲極區中相鄰鰭210之間的間隙。介電材料層236可包含氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或前述之組合。在各種實施例中，間隔物材料層234和介電材料層236包含不同材料組成，例如間隔物材料層234包含氮化矽，且介電材料層236包含碳化矽。
步驟112可後續進行非等向性蝕刻製程，以暴露出鰭210與虛置閘極堆疊物222相鄰且不被虛置閘極堆疊物222覆蓋的部分(例如在源極/汲極區中)。間隔物材料層在虛置閘極堆疊物222正上方的部分可透過此非等向性蝕刻製程完全地移除。可保留間隔物材料層在虛置閘極堆疊物222的側壁上的部分形成外間隔物，為了簡單起見，標註為間隔物材料層234。
請參照第1A和6圖，方法接著進行至步驟114，其中在基底上形成磊晶源極/汲極部件238。磊晶源極/汲極部件238可透過進行磊晶成長製程來形成，磊晶成長製程在源極/汲極區中的鰭210上提供磊晶材料。在磊晶成長製程期間，虛置閘極堆疊物222和間隔物材料層234將磊晶源極/汲極部件238限制於源極/汲極區。合適的磊晶製程包含化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶及/或其他合適的製程。磊晶成長製程可使用氣相及/或液相前驅物，氣相及/或液相前驅物與基底202的組成反應。在一些實施例中，成長於相鄰的鰭210上的磊晶源極/汲極部件238彼此間隔開。 在一些實施例中，磊晶源極/汲極部件238成長的方式為磊晶源極/汲極部件238合併在一起，如第6圖所示。在顯示的實施例中，在磊晶成長磊晶源極/汲極部件238之前，也將在源極/汲極區中的鰭210的高度凹陷。舉例來說，在源極/汲極區中的鰭210可變得等於或低於淺溝槽隔離部件220的頂表面，且磊晶源極/汲極部件238從鰭210的頂表面向上延伸至在淺溝槽隔離部件220之上的高度。磊晶源極/汲極部件238連接磊晶層206和208。
在各種實施例中，磊晶源極/汲極部件238可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。磊晶源極/汲極部件238可透過引入摻雜物種(包含p型摻雜物(例如硼或BF2 )、n型摻雜物(例如磷或砷)及/或包含前述之組合的其他合適的摻雜物)在磊晶製程期間原位(in-situ)摻雜。如果磊晶源極/汲極部件238不原位摻雜，進行佈植製程(例如接面佈植製程)來摻雜磊晶源極/汲極部件238。在例示性的實施例中，在n型金屬氧化物半導體裝置中的磊晶源極/汲極部件238包含SiP，而在p型金屬氧化物半導體裝置中的磊晶源極/汲極部件238包含GeSnB及/或SiGeSnB。再者，矽化物或鍺矽化物可形成於磊晶源極/汲極部件238上。舉例來說，可透過在磊晶源極/汲極部件238上方沉積金屬層，將金屬層退火使得金屬層與磊晶源極/汲極部件238中的矽反應以形成金屬矽化物，且之後移除未反應的金屬層來形成矽化物(例如矽化鎳)。
請參照第1A和7圖，方法100接著進行至步驟116，其中在基底上形成層間介電(inter-layer dielectric，ILD)層240。在一些實施例中，在形成層間介電層240之前，也形成接觸蝕刻停止層(contact etch stop layer，CESL)242。在一些範例中，接觸蝕刻停止層242包含氮化矽層、氧化矽層、氮氧化矽層及/或本技術領域已知的其他材料。接觸蝕刻停止層242可透過電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程及/或其他合適的沉積或氧化製程形成。在一些實施例中，層間介電層240包含材料例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。層間介電層240可透過電漿輔助化學氣相沉積製程或其他合適的沉積技術沉積。在一些實施例中，在形成層間介電層240之後，可對半導體裝置200進行高熱預算製程，以將層間介電層240退火。
在一些範例中，在沉積層間介電層240之後，可進行平坦化製程以移除多餘的介電材料。舉例來說，平坦化製程可包含化學機械研磨(CMP)製程，化學機械研磨製程移除層間介電層240(和接觸蝕刻停止層，如果有)在虛置閘極堆疊物222上方的部分，並將半導體裝置200的頂表面平坦化。在一些實施例中，化學機械研磨製程也移除硬遮罩228(第6圖)，並暴露出虛置閘極電極層226。
方法100接著進行至步驟118(第1B圖)，透過移除虛置閘極堆疊物222以在通道區形成閘極溝槽246。形成的結構220顯示於第8A-8D圖中，其中第8A圖為半導體裝置200的透視圖，第8B圖為沿通道區的長度方向(例如沿線B-B)截取的剖面示意圖，第8C圖為在通道區中且垂直於通道的長度方向(例如沿線C-C)截取的剖面示意圖，且第8D圖為通過一個磊晶層206且平行於上視圖(例如沿線D-D)的剖面示意圖。最終的閘極結構(例如包含高介電常數介電層和金屬閘極電極)可後續形成於閘極溝槽246中，將如以下描述。步驟118可包含對虛置閘極堆疊物222的材料有選擇性的一個或多個蝕刻製程。舉例來說，移除虛置閘極堆疊物222可透過使用選擇性蝕刻製程來進行，例如選擇性濕蝕刻、選擇性乾蝕刻或前述之組合。鰭210的磊晶層206和208暴露於閘極溝槽246中。間隔物材料層234的兩相對側壁S234 也暴露於閘極溝槽246中。
方法100接著進行至步驟120(第1B圖)，從閘極溝槽246中的鰭210移除磊晶層206。得到的結構200顯示於第9A-9D圖，第9A-9D圖分別為半導體裝置200的透視圖以及沿線B-B、C-C、D-D的剖面示意圖。在一實施例中，磊晶層206透過選擇性濕蝕刻製程移除。在一實施例中，磊晶層206為SiGe，且磊晶層208為矽，以允許磊晶層206的選擇性移除。在一些實施例中，選擇性濕蝕刻包含氫氧化銨-過氧化氫-水的混合物(ammonia hydroxide-hydrogen peroxide-water mixture，APM)蝕刻。在一些實施例中，選擇性移除包含SiGe氧化，接著進行SiGeOx移除。舉例來說，氧化可透過O3 清潔提供，且接著SiGeOx透過例如NH4 OH的蝕刻劑移除。可以注意的是，由於磊晶層206的移除，因此在所附圖式中顯示的磊晶層208(例如奈米線)具有實質上圓形(例如圓柱)。在後續的討論中，為了簡單起見，磊晶層208也被稱為奈米線。可以注意的是，在步驟120的中間製程階段，間隙248形成於通道區中的相鄰奈米線之間(例如間隙248在磊晶層208之間)。可以周圍環境條件(例如空氣、氮氣)填充間隙248。
然後，方法100進行到步驟122(第1B圖)，藉由在閘極溝槽246中沉積介電材料層252。如以下進一步詳細繪示的，蝕刻介電材料層252並形成為內間隔物部件。因此，介電材料層252也被稱為內間隔物材料層252。在第10A～10D圖中繪示所得到的結構200，其分別是沿著裝置200的B－B、C－C、D－D線的透視示意圖和剖面示意圖。在外間隔物234的相反側壁S234 上以及在基底202上方沉積內間隔物材料層252。內間隔物材料層252填充間隙248，藉由移除在上述步驟120中的磊晶層206而提供間隙248，並且內間隔物材料層252也環繞在通道區中的每個奈米線208。內間隔物材料層252可以包含介電材料，例如SiOC、SiOCN、SiCN及/或其他合適的材料。在不同實施例中，外間隔物234和內間隔物材料層252包含不同的材料組成，例如外間隔物234包含SiN且內間隔物材料層252包含SiOC。應注意的是，在繪示的實施例中，例如藉由原子層沉積製程，內間隔物材料層252保形地沉積於外間隔物234的側壁S234 上以及通道區中的鰭210的每個奈米線上。
然後，方法100進行到步驟124(第1B圖)，從通道區移除內間隔物材料層252的一部分，而位於外間隔物234正下方且抵接磊晶源極/汲極部件238的其他部分保留為內間隔物部件。傳統上，先對內間隔物材料層252在通道區中的部分進行表面處理(例如氧化或氮化)，以對由外間隔物234保護的其他部分表現出蝕刻選擇性，然後在單個蝕刻循環中從通道區移除。以單個蝕刻循環形成內間隔物面臨一些挑戰。
首先，在通道區中的內間隔物材料層可能沒有完全受到表面處理。為了清楚，在第10C圖中以虛線表示的區域300分開繪示於第11圖中，在通道區的剖面示意圖中，區域300包含由內間隔物材料層252環繞的垂直堆疊的奈米線208。也繪示奈米線208的表面上的原生氧化物層302。如第11圖所示，在奈米線208的側壁上的內間隔物材料層252的厚度(表示為W1 )通常比在相鄰的奈米線208之間堆疊的部分的橫向寬度(表示為W2 )薄。在特定範例中，側壁上的厚度W1為奈米線208的寬度(表示為W0 )的約10%至約40%，例如約30%，並且橫向寬度W2 為W0 的約120%至約150%，例如約130%。如果沉積高密度介電材料以形成內間隔物材料層252，例如密度大於2.5g/cm3 的SiOCN或SiCN材料，則表面處理可能無法到達向堆疊於相鄰的奈米線208之間的內間隔物材料層252的中心部分約W2 /2的距離。結果，堆疊於相鄰的奈米線208之間的內間隔物材料層252的中心部分沒有受到表面處理，並且可能沒有表現出足夠的蝕刻選擇性而被後續的蝕刻製程移除。
第二，即使在通道區中的內間隔物材料層252受到完整的表面處理以確保堆疊在相鄰奈米線208之間的內間隔物材料層252的中心部分會被完全移除，隨後的蝕刻製程可能必須花費足夠長的時間，而臨界尺寸(critical dimensions，CD)在過度蝕刻中變得難以控制。另外，在過度蝕刻中，以顯著的持續時間暴露出奈米線208的側壁可能會損壞奈米線。此外，在過度蝕刻期間，位於外間隔物234正下方的內間隔物材料層252的部分也可能被過度蝕刻。過度蝕刻後的內間隔物部件可能會在要形成的金屬閘極和源極/汲極部件之間造成較高的寄生電容。
作為比較，步驟124使用在表面處理製程和選擇性蝕刻製程之間交替的循環製程。在循環製程中，內間隔物材料層252之暴露於通道區中的部分重複地受到表面處理和隨後的選擇性蝕刻製程以移除處理後的表面部分。持續循環製程直到從通道區完全移除內間隔物材料層252，而位於外間隔物234正下方的其他部分保留為內間隔物部件。舉例來說，在第11圖中，虛線將內間隔物材料層252分成多個區域，例如四個區域I、II、III和IV。伴隨繪示的圖式，先對區域I進行表面處理。由於區域I的厚度比表面處理能夠到達的最大深度薄，因此區域I受到完整的表面處理。然後，選擇性蝕刻製程從內間隔層252移除區域I。接著，循環製程重複表面處理和選擇性蝕刻製程以依序移除區域II、III和IV。無需一次移除所有區域I、II、III和IV，循環製程只需要每次處理一個非常薄的材料層。也改善了蝕刻製程期間的臨界尺寸控制的精確度。為了說明的目的提供四個區域I、II、II和IV以及對應的循環製程的四個循環，而非將本發明實施例限制為任何數量的區域和任何數量的循環製程的循環。舉例來說，循環製程的區域數量和對應的循環製程的循環可以在2至100的範圍。
步驟124可以具有各種實施例。在一些實施例中，內間隔物材料層252是含氧(例如SiOCN或SiOC)層且循環製程包含氧化製程作為表面處理，如第1C圖所示。
步驟124開始於操作152，進行氧化處理作為表面處理。在不同實施例中，使用側壁間隔物234作為處理遮罩，經由閘極溝槽246進行表面處理。側壁間隔物234的兩相反側壁S234 之間的內間隔物材料層252的中間部分(第10A圖)受到表面處理，導致材料成分改變，使得中間部分相較於內間隔物材料層252的其他部分表現出蝕刻選擇性。在一些實施例中，氧化製程包含具有H2 O、O2 或前述之組合的電漿，用於氧自由基處理。氧自由基與例如C、H、S和N的組成反應，以提供這些組成各自具有揮發性的氧化物。在特定範例中，內間隔物材料層252包含SiOCN或SiOC。在電漿處理期間，碳或氮以碳氧化物或氮氧化物的形式釋放，而矽被氧化並以氧化矽的形式保留作為內間隔物材料層252的表面部分。電漿處理的溫度可能高於200°C。高反應溫度促使非氧元素從內間隔物材料層252釋放。
然後，步驟124進行到操作154，進行選擇性蝕刻製程以移除在操作152中形成的氧化表面部分，因為蝕刻製程被調整為對氧化物具有選擇性而實質上不蝕刻其下方的部分。蝕刻製程可以包含濕式蝕刻、乾式蝕刻、反應性離子蝕刻或其他合適的蝕刻方法。舉例來說，乾式蝕刻製程可以實施含氧氣體、含氟氣體(例如CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、含氯氣體(例如Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如HBr及/或CHBR3 )、含碘氣體、其他合適的氣體及/或電漿及/或前述之組合。舉例來說，濕式​​蝕刻製程可以包含在稀釋的氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(KOH)溶液、氨水、含氫氟酸(HF)、硝酸(HNO3 )及/或乙酸(CH3 COOH)的溶液或其他合適的濕式蝕刻劑中進行蝕刻。在特定範例中，氧化表面部分包含SiO2 ，並且在45°C的溫度下施加包含HF和NH3 的化學蝕刻氣體。低溫使蝕刻劑保持對氧化物的高蝕刻選擇性。化學反應可描述為 10HF + 2SiO2 + 2NH3 → SiF4 ↑ + 4H2 O↑ + (NH4 )2 SiF6 其中副產物六氟矽酸銨(ammonium hexafluorosilicate，(NH4 )2 SiF6 )停留在固體形式。操作154可以隨後例如以約80°C的溫度升高溫度以分解副產物。化學反應可描述為 (NH4 )2 SiF6 → SiF4 ↑ + 2NH3 ↑ + 2HF↑ 在分解副產物之後，露出內間隔物材料層252的原始材料。藉由在操作152和操作154之後失去表面部分，使內間隔件材料層252變薄。在繪示的實施例中，在操作152和操作154的一個循環之後，移除內間隔物材料層252的區域I，如第12圖所示。
然後，步驟124重複操作152和154，直到從奈米線208的側壁移除內間隔物材料層252且部分地露出奈米線208，如第13圖所示。保留在相鄰奈米線208之間堆疊的內間隔物材料層252的部分。舉例來說，如果奈米線208的側壁上的內間隔物材料層252具有厚度W1 ，並且操作152和154的循環移除W1 的一半厚度，則步驟124將操作152和154再重複一次。或者，如果操作152和154的循環蝕刻W1 的三分之一的厚度，則步驟124將操作152和154再重複兩次。可以藉由時間模式(例如藉由控制氧化時間和蝕刻時間)來控制移除厚度。在一些實施例中，操作152和154是原位的(in-situ)，使得在不破壞處理腔室的密封之下進行操作。
奈米線208的表面由原生氧化物層302覆蓋，如果繼續進行循環製程，則會蝕刻原生氧化物層302。因此，步驟124一時暫停操作152和154的循環製程，並且進行到操作156以對原生氧化物層302進行鈍化製程，以保護奈米線208免於後續循環製程的侵害。在一些實施例中，鈍化製程包含氮處理，例如氮電漿處理。在氮電漿處理期間，原生氧化物層302被轉化為氮化物鈍化層303，氮化物鈍化層303作為蝕刻停止層以保護奈米線208免於後續的循環製程的侵害。也可以將內間隔物材料層252的表面部分硝化並轉化為氮氧化物層304，如第14圖所示。在一些實施例中，堆疊在奈米線208和內間隔物材料層252之間的原生氧化物層302的一部分不暴露於氮電漿處理並且保持為原生氧化物層。
然後，步驟124繼續至操作158，對氮氧化物層304和相鄰的奈米線208之間剩餘的內間隔物材料層252進行作為表面處理的氧化製程。取決於操作158的一個循環的氧化厚度，如果氧化厚度大於氮氧化物層304的厚度，則氮氧化物層304和剩餘的內間隔物材料層252的表面部分被轉化為氧化物；如果氧化厚度小於氮氧化物層304的厚度，則可能需要兩個以上的循環來進行操作158和操作160(將在以下討論)，以將氮氧化物層304完全轉化為氧化物並移除。操作158的許多面向與操作152的面向相同或相似，為了簡化，以下不再重複。然後，步驟124繼續至操作160，應用選擇性蝕刻製程以移除在操作158中形成的氧化表面部分，因為蝕刻製程被調整為對氧化物具有選擇性而實質上不蝕刻其下方的部分。操作160的許多面向與操作154的面向相同或相似，為了簡化，以下不再重複。在繪示的實施例中，在操作158和操作160的一個循環之後，區域300繪示於第15圖。在一些實施例中，取決於操作158和操作160的氧化和蝕刻厚度，在操作158和操作160的一個循環之後，原生氧化物層302的剩餘部分可以保持由內間隔物材料層252覆蓋。或者，在操作158和操作160的一個循環之後，可以露出原生氧化物層302的剩餘部分的一部分。
然後，步驟124重複操作158和160，直到移除堆疊在相鄰奈米線208之間的內間隔物材料層252，如第16圖所示。舉例來說，如果堆疊在相鄰奈米線208之間的剩餘內間隔物材料層252具有橫向厚度W2’，並且操作158和160的循環移除W2’的約25%的厚度，則步驟124將操作158和156再重複三次。或者，如果操作158和160的一個循環蝕刻W2’的20%的厚度，則步驟124將操作158和160再重複四次。步驟124可進一步包含在循環製程之後從奈米線208移除氮化物鈍化層的清潔製程。
在一些替代實施例中，內間隔物材料層252包含低百分比的氧或實質上不含氧(例如SiCN)，並且循環製程包含氮化製程，如第1D圖所示。
步驟124開始於操作152’，進行氮化處理作為表面處理。類似於上述的操作152，在不同實施例中，使用側壁間隔物234作為處理遮罩，經由閘極溝槽246進行表面處理。側壁間隔物234的兩相反側壁S234 之間的內間隔物材料層252的中間部分(第10A圖)受到表面處理，導致材料成分改變，使得中間部分相較於內間隔物材料層252的其他部分表現出蝕刻選擇性。在一些實施例中，氮化製程包含具有NH3 、H2 或前述之組合的電漿，用於氮自由基處理。氮自由基與例如C和S的組成反應，以提供這些組成各自具有揮發性的氮化物。在特定範例中，內間隔物材料層252包含SiCN，在氮電漿處理之後釋放出C並且被轉化為氮化矽(Si3 N4 )。電漿處理的溫度可能高於200°C。高反應溫度促使非氮元素從內間隔物材料層252釋放。
然後，步驟124進行到操作154’，進行選擇性蝕刻製程以移除在操作152’中形成的硝化表面部分，因為蝕刻製程被調整為對氮化物具有選擇性而實質上不蝕刻其下方的部分。蝕刻製程可以包含濕式蝕刻、乾式蝕刻、反應性離子蝕刻或其他合適的蝕刻方法。在一具體實例中，氮化的表面部分包含Si3 N4 ，並且在45°C的溫度下施加包含HF和NH3 的化學蝕刻氣體。低溫使蝕刻劑保持對氧化物的高蝕刻選擇性。化學反應可描述為 16HF + NH3 + Si3 N4 →NH3 ↑+ SiF4 ↑+(NH4 )2 SiF6 其中副產物六氟矽酸銨((NH4 )2 SiF6 )停留在固體形式。操作154’ 可以隨後例如以大約80°C的溫度升高溫度以分解副產物。化學反應可描述為 (NH4 )2 SiF6 → SiF4 ↑+ 2NH3 ↑+ 2HF↑ 在分解副產物之後，露出內間隔物材料層252的原始材料。藉由在操作152和操作154之後失去表面部分，使內間隔件材料層252變薄。
然後，步驟124重複操作152’和154’，直到從奈米線208的側壁移除內間隔物材料層252且部分地露出奈米線208，如第13圖所示。保留在相鄰奈米線208之間堆疊的內間隔物材料層252的部分。舉例來說，如果奈米線208的側壁上的內間隔物材料層252具有厚度W1 ，並且操作152’和154’的循環移除W1 的一半厚度，則步驟124將操作152’和154’再重複一次。或者，如果操作152’和154’的循環蝕刻W1 的三分之一的厚度，則步驟124將操作152’和154’再重複兩次。可以藉由時間模式(例如藉由控制氧化時間和蝕刻時間)來控制移除厚度。
由於循環製程包含氮化表面處理和對氮化物的選擇性蝕刻，因此原生氧化物層302自然作為蝕刻停止層，以保護奈米線208免於後續的循環製程的侵害。因此，步驟124可以跳過如操作156的鈍化製程，並且直接繼續進行到操作158’和160’的循環製程，以移除堆疊在相鄰奈米線208之間的內間隔物材料層252，如第17和18圖所示。操作158’的許多面向與操作152’的面向相同或相似，為了簡化，以下不再重複。此外，操作160’的許多面向與操作154’的面向相同或相似，為了簡化，以下不再重複。然而，由於原生氧化物層302通常非常薄，因此步驟124可以進行比操作152’弱的操作158’，例如在操作158’中降低化學蝕刻劑的劑量以免破壞原生氧化物層302。舉例來說，在操作158’中，可以將HF和NH3 的流速降低一半。除了降低流速之外，操作158’還可以降低遠程電漿(remote plasma，RPS)功率或降低壓力，如減弱表面處理和蝕刻的其他方法。遠程電漿功率越小，產生的自由基越少，其降低處理效率。可以藉由增強泵送(pumping)(例如較大的閥開啟角度)來達到較低壓力，其導致較少化學蝕刻劑吸附於晶圓上，因而減弱蝕刻速率。因此，在調弱蝕刻劑之後，相較於操作152’和154’的一個循環所移除的層(例如1 nm)，操作158’和160’的一個循環可以移除較薄的層(例如0.5 nm)。步驟124可進一步包含在循環製程之後從奈米線208移除原生氧化物層302的清潔製程。
在從通道區移除內間隔物材料層252之後，在相鄰的奈米線208之間重新出現間隙248。位於外間隔物234正下方並抵接磊晶源極/汲極部件238之內間隔物材料層252的一部分保留作為內間隔物部件，表示為內間隔物306(第19B圖)。如以下進一步詳細顯示的，將在間隙248中形成高介電常數金屬閘極(high-K metal gate，HK MG)，其抵接內間隔物306。因此，內間隔物306提供高介電常數金屬閘極和磊晶源極/汲極部件238之間的隔離。
方法100進行到步驟126(第1B圖)，形成閘極結構。所得到的結構繪示於第19A～19C圖，其分別是沿著裝置200的B－B和C－C線的透視示意圖和剖面示意圖。閘極結構可以是多閘極電晶體的閘極。閘極結構可以是高介電常數/金屬閘極(HK MG)堆疊物，但是也可以是其他組件。在一些實施例中，閘極結構形成與多通道相關的閘極，多通道係由通道區中的多個奈米線(現在多個奈米線之間具有間隙)提供。
在步驟126的實施例中，藉由從通道區移除內間隔物材料層252和釋放奈米線208來提供形成於裝置200的溝槽內的高介電常數金屬閘極堆疊物280，如上述參照先前的步驟124。在不同實施例中，高介電常數金屬閘極堆疊物280包含界面層282、在界面層282上方形成的高介電常數閘極介電層284及/或在高介電常數閘極介電層284上方形成的閘極電極層286。如在此使用和描述的，高介電常數閘極介電質包含具有高介電常數的介電材料，例如介電常數高於熱氧化矽的介電常數(〜3.9)。高介電常數金屬閘極堆疊中使用的閘極電極層可以包含金屬、金屬合金或金屬矽化物。此外，高介電常數金屬閘極堆疊的形成可以包含沉積以形成各種閘極材料、一或多個襯層以及一或多個化學機械研磨製程以移除多餘的閘極材料，並藉此使半導體裝置200的頂表面平坦化。內部間隔物306介於高介電常數金屬閘極堆疊物280和磊晶源極/汲極部件238之間，並提供隔離。
在一些實施例中，高介電常數金屬閘極堆疊物280的界面層282可以包含介電材料，例如氧化矽(SiO2 )、HfSiO或氮氧化矽(SiON)。界面層282的形成可以藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)及/或其他合適的方法。高介電常數金屬閘極堆疊物280的高介電常數閘極介電層284可以包含例如氧化鉿(HfO2 )等的高介電常數介電層284。或者，高介電常數金屬閘極堆疊物280的高介電常數閘極介電層284可以包含其他高介電常數介電質，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物(SiON)、前述之組合或其他合適的材料。高介電常數閘極介電層284的形成可以藉由原子層沉積、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、氧化及/或其他合適的方法。
高介電常數金屬閘極堆疊物280的閘極電極層286可以包含單層或多層結構，例如具有選擇的功函數以增強裝置效能的金屬層(功函數金屬層)、襯墊層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。舉例來說，高介電常數金屬閘極堆疊物280的閘極電極層286可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或前述之組合。在各種實施例中，高介電常數金屬閘極堆疊物280的閘極電極層284的形成可以藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程。此外，可以分別為使用不同金屬層(例如用於提供N型或P型功函數)的N型場效電晶體(N-FET)和P型場效電晶體(P-FET)形成閘極電極層284。在不同實施例中，可以進行化學機械研磨製程以從高介電常數金屬閘極堆疊物280的閘極電極層284移除多餘的金屬，藉此提供高介電常數金屬閘極堆疊物280的大致平坦的頂表面。高介電常數金屬閘極堆疊物280包含介於每條奈米線208的部分，其形成多閘極裝置200的通道。
半導體裝置200可以經歷進一步的處理以形成發明所屬技術領域已知的各種部件和區域。舉例來說，後續處理可以在基底202上形成接觸開口、接觸金屬以及各種接觸件/導孔/線和多層互連部件(例如金屬層和層間介電質)，其配置以連接各種部件以形成功能電路，功能電路可以包含一或多個多閘極裝置。在進一步的範例中，多層互連結構可以包含垂直互連結構(例如導孔或接觸件)以及水平互連結構(例如金屬線)。各種互連部件可以採用各種導電材料，包含銅、鎢及/或矽化物。在一範例中，使用鑲嵌及/或雙鑲嵌製程來形成銅相關的多層互連結構。此外，根據方法100的不同實施例，可以在方法100之前、期間和之後實施額外製程步驟，並且可以取代或消除上述的一些製程步驟。
雖然並非用於限制，本發明實施例中的一或多個實施例為半導體裝置及其製造方法提供了許多益處。舉例來說，本發明實施例中的一些實施例提供具有精確蝕刻控制的內間隔物形成方法。進行在表面處理製程和選擇性蝕刻製程之間交替的循環製程以蝕刻內間隔物材料層。相較於在單個蝕刻循環中蝕刻內間隔層的其他方法，此循環製程可以保持奈米線的完整性，避免過度蝕刻，並改善臨界尺寸控制的精確度。此外，內間隔物形成方法可以容易地整合至現有的半導體生產製程中。
關於一些實施例，是提供一種半導體裝置的形成方法，包括：形成一結構，其包括垂直堆疊在一基底上方的多個奈米線；沉積一介電材料層，其圍繞上述奈米線；對上述介電材料層的一表面部分施行一處理製程；選擇性蝕刻上述介電材料層的上述表面部分；重複施行上述處理製程與上述選擇性蝕刻的步驟，直到局部暴露上述奈米線；以及形成一閘極結構，其接合上述奈米線。
在一實施例中，上述半導體裝置的形成方法更包括：在局部暴露上述奈米線之後，對上述奈米線施行一鈍化製程。在一實施例中，上述鈍化製程亦將上述介電材料層之堆疊在相鄰的奈米線之間的部分予以鈍化。在一實施例中，上述鈍化製程為一氮化製程。在一實施例中，在局部暴露上述奈米線之後，上述介電材料層的一部分留在相鄰的奈米線之間，上述半導體裝置的形成方法更包括：重複施行上述處理製程與上述選擇性蝕刻的步驟，直到移除上述介電材料層的上述部分。在一實施例中，施行上述處理製程包括：在局部暴露上述奈米線之前，以一第一劑量施加一化學物；以及在局部暴露上述奈米線之後，在局部暴露上述奈米線之後，以一第二劑量施加上述化學物，其中上述第一劑量高於上述第二劑量。在一實施例中，上述化學物包括氨。在一實施例中，上述處理製程為氧化製程。在一實施例中，上述處理製程為氮化製程。在一實施例中，施行上述處理製程包括施加一第一溫度而用於一表面處理；上述選擇性蝕刻包括施加一第二溫度而用於蝕刻及隨後施加一第三溫度而用於分解副產物；其中上述第二溫度低於上述第三溫度，上述第三溫度低於上述第一溫度。
關於一些實施例，是提供一種半導體裝置的形成方法，包括：形成一鰭，從一基底突出，上述鰭具有複數個犧牲層與複數個通道層，其中上述犧牲層與上述通道層為交互排列；移除上述犧牲層的一部分，以暴露上述通道層；在上述犧牲層之被移除的部分所在區域，沉積一間隔物材料；對於位在上述鰭的一通道區中的上述間隔物材料施行一表面處理；選擇性蝕刻上述間隔物材料之受到上述表面處理的一部分，藉此縮減上述間隔物材料之在上述通道區的厚度；重複施行上述表面處理與上述選擇性蝕刻的步驟，直到暴露上述複數個通道層的側壁，其中上述間隔物材料的另一部分留在上述通道區中的相鄰的通道層之間；重複施行上述表面處理與上述選擇性蝕刻的步驟，直到移除上述間隔物材料之在上述通道區中的相鄰的通道層之間的上述另一部分；以及形成一閘極結構，鰭接合上述通道層。
在一實施例中，上述半導體裝置的形成方法更包括：在暴露上述複數個通道層的側壁之後，對上述複數個通道層施行一鈍化處理。在一實施例中，上述表面處理包括氧化製程，上述鈍化處理包括氮化製程。在一實施例中，上述表面處理包括氮化製程。在一實施例中，施行上述表面處理，包括在局部暴露上述複數個通道區之後，降低在上述表面處理的化學物的劑量。在一實施例中，在原位施行上述表面處理與上述選擇性蝕刻。在一實施例中，上述半導體裝置的形成方法更包括：形成一源極/汲極部件，其中在移除上述間隔物材料之留在上述通道區中的相鄰的通道層之間的上述另一部分之後，上述間隔物材料之留下的部分作為一間隔物部件，上述間隔物部件介於上述源極/汲極部件與上述閘極結構之間。
關於一些實施例，是提供一種半導體裝置的形成方法，包括：形成一鰭，其包括一第一矽層、一第二矽層及介於上述第一矽層與上述第二矽層之間的一矽鍺(SiGe)層；在上述鰭的一通道區的上方，形成一虛置閘極結構；形成一外間隔物，鄰於上述虛置閘極結構；磊晶成長一源極/汲極部件，其與上述第一矽層、上述第二矽層及上述矽鍺層交界；移除上述虛置閘極結構；移除上述矽鍺層的一部分，以在上述外間隔物的正下方區域及在上述通道區暴露上述第一矽層與上述第二矽層；形成一介電層，其圍繞上述第一矽層與上述第二矽層；移除上述介電層的一第一部分，以局部暴露在上述通道區的上述第一矽層與上述第二矽層；在移除上述介電層的上述第一部分之後，對已暴露的上述第一矽層與上述第二矽層施行一鈍化處理；在施行上述鈍化處理之後，移除上述介電層的一第二部分，以在上述通道區中的上述第一矽層與上述第二矽層之間提供一開口，其中留下上述介電層的一第三部分來作為一內間隔物部件；以及在上述通道區中的上述第一矽層與上述第二矽層之間的上述開口形成一閘極結構，其中上述內間隔物部件介於上述源極/汲極部件與上述閘極結構之間。
在一實施例中，上述介電層為一含氧層，上述介電層的上述第一部分及上述第二部分的移除包括使用電漿的氧化處理。在一實施例中，上述介電層的上述第一部分及上述第二部分的移除包括一循環製程，其交替進行一處理製程與一選擇性蝕刻製程。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102、104、106、108、110、112、114、116:步驟 118、120、122、124、126:步驟 152、152’、154、154’、156、158、158’、160、160’:操作 200:結構 202:基底 206:磊晶層 208:磊晶層(奈米線) 210:鰭 212:硬遮罩層 214:氧化物層 216:氮化物層 218:淺溝槽隔離部件 220:淺溝槽隔離部件 222:虛置閘極堆疊物 224:虛置介電層 226:虛置閘極電極層 228:硬遮罩 230:氧化物層 232:氮化物層 234:外間隔物 236:介電材料層 238:磊晶源極/汲極部件 240:層間介電層 242:接觸蝕刻停止層 246:閘極溝槽 248:間隙 252:介電材料層 280:高介電常數金屬閘極堆疊物 282:界面層 284:高介電常數閘極介電層 286:閘極電極層 300:區域 302:原生氧化物層 303:氮化物鈍化層 304:氮氧化物層 306:內間隔物 S234:側壁 W0:寬度 W1:厚度 W2、W2’:橫向寬度 I、II、III、IV:區域
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1A圖是顯示關於本發明實施例的一或多個態樣之用於形成包括多個內間隔物部件的一多閘極裝置的方法的一流程圖。 第1B圖是顯示關於本發明實施例的一或多個態樣之用於形成包括多個內間隔物部件的一多閘極裝置的方法的一流程圖。 第1C圖是顯示關於本發明實施例的一或多個態樣之用於形成包括多個內間隔物部件的一多閘極裝置的方法的一流程圖。 第1D圖是顯示關於本發明實施例的一或多個態樣之用於形成包括多個內間隔物部件的一多閘極裝置的方法的一流程圖。 第2圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第3圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第4圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第5圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第6圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第7圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第8A圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第8B圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第8C圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第8D圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第9A圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第9B圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第9C圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第9D圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第10A圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第10B圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第10C圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第10D圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第11圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第12圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第13圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第14圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第15圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第16圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第17圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第18圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第19A圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的透視圖。 第19B圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。 第19C圖是顯示關於本發明實施例的多個態樣之第1A至1D圖所示方法的製程過程中的一半導體結構的剖面圖。
100:方法
118、120、122、124、126:步驟

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 形成一結構，其包括垂直堆疊在一基底上方的多個奈米線； 沉積一介電材料層，其圍繞該些奈米線； 對該介電材料層的一表面部分施行一處理製程； 選擇性蝕刻該介電材料層的該表面部分； 重複施行該處理製程與該選擇性蝕刻的步驟，直到局部暴露該些奈米線；以及 形成一閘極結構，其接合該些奈米線。
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