TW202147438A - 半導體裝置的製造方法 - Google Patents

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沈書文
林宥霆
郭俊銘
彭遠清
李益誠
梁品筑
鄭培仁
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台灣積體電路製造股份有限公司
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Abstract

提供鰭狀堆疊結構的側壁輪廓的矯正方法。範例方法包含在基底上形成第一鰭狀結構和第二鰭狀結構，第一鰭狀結構和第二鰭狀結構各包含交錯的複數個通道層和複數個犧牲層；在第一鰭狀結構和第二鰭狀結構上方沉積第一矽襯墊；在基底、第一鰭狀結構和第二鰭狀結構上方沉積介電層；回蝕刻介電層，以在第一鰭狀結構與第二鰭狀結構之間形成隔離部件，以及移除了在第一鰭狀結構和第二鰭狀結構上的第一矽襯墊，以暴露出複數個通道層和複數個犧牲層的側壁；以及在複數個通道層和複數個犧牲層暴露的側壁上磊晶沉積第二矽襯墊。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置的製造方法。
積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件或線路)縮小。此元件尺寸微縮化的製程提供增加生產效率與降低相關費用的益處。然而，此元件尺寸微縮化也伴隨著增加了包含著這些積體電路的裝置的設計和製造的複雜性。為了實現這些進步，需要在裝置製造中有相似的發展。
舉例來說，積體電路(IC)技術朝向較小的技術節點進步，已引進多閘極裝置透過增加閘極通道耦合、降低關態電流及減少短通道效應(short-channel effects，SCEs)來改善閘極控制。多閘極裝置一般代表具有閘極結構或閘極結構的一部分設置於通道區多於一面上方的裝置。鰭式場效電晶體(Fin-like field effect transistors，FinFETs)和多橋接通道(multi-bridge-channel，MBC)電晶體(皆被稱為非平面電晶體)為多閘極裝置的範例，多閘極裝置已成為高效能和低漏電應用的流行及有希望的候選裝置。鰭式場效電晶體具有透過閘極環繞多於一面(例如閘極環繞從基底延伸的半導體材料的“鰭”的頂部和側壁)之抬升的通道。多橋接通道電晶體具有可延伸以部分或完全環繞通道區的閘極結構，以在兩面或多於兩面上提供到通道區的路徑。由於多橋接通道電晶體的閘極結構圍繞通道區，因此多橋接通道電晶體也可被稱為環繞式閘極電晶體(surrounding gate transistor，SGT)或全繞式閘極(gate-all-around，GAA)電晶體。多橋接通道電晶體的通道區可從奈米線、奈米片、其他奈米結構及/或其他合適的結構形成。通道區的形狀也賦予多橋接通道電晶體其他名字，例如奈米片電晶體或奈米線電晶體。為了形成多橋接通道電晶體的通道元件，在基底上交替沉積兩個不同的半導體組成的層，且由這些層形成鰭狀結構。儘管使用了非等向性蝕刻製程，可以不同速率蝕刻不同的半導體層，以形成鰭狀結構的波浪形側壁輪廓。當採用閘極後製程時，先在鰭狀結構上方形成虛設閘極堆疊物作為功能性閘極結構的佔位物。鰭狀結構的波浪形側壁輪廓可能會阻礙虛設閘極堆疊物的移除並影響產率。因此，雖然傳統多橋接通道電晶體形成製程一般對於其預期目的為足夠的，但是這些製程並非在所有方面都令人滿意。
在一些實施例中，提供半導體裝置的製造方法，此方法包含在基底上形成第一鰭狀結構和第二鰭狀結構，第一鰭狀結構和第二鰭狀結構各包含交錯的複數個通道層和複數個犧牲層；在第一鰭狀結構和第二鰭狀結構上方磊晶沉積第一矽襯墊；在基底、第一鰭狀結構和第二鰭狀結構上方沉積介電層；回蝕刻介電層，以在第一鰭狀結構與第二鰭狀結構之間形成隔離部件，使得第一鰭狀結構的頂部和第二鰭狀結構的頂部延伸至隔離部件之上，其中回蝕刻移除了在第一鰭狀結構的頂部和第二鰭狀結構的頂部上的第一矽襯墊，以暴露出複數個通道層和複數個犧牲層的側壁；以及在複數個通道層和複數個犧牲層暴露的側壁上磊晶沉積第二矽襯墊。
在一些其他實施例中，提供半導體裝置的製造方法，此方法包含在基底上形成第一鰭狀結構和第二鰭狀結構，第一鰭狀結構和第二鰭狀結構各包含交錯的複數個通道層和複數個犧牲層；在第一鰭狀結構和第二鰭狀結構上方磊晶沉積具有第一厚度的矽襯墊；在基底、第一鰭狀結構和第二鰭狀結構上方沉積介電層；回蝕刻介電層，以在第一鰭狀結構與第二鰭狀結構之間形成隔離部件，使得第一鰭狀結構的頂部和第二鰭狀結構的頂部延伸至隔離部件之上，其中回蝕刻將第一鰭狀結構的頂部和第二鰭狀結構的頂部上的矽襯墊的第一厚度縮小為小於第一厚度的第二厚度。
在另外一些實施例中，提供半導體裝置的製造方法，此方法包含在基底上交替沉積複數個犧牲層和複數個通道層，使得複數個犧牲層和複數個通道層交錯設置，蝕刻複數個犧牲層、複數個通道層和基底，以形成鰭狀結構，其中鰭狀結構中的複數個犧牲層的每一者具有第一寬度，且鰭狀結構中的複數個通道層的每一者具有大於第一寬度的第二寬度；以及在鰭狀結構上磊晶沉積矽襯墊，其中矽襯墊具有從複數個犧牲層的側壁測量的第一厚度及從複數個通道層的側壁測量的第二厚度，且其中第一寬度和兩倍的第一厚度的總和大致等於第二寬度和兩倍的第二厚度的總和。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，以下本發明實施例中一部件形成於另一部件上、一部件連接至另一部件及/或一部件耦接至另一部件可包含這些部件形成為彼此直接接觸的實施例，且也可包含額外部件形成於這些部件之間的實施例，使得這些部件可彼此不直接接觸。此外，為了方便描述本發明實施例的一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等及前述的衍生用語(例如“水平地”、“向下地”、“向上地”等)。空間相關用語用以涵蓋包含部件的裝置的不同方位。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋包含所描述的數字的合理範圍(例如所描述數字的+/- 10％內或本發明所屬技術領域中具通常知識者可理解的其他數值)。舉例來說，術語“約5nm”涵蓋尺寸範圍4.5nm至5.5nm。
已引進多閘極裝置(例如多橋接通道(MBC)電晶體)透過增加閘極通道耦合、降低關態電流及減少短通道效應(SCEs)來改善閘極控制。如上所述，多橋接通道電晶體也可被稱為環繞式閘極電晶體(SGT)、全繞式閘極(GAA)電晶體、奈米片電晶體或奈米線電晶體。多橋接通道電晶體具有可延伸以部分或完全環繞通道區的閘極結構，以在兩面或多於兩面上提供到通道區的路徑。為了形成多橋接通道電晶體的通道元件，在基底上交替沉積兩個不同的半導體組成的層，以形成堆疊物。透過設計，對於至少一蝕刻製程，兩個不同半導體組成具有不同的蝕刻選擇性，使得可選擇性移除一半導體組成的層，同時可保留另一半導體組成的層作為通道元件。將被移除的層可被稱為犧牲層，保留的層可被稱為通道層。在基底上沉積這些層之後，使用非等向性蝕刻製程蝕刻通過交錯的犧牲層和通道層，以將這些層圖案化為鰭狀結構。儘管使用非等向性蝕刻製程，非等向性製程中的蝕刻劑可在不同速率蝕刻兩半導體組成。在通道層基本上由矽(Si)組成且犧牲層基本上由矽鍺(SiGe)組成的範例中，非等向性蝕刻製程蝕刻犧牲層的速率大於蝕刻通道層的速率。已經觀察到的是，此蝕刻速率差異導致波浪形側壁輪廓，其中側壁輪廓在通道層突出並在犧牲層凹陷。在早期形成的虛設閘極堆疊物作為後續形成的取代閘極結構的佔位物的閘極後製製程中，需移除虛設閘極堆疊物，並以閘極結構取代虛設閘極堆疊物。犧牲層處的凹口可能包含虛設閘極堆疊物材料，防止完全移除虛設閘極堆疊物。為了確保完全移除虛設閘極堆疊物，可使用過蝕刻。雖然此過蝕刻可移除凹口中的虛設閘極堆疊物，但是過蝕刻也可能損壞源極/汲極部件，導致在磊晶部件中形成坑洞。
本發明實施例提供用於矯正鰭狀結構的波浪形側壁輪廓的方法。在形成鰭狀結構之後，依據一實施例的方法在鰭狀結構上沉積第一矽襯墊。已經觀察到的是，取決於製程參數和前驅物，第一矽襯墊在矽鍺表面上可具有較大的厚度，且在矽表面上可具有較小的厚度。因此，第一矽襯墊可補償犧牲層中的凹口，並矯正波浪形側壁輪廓。在鰭狀結構之間的隔離部件形成期間移除第一矽襯墊的範例中，在鰭狀結構上磊晶沉積第二矽襯墊。視情況而定，在第一矽襯墊或第二矽襯墊上形成虛設閘極堆疊物，虛設閘極堆疊物包含虛設介電層和虛設電極層。當移除虛設閘極堆疊物時，可能需要個別移除製程來移除通道區中剩下的第一矽襯墊或第二矽襯墊。透過矯正鰭狀結構的側壁輪廓，本發明實施例的方法有助於完全移除犧牲層，並降低損壞源極/汲極部件的風險。
現在將參考圖式更詳細地描述本發明實施例的各方面。在此方面，第1和17圖顯示依據本發明實施例，從工件200形成半導體裝置的方法100和300的流程圖。方法100和300僅為範例，且不意圖將本發明實施例限制於方法100和300中所明確顯示的內容。可在方法100和300之前、期間及之後提供額外的步驟，且對於方法的其他實施例，可取代、消除或移動所描述的一些步驟。為了簡單起見，本文並未詳細描述所有步驟。以下結合第2-16圖和第18-31圖分別描述方法100和300，第2-16圖和第18-31圖分別為依據方法100和300的實施例，在製造的不同階段的工件的局部剖面示意圖。由於在製造過程結束之後，工件200將形成為半導體裝置，因此為了方便起見，在本文中，工件200有時也可被稱為半導體裝置。工件200可被包含在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，工件200為積體電路晶片的一部分、系統單晶片(system on chip，SoC)或前述的一部分，其包含各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type FETs，PFETs)、n型場效電晶體(n-type FETs，NFETs)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor FETs，MOSFETs)、互補式金屬氧化物半導體(complementary MOS，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或前述之組合。
請參照第1和2圖，方法100包含方塊102，其中在基底202上形成犧牲層206和通道層208的堆疊物204。如第2圖所示，交替沉積堆疊物204中的犧牲層206和通道層208，使得犧牲層206與通道層208交錯，反之亦然。犧牲層206和通道層208由不同的半導體材料形成，這些不同的半導體材料被配置為允許選擇性移除犧牲層206而大致不損壞通道層208。在一實施例中，犧牲層206包含矽鍺(SiGe)，且通道層208包含矽(Si)。在此實施例中，犧牲層206包含鍺濃度在約30%與約45%之間。舉例來說，堆疊物204中的犧牲層206和通道層208可透過分子束磊晶(molecular beam epitaxy，MBE)製程、氣相磊晶(vapor-phase epitaxy，VPE)製程、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶成長製程形成。
完全設想了用於犧牲層206和通道層208的其他半導體材料。在一些其他實施例中，犧牲層206和通道層208可包含其他材料(例如鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述之組合。如前所述，可選擇犧牲層206和通道層208的材料，使得可選擇性移除犧牲層206或將犧牲層206凹陷，而大致不損壞通道層208。
應當注意的是，第2圖顯示交替排列的4層犧牲層206和3層通道層208，顯示的數量僅為顯示目的，並不意圖將本發明實施例限制於請求項中明確敘述的範圍之外。應當理解的是，任何數量的犧牲層和通道層可形成於堆疊物204中。層的數量取決於所期望之工件200的通道元件的數量。在一些實施例中，通道層208的數量在2與10之間。在一些實施例中，所有犧牲層206可具有大致一致的第一厚度，且所有通道層208可具有大致一致的第二厚度。第一厚度和第二厚度可相同或不同。通道層208或通道層208的一部分可作為後續形成的多閘極裝置的通道元件，且依據裝置效能考量來選擇每個通道層208的厚度。可最終移除犧牲層206，且犧牲層206可用以定義後續形成的多閘極裝置的相鄰通道區之間的垂直距離，且依據裝置效能考量來選擇每個犧牲層206的厚度。
請參照第1、2和3圖，方法100包含方塊104，其中由堆疊物204和基底202的一部分形成鰭狀結構216。可透過使用光微影製程和蝕刻製程的結合由堆疊物204和基底202的一部分形成鰭狀結構216。也就是說，得到的鰭狀結構216包含由基底202形成的底部以及由堆疊物204形成的頂部。為了形成鰭狀結構216，可在堆疊物204上方沉積硬遮罩層212。硬遮罩層212可為單一層或多層。在第2圖所呈現的實施例中，硬遮罩層212包含第一鰭頂硬遮罩層209和第二鰭頂硬遮罩層210。在一些實施例中，第一鰭頂硬遮罩層209包含氧化矽，且第二鰭頂硬遮罩層210包含氮化矽或氮碳化矽。在一些實施例中，在硬遮罩層212上沉積平坦化層214。平坦化層214由介電材料形成，此介電材料具有與隔離部件(以下描述)相似的機械性質，以促進平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)製程。在一些範例中，平坦化層214可由氧化矽形成。
在方塊104，使用微影製程和蝕刻製程將平坦化層214、硬遮罩層212、堆疊物204和基底202圖案化。微影製程可包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如旋乾及/或硬烤)、其他合適的微影技術及/或前述之組合。蝕刻製程可包含非等向性蝕刻製程，例如乾蝕刻(例如反應性離子蝕刻(reactive ion etching，RIE))。在一些實施例中，雙重圖案化或多重圖案化製程可用於定義鰭狀結構，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，材料層形成於基底上方，並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化材料層旁邊。接著，移除圖案化材料層，且可接著透過蝕刻堆疊物204和基底202，使用剩下的間隔物或心軸將鰭狀結構圖案化。
第3圖顯示使用方塊104的操作形成的兩個鰭狀結構216。在一些範例中，由於在非等向性蝕刻製程期間以不同速率蝕刻犧牲層206和通道層208，因此鰭狀結構216的側壁可並非平滑筆直的。在第3圖顯示的一些實施例中，每個犧牲層206沿Y方向具有第一寬度W1，且每個通道層208沿Y方向具有第二寬度W2。在一些實施例中，蝕刻含鍺的犧牲層206可比蝕刻含矽的通道層208更快，使得第二寬度W2大於第一寬度W1。在一些範例中，第一寬度W1與第二寬度W2之間具有差值D(即W2-W1=D)。差值D可在約2nm與約3nm之間。考慮到每個鰭狀結構216沿Y方向具有兩側，在鰭狀結構216的每一側上，犧牲層206具有凹口(如第32圖所示)，此凹口具有Y方向尺寸在約1nm與約1.5nm之間(即D/2)。
方塊104的鰭狀結構216的第一側壁輪廓402示意性地顯示於第32圖中。如圖所示，方塊104的非等向性蝕刻製程可蝕刻犧牲層206比蝕刻通道層208更多。因此，第一側壁輪廓402包含在犧牲層206水平處的許多凹口410。在一些範例中，每個凹口410可具有Y方向深度在約1nm與約1.5nm之間。應當注意的是，在第3圖中可能不容易觀察到凹口410。凹口410可被後續層(例如虛設介電層)放大，且可導致虛設閘極堆疊物(以下將描述)的移除不完全。
請參照第1和4圖，方法100包含方塊106，其中在鰭狀結構216和基底202上方沉積第一矽襯墊218。第一矽襯墊218可透過使用磊晶沉積製程沉積，例如分子束磊晶製程、氣相磊晶製程、超高真空化學氣相沉積製程、金屬有機化學氣相沉積製程及/或其他合適的磊晶成長製程。在第4圖所呈現的一些實施例中，第一矽襯墊218可磊晶成長在工件200上的較少選擇性設置中，其包含基底202的表面、鰭狀結構216的側壁、硬遮罩層212的側壁、平坦化層214的側壁及平坦化層214的頂表面上。在未明確顯示的其他實施例中，第一矽襯墊218可從半導體表面磊晶並選擇性成長，半導體表面例如堆疊物204和基底202的表面。在兩種情況中，第一矽襯墊218沉積於基底202、犧牲層206和通道層208的表面上。在一範例磊晶沉積製程中，可使用甲矽烷(SiH4 )或乙矽烷(Si2 H6 )作為矽前驅物。在使用甲矽烷的實施例中，磊晶沉積製程可包含製程溫度在約480°C與約520°C之間，例如約500°C。在使用乙矽烷的實施例中，磊晶沉積製程可包含製程溫度在約360°C與約400°C之間，例如約380°C。
在一實施例中，第一矽襯墊218可以不同速率沉積於通道層208和犧牲層206的表面上。在所示的實施例中，第一矽襯墊218沉積於犧牲層206上的速率大於第一矽襯墊218沉積於通道層208上的速率。因此，第一矽襯墊218在犧牲層206上可具有第一厚度T1，且第一矽襯墊218在通道層208上具有第二厚度T2。第二厚度T2小於第一厚度T1。在所示的實施例中，第二厚度T2在約1.5nm與約2.0nm之間。雖然仍在研究導致沉積速率差異的確切機制，但是普遍認為培養時間(incubation time)和晶格常數不匹配的差異很可能為根源。此處，培養是指前驅物(例如甲矽烷或乙矽烷)黏附在表面上的可能性，   晶格常數不匹配是指矽和鍺的不同晶格常數。假設含矽前驅物可具有較高可能性黏附於犧牲層206(由矽鍺形成)的表面上，或晶格常數不匹配可導致第一矽襯墊218在靠近犧牲層206的表面上具有較多缺陷的晶體結構。較高可能性的黏附(即較大的黏附係數)導致較大的沉積速率，而較多缺陷的晶體結構可導致由差排和空隙的緣故而增加的體積。任一情況可在犧牲層206的表面上給出較大的沉積速率的表現。
請參照第32圖，即使鰭狀結構216具有第一側壁輪廓402，方塊106在鰭狀結構216上沉積第一矽襯墊218可形成不同的側壁輪廓。第二側壁輪廓404表示第一矽襯墊218的沉積不完全補償凹口410的情況，使得凹口410變為淺凹口420。第三側壁輪廓406表示第一矽襯墊218的沉積完全補償凹口410的情況，使得凹口410被鋪平。第四側壁輪廓408表示第一矽襯墊218的沉積過度補償凹口410的情況，使得在凹口410上方形成稜線430。請參照第3和4圖，數學上來說，第二側壁輪廓404表示第一寬度W1和兩倍的第一厚度T1的總和(即W1+2T1)小於第二寬度W2和兩倍的第二厚度T2的總和(即W2+2T2)的情況；第三側壁輪廓406表示第一寬度W1和兩倍的第一厚度T1的總和(即W1+2T1)等於第二寬度W2和兩倍的第二厚度T2的總和(即W2+2T2)的情況；而第四側壁輪廓408表示第一寬度W1和兩倍的第一厚度T1的總和(即W1+2T1)大於第二寬度W2和兩倍的第二厚度T2的總和(即W2+2T2)的情況。
依據本發明實施例，透過應用不同的沉積製程持續時間、不同的前驅物物種以及不同的製程溫度，可控制第一矽襯墊218的沉積，以實現第32圖中的各種側壁輪廓。舉例來說，由於乙矽烷具有比甲矽烷更大的反應性或黏附係數，因此在方塊106使用乙矽烷作為前驅物可增加第一矽襯墊218的沉積速率的差異，而在方塊106使用甲矽烷作為前驅物可減少第一矽襯墊218的沉積速率的差異。舉例來說，當第一矽襯墊218形成至較大厚度時，沉積速率的差異可導致犧牲層206和通道層208的表面上較大的厚度差異。舉另一例來說，用於形成第一矽襯墊218的前驅物一般在高溫下具有較大的反應性。當製程溫度增加時，可增加在犧牲層206和通道層208的表面上的沉積速率的差異。
請參照第1、5和6圖，方法100包含方塊108，其中形成隔離部件220。舉例來說，在一些實施例中，先在工件200上方沉積介電材料，介電材料填充在相鄰鰭狀結構216之間的溝槽。在一些實施例中，介電材料可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質、前述之組合及/或其他合適的材料。在各種範例中，介電層可透過旋塗製程、化學氣相沉積製程、次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動化學氣相沉積製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程及/或其他合適的製程來沉積。接著，例如透過化學機械研磨(chemical mechanical polishing，CMP)製程來將沉積的介電材料薄化和平坦化，如第5圖所示。在第6圖中，透過乾蝕刻製程、濕蝕刻製程及/或前述之組合將平坦化的介電層進一步凹陷或拉回，以形成隔離部件220。如第6圖所示，暴露出由堆疊物204形成的鰭狀結構216的頂部，而由基底202形成的鰭狀結構216的底部的一部分埋置於隔離部件220中。在一些範例中，隔離部件220可被稱為淺溝槽隔離(shallow trench isolation，STI)部件。
如第6圖所示，在一些實施例中，方塊108的凹陷也從鰭狀結構216未被隔離部件220覆蓋的部分移除第一矽襯墊218。在這些實施例中，暴露出犧牲層206和通道層208的側壁。
請參照第1和7圖，方法100包含方塊110，其中在鰭狀結構216延伸至隔離部件220之上的部分上方形成第二矽襯墊222。相似於第一矽襯墊218，第二矽襯墊222可透過使用磊晶沉積製程沉積，例如分子束磊晶製程、氣相磊晶製程、超高真空化學氣相沉積製程、金屬有機化學氣相沉積製程及/或其他合適的磊晶成長製程。在第7圖所呈現的一些實施例中，第二矽襯墊222可從半導體表面磊晶並選擇性成長，半導體表面例如犧牲層206和通道層208。在未明確顯示的其他實施例中，第二矽襯墊222可磊晶成長在工件200上的較少選擇性設置中，其包含犧牲層206、通道層208和隔離部件220的表面。在兩種情況中，第二矽襯墊222沉積於犧牲層206和通道層208的表面上。在一範例磊晶沉積製程中，可使用甲矽烷(SiH4 )或乙矽烷(Si2 H6 )作為矽前驅物。在使用甲矽烷的實施例中，磊晶沉積製程可包含製程溫度在約480°C與約520°C之間，例如約500°C。在使用乙矽烷的實施例中，磊晶沉積製程可包含製程溫度在約360°C與約400°C之間，例如約380°C。
在一實施例中，第二矽襯墊222可以不同速率沉積於通道層208和犧牲層206的表面上。在所示的實施例中，第二矽襯墊222沉積於犧牲層206上的速率大於第二矽襯墊222沉積於通道層208上的速率。因此，第二矽襯墊222在犧牲層206上可具有第三厚度T3，且第二矽襯墊222在通道層208上具有第四厚度T4。第四厚度T4小於第三厚度T3。在一些實施例中，第四厚度T4在約0.4nm與約0.6nm之間。相較於第一矽襯墊218，第二矽襯墊222具有較小的厚度。此比較可透過第二厚度T2和第四厚度T4之間的比較來證明。第二厚度T2在約1.5nm與約2.0nm之間，第二厚度T2大於第四厚度T4，第四厚度T4在約0.4nm與約0.6nm之間。雖然仍在研究導致沉積速率差異的確切機制，但是普遍認為培養時間和晶格常數不匹配的差異很可能為根源。此處，培養是指前驅物(例如甲矽烷或乙矽烷)黏附在表面上的可能性，晶格常數不匹配是指矽和鍺的不同晶格常數。假設含矽前驅物可具有較高可能性黏附於犧牲層206(由矽鍺形成)的表面上，或晶格常數不匹配可導致第二矽襯墊222在靠近犧牲層206的表面上具有較多缺陷的晶體結構。較高可能性的黏附(即較大的黏附係數)導致較大的沉積速率，而較多缺陷的晶體結構可導致由差排和空隙的緣故而增加的體積。任一情況可在犧牲層206的表面上給出較大的沉積速率的表現。
請參照第32圖，即使鰭狀結構216具有第一側壁輪廓402，方塊110在鰭狀結構216上沉積第二矽襯墊222可形成不同的側壁輪廓。第二側壁輪廓404表示第二矽襯墊222的沉積不完全補償凹口410的情況，使得凹口410變為淺凹口420。第三側壁輪廓406表示第二矽襯墊222的沉積完全補償凹口410的情況，使得凹口410被鋪平。第四側壁輪廓408表示第二矽襯墊222的沉積過度補償凹口410的情況，使得在凹口410上方形成稜線430。請參照第3和7圖，數學上來說，第二側壁輪廓404表示第一寬度W1和兩倍的第三厚度T3的總和(即W1+2T3)小於第二寬度W2和兩倍的第四厚度T4的總和(即W2+2T4)的情況；第三側壁輪廓406表示第一寬度W1和兩倍的第三厚度T3的總和(即W1+2T3)等於第二寬度W2和兩倍的第四厚度T4的總和(即W2+2T4)的情況；而第四側壁輪廓408表示第一寬度W1和兩倍的第三厚度T3的總和(即W1+2T3)大於第二寬度W2和兩倍的第四厚度T4的總和(即W2+2T4)的情況。
相似於第一矽襯墊218，透過應用不同的沉積製程持續時間、不同的前驅物物種以及不同的製程溫度，可控制第二矽襯墊222的沉積，以實現第32圖中的各種側壁輪廓。舉例來說，由於乙矽烷具有比甲矽烷更大的反應性或黏附係數，因此在方塊110使用乙矽烷作為前驅物可增加第二矽襯墊222的沉積速率的差異，而在方塊110使用甲矽烷作為前驅物可減少第二矽襯墊222的沉積速率的差異。舉另一例來說，當第二矽襯墊222形成至較大厚度時，沉積速率的差異可導致犧牲層206和通道層208的表面上較大的厚度差異。舉另一例來說，用於形成第二矽襯墊222的前驅物一般在高溫下具有較大的反應性。當製程溫度增加時，可增加在犧牲層206和通道層208的表面上的沉積速率的差異。
請參照第1、8、9和10圖，方法100包含方塊112，其中在鰭狀結構216的通道區10上方形成虛設閘極堆疊物230。在第8和9圖所呈現的一些實施例中，虛設閘極堆疊物230包含虛設介電層224和虛設電極層226，且虛設介電層224直接沉積於第二矽襯墊222上。在這些實施例中，用於將虛設閘極堆疊物230圖案化的閘極頂部硬遮罩層228可保留在虛設電極層226的頂部上，以保護虛設電極層226。在所示的實施例中，閘極頂部硬遮罩層228可包含氮化物硬遮罩層227和在氮化物硬遮罩層227上方的氧化物硬遮罩層229。在一些實施例中，虛設介電層224可包含氧化矽，虛設電極層226可包含多晶矽，氮化物硬遮罩層227可包含氮化矽或氮氧化矽，且氧化物硬遮罩層229可包含氧化矽。為了方便參考，虛設閘極堆疊物230可不僅用指虛設介電層224和虛設電極層226，也可用指閘極頂部硬遮罩層228(包含氮化物硬遮罩層227和氧化物硬遮罩層229)。虛設閘極堆疊物230用作佔位物，以進行各種製程，且將移除虛設閘極堆疊物230，並在後續步驟以功能性閘極結構取代虛設閘極堆疊物230。如第10圖所示，虛設閘極堆疊物230設置於鰭狀結構216的通道區10上方。每個通道區10沿鰭狀結構216的縱向方向設置於兩個源極/汲極區20之間，鰭狀結構216的縱向方向與X方向對齊。虛設介電層224、虛設電極層226和閘極頂部硬遮罩層228的每一者可透過使用化學氣相沉積製程、原子層沉積製程或合適的沉積製程沉積。相似於鰭狀結構216，虛設閘極堆疊物230可透過使用光微影和蝕刻製程來圖案化。
在第10圖所呈現的一些實施例中，在形成虛設閘極堆疊物230之後，從鰭狀結構216的源極/汲極區20移除虛設介電層224。也就是說，移除未被虛設電極層226的虛設介電層224。移除製程可包含濕蝕刻、乾蝕刻及/或前述之組合。選擇蝕刻製程以選擇性蝕刻虛設介電層224，而大致不蝕刻鰭狀結構216、閘極頂部硬遮罩層228和虛設電極層226。
請參照第1、11和12圖，方法100包含方塊114，其中在虛設閘極堆疊物230上方沉積閘極間隔層232。閘極間隔層232可為順應性沉積於工件200上的單一層或多層，包含沉積於虛設閘極堆疊物230上方。本文使用的術語“順應性”為方便描述在各區域上方具有大致一致的厚度的層。閘極間隔層232可包含氧化矽、碳氧化矽、氮碳化矽、氮化矽、氧化鋯、氧化鋁或合適的介電材料。閘極間隔層232可透過使用例如化學氣相沉積製程、次常壓化學氣相沉積(SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程來沉積於虛設閘極堆疊物230上方。如第12圖所示，可在非等向性蝕刻製程中回蝕刻閘極間隔層232，以暴露出源極/汲極區20。可透過此非等向性蝕刻製程完全移除閘極間隔層232在虛設閘極堆疊物230正上方的部分，而閘極間隔層230保留在虛設閘極堆疊物230的側壁上，如第12圖所示。
請參照第1、13圖，方法100包含方塊116，其中在相鄰於通道區10的源極/汲極區20中形成源極/汲極部件234。雖未明確顯示，但是方塊116的操作包含將源極/汲極區20凹陷，以形成源極/汲極凹口，將犧牲層206選擇性及部分凹陷，以形成內部間隙壁凹口，在內部間隙壁凹口中形成內部間隙壁部件，以及在源極/汲極凹口中沉積源極/汲極部件234。在一些實施例中，鰭狀結構216未被虛設閘極堆疊物230和閘極間隔層232覆蓋的源極/汲極區20透過乾蝕刻或合適的蝕刻製程來蝕刻，以在源極/汲極區20中形成源極/汲極凹口。舉例來說，乾蝕刻製程可使用含氧氣體、含氟氣體(CF4 、SF6 、CH2 F2 、CHF3 及/或C2 H6 )、含氯氣體(例如Cl2 、CHCl3 、CCl4 及/或BCl3 )、含溴氣體(例如HBr及/或CHBr3 )、含碘氣體、其他合適的氣體及/或電漿及/或前述之組合。將鰭狀結構216的源極/汲極區20凹陷，以暴露出源極/汲極凹口中的犧牲層206和通道層208的側壁。之後，沿X方向選擇性並部分凹陷源極/汲極凹口中的犧牲層206，以形成內部間隙壁凹口，而大致不蝕刻閘極間隔層232和通道層208。在通道層208基本上由Si組成且犧牲層206基本上由SiGe組成的實施例中，犧牲層206的選擇性凹陷可包含SiGe氧化製程及之後的SiGe氧化物移除。在這些實施例中，SiGe氧化製程可包含臭氧的使用。在一些實施例中，選擇性凹陷可為選擇性等向性蝕刻製程(例如選擇性乾蝕刻製程或選擇性濕蝕刻製程)，且透過蝕刻製程的持續時間控制犧牲層206凹陷的程度。在一些實施例中，選擇性乾蝕刻製程可包含使用一個或多個氟基蝕刻劑，例如氟氣體或氫氟碳化物。在一些實施例中，選擇性濕蝕刻製程可包含氟化氫(HF)或NH4 OH蝕刻劑。
在內部間隙壁凹口中形成內部間隙壁部件。在一些實施例中，在工件200上方順應性沉積內部間隔材料層，並回蝕刻沉積的內部間隔材料層，以形成內部間隙壁部件。內部間隔材料層可為單一層或多層。在一些實施例中，內部間隔材料層可透過使用化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層沉積或其他合適的方法沉積。內部間隔材料層可包含金屬氧化物、氧化矽、氮碳氧化矽、氮化矽、氮氧化矽、富含碳的氮碳化矽或低介電常數介電材料。本文的金屬氧化物可包含氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭或其他合適的金屬氧化物。接著回蝕刻沉積的內部間隔材料層，以從通道層208的側壁移除內部間隔材料層，以得到在內部間隙壁凹口中的內部間隙壁部件。也可從虛設閘極堆疊物230、閘極間隔層232和隔離部件220的頂表面移除內部間隔材料層。在一些實施例中，選擇內部間隔材料層的組成，使得可選擇性移除內部間隔材料層，而大致不蝕刻閘極間隔層232。在一些實施例中，回蝕刻操作可包含使用氟化氫(HF)、氟氣體(F2 )、氫(H2 )、氨(NH3 )、三氟化氮(NF3 )或其他氟基蝕刻劑。
有著內部間隙壁部件形成以將犧牲層206與源極/汲極凹口隔開，在源極/汲極凹口中磊晶沉積源極/汲極部件234。應當注意的是，第13圖為通道區10的剖面示意圖，以虛線顯示形成於源極/汲極區20中的源極/汲極部件234。源極/汲極部件可透過使用分子束磊晶製程、氣相磊晶製程、超高真空化學氣相沉積製程、金屬有機化學氣相沉積製程沉積，且可原位摻雜。在第13圖所呈現的一些實施例中，源極/汲極部件234可包含摻雜n型摻雜物(例如磷(P))的矽或摻雜p型摻雜物(例如硼(B))的矽鍺。在一些實施例中，源極/汲極部件234的沉積對半導體表面有選擇性，使得源極/汲極部件234從通道層208的暴露表面和基底202的暴露表面(即鰭狀結構216的源極/汲極區20的底部)成長。為了活化源極/汲極部件234中的摻雜物，方塊116可包含退火製程，以將源極/汲極部件234退火。在一些實施例中，退火製程可包含快速熱退火(rapid thermal anneal，RTA)製程、雷射尖峰退火製程、快閃退火製程或爐管退火製程。在一些範例中，退火製程包含峰值退火溫度在約900°C與約1000°C之間。
請參照第1、13圖，方法100包含方塊118，其中移除虛設閘極堆疊物230。方塊118的操作可包含沉積層間介電(interlayer dielectric，ILD)層236，平坦化製程以暴露虛設電極層226，移除虛設閘極堆疊物230，選擇性移除犧牲層206以釋放通道層208作為通道元件。請參照第13圖，在源極/汲極區20中形成源極/汲極部件234之後，可在工件200上方沉積層間介電層236，且層間介電層236可填充源極/汲極凹口的剩下部分。在未明確顯示於第13圖中的一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)可設置於源極/汲極部件234與層間介電層236之間。接觸蝕刻停止層可在沉積層間介電層236之前沉積，且可包含氮化矽和氮氧化矽。應當注意的是，由於第13圖顯示通道區10的剖面示意圖，因此以虛線顯示源極/汲極區20中的層間介電層236。接觸蝕刻停止層可透過原子層沉積、電漿輔助化學氣相沉積(PECVD)製程及/或其他合適的沉積或氧化製程形成。層間介電層236可包含材料例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。層間介電層236可透過電漿輔助化學氣相沉積製程或其他合適的沉積技術沉積。在一些實施例中，在形成層間介電層236之後，可將工件200退火，以改善層間介電層236的完整性。
請參照第13圖，在沉積接觸蝕刻停止層和層間介電層236之後，可透過平坦化製程將工件200平坦化，以暴露出虛設電極層226(顯示於第12圖)。舉例來說，平坦化製程可包含化學機械研磨製程。在此階段，虛設閘極堆疊物230透過閘極間隔層232與層間介電層236隔開。虛設電極層226的暴露允許移除通道區10中的虛設電極層226和虛設介電層224。在一些實施例中，虛設電極層226和虛設介電層224的移除形成在通道區10上方的閘極溝槽。虛設電極層226和虛設介電層224的移除可包含對虛設電極層226和虛設介電層224的材料有選擇性的一個或多個蝕刻製程。舉例來說，可透過使用對虛設電極層226和虛設介電層224有選擇性的選擇性濕蝕刻、選擇性乾蝕刻或前述之組合來進行虛設電極層226和虛設介電層224的移除。在移除虛設電極層226和虛設介電層224之後，在通道區10中的第二矽襯墊222暴露於閘極溝槽中。
請參照第1、13和14圖，方法100包含方塊120，其中移除第二矽襯墊222，以暴露出犧牲層206和通道層208。在一些實施例中，可允許方塊118進行選擇性濕蝕刻或選擇性乾蝕刻，以繼續第二矽襯墊222的移除。在一些其他實施例中，先將第二矽襯墊222氧化，且可選擇性移除第二矽襯墊222的氧化形式。在這些其他實施例中，可在氧化製程中使用氧化劑(例如氧、臭氧、水或過氧化氫)，以將第二矽襯墊222轉變為氧化矽層。接著，可選擇性移除氧化矽層，而大致不損壞通道層208和犧牲層206。在一範例中，氧化矽層的選擇性移除可包含使用氟化氫和氨。
請參照第1和15圖，方法100包含方塊122，其中選擇性移除通道區10中的犧牲層206，以釋放通道層208作為通道元件。對犧牲層206的選擇性移除可透過選擇性乾蝕刻、選擇性濕蝕刻或其他選擇性蝕刻製程來進行。在一些實施例中，選擇性濕蝕刻包含氫氧化銨-過氧化氫-水混合物(ammonia hydroxide-hydrogen peroxide-water mixture，APM)蝕刻。在一些實施例中，選擇性移除包含SiGe氧化及之後的SiGeOx 移除。舉例來說，氧化可透過臭氧清潔提供，且接著SiGeOx 透過蝕刻劑(例如NH4 OH)移除。
請參照第1和16圖，方法100包含方塊124，其中形成閘極結構240。閘極結構240環繞每個通道元件，通道元件由通道層208形成。閘極結構240可為高介電常數金屬閘極結構。此處，高介電常數介電材料係指有著介電常數大於二氧化矽的介電常數(約3.9)的介電材料。在各種實施例中，閘極結構240包含界面層、形成於界面層上方的高介電常數閘極介電層及/或形成於高介電常數閘極介電層上方的閘極電極層。界面層可包含介電材料，例如氧化矽、矽酸鉿或氮氧化矽。界面層可透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。高介電常數閘極介電層可包含高介電常數介電層，例如氧化鉿。或者，高介電常數閘極介電層可包含其他高介電常數介電質，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物 (SiON)、前述之組合或其他合適的材料。高介電常數閘極介電層可透過原子層沉積、物理氣相沉積(PVD)、化學氣相沉積、氧化及/或其他合適的方法形成。
閘極電極層可包含單一層或者為多層結構，例如有著選擇的功函數以增強裝置效能的金屬層(功函數金屬層)、襯墊層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。舉例來說，閘極電極層可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或前述之組合。在各種實施例中，閘極電極層可透過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程形成。在各種實施例中，可進行化學機械研磨製程，以從工件200移除多餘的金屬，進而提供閘極結構240的大致平坦頂表面。
以下結合第18-31圖描述第17圖的方法300，第18-31圖為依據方法300的實施例，在製造的不同階段的工件200的局部剖面示意圖。為了避免疑問，在本發明實施例中，相似部件可共用相似的參考符號。除非另有說明，否則具有相同參考符號的部件可以共享大致相同的形成製程和材料。
請參照第17和18圖，方法300包含方塊302，其中在基底202上形成犧牲層206和通道層208的堆疊物204。由於方塊302的操作和裝置結構大致相似於方法100的方塊102，因此為簡潔起見，省略了方塊302的詳細描述。
請參照第17、18和19圖，方法300包含方塊304，其中由堆疊物204和基底202的一部分形成鰭狀結構216。由於方塊304的操作和裝置結構大致相似於方法100的方塊104，因此為簡潔起見，省略了方塊304的詳細描述。
請參照第17和20圖，方法300包含方塊306，其中在鰭狀結構216和基底202上方沉積矽襯墊2185。矽襯墊2185可透過使用磊晶沉積製程沉積，例如分子束磊晶製程、氣相磊晶製程、超高真空化學氣相沉積製程、金屬有機化學氣相沉積製程及/或其他合適的磊晶成長製程。在第20圖所呈現的一些實施例中，矽襯墊2185可磊晶成長在工件200上的較少選擇性設置中，其包含基底202的表面、鰭狀結構216的側壁、硬遮罩層212的側壁、平坦化層214的側壁及平坦化層214的頂表面上。在未明確顯示的其他實施例中，矽襯墊2185可從半導體表面磊晶並選擇性成長，半導體表面例如堆疊物204和基底202的表面。在兩種情況中，矽襯墊2185沉積於基底202、犧牲層206和通道層208的表面上。在一範例磊晶沉積製程中，可使用甲矽烷(SiH4 )或乙矽烷(Si2 H6 )作為矽前驅物。在使用甲矽烷的實施例中，磊晶沉積製程可包含製程溫度在約480°C與約520°C之間，例如約500°C。在使用乙矽烷的實施例中，磊晶沉積製程可包含製程溫度在約360°C與約400°C之間，例如約380°C。
在一實施例中，矽襯墊2185可以不同速率沉積於通道層208和犧牲層206的表面上。在所示的實施例中，矽襯墊2185沉積於犧牲層206上的速率大於矽襯墊2185沉積於通道層208上的速率。因此，矽襯墊2185在犧牲層206上可具有第五厚度T5，且矽襯墊2185在通道層208上具有第六厚度T6。第六厚度T6小於第五厚度T5。在所示的實施例中，第六厚度T6在約1.9nm與約2.6nm之間。矽襯墊2185比方法100中的第一矽襯墊218更厚。舉例來說，第五厚度T5大於第一厚度T1，且第六厚度T6大於第二厚度T2。雖然仍在研究導致沉積速率差異的確切機制，但是普遍認為培養時間和晶格常數不匹配的差異很可能為根源。此處，培養是指前驅物(例如甲矽烷或乙矽烷)黏附在表面上的可能性，晶格常數不匹配是指矽和鍺的不同晶格常數。假設含矽前驅物可具有較高可能性黏附於犧牲層206(由矽鍺形成)的表面上，或晶格常數不匹配可導致矽襯墊2185在靠近犧牲層206的表面上具有較多缺陷的晶體結構。較高可能性的黏附(即較大的黏附係數)導致較大的沉積速率，而較多缺陷的晶體結構可導致由差排和空隙的緣故而增加的體積。任一情況可在犧牲層206的表面上給出較大的沉積速率的表現。
請參照第32圖，即使鰭狀結構216具有第一側壁輪廓402，方塊306在鰭狀結構216上沉積矽襯墊2185可形成不同的側壁輪廓。第二側壁輪廓404表示矽襯墊2185的沉積不完全補償凹口410的情況，使得凹口410變為淺凹口420。第三側壁輪廓406表示矽襯墊2185的沉積完全補償凹口410的情況，使得凹口410被鋪平。第四側壁輪廓408表示矽襯墊2185的沉積過度補償凹口410的情況，使得在凹口410上方形成稜線430。請參照第19和20圖，數學上來說，第二側壁輪廓404表示第一寬度W1和兩倍的第五厚度T5的總和(即W1+2T5)小於第二寬度W2和兩倍的第六厚度T6的總和(即W2+2T6)的情況；第三側壁輪廓406表示第一寬度W1和兩倍的第五厚度T5的總和(即W1+2T5)等於第二寬度W2和兩倍的第六厚度T6的總和(即W2+2T6)的情況；而第四側壁輪廓408表示第一寬度W1和兩倍的第五厚度T5的總和(即W1+2T5)大於第二寬度W2和兩倍的第六厚度T6的總和(即W2+2T6)的情況。
依據本發明實施例，透過應用不同的沉積製程持續時間、不同的前驅物物種以及不同的製程溫度，可控制矽襯墊2185的沉積，以實現第32圖中的各種側壁輪廓。舉例來說，由於乙矽烷具有比甲矽烷更大的反應性或黏附係數，因此在方塊306使用乙矽烷作為前驅物可增加矽襯墊2185的沉積速率的差異，而在方塊306使用甲矽烷作為前驅物可減少矽襯墊2185的沉積速率的差異。舉另一例來說，當矽襯墊2185形成至較大厚度時，沉積速率的差異可導致犧牲層206和通道層208的表面上較大的厚度差異。舉另一例來說，用於形成矽襯墊2185的前驅物一般在高溫下具有較大的反應性。當製程溫度增加時，可增加在犧牲層206和通道層208的表面上的沉積速率的差異。
請參照第17、21和22圖，方法300包含方塊308，其中形成隔離部件220。舉例來說，在一些實施例中，先在工件200上方沉積介電材料，介電材料填充在相鄰鰭狀結構216之間的溝槽。在一些實施例中，介電材料可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低介電常數介電質、前述之組合及/或其他合適的材料。在各種範例中，介電層可透過旋塗製程、化學氣相沉積製程、次常壓化學氣相沉積(SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積(PVD)製程及/或其他合適的製程來沉積。接著，例如透過化學機械研磨(CMP)製程來將沉積的介電材料薄化和平坦化，如第20圖所示。在第21圖中，透過乾蝕刻製程、濕蝕刻製程及/或前述之組合將平坦化的介電層進一步凹陷或拉回，以形成隔離部件220。如第21圖所示，介電層的凹陷也減少了矽襯墊2185在鰭狀結構216未被隔離部件220覆蓋的部分的厚度。為了便於參考，在凹陷期間變薄的矽襯墊2185可被稱為凹陷矽襯墊219。如第22圖所示，凹陷矽襯墊219在犧牲層206上具有第七厚度T7，且在通道層208上具有第八厚度T8。在一些範例中，第七厚度T7可相似於第三厚度T3，且第八厚度T8可相似於第四厚度T4。在一些範例中，隔離部件220可被稱為淺溝槽隔離(STI)部件。
請參照第17、23、24和25圖，方法300包含方塊310，其中在鰭狀結構216的通道區10上方形成虛設閘極堆疊物230。在第23和24圖所呈現的一些實施例中，虛設閘極堆疊物230包含虛設介電層224和虛設電極層226，且虛設介電層224直接沉積於凹陷矽襯墊219上。在這些實施例中，用於將虛設閘極堆疊物230圖案化的閘極頂部硬遮罩層228可保留在虛設電極層226的頂部上，以保護虛設電極層226。在所示的實施例中，閘極頂部硬遮罩層228可包含氮化物硬遮罩層227和在氮化物硬遮罩層227上方的氧化物硬遮罩層229。在一些實施例中，虛設介電層224可包含氧化矽，虛設電極層226可包含多晶矽，氮化物硬遮罩層227可包含氮化矽或氮氧化矽，且氧化物硬遮罩層229可包含氧化矽。為了方便參考，虛設閘極堆疊物230可不僅用指虛設介電層224和虛設電極層226，也可用指閘極頂部硬遮罩層228(包含氮化物硬遮罩層227和氧化物硬遮罩層229)。虛設閘極堆疊物230用作佔位物，以進行各種製程，且將移除虛設閘極堆疊物230，並在後續步驟以功能性閘極結構取代虛設閘極堆疊物230。如第25圖所示，虛設閘極堆疊物230設置於鰭狀結構216的通道區10上方。每個通道區10沿鰭狀結構216的縱向方向設置於兩個源極/汲極區20之間，鰭狀結構216的縱向方向與X方向對齊。虛設介電層224、虛設電極層226和閘極頂部硬遮罩層228的每一者可透過使用化學氣相沉積製程、原子層沉積製程或合適的沉積製程沉積。相似於鰭狀結構216，虛設閘極堆疊物230可透過使用光微影和蝕刻製程來圖案化。
在第25圖所呈現的一些實施例中，在形成虛設閘極堆疊物230之後，從鰭狀結構216的源極/汲極區20移除虛設介電層224。也就是說，移除未被虛設電極層226的虛設介電層224。移除製程可包含濕蝕刻、乾蝕刻及/或前述之組合。選擇蝕刻製程以選擇性蝕刻虛設介電層224，而大致不蝕刻鰭狀結構216、閘極頂部硬遮罩層228和虛設電極層226。
請參照第17、26和27圖，方法300包含方塊312，其中在虛設閘極堆疊物230上方沉積閘極間隔層232。由於方塊312的操作和裝置結構大致相似於方法100的方塊114，因此為簡潔起見，省略了方塊312的詳細描述。
請參照第17、28圖，方法300包含方塊314，其中在相鄰於通道區10的源極/汲極區20中形成源極/汲極部件234。由於方塊314的操作和裝置結構大致相似於方法100的方塊116，因此為簡潔起見，省略了方塊314的詳細描述。
請參照第17、28圖，方法300包含方塊316，其中移除虛設閘極堆疊物230。由於方塊316的操作和裝置結構大致相似於方法100的方塊118，因此為簡潔起見，省略了方塊316的詳細描述。
請參照第17、28和29圖，方法300包含方塊318，其中移除凹陷矽襯墊219，以暴露出犧牲層206和通道層208。在一些實施例中，可允許方塊316進行選擇性濕蝕刻或選擇性乾蝕刻，以繼續凹陷矽襯墊219的移除。在一些其他實施例中，先將凹陷矽襯墊219氧化，且可選擇性移除凹陷矽襯墊219的氧化形式。在這些其他實施例中，可在氧化製程中使用氧化劑(例如氧、臭氧、水或過氧化氫)，以將凹陷矽襯墊219轉變為氧化矽層。接著，可選擇性移除氧化矽層，而大致不損壞通道層208和犧牲層206。在一範例中，氧化矽層的選擇性移除可包含使用氟化氫和氨。
請參照第17和30圖，方法300包含方塊320，其中選擇性移除通道區10中的犧牲層206，以釋放通道層208作為通道元件。由於方塊320的操作和裝置結構大致相似於方法100的方塊122，因此為簡潔起見，省略了方塊320的詳細描述。
請參照第17和31圖，方法300包含方塊322，其中形成閘極結構240。由於方塊322的操作和裝置結構大致相似於方法100的方塊124，因此為簡潔起見，省略了方塊322的詳細描述。
本發明實施例的方法提供許多優點。舉例來說，本發明實施例提供用於矯正鰭狀結構的波浪形側壁輪廓的方法。在形成鰭狀結構之後，依據一實施例的方法在鰭狀結構上沉積第一矽襯墊。已經觀察到的是，取決於製程參數和前驅物，第一矽襯墊在矽鍺表面上可具有較大的厚度，且在矽表面上可具有較小的厚度。因此，第一矽襯墊可補償犧牲層中的凹口，並矯正波浪形側壁輪廓。在鰭狀結構之間的隔離部件形成期間移除第一矽襯墊的範例中，在鰭狀結構上磊晶沉積第二矽襯墊。視情況而定，在第一矽襯墊或第二矽襯墊上形成虛設閘極堆疊物，虛設閘極堆疊物包含虛設介電層和虛設電極層。當移除虛設閘極堆疊物時，可能需要個別移除製程來移除通道區中剩下的第一矽襯墊或第二矽襯墊。透過矯正鰭狀結構的側壁輪廓，本發明實施例的方法有助於完全移除犧牲層，並降低損壞源極/汲極部件的風險。
本揭露提供半導體裝置的製造方法的實施例。在一實施例中，提供方法，此方法包含在基底上形成第一鰭狀結構和第二鰭狀結構，第一鰭狀結構和第二鰭狀結構各包含交錯的複數個通道層和複數個犧牲層，在第一鰭狀結構和第二鰭狀結構上方磊晶沉積第一矽襯墊，在基底、第一鰭狀結構和第二鰭狀結構上方沉積介電層，回蝕刻介電層，以在第一鰭狀結構與第二鰭狀結構之間形成隔離部件，使得第一鰭狀結構的頂部和第二鰭狀結構的頂部延伸至隔離部件之上，其中回蝕刻移除了在第一鰭狀結構的頂部和第二鰭狀結構的頂部上的第一矽襯墊，以暴露出複數個通道層和複數個犧牲層的側壁，以及在複數個通道層和複數個犧牲層暴露的側壁上磊晶沉積第二矽襯墊。
在一些實施例中，第一矽襯墊包含第一厚度，且第二矽襯墊包含小於第一厚度的第二厚度。在一些實施例中，第一厚度在約1.5nm與約2.0nm之間，且第二厚度在約0.4nm與約0.6nm之間。在一些實施例中，磊晶沉積第一矽襯墊的步驟包含使用乙矽烷作為前驅物，且製程溫度在約360°C與約400°C之間。在一些實施例中，此方法可更包含在鰭狀結構的通道區上方沉積虛設閘極堆疊物，其中虛設閘極堆疊物設置於第二矽襯墊上，在虛設閘極堆疊物上方沉積閘極間隔層，將鰭狀結構的源極/汲極區凹陷，以形成源極/汲極凹口，在源極/汲極凹口中形成源極/汲極部件，以及在源極/汲極部件上方沉積層間介電層。在一些範例中，此方法可更包含移除虛設閘極堆疊物，移除在第一鰭狀結構的頂部和第二鰭狀結構的頂部上方的第二矽襯墊，以暴露出複數個通道層和複數個犧牲層的側壁，選擇性移除複數個犧牲層，以釋放複數個通道層作為通道元件，以及形成閘極結構，以圍繞複數個通道元件的每一者。在一些實施例中，移除第二矽襯墊的步驟包含將第二矽襯墊轉變為氧化矽層，以及選擇性移除氧化矽層。在一些範例中，選擇性移除氧化矽層的步驟包含使用氟化氫(HF)和氨(NH3 )。
在另一實施例中，提供方法，此方法包含在基底上形成第一鰭狀結構和第二鰭狀結構，第一鰭狀結構和第二鰭狀結構各包含交錯的複數個通道層和複數個犧牲層，在第一鰭狀結構和第二鰭狀結構上方磊晶沉積具有第一厚度的矽襯墊，在基底、第一鰭狀結構和第二鰭狀結構上方沉積介電層，並回蝕刻介電層，以在第一鰭狀結構與第二鰭狀結構之間形成隔離部件，使得第一鰭狀結構的頂部和第二鰭狀結構的頂部延伸至隔離部件之上，其中回蝕刻將第一鰭狀結構的頂部和第二鰭狀結構的頂部上的矽襯墊的第一厚度縮小為小於第一厚度的第二厚度。
在一些實施例中，第一厚度在約1.9nm與約2.6nm之間，且第二厚度在約0.4nm與約0.6nm之間。在一些實施例中，磊晶沉積矽襯墊的步驟包含使用乙矽烷作為前驅物，且製程溫度在約360°C與約400°C之間。在一些實施例中，此方法可更包含在第一鰭狀結構和第二鰭狀結構的通道區上方的矽襯墊上沉積虛設介電層，在虛設介電層上方沉積虛設電極層，在虛設電極層上方沉積閘極間隔層，將第一鰭狀結構和第二鰭狀結構的源極/汲極區凹陷，以形成源極/汲極凹口，在源極/汲極凹口中形成源極/汲極部件，以及在源極/汲極部件上方沉積層間介電層。在一些範例中，此方法可更包含移除虛設電極層和虛設介電層，移除在第一鰭狀結構的頂部和第二鰭狀結構的頂部上方的矽襯墊，以暴露出複數個通道層和複數個犧牲層的側壁，選擇性移除複數個犧牲層，以釋放複數個通道層作為通道元件，以及形成閘極結構，以圍繞複數個通道元件的每一者。一些實施例中，移除矽襯墊的步驟包含將矽襯墊轉變為氧化矽層，以及選擇性移除氧化矽層。在一些範例中，選擇性移除氧化矽層的步驟包含使用氟化氫(HF)和氨(NH3 )。
在另一實施例中，提供方法，此方法包含在基底上交替沉積複數個犧牲層和複數個通道層，使得複數個犧牲層和複數個通道層交錯設置，蝕刻複數個犧牲層、複數個通道層和基底，以形成鰭狀結構，其中鰭狀結構中的複數個犧牲層的每一者具有第一寬度，且鰭狀結構中的複數個通道層的每一者具有大於第一寬度的第二寬度，以及在鰭狀結構上磊晶沉積矽襯墊，其中矽襯墊具有從複數個犧牲層的側壁測量的第一厚度及從複數個通道層的側壁測量的第二厚度，且其中第一寬度和兩倍的第一厚度的總和大致等於第二寬度和兩倍的第二厚度的總和。
在一些實施例中，複數個犧牲層基本上由矽鍺組成，且複數個通道層基本上由矽組成。在一些實施例中，蝕刻包含乾蝕刻製程。在一些實施例中，此方法可更包含在鰭狀結構的通道區上方的矽襯墊正上方沉積虛設介電層，在虛設介電層上方沉積虛設電極層，在虛設電極層上方沉積閘極間隔層，將鰭狀結構的源極/汲極區凹陷，以形成源極/汲極凹口，在源極/汲極凹口中形成源極/汲極部件，以及在源極/汲極部件上方沉積層間介電層。在一些範例中，此方法可更包含移除虛設電極層和虛設介電層，以暴露出鰭狀結構的通道區上方的矽襯墊，移除鰭狀結構的通道區上方的矽襯墊，以暴露出複數個通道層和複數個犧牲層的側壁，選擇性移除複數個犧牲層，以釋放複數個通道層作為通道元件，以及形成閘極結構，以圍繞複數個通道元件的每一者。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:通道區 20:源極/汲極區 100,300:方法 102,104,106,108,110,112,114,116,118,120,122,124,302,304,306,308,310,312,314,316,318,320,322:方塊 200:工件 202:基底 204:堆疊物 206:犧牲層 208:通道層 209:第一鰭頂硬遮罩層 210:第二鰭頂硬遮罩層 212:硬遮罩層 214:平坦化層 216:鰭狀結構 218:第一矽襯墊 2185:矽襯墊 219:凹陷矽襯墊 220:隔離部件 222:第二矽襯墊 224:虛設介電層 226:虛設電極層 227:氮化物硬遮罩層 228:閘極頂部硬遮罩層 229:氧化物硬遮罩層 230:虛設閘極堆疊物 232:閘極間隔層 234:源極/汲極部件 236:層間介電層 240:閘極結構 402:第一側壁輪廓 404:第二側壁輪廓 406:第三側壁輪廓 408:第四側壁輪廓 410:凹口 420:淺凹口 430:稜線 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 T5:第五厚度 T6:第六厚度 T7:第七厚度 T8:第八厚度 W1:第一寬度 W2:第二寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據本發明實施例的多個方面，在工件上製造半導體裝置的方法的流程圖。 第2-16圖為依據本發明實施例的多個方面，在第1圖的方法的各種步驟中的工件的局部剖面示意圖。 第17圖為依據本發明實施例的多個方面，在工件上製造半導體裝置的另一方法的流程圖。 第18-31圖為依據本發明實施例的多個方面，在第17圖的方法的各種步驟中的工件的局部剖面示意圖。 第32圖顯示依據本發明實施例的多個方面，鰭狀結構的側壁輪廓的示意圖。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124:方塊

Claims (1)

  1. 一種半導體裝置的製造方法，包括: 在一基底上形成一第一鰭狀結構和一第二鰭狀結構，該第一鰭狀結構和該第二鰭狀結構各包括交錯的複數個通道層和複數個犧牲層； 在該第一鰭狀結構和該第二鰭狀結構上方磊晶沉積一第一矽襯墊； 在該基底、該第一鰭狀結構和該第二鰭狀結構上方沉積一介電層； 回蝕刻該介電層，以在該第一鰭狀結構與該第二鰭狀結構之間形成一隔離部件，使得該第一鰭狀結構的頂部和該第二鰭狀結構的頂部延伸至該隔離部件之上，其中回蝕刻移除了在該第一鰭狀結構的頂部和該第二鰭狀結構的頂部上的該第一矽襯墊，以暴露出該複數個通道層和該複數個犧牲層的側壁；以及 在該複數個通道層和該複數個犧牲層暴露的側壁上磊晶沉積一第二矽襯墊。
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