TWI822002B - 半導體元件及其形成方法 - Google Patents

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Abstract

一種形成半導體元件的方法包含沉積第一介電層於第一半導體鰭和第二半導體鰭的複數個側壁上方並沿著複數個側壁，其中第一半導體鰭和第二半導體鰭從半導體基板向上延伸，沉積第二介電層於第一介電層上方，沉積第三介電層於第二介電層上方，其中第二介電層的材料不同於第三介電層的材料，且第一介電層的材料不同於第二介電層的材料，以及凹陷第一介電層和第二介電層以暴露出第一半導體鰭和第二半導體鰭的複數個側壁，並形成虛設鰭於第一半導體鰭和第二半導體鰭之間。

Description

半導體元件及其形成方法
本揭示內容是關於一種半導體元件以及一種形成半導體元件的方法。
半導體元件用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。通常通過在半導體基板上依序沉積絕緣或介電層、導電層和半導體材料層，並使用微影對各種材料層進行圖案化以在其上形成電路組件和元件來製造半導體元件。
半導體工業通過不斷減小最小特徵尺寸來繼續提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度，這允許整合更多元件到給定區域中。
本揭示內容提供一種形成半導體元件的方法，包含以下操作。沉積第一介電層於第一半導體鰭和第二半導體鰭的複數個側壁上方並沿著複數個側壁，其中第一半導體 鰭和第二半導體鰭從半導體基板向上延伸。沉積第二介電層於第一介電層上方。沉積第三介電層於第二介電層上方，其中第二介電層的材料不同於第三介電層的材料，其中第三介電層具有以碳重量計從15%至25%的範圍內的碳濃度，且第一介電層的材料不同於第二介電層的材料。凹陷第一介電層和第二介電層，以暴露出第一半導體鰭和第二半導體鰭的複數個側壁，並形成虛設鰭於第一半導體鰭和第二半導體鰭之間。
本揭示內容提供一種半導體元件，包含第一鰭結構、第二鰭結構、第一磊晶源極/汲極區域、第二磊晶源極/汲極區域、淺溝槽隔離區域以及虛設鰭。第二鰭結構凸出於基板。第一磊晶源極/汲極區域於第一鰭結構中。第二磊晶源極/汲極區域於第二鰭結構中。淺溝槽隔離區域於第一鰭結構和第二鰭結構之間。虛設鰭設置於第一磊晶源極/汲極區域和第二磊晶源極/汲極區域之間，其中虛設鰭包含第一介電材料和第二介電材料，第一介電材料和第二介電材料具有以碳重量計從15%至25%的範圍內的碳濃度，其中第一介電材料的百分比原子碳濃度大於第二介電材料的百分比原子碳濃度。
本揭示內容提供一種半導體元件，包含第一鰭、第二鰭、隔離區域、虛設鰭以及閘堆疊。第二鰭從基板延伸。隔離區域於第一鰭和第二鰭的每一者的相對側上。虛設鰭設置於第一鰭和第二鰭之間，其中虛設鰭包含第一介電材料、第二介電材料、第三介電材料及第四介電材料，其中 第一介電材料和第二介電材料具有以碳重量計從15%至25%的範圍內的碳濃度，其中第一介電材料的百分比原子碳濃度大於第二介電材料的百分比原子碳濃度，且其中通過第二介電材料將第一介電材料物理分離於第三介電材料和第四介電材料。閘堆疊於虛設鰭上方。
32:虛設鰭
34:虛設鰭
36:虛設鰭
50:基板
50C:區域
50D:區域
51:分隔物
52:鰭
52A:鰭
52B:鰭
52C:鰭
54:遮罩層
56:介電層
57:介電層
58:介電層
59:介電層
60:介電層
61:虛設介電層
63:介電層
64:隔離區域
65:介電層
67:接縫
68:虛設閘極層/虛設閘極
70:遮罩層/遮罩
71:區域
72:虛設閘極
73:高k介電層
74:閘極間隔物
75:功函數調諧層
76:絕緣材料
77:虛設結構
82:磊晶源極/汲極區域
88:層間介電(ILD)
92:閘極介電層
94:閘極
97:絕緣材料
98:區域
99:虛設結構
108:層間介電(ILD)
110:閘極接觸點
142:凹槽
160:軌跡
162:軌跡
171:區域
A-A:橫截面
B-B:橫截面
C-C:橫截面
D-D:橫截面
E-E:橫截面
F-F:橫截面
P1:第一鰭間距
P2:第二鰭間距
P3:第三鰭間距
P4:第四鰭間距
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:第四厚度
T5:第五厚度
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
W5:第五寬度
H1:高度
H2:高度
當結合隨附圖式進行閱讀時，本揭示內容之態樣將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖繪示出根據一些實施方式FinFET的實施例之三維圖。
第2圖、第3圖、第4圖、第5圖、第6圖、第7A圖和第7B圖為根據一些實施方式製造FinFET的中間階段之截面圖。
第8A圖為根據一些實施方式製造FinFET的中間階段之截面圖。
第8B圖示出參考第8A圖中製造FinFET的期間虛設鰭的蝕刻速率對碳濃度的軌跡。
第8C圖示出具有不同碳濃度的虛設鰭的虛設鰭深度對虛設鰭的軌跡。
第8D圖、第9圖、第10A圖、第10B圖、第11A圖、第11B圖、第12圖、第13圖、第14圖、第15A 圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第18C圖、第18D圖、第19A圖、第19B圖和第19C圖為根據一些實施方式製造FinFET的中間階段之截面圖。
第19D圖為根據一些實施方式製造FinFET的中間階段之俯視圖。
第20A圖、第20B圖、第21A圖、第21B圖和第21C圖為根據一些實施方式製造FinFET的中間階段之截面圖。
第21D圖為根據一些實施方式製造FinFET的中間階段之俯視圖。
第21E圖為根據一些實施方式製造FinFET的中間階段之截面圖。
第21F圖為根據一些實施方式製造FinFET的中間階段之俯視圖。
第22A圖和第22B圖為根據一些實施方式製造FinFET的中間階段之截面圖。
以下揭示內容提供許多不同實施方式或實施例，用於實現本揭示內容的不同特徵。以下敘述部件與佈置的特定實施方式，以簡化本揭示內容。這些當然僅為實施例，並且不是意欲作為限制。舉例而言，在隨後的敘述中，第一特徵在第二特徵上方或在第二特徵上的形成，可包括第 一特徵及第二特徵形成為直接接觸的實施方式，亦可包括有另一特徵可形成在第一特徵及第二特徵之間，以使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭示內容可能會在不同的實例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。
除此之外，空間相對用語如「下面」、「下方」、「低於」、「上方」、「上面」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵和另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。該裝置可以以其他方位定向(旋轉90度或在其他方位)，並且本文使用的空間相對描述符同樣可以相應地解釋。
各種實施方式包括應用於(但不限於)可用於不同目的形成虛設鰭(例如，包括一個或多個絕緣層)的方法。舉例來說，虛設鰭(其也可隨後稱為介電鰭)可用於分離相鄰的半導體鰭的源極/汲極區域。虛設鰭可用於固定(anchor)虛設閘極堆疊，虛設閘極堆疊可直接設置於隔離區域上，隔離區域設置在不均勻的鰭間距區域中的半導體鰭周圍和/或不同finFET(fin field effect transistor)區域的邊界之間。本文所揭示的實施方式包含用至少一個介電膜形成虛設鰭，介電膜是碳摻雜的和/或包含按介電膜的重量計的高矽百分比。因此，虛設鰭對用於形成圍繞半導體鰭的淺溝槽隔離(shallow trench isolation；STI)區域的回蝕製程具有更好的抗蝕刻性。這導致在回蝕製程中降低虛設鰭的損壞，並減少介電膜的損失。這降低了相鄰的半導體鰭的源極/汲極區域短路的風險，並降低了性能衰退的風險。
第1圖示繪出根據一些實施方式FinFET的實施例之三維圖。FinFET包含基板50(例如，半導體基板)上的鰭52(也可稱為「半導體鰭」或是「鰭結構」)。隔離區域64設置於基板50中，且鰭52在相鄰的隔離區域64上方及從相鄰的隔離區域64之間凸出。儘管隔離區域64被描述/圖示為與基板50分離，但如本文所用，術語「基板」可用於僅指半導體基板或是包括隔離區域的半導體基板。閘極介電層92沿著側壁並且在鰭52的頂表面上方，且閘極94在閘極介電層92上方。磊晶源極/汲極區域82設置在鰭52相對於閘極介電層92和閘極94的相對側。第1圖還繪示出在後面的圖中使用的參考橫截面(線)。橫截面A-A沿著閘極94的縱軸並且在例如垂直於FinFET的磊晶源極/汲極區域82之間的電流方向的方向上。橫截面B-B平行於橫截面A-A且延伸穿過FinFET的源極/汲極區域。橫截面C-C垂直於橫截面A-A並沿著鰭52的縱軸，且在例如FinFET的磊晶源極/汲極區域82之間的電流流動的方向上。為清楚起見，隨後的圖式參考了這些參考橫截面。
本文討論的一些實施方式是在使用閘極後製程(gate-last process)所形成的FinFET的背景下。在其 他實施方式中，可使用閘極前製程(gate-first process)。此外，一些實施方式考慮了在平面元件中使用的態樣，例如平面FET、奈米結構(例如，奈米片、奈米線、環繞式閘極等)場效應晶體管(NSFET)等。
第2圖、第3圖、第4圖、第5圖、第6圖、第7A圖、第7B圖、第8A圖、第8D圖、第9圖、第10A圖、第10B圖、第11A圖、第11B圖、第12圖、第13圖、第14圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第18C圖、第18D圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第21E圖、第22A圖和第22B圖為根據一些實施方式製造FinFET的中間階段之截面圖。第19D圖、第21D圖和第21F圖為根據一些實施方式製造FinFET的中間階段之俯視圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7A圖、第7B圖、第8A圖、第8D圖、第9圖、第10A圖、第10B圖、第11A圖、第11B圖、第12圖、第13圖、第14圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第19C圖、第20A圖、第21A圖、第21C圖、第21E圖和第22A圖繪示出第1圖中的參考橫截面A-A(除了複數個鰭/FinFET)。第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖和第22B圖沿第1圖中參考橫截面C-C所繪示出(除了複數個鰭/FinFET)。第18C圖和第18D圖 沿第1圖中參考橫截面B-B所繪示出(除了複數個鰭/FinFET)。
第2圖繪示出基板50。基板50可為晶圓，諸如矽晶圓。一般來說，SOI基板為形成於絕緣層上的半導體材料的層。絕緣層可為，舉例來說，埋藏氧化(buried oxide；BOX)層、氧化矽層等。絕緣層提供於基板上，通常是矽或玻璃基板。也可使用其他基板，諸如多層或梯度基板。在一些實施方式中，基板50的半導體材料可包含矽；鍺；一種化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。
基板50具有區域50C和區域50D。區域50C可用於形成n型元件，諸如NMOS電晶體，例如，n型FinFET。區域50D可用於形成p型元件，諸如PMOS電晶體，例如，p型FinFET。在其他實施方式中，區域50C可用於形成p型元件，諸如PMOS電晶體，例如，p型FinFET。區域50D可用於形成n型元件，諸如NMOS電晶體，例如，n型FinFET。區域50C可以與區域50D物理分離(如分隔物51所示)，並且任何數量的元件特徵(例如，其他主動元件、摻雜區域、絕緣區域等)可以設置於區域50C和區域50D之間。在一些實施方式中，區域50C和區域50D皆用於形成相同類型的元件，諸如這兩個區域都是n型元件或p型元件。在隨後的描述中，僅繪示 出一個區域(例如，區域50C或是區域50D)，並描述了在其他區域中形成不同特徵的任何差異。
在第3圖中，鰭52形成於基板50中。鰭52為半導體條帶(semiconductor strip)。在一些實施方式中，通過蝕刻基板50中的溝槽，鰭52可形成於基板50中。蝕刻可為任何可接受的蝕刻製程，諸如活性離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)等或其組合。蝕刻可為各向異性。在此實施方式中，可使用遮罩層54以定義出鰭52的圖案。在一些實施方式中，遮罩層54可包含氧化矽、氮化矽、氮氧化矽或類似者。在一些實施方式中，遮罩層54包含多個子層，諸如在氧化矽子層上方的氮化矽子層。鰭包含鰭52A、鰭52B和鰭52C。鰭52B和鰭52C可彼此分離開來，使得鰭52B和鰭52C的第一鰭間距P1(也稱為中心線之間的距離)在從20nm至200nm的範圍內。鰭52A和鰭52B可彼此分離開來，使得鰭52A和鰭52B的第二鰭間距P2小於第一鰭間距P1，諸如在從10nm至30nm的範圍內。
可通過任何合適的方法來圖案化鰭。舉例來說，可以用一個或多個微影製程來圖案化鰭，微影製程包含雙圖案化製程或是多圖案化製程。一般來說，雙圖案化製程或是多圖案化製程結合微影製程和自對準製程(self-aligned process)，允許創建具有例如比使用單個直接微影製程獲得的間距更小的間距的圖案。舉例來說， 在一個實施方式中，犧牲層形成於基板上方並使用微影製程來圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，之後可以使用剩餘的間隔物對鰭進行圖案化。
在一些實施方式中，磊晶生長與PMOS區域中的材料不同的NMOS區域中的材料可能是有利的。在各種實施方式中，鰭52可以由矽鍺(SixGe1-x,，其中x可在從0至1的範圍內)、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似者所形成。舉例來說，形成III-V族化合物半導體的可行材料包含(但不限於)InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似者。在一些實施方式中，在PMOS區域中的鰭52可由矽鍺形成，且在NMOS區域中的鰭52可由矽形成。
在第4圖中，介電層56沉積於鰭52的側壁上方並沿著鰭52的側壁。介電層56可進一步沿著鰭52的頂面以及在鰭52之間的基板50的頂面延伸。介電層56填充或過度填充一些鰭52之間的區域(例如，鰭52A和鰭52B之間)，且可以僅部分填充鰭52之間的其他區域(例如，鰭52B和鰭52C之間)。可以利用共形沉積製程來執行介電層56的沉積，共形沉積製程諸如化學氣相沈積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)或類似者。在其他實施方式中，可以利用可流動的化學氣相沈積 (flowable-chemical vapor deposition；FCVD)或類似者來執行介電層56的沉積。介電層56可包含任何合適的絕緣材料，諸如氧化矽或類似者。
在第5圖中，介電層58(隨後也可以將其稱為介電質襯墊)沉積於介電層56上方，使得介電層58沿著介電層56的側壁和頂面沉積。可使用共形沉積製程(諸如CVD、ALD或類似者)來執行介電層58的沉積。介電層58可包含氧化矽、SiON、SiOCN、其組合或類似者。在一實施方式中，介電層58可具有從1nm至5nm的範圍內的第一厚度T1。
在第6圖中，介電層60沉積於介電層56和介電層58上方。介電層60可沉積於一些鰭52之間，以填充或過度填充鰭52之間的區域(例如，鰭52B和鰭52C之間)。可使用共形沉積製程(諸如CVD、ALD或類似者)來執行介電層60的沉積。可沉積介電層60於一些鰭52(例如，鰭52B鰭和鰭52C)之間直到它合併在一起(例如，彼此物理接觸)，從而填充相鄰鰭52之間的剩餘空間並形成接縫67。在一實施方式中，介電層60是碳摻雜的，使得介電層60包括含碳介電膜(例如，諸如SiCN的含碳氮化物，或是諸如SiOC或SiCO的含碳氧化物)或類似者。在其他實施方式中，介電層可包含SiN或類似者。
在一實施方式中，介電層60包含SiCN且具有以碳重量計從15%至25%的範圍內的碳濃度。碳濃度影響介電層60的硬度，而較高的碳濃度可增加介電層60的硬 度，並導致介電層60更耐後續的蝕刻製程(例如，第8A圖中的回蝕製程)。包含SiCN的介電層60且具有小於15%或大於25%的碳濃度導致介電層60對後續的蝕刻製程(例如，第8A圖中的回蝕製程)具有較低的電阻。
在一實施方式中，介電層60具有以矽重量計從45%至50%的範圍內的矽濃度。矽濃度可影響介電層60的應力性質。舉例來說，較大的矽濃度可以導致介電層60具有更大的拉伸應力，允許其用於形成虛設鰭32(後續於第8A圖中所示)，虛設鰭32可以更好地固定隨後形成的虛設閘極72(如第16A圖和第16B圖中所示)。包含小於45%的矽濃度之介電層60導致介電層60對後續的蝕刻製程(例如，第8A圖中的回蝕製程)具有較低的電阻。包含大於50%的矽濃度之介電層60導致介電層60的表面粗糙度增加。
在一實施方式中，沉積介電層60以填充和/或過度填充鰭52B和鰭52C之間的區域。因此，介電層60在相鄰鰭52之間的部分(例如，鰭52B和鰭52C)的第一寬度W1在從5nm至50nm的範圍內。然而，也可使用任何合適的尺寸。
在第7A圖中，使用平坦化(例如，化學機械研磨(chemical mechanical polish；CMP))和/或回蝕製程(例如，乾式蝕刻製程)以暴露鰭52的上表面。特別是，移除介電層60、介電層58、介電層56的上部以及遮罩層54，使得鰭52被暴露出來。在一些實施方式中，暴露的 鰭52導致介電層60、介電層58、介電層56以及鰭52的上表面實質上共平面。在其他實施方式中，暴露的鰭52導致介電層60、介電層58、介電層56以及鰭52的上表面沒有共平面。
第7B圖繪示出一替代的實施方式。除非另有說明，本實施方式(以及隨後討論的實施方式)中的相同參考數字表示由第1圖至第7A圖中相似製程形成的實施方式中的相似組件。因此，製程步驟及適用材料於此不再贅述。本實施方式的初始步驟基本上與第1圖至第7A圖中所示的相同。在第7B圖中，利用諸如CVD、ALD或類似者的沉積製程，可選的介電層57選擇性地沉積於鰭52和介電層60上方。在一實施方式中，介電層57可包含SiN、SiCN或類似者。可用於沉積介電層57的前驅物包含SiH2Cl2、矽烷、其組合或類似者。選擇性地沉積介電層57於鰭52和介電層60的材料上，但不沉積於包含氧化物的任何材料(例如，當介電層60包含SiCN，且介電層56和介電層58包含氧化矽)上。
在第8A圖中，然後執行額外的回蝕製於第7A圖的介電層56和介電層58上。介電層56和介電層58被凹陷，使得部分的鰭52和虛設鰭32凸出於介電層56和介電層58的頂面上方。用於圖案化介電層56和介電層58的回蝕製程可使用選擇性的蝕刻製程，其以比蝕刻介電層60和鰭52更快的速率選擇性地蝕刻介電層56和介電層58。舉例來說，蝕刻製程可為包含包含CFx、CxFy或類 似者作為乾式蝕刻的蝕刻劑。可在約30℃至約120℃溫度下執行蝕刻製程。舉例來說，可以通過在介電層60中包含碳來實現這種選擇性蝕刻。
在一些實施方式中，在凹陷之後，鰭52的頂面可以比虛設鰭32的頂面高出高度H1。這是由於在回蝕製程期間有少量的虛設鰭32的膜損失。高度H1可在從5nm至20nm的範圍內。每個虛設鰭32由介電層60製成，且可包含在介電層56和介電層58的頂面上方延伸的第一部分，以及在介電層56的頂面下方延伸的第二部分。因此，虛設鰭32可以具有與鰭52不同的材料組成，並且虛設鰭32可以是絕緣鰭。介電層56、介電層58以及虛設鰭32的第二部分(也可以統稱為隔離區域64)提供相鄰鰭52之間的電性隔離，其進一步於鰭52之間提供淺溝槽隔離(shallow trench isolation；STI)區域，使得不需要形成單獨的STI區域。每個虛設鰭32可具有第一寬度W1，或是由於額外的回蝕製程而可以略小於第一寬度W1。
第8B圖示出回蝕製程期間虛設鰭32的蝕刻速率對碳濃度的軌跡。第8B圖顯示在回蝕製程期間，增加虛設鰭32的介電層60的碳濃度導致介電層60的蝕刻速率降低。
第8C圖示出在執行回蝕製程以形成虛設鰭32之後，虛設鰭32的虛設鰭深度對虛設鰭寬度的軌跡。軌跡160對應於包含介電層60的虛設鰭32，介電層60具有以碳重量計低於15%至25%的範圍內的第一碳濃度。軌 跡162對應於包含介電層60的虛設鰭32，介電層60具有以碳重量計從15%至25%的範圍內的第二碳濃度。第8C圖顯示，當在相同深度測量每個虛設鰭寬度時，相較於對應於軌跡160的虛設鰭32，對應於軌跡162的虛設鰭32具有較大的虛設鰭寬度。這是對應於軌跡162的虛設鰭32的蝕刻速率降低和介電膜損耗降低的結果。
由於形成了包含介電層60的虛設鰭32，且其中介電層60包含具有以碳重量計從15%至25%的碳濃度的SiCN，因此可以達到一些優點。這些優點包含對於回蝕製程具有更好的抗蝕刻性的虛設鰭32。這導致在回蝕製程期間降低虛設鰭32的損壞並降低介電膜損失。這降低了相鄰鰭52之隨後形成的磊晶源極/汲極區域82(例如，隨後在第18C圖和第18D圖中示出)短路的風險，並降低了性能衰退的風險。此外，對於具有小於11nm的第一寬度W1的虛設鰭32，抗蝕刻性和介電膜損耗的降低尤其顯著。
由於形成了包含介電層60的虛設鰭32，且其中介電層60包含以矽重量計從45%至50%的範圍內的矽濃度，因此可以達到其他優點。這些優點包含具有拉伸應力的虛設鰭32，因此能夠更好地固定隨後形成的虛設閘極72(隨後在第16A圖和第16B圖中示出)。
仍參考第8A圖，可以在鰭52和/或基板50中形成適當的井。在一些實施方式中，P井可形成於區域50C(未於第8A圖中單獨示出)中，且N井可形成於區域50D (也未於第8A圖中單獨示出)中。在一些實施方式中，N井可形成於區域50C中，且P井可形成於區域50D中。在一些實施方式中，P井或N井形成於區域50C和區域50D兩者中。
在具有不同井類型的實施方式中，可使用光阻劑或其他遮罩(未示出)達到區域50C和區域50D(參考第2圖)的不同佈植步驟。舉例來說，可形成光阻劑於區域50C中的鰭52和虛設鰭32上方。圖案化光阻劑以暴露基板50的區域50D，諸如PMOS區域。可使用旋塗技術來形成光阻劑，且可使用可接受的微影技術來圖案化光阻劑。一旦光阻劑被圖案化，執行n型雜質植入於區域50D中，且光阻劑用作遮罩以實質地避免n型雜質植入於區域50C中，諸如NMOS區域。n型雜質可以是在區域中植入濃度等於或小於1018cm-3的磷、砷或類似者，濃度諸如在約1017cm-3和約1018cm-3之間。在植入之後，移除光阻劑，諸如通過可接受的灰化製程。
在區域50D的植入之後，形成光阻劑於區域50D中的鰭52和虛設鰭32上方。光阻劑經圖案化以暴露基板50的區域50C，諸如NMOS區域。光阻劑可以通過使用旋塗技術而形成，並且可以使用可接受的微影技術來圖案化。一旦光阻劑被圖案化，可以在區域50C中執行p型雜質植入，且光阻劑可以當作遮罩以實質地避免p型雜質植入於區域50D中，諸如PMOS區域。p型雜質可以是在區域中植入濃度等於或小於1018cm-3的硼、BF2或類似 者，濃度諸如在約1017cm-3和約1018cm-3之間。在植入之後，諸如通過可接受的灰化製程來移除光阻劑。
在區域50C和區域50D的植入之後，可以執行退火以活化(activate)植入的p型和/或n型雜質。儘管原位(situ)摻雜和植入摻雜可以一起使用，然而，在一些實施方式中，磊晶鰭的生長材料可以在生長過程中進行原位摻雜，這樣就沒有必要植入摻雜。
在第8D圖中，在第7B圖中的替代實施方式的介電層56和介電層58上執行第8A圖中所述的回蝕製程。介電層56和介電層58被凹陷，使得部分的鰭52和虛設鰭32凸出於介電層56和介電層58的頂面上方。在一些實施方式中，在凹陷之後，鰭52的頂面可以與虛設鰭32的頂面共平面。這是由於虛設鰭32上的介電層57在回蝕製程期間當作犧牲層，並提供進一步的保護以防止虛設鰭32中的膜損失。在不通過回蝕製程移除介電層57的實施方式中，可以通過任何其他合適的製程來移除介電層57。每個虛設鰭32由介電層60製成，且可包含在介電層56和介電層58的頂面上方延伸的第一部分，以及在介電層56的頂面下方延伸的第二部分。因此，虛設鰭32可以具有與鰭52不同的材料成分，且虛設鰭32可以是絕緣鰭。介電層56、介電層58以及虛設鰭32的第二部分(也可以統稱為隔離區域64)提供相鄰鰭52之間的電性隔離，且可進一步在鰭52之間提供淺溝槽隔離(shallow trench isolation；STI)區域，使得不需要形成單獨的STI區域。 每個虛設鰭32可具有第一寬度W1。在執行回蝕製程之後，可以用類似於先前在第8A圖中所述的方式在鰭52和/或基板50中形成適當的井(未示出)。
第9圖至第10A圖以及第11A圖繪示出一替代的實施方式，其中形成的虛設鰭34包含介電層59和介電層60(先前於第6圖中描述)。當鰭52B和鰭52C彼此間隔開使得它們具有第三鰭間距P3時形成虛設鰭34。除非另有說明，本實施方式(及隨後討論的實施方式)中的相同參考數字表示由第1圖至第8D圖中相似製程形成的實施方式中的相似組件。因此，製程步驟及適用材料於此不再贅述。第9圖顯示鰭52B和鰭52C可以彼此間隔開，使得鰭52B和鰭52C的第三鰭間距P3大於第一鰭間距P1。第三鰭間距P3可以在從20nm至50nm的範圍內。此實施方式的初始步驟可以與第1圖至第5圖中所示的相同。介電層59沉積於介電層58上方，使得介電層59沿著介電層58的側壁和頂面設置。可以使用共形沉積製程來執行介電層59的沉積，諸如CVD、ALD或類似者。在一實施方式中，介電層59是碳摻雜的，使得介電層59包含含碳介電膜(例如，含碳氮化物，諸如SiCN或含碳氧化物，諸如SiOC或SiCO)或類似者。在一實施方式中，介電層59可包含SiN或類似者。在一實施方式中，介電層59可具有第二厚度T2，其可在從1nm至5nm的範圍內。
在一實施方式中，介電層59包含SiCN，並具有以碳重量計從15%至25%的範圍內的碳濃度。碳濃度會 影響介電層59的硬度，而較高的碳濃度可以增加介電層59的硬度並導致介電層59更耐後續的蝕刻製程(例如，第11A圖中所示的回蝕製程)。
在一實施方式中，介電層59具有以矽重量計從45%至50%的範圍內的矽濃度。矽濃度可影響介電層59的應力性質。舉例來說，較大的矽濃度可以導致介電層59具有更大的拉伸應力，允許其用於形成虛設鰭34(後續於第11A圖中所示)，虛設鰭34可以更好地固定隨後形成的虛設閘極72(如第16A圖和第16B圖中所示)。
在介電層59的沉積後，介電層60沉積於介電層56、介電層58以及介電層59上方。可沉積介電層60於一些鰭52之間，以填充或過度填充鰭52(例如，鰭52B和鰭52C之間)之間的區域。使用共形沉積製程(諸如CVD、ALD或類似者)來執行介電層60的沉積。可沉積介電層60於一些鰭52(例如，鰭52B和鰭52C)之間，直到它合併在一起(例如，彼此物理接觸)，從而填充相鄰鰭52之間的剩餘空間並形成接縫67。在一實施方式中，接縫67的相對側上以及在相鄰鰭52(例如，鰭52B和鰭52C)之間的介電層60的每個部分可以具有第三厚度T3。第三厚度T3可在從5nm至15nm的範圍內。在一實施方式中，第二厚度T2和第三厚度T3可以相同。在一實施方式中，第二厚度T2和第三厚度T3可以不同。在一實施方式中，第三厚度T3大於第二厚度T2。在一實施方式中，介電層60是碳摻雜的，使得介電層60包含含碳介電膜(例如，含 碳氮化物，諸如SiCN或含碳氧化物，諸如SiOC或SiCO)或類似者。在一實施方式中，介電層60包含SiN或類似者。在一實施方式中，介電層60包含SiCN，並具有以碳重量計從15%至25%的範圍內的碳濃度。在一實施方式中，介電層60具有以矽重量計從45%至50%的範圍內的矽濃度。
在一實施方式中，介電層60和介電層59在相鄰鰭52(例如，鰭52B和鰭52C)之間的部分的第二寬度W2在從8nm至18nm的範圍內。在鰭52B和鰭52C的第三鰭間距P3大於第一鰭間距P1的實施方式中，第二寬度W2大於第一寬度W1。
在一實施方式中，介電層59和介電層60可以包含相同的材料並且具有相同的材料成分。在其他的實施方式中，介電層59和介電層60可以具有不同重量百分比的碳濃度和/或不同重量百分比的矽濃度。在一實施方式中，介電層59可以具有比介電層60的百分比原子碳濃度(percentage atomic carbon concentration)更大的百分比原子碳濃度。
在第10A圖中，使用平坦化(例如，化學機械研磨(CMP))和/或回蝕製程(例如，乾式蝕刻製程)以暴露鰭52的上表面。特別是，移除介電層60、介電層59、介電層58、介電層56的上部以及遮罩層54，使得鰭52被暴露出來。在一些實施方式中，暴露的鰭52導致介電層60、介電層59、介電層58、介電層56以及鰭52的上表面實 質上共平面。在其他實施方式中，暴露的鰭52導致介電層60、介電層59、介電層58、介電層56以及鰭52的上表面沒有共平面。
第10B圖繪示出一替代的實施方式。除非另有說明，本實施方式(以及隨後討論的實施方式)中的相同參考數字表示由第1圖至第10A圖中相似製程形成的實施方式中的相似組件。因此，製程步驟及適用材料於此不再贅述。在第10B圖中，可選的介電層57(先前在第7B圖中描述)選擇性地沉積在第10A圖所示的結構上，諸如鰭52、介電層59和介電層60。介電層57選擇性地沉積在鰭52、介電層59和介電層60的材料上，但不沉積在任何包含氧化物的材料(例如，當介電層59和介電層60包含SiCN，且介電層56和介電層58包含氧化矽時)上。
在第11A圖中，然後在第10A圖的介電層56和介電層58上執行額外的回蝕製程(例如，類似於先前在第8A圖中描述的額外的回蝕製程)。介電層56和介電層58被凹陷，使得部分的鰭52和虛設鰭34凸出於介電層56和介電層58的頂面上方。在一些實施方式中，在凹陷之後，鰭52的頂面可以比虛設鰭34的頂面高出高度H2。這是由於在回蝕製程期間虛設鰭34的少量膜損失。高度H2可在從5nm至20nm的範圍內。每個虛設鰭34由介電層59和介電層60製成，且可包含在介電層56和介電層58的頂面上方延伸的第一部分，以及在介電層56的頂面下方延伸的第二部分。因此，虛設鰭34可以具有與鰭52不同 的材料組成，並且虛設鰭34可以是絕緣鰭。介電層56、介電層58以及虛設鰭34的第二部分(也可以統稱為隔離區域64)提供相鄰鰭52之間的電性隔離，其進一步於鰭52之間提供STI區域，使得不需要形成單獨的STI區域。每個虛設鰭34可具有第二寬度W2。
在執行回蝕製程之後，可以用類似於先前在第8A圖中所述的方式在鰭52和/或基板50中形成適當的井(未示出)。
由於形成了包含介電層59和介電層60的虛設鰭34，且其中介電層60包含具有以碳重量計從15%至25%的碳濃度的SiCN，因此可以達到一些優點。這些優點包含對於回蝕製程具有更好的抗蝕刻性的虛設鰭34。這導致在回蝕製程期間降低虛設鰭34的損壞並降低介電膜損失。這降低了使相鄰鰭52之隨後形成的磊晶源極/汲極區域82(例如，隨後在第18C圖和第18D圖中示出)短路的風險，並降低了性能衰退的風險。此外，對於具有小於11nm的第二寬度W2的虛設鰭34，抗蝕刻性和介電膜損耗的降低尤其顯著。
由於形成了包含介電層59和介電層60的虛設鰭34，且其中介電層60包含以矽重量計從45%至50%的範圍內的矽濃度，因此可以達到其他優點。這些優點包含具有拉伸應力的虛設鰭34，因此能夠更好地固定隨後形成的虛設閘極72(隨後在第16A圖和第16B圖中示出)。
在第11B圖中，在第10B圖中的替代實施方式的 介電層56和介電層58上執行第11A圖中所述的回蝕製程。介電層56和介電層58被凹陷，使得部分的鰭52和虛設鰭34凸出於介電層56和介電層58的頂面上方。在一些實施方式中，在凹陷之後，鰭52的頂面可以與虛設鰭34的頂面共平面。這是由於虛設鰭34上的介電層57在回蝕製程期間當作犧牲層，並提供進一步的保護以防止虛設鰭34中的膜損失。在介電層57未被回蝕製程完全移除的實施方式中，可以通過任何其他合適的製程來移除介電層57。每個虛設鰭34由介電層59和介電層60製成，且可包含在介電層56和介電層58的頂面上方延伸的第一部分，以及在介電層56的頂面下方延伸的第二部分。因此，虛設鰭34可以具有與鰭52不同的材料成分，且虛設鰭34可以是絕緣鰭。介電層56、介電層58以及虛設鰭34的第二部分(也可以統稱為隔離區域64)提供相鄰鰭52之間的電性隔離，且可進一步在鰭52之間提供STI區域，使得不需要形成單獨的STI區域。每個虛設鰭34可具有第二寬度W2。在執行回蝕製程之後，可以用類似於先前在第8A圖中所述的方式在鰭52和/或基板50中形成適當的井(未示出)。
第12圖至第14圖繪示出其他替代的實施方式，其中形成的虛設鰭36包含介電層59(先前於第9圖中描述)、介電層60(先前於第6圖中描述)、介電層63以及介電層65。當鰭52B和鰭52C彼此間隔開使得它們具有第四鰭間距P4時，形成虛設鰭36。除非另有說明，本實 施方式(及隨後討論的實施方式)中的相同參考數字表示由第1圖至第11B圖中相似製程形成的實施方式中的相似組件。因此，製程步驟及適用材料於此不再贅述。第12圖顯示鰭52B和鰭52C可以彼此間隔開，使得鰭52B和鰭52C的第四鰭間距P4大於第一鰭間距P1和第三鰭間距P3。本實施方式的初始步驟與第1圖至第5圖中所示的相同。介電層59沉積於介電層58上方，使得介電層59沿著介電層58的側壁和頂面設置。在一實施方式中，介電層59可具有第四厚度T4，其可在從1nm至5nm的範圍內。介電層60然後沉積於介電層59上方，使得介電層60沿著介電層59的側壁和頂面設置。可以使用共形沉積製程來執行介電層60的沉積，諸如CVD、ALD或類似者。在一實施方式中，介電層60可具有第五厚度T5，其可在從2nm至10nm的範圍內。在一實施方式中，第四厚度T4可相同於第五厚度T5。在一實施方式中，第四厚度T4小於第五厚度T5。
在介電層60的沉積之後，在介電層58、介電層59和介電層60上方沉積介電層63。可沉積介電層63於一些鰭52之間，以填充或過度填充鰭52(例如，鰭52B和鰭52C之間)之間的區域。可使用可流動的化學氣相沈積(flowable-chemical vapor deposition；FCVD)製程或類似者來執行介電層63的沉積。可沉積介電層63於一些鰭52(例如，鰭52B和鰭52C)之間，直到它填充相鄰鰭52之間的剩餘空間。在一實施方式中，介電層63 包含SiCN、SiN、SiCO或類似者。在一實施方式中，在相鄰鰭52(例如，鰭52B和鰭52C)之間的介電層63、介電層60和介電層59部份的第三寬度W3在從10nm至30nm的範圍內。在鰭52B和鰭52C的第四鰭間距P4大於第三鰭間距P3的實施方式中，第三寬度W3大於第一寬度W1和第二寬度W2。在一實施方式中，介電層59和介電層60可包含相同的材料。在一實施方式中，介電層59可以具有比介電層60的百分比原子碳濃度更大的百分比原子碳濃度。
在第13圖中，使用平坦化(例如，化學機械研磨(CMP))和/或回蝕製程(例如，乾式蝕刻製程)以暴露鰭52的上表面。特別是，移除介電層63、介電層60、介電層59、介電層58、介電層56的上部以及遮罩層54，使得鰭52被暴露出來。在一些實施方式中，暴露的鰭52導致介電層63、介電層60、介電層59、介電層58、介電層56以及鰭52的上表面實質上共平面。
仍參考第13圖，形成凹槽於介電層63中。可以通過使用任何可接受的光刻遮罩和蝕刻技術或是用於移除介電層63的上部的其他蝕刻製程(例如，使用乾式/濕式蝕刻製程來選擇性地蝕刻介電層63)來形成凹槽。在一些實施方式中，在行成凹槽之後，介電層63的頂面低於介電層60、介電層59、介電層58、介電層56以及鰭52的頂面。
在形成凹槽於介電層63中之後，然後介電層65沉積於圖案化的光阻劑或其他遮罩(未示出)上方。介電層 65填充介電層63中的凹槽。可以使用CVD、ALD、或類似者來執行介電層65的沉積。在一實施方式中，介電層65包含SiCN、SiN、SiCO、或類似者。在形成介電層65之後，使用平坦化(例如，化學機械研磨(CMP))以移除光阻劑和介電層65的多餘部分。在平坦化之後，介電層65、介電層60、介電層59、介電層58以及介電層56的頂面實質上共平面。在一實施方式中，介電層63的頂面低於介電層65、介電層60、介電層59、介電層58、介電層56以及鰭52的頂面。
在第14圖中，然後在第13圖的介電層56和介電層58上執行額外的回蝕製程(例如，類似先前於第8A圖和第11A圖中所描述的額外的回蝕製程)。凹陷介電層56和介電層58，使得部分的鰭52和虛設鰭36凸出於介電層56和介電層58的頂面上方。在一些實施方式中，在凹陷之後，鰭52的高度可實質上相同於虛設鰭36的高度。每個虛設鰭36由介電層65、介電層59、介電層60以及介電層63製成，且可包含在介電層56和介電層58的頂面上方延伸的第一部分，以及在介電層56的頂面下方延伸的第二部分。因此，虛設鰭36可以具有與鰭52不同的材料組成，並且虛設鰭36可以是絕緣鰭。介電層56、介電層58以及虛設鰭36的第二部分(也可以統稱為隔離區域64)提供相鄰鰭52之間的電性隔離，且可進一步在鰭52之間提供STI區域，使得不需要形成單獨的STI區域。在一實施方式中，介電層65的整體位於介電層56的頂面上 方。每個虛設鰭36可具有第三寬度W3。在一實施方式中，介電層63的第四寬度W4相同於介電層65的第五寬度W5。
在執行回蝕製程之後，可以用類似於先前在第8A圖中所述的方式在鰭52和/或基板50中形成適當的井(未示出)。
由於形成了包含介電層59和介電層60的虛設鰭36，且其中介電層60包含具有以碳重量計從15%至25%的碳濃度的SiCN，因此可以達到一些優點。這些優點包含對於回蝕製程具有更好的抗蝕刻性的虛設鰭36。這導致在回蝕製程期間降低虛設鰭36的損壞並降低介電膜損失。這降低了使相鄰鰭52之隨後形成的磊晶源極/汲極區域82(例如，隨後在第18C圖和第18D圖中示出)短路的風險，並降低了性能衰退的風險。此外，對於具有小於11nm的第三寬度W3的虛設鰭36，抗蝕刻性和介電膜損耗的降低尤其顯著。
由於形成了包含介電層59和介電層60的虛設鰭36，且其中介電層60包含以矽重量計從45%至50%的範圍內的矽濃度，因此可以達到其他優點。這些優點包含具有拉伸應力的虛設鰭36，因此能夠更好地固定隨後形成的虛設閘極72(隨後在第16A圖和第16B圖中示出)。
在第15A圖和第15B圖中繪示出製造的延續過程，其中虛設介電層61形成於鰭52、介電層56以及虛設鰭32(或根據實施方式的虛設鰭34/36)上。第15A圖和第 15B圖(以及隨後討論的實施方式)所示的實施方式可以應用於第8A圖、第8D圖、第11A圖、第11B圖和第14圖的任何先前描述的實施方式(舉例來說，描述為虛設鰭34和虛設鰭36的實施方式)。第15A圖繪示出沿著第1圖的橫截面A-A的截面圖；第15B圖繪示出沿著第1圖的橫截面C-C的截面圖。虛設介電層61可以是例如氧化矽、氮化矽、其組合或類似者，並且可以根據可接受的技術來沉積或熱生長。舉例來說，可利用ALD、CVD或類似者來沉積虛設介電層61於鰭52、介電層56以及虛設鰭32上。在其他未示出的實施方式中，可以使用熱氧化製程的實施方式來形成虛設介電層61，其中虛設介電層61選擇性地生長在鰭52上，而不生長在虛設鰭32和介電層56上。虛設閘極層68形成於虛設介電層61上方，且遮罩層70形成於虛設閘極層68上方。虛設閘極層68可沉積於虛設介電層61上方，然後例如通過CMP來平坦化。遮罩層70可沉積於虛設閘極層68上方。虛設閘極層68可由導電材料形成，並且可以選自包含多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。在一個實施方式中，沉積並再結晶以產生多晶矽。虛設閘極層68可通過物理氣相沉積(physical vapor deposition；PVD)、CVD、濺鍍沉積或本領域已知且用於沉積導電材料的其他技術來沉積。虛設閘極層68可由對隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層70可包含例如SiN、SiON 或類似者。在此實例中，形成的單個虛設閘極層以及單個遮罩層橫跨區域50C以及區域50D(參考第2圖)。在一些實施方式中，可以在區域50C和區域50D中形成單獨的虛設閘極層，並且可以在區域50C和區域50D中形成單獨的遮罩層。
第16A圖至第22B圖繪示出製造實施例元件中的各種附加步驟。第16A圖至第22B圖示出了區域50C和區域50D中的任何一個的特徵。舉例來說，第16A圖至第22B圖中所示的結構可以適用於區域50C和區域50D。區域50C和區域50D的結構的差異(如果有的話)在文本及隨附的每個圖式中描述。
在第16A圖和第16B圖中，可利用可接受的微影和蝕刻技術來圖案化遮罩層70以形成遮罩70。然後可通過可接受的蝕刻技術來轉移遮罩70的圖案至虛設閘極層68(例如，以形成虛設閘極68)和虛設介電層61以形成虛設閘極72。虛設閘極72覆蓋鰭52的相應通道區域。遮罩70的圖案可用於將每個虛設閘極72與相鄰的虛設閘極物理分離。虛設閘極72也可具有實質上垂直於相應鰭52和虛設鰭32的長度方向之長度方向。此外，虛設鰭32可以為形成於虛設鰭32上方並沿著虛設鰭32的側壁的虛設閘極72提供額外的結構支撐。
此外，可以在虛設閘極72、遮罩70和/或鰭52的暴露表面上形成閘密封間隔物(未明確示出)。可進行熱氧化或沉積，然後進行各向異性蝕刻而形成閘密封間隔 物。
在形成閘密封間隔物之後，可以執行用於輕摻雜源極/汲極(lightly doped source/drain；LDD)區域(未明確示出)的佈植。在具有不同元件類型的實施方式中，類似於前面於第8A圖中描述的佈植，遮罩(諸如光阻劑)可形成於區域50C上方，同時暴露區域50D，並且可以將適當類型(例如，n型或p型)的雜質佈植到區域50D中所暴露的鰭52中。然後移除遮罩。隨後，遮罩(諸如光阻劑)可形成於區域50D上方，同時暴露區域50C，並且可以將適當類型的雜質佈植到區域50C中所暴露的鰭52中。然後移除遮罩。n型雜質可以是前面討論的任何n型雜質，p型雜質可以是前面討論的任何p型雜質。輕摻雜源極/汲極區域可以具有從約1015cm-3至約1016cm-3的雜質濃度。可以執行退火以活化(activate)植入的雜質。
在第17A圖和第17B圖中，閘極間隔物74形成於沿著虛設閘極72的側壁的閘密封間隔物(未明確示出)上。可以通過共形沉積材料並隨後各向異性地蝕刻材料來形成閘極間隔物74。閘極間隔物74的材料可為氮化矽、SiCN、其組合或類似者。
在第18A圖和第18B圖中，磊晶源極/汲極區域82形成於鰭52中。磊晶源極/汲極區域82形成於鰭52中，使得每個虛設閘極72沉積於設置在相應的相鄰磊晶源極/汲極區域82對之間。在一些實施方式中，磊晶源極/汲極區域82可延伸至鰭52中。在一些實施方式中，閘極 間隔物74用於將磊晶源極/汲極區域82與虛設閘極72隔開適當的橫向距離，使得磊晶源極/汲極區域82隨後形成的FinFET的閘極不會短路。可以選擇磊晶源極/汲極區域82的材料以在鰭52的相應通道區域中施加應力，從而提高性能。
參考第18A圖和第18B圖，部分的鰭52被蝕刻，諸如鰭52未被虛設閘極72遮蔽的部分。可以使用選擇性蝕刻製程來凹陷鰭52，其中蝕刻鰭52而不顯著地蝕刻虛設閘極72或虛設鰭32。在各種實施方式中，鰭52可以例如在區域50C和50D中單獨地被凹陷，而另一區域被遮蔽。
區域50C中的磊晶源極/汲極區域82(例如，NMOS區域)可以通過遮蔽區域50D(例如，PMOS區域)來形成，且在區域50C中蝕刻鰭52的源極/汲極區域以在鰭52中形成凹槽。然後，區域50C中的磊晶源極/汲極區域82磊晶地生長於凹槽中。磊晶源極/汲極區域82可包含任何可接受的材料，諸如適用於n型FinFET。舉例來說，若鰭52為矽，則區域50C中的磊晶源極/汲極區域82可包含矽、SiC、SiCP、SiP或類似者。區域50C中的磊晶源極/汲極區域82可具有從鰭52的相應表面凸起的表面且可具有刻面(facet)。在一些實施方式中，虛設鰭32在區域50C中的相鄰磊晶源極/汲極區域82之間提供物理分離，並防止區域50C中的相鄰磊晶源極/汲極區域82在磊晶期間合併。
區域50D(例如，PMOS區域)中的磊晶源極/汲極區域82可以通過遮蔽區域50C(例如，NMOS區域)來形成，且在區域50D中蝕刻鰭52的源極/汲極區域以在鰭52中形成凹槽。然後，區域50D中的磊晶源極/汲極區域82磊晶地生長於凹槽中。磊晶源極/汲極區域82可包含任何可接受的材料，諸如適用於p型FinFET。舉例來說，若鰭52為矽，則區域50D中的磊晶源極/汲極區域82可包含SiGe、SiGeB、Ge、GeSn或類似者。區域50D中的磊晶源極/汲極區域82也可具有從鰭52的相應表面凸起的表面且可具有刻面。在一些實施方式中，虛設鰭32在區域50D中的相鄰磊晶源極/汲極區域82之間提供物理分離，並防止區域50D中的相鄰磊晶源極/汲極區域82在磊晶期間合併。
磊晶源極/汲極區域82和/或鰭52可以植入摻雜劑以形成源極/汲極區域，類似於先前討論的用於形成輕摻雜源極/汲極區域的製程，然後進行退火。源極/汲極區域可具有在從約1019cm-3至約1021cm-3之間的雜質濃度。源極/汲極區域的n型和/或p型雜質可以是前面討論的任何雜質。在一些實施方式中，磊晶源極/汲極區域82可以在生長期間被原位摻雜。
由於使用了用於在區域50C和區域50D中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區域82的上表面具有橫向向外擴展超過鰭52的側壁的刻面。磊晶源極/汲極區域82的上表面可接觸虛設鰭32的側壁，且 設置於相鄰的磊晶源極/汲極區域82之間的虛設鰭32可以防止相鄰的磊晶源極/汲極區域82合併。由於形成的虛設鰭32具有至少一個介電膜(例如，介電層60)，其中介電膜是碳摻雜的且包含以碳重量計從15%至25%的範圍內的碳濃度和/或包含以矽重量計從45%至50%的範圍內的矽濃度，所以虛設鰭32對於回蝕製程(描述於第8A圖中)具有更好的抗蝕刻性。這導致在回蝕製程期間降低虛設鰭32的損壞並降低介電膜損失，且允許虛設鰭32更好地防止相鄰的磊晶源極/汲極區域82合併。這降低了使磊晶源極/汲極區域82短路的風險，並降低了性能衰退的風險。
在一些實施方式中，刻面使相鄰的磊晶源極/汲極區域82合併，如第18C圖所示。在其他實施方式中，在磊晶製程完成之後，相鄰的磊晶源極/汲極區域82保持分離，如第18D圖所示。形成在鰭52中的磊晶源極/汲極區域82可以如第18C圖所示被合併在一起，或是如第18D圖所示被分開。
在第19A圖和第19B圖中，層間介電(interlayer dielectric；ILD)88沉積於繪示於第18A圖和第18B圖中的結構上方。ILD 88可由介電材料組成，且可通過任何合適的方法來沉積，諸如CVD、電漿化學氣相沈積(plasma-enhanced CVD；PECVD)或FCVD。介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass； BSG)、硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、無摻雜矽玻璃(undoped silicate glass；USG)或類似者。可以使用通過任何可接受的製程形成其他絕緣材料。在一些實施方式中，未繪示的接觸蝕刻停止層(contact etch stop layer；CESL)設置於ILD 88、磊晶源極/汲極區域82、遮罩70以及閘極間隔物74之間。
接著，可執行諸如CMP的平坦化製程以使ILD 88的頂面與虛設閘極68的頂面齊平。平坦化製程還可以移除虛設閘極68上的遮罩70以及沿著遮罩70的側壁的部分閘密封間隔物和閘極間隔物74。在平坦化製程製程之後，虛設閘極68、閘極間隔物74以及ILD 88的頂面是齊平的。因此，通過ILD 88而暴露出虛設閘極68的頂面。
在形成ILD 88和執行平坦化製程(先前於第19A圖和第19B圖中描述)之後，第19C圖和第19D圖繪示出延伸穿過虛設閘極68和虛設介電層61之可選的虛設結構77的形成。除非另有說明，本實施方式(及隨後討論的實施方式)中的相同參考數字表示由第1圖至第19B圖中相似製程形成的實施方式中的相似組件。製程步驟及適用材料於此不再贅述。沿著第19D圖中的參考橫截面D-D示出第19C圖。在第19C圖中，穿過第19A圖和第19B圖中的虛設閘極68和虛設介電層61，形成可選的虛設結構77。穿過虛設閘極68和虛設介電層61形成虛設結構 77(未單獨示出)的開口，從而暴露出虛設鰭32的頂面。開口為利用可接受的微影和蝕刻技術而形成。
進一步參考第19C圖，高k介電層73沉積於ILD 88和虛設閘極68的上方以及虛設閘極68和虛設介電層61的開口中。高k介電層73可以具有大於7.0的k值，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的金屬氧化物或矽酸鹽。高k介電層上覆且物理接觸虛設鰭32。高k介電層73形成為共形層，並在開口的側壁和底面上延伸。根據本揭示內容的一些實施方式，使用ALD、CVD或類似者形成高k介電層73。
在沉積高k介電層73之後，然後共行地形成功函數調諧層75於高k介電層73上。功函數調諧層75可為任何可接受的材料，以將元件的功函數調諧(tune)到給定要形成的元件的應用之所需量，並且可以使用任何可接受的沉積製程來沉積。在一些實施方式中，功函數調諧層75包含氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、氮化鈦鋁(titanium aluminum nitride；TiAlN)、碳化鋁鈦(titanium aluminum carbide；TiAlC、TiAl)或類似者，其可通過ALD、CVD、PVD或類似者來沉積。在一實施方式中，功函數調諧層75可包含兩種或多種材料。
在沉積功函數調諧層75之後，在功函數調諧層75上方形成絕緣材料76以填充開口。絕緣材料76可包含SiCN、SiN或類似者，其使用ALD、CVD或類似者 來形成。可執行諸如CMP的平坦化製程以從ILD 88和虛設閘極68的表面移除多餘的材料。剩餘的高k介電層73、功函數調諧層75以及絕緣材料76在開口中形成虛設結構77。在一實施方式中，虛設結構77可以用作不電性連接到任何上覆導線的虛設接觸點。
第19D圖繪示出第19C圖的區域71的俯視圖，其中為了清楚起見移除了某些結構，諸如ILD 88和磊晶源極/汲極區域82。第19D圖示出鰭52和虛設鰭32上方的虛設閘極68。如圖所示，鰭52被絕緣材料(例如，當虛設鰭32包含介電層60的情況下，絕緣材料為介電層56、介電層58和介電層60的組合)包圍。此外，部分的虛設鰭32可被介電層58和介電層56包圍。第19D圖進一步示出了在虛設鰭32上方的虛設結構77，虛設結構77延伸穿過虛設閘極68和虛設介電層61。
在第20A圖和第20B圖中，虛設閘極68以及直接下覆於暴露的虛設閘極68的部分的虛設介電層61在一個或多個蝕刻步驟中被移除，從而形成凹槽142。在一些實施方式中，通過各向異性乾式蝕刻製程來移除虛設閘極68。舉例來說，蝕刻製程可包含使用反應氣體的乾式蝕刻製程，其選擇性地蝕刻虛設閘極68而不蝕刻ILD 88或閘極間隔物74。每個凹槽142暴露出各自的鰭52的通道區域。每個通道區域設置於相鄰磊晶源極/汲極區域82對之間。在移除期間，當蝕刻虛設閘極68時，虛設介電層61可用來當作蝕刻停止層。然後可以在移除虛設閘極68 之後移除虛設介電層61。
在第21A圖和第21B圖中，形成的閘極介電層92和閘極94為替代閘極。閘極介電層92共行地沉積在凹槽142中，諸如在鰭52和虛設鰭32的頂面上，以及鰭52、虛設鰭32和閘密封間隔物的側壁上。閘極介電層92還可以形成於ILD 88的頂面。在一實施方式中，閘極介電層92可物理接觸介電層58和介電層56的頂面。根據一些實施方式，閘極介電層92包含氧化矽、氮化矽或其多層。在一些實施方式中，閘極介電層92為高k介電材料。在此些實施方式中，閘極介電層92可以具有大於7.0的k值，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可包含分子束沈積(molecular-beam deposition；MBD)、ALD、PECVD和類似方法。
多個閘極94分別沉積於多個閘極介電層92上方。閘極94可以是含金屬材料，其包含諸如TiN、TaN、TaC、Co、Ru、Al、其組合或其多層的。舉例來說，儘管圖示了單個閘極94，但是可以在凹槽142中沉積任意數量的功函數調諧層。在填充閘極94之後，可執行諸如CMP的平坦化製程以移除閘極介電層92的多餘部分以及閘極94的材料，這些多餘部分在ILD 88的頂面上方。閘極94和閘極介電層92的剩餘材料部分因此形成所得的FinFET的替代閘極。閘極94和閘極介電層92可以統稱為「閘極」或是「閘堆疊」。閘極和閘堆疊可以沿著鰭52 的通道區域的側壁以及虛設鰭32的側壁延伸。
區域50C和區域50D中的閘極介電層92的形成可以同時發生，使得每個區域中的閘極介電層92由相同的材料形成，並且閘極94的形成可以同時發生，使得每個區域中的閘極94由相同的材料形成。在一些實施方式中，每個區域中的閘極介電層92可通過不同的製程而形成，使得閘極介電層92由不同的材料形成，並且每個區域中的閘極94可通過不同的製程而形成，使得閘極94由不同的材料形成。當使用不同的製程時，可以使用各種遮蔽步驟(masking step)來遮蔽和暴露適當的區域。
第21C圖和第21D圖繪示出根據各種實施方式之延伸穿過閘極94和閘極介電層92的可選的虛設結構99的形成。除非另有說明，本實施方式(及隨後討論的實施方式)中的相同參考數字表示由第1圖至第21B圖中相似製程形成的實施方式中的相似組件。製程步驟及適用材料於此不再贅述。沿著第21D圖中的參考橫截面E-E示出第21C圖。在第21C圖中，穿過閘極94和閘極介電層92形成虛設結構99的開口(未單獨示出)，從而暴露出虛設鰭32的頂面。開口為利用可接受的微影和蝕刻技術而形成。
進一步參考第21C圖，在閘極94上方和開口中形成絕緣材料97以填充開口。絕緣材料97可包含SiCN、SiN或類似者，其使用ALD、CVD或類似者而形成。可執行諸如CMP的平坦化製程以從ILD 88和閘極94的表面移除多餘的材料。剩餘的絕緣材料97在開口中形成虛設 結構99。在一實施方式中，虛設結構99可以用作不電性連接到任何上覆導線的虛設接觸點。
第21D圖繪示出第21C圖的區域98的俯視圖，其中為了清楚起見移除了某些結構，諸如ILD 88和磊晶源極/汲極區域82。第21D圖示出鰭52和虛設鰭32上方的閘極94。如圖所示，鰭52被絕緣材料(例如，當虛設鰭32包含介電層60的情況下，絕緣材料為介電層56、介電層58和介電層60的組合)包圍。此外，部分的虛設鰭32可被介電層58和介電層56包圍。第21D圖進一步示出了在虛設鰭32上方的虛設結構99，虛設結構99延伸穿過閘極94和閘極介電層92。
第21E圖和第21F圖示出根據各種實施方式先前於第19C圖和第19D圖中述之替代的實施方式的可選的虛設結構77，其中替代的虛設結構77延伸穿過閘極94和閘極介電層92。除非另有說明，本實施方式(及隨後討論的實施方式)中的相同參考數字表示由第1圖至第21D圖中相似製程形成的實施方式中的相似組件。製程步驟及適用材料於此不再贅述。沿著第21F圖中的參考橫截面F-F示出第21E圖。
第21F圖繪示出第21E圖的區域171的俯視圖，其中為了清楚起見移除了某些結構，諸如ILD 88和磊晶源極/汲極區域82。第21F圖示出鰭52和虛設鰭32上方的閘極94。如圖所示，鰭52被絕緣材料(例如，當虛設鰭32包含介電層60的情況下，絕緣材料為介電層56、介電 層58和介電層60的組合)圍繞。此外，部分的虛設鰭32可被介電層58和介電層56包圍。第21F圖進一步示出了在虛設鰭32上方的虛設結構77，虛設鰭32延伸穿過閘極94和閘極介電層92。
在第22A圖和第22B圖中，層間介電(ILD)108沉積於ILD 88、閘極94、閘極介電層92以及閘極間隔物74上方。在一實施方式中，ILD 108是通過可流動CVD方法形成的可流動薄膜。在一些實施方式中，ILD 108由諸如PSG、BSG、BPSG、USG或類似者的介電材料所組成，且可以通過由諸如CVD和PECVD的任何合適的方法來沉積。穿過ILD 108和ILD 88形成閘極接觸點110和源極/汲極接觸點112。穿過ILD 108和ILD 88形成源極/汲極接觸點112(未單獨示出)的開口，且穿過ILD 108形成閘極接觸點110(未單獨示出)的開口。開口為利用可接受的微影和蝕刻技術而形成。在一些實施方式中，在形成源極/汲極接觸點112之前，可以執行退火製程以在磊晶源極/汲極區域82和源極/汲極接觸點112之間的介面形成矽化物。
閘極接觸點110和源極/汲極接觸點112可由導電材料形成，諸如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、其組合或類似者，然而也可使用任何合適的材料。可利用沉積製程將閘極接觸點110和源極/汲極接觸點112的材料沉積至ILD 108和ILD 88中的開口中以填充和/或過度填充開 口，沉積製程可諸如濺、化學鍍氣相沉積、電鍍、無電解電鍍等。一旦填充或過度填充，可以使用諸如CMP的平坦化製程移除開口外部的任何沉積材料。
閘極接觸點110物理並電性連接至閘極94，且源極/汲極接觸點112物理並電性連接至磊晶源極/汲極區域82。第22B圖以同一橫截面繪示出閘極接觸點110源極/汲極接觸點112；然而，在其他實施方式中，閘極接觸點110和源極/汲極接觸點112可以設置在不同的橫截面中。此外，第22A圖和第22B圖中的閘極接觸點110和源極/汲極接觸點112的位置僅僅是說明性的，並不旨在以任何方式進行限制。舉例來說，閘極接觸點110可以與鰭52垂直對齊，或者閘極接觸點110可以設置在閘極94上方的不同位置。此外，可以在形成閘極接觸點110之前、同時或之後形成源極/汲極接觸點112。
本揭示內容的實施方式具有一些優點。實施方式包含形成具有至少一個介電膜的虛設鰭，其中介電膜是碳摻雜的和/或包含高矽重量百分比的介電膜。因此，對於用於形成圍繞半導體鰭的淺溝槽隔離(STI)區域的回蝕製程而言，虛設鰭具有更好的抗蝕刻性。這導致在回蝕製程期間降低虛設鰭的損壞並降低介電膜損失。這降低了使相鄰半導體鰭的源極/汲極區域短路的風險，並降低了性能衰退的風險。
根據一實施方式，一種形成半導體元件的方法包含沉積第一介電層於第一半導體鰭和第二半導體鰭的複數個 側壁上方並沿著複數個側壁，其中第一半導體鰭和第二半導體鰭從半導體基板向上延伸；沉積第二介電層於第一介電層上方；沉積第三介電層於第二介電層上方，其中第二介電層的材料不同於第三介電層的材料，其中第三介電層具有以重量計從15%至25%的範圍內的碳濃度，且第一介電層的材料不同於第二介電層的材料；以及凹陷第一介電層和第二介電層，以暴露出第一半導體鰭和第二半導體鰭的複數個側壁，並形成虛設鰭於第一半導體鰭和第二半導體鰭之間。在一實施方式中，第三介電層包含SiCN。在一實施方式中，第三介電層具有以矽重量計從45%至50%的範圍內的矽濃度。在一實施方式中，此方法更包含平坦化第一介電層、第二介電層和第三介電層，以暴露出第一半導體鰭的頂面第二半導體鰭的頂面，其中第一介電層、第二介電層和第三介電層的頂面共平面於第一半導體鰭和第二半導體鰭的頂面；以及選擇性地沉積第四介電層於第三介電層、第一半導體鰭和第二半導體鰭的頂面上方。在一實施方式中，第三介電層和第四介電層包含不同的材料。在一實施方式中，第三介電層和第四介電層包含相同的材料。在一實施方式中，沉積第四介電層包含使用SiH2Cl2的沉積製程。在一實施方式中，第二介電層包含氧化矽。
根據一實施方式，一種半導體元件包含第一鰭結構和凸出於基板的第二鰭結構；在第一鰭結構中的第一磊晶源極/汲極區域；在第二鰭結構中的第二磊晶源極/汲極區 域；在第一鰭結構和第二鰭結構之間的淺溝槽隔離(shallow trench isolation；STI)區域；以及設置於第一磊晶源極/汲極區域和第二磊晶源極/汲極區域之間的虛設鰭，其中虛設鰭包含第一介電材料和第二介電材料，第一介電材料和第二介電材料具有以碳重量計從15%至25%的範圍內的碳濃度，其中第一介電材料的百分比原子碳濃度大於第二介電材料的百分比原子碳濃度。在一實施方式中，虛設鰭物理接觸第一磊晶源極/汲極區域和第二磊晶源極/汲極區域，且其中虛設鰭將第一磊晶源極/汲極區域與第二磊晶源極/汲極區域隔離開。在一實施方式中，第一介電材料和第二介電材料具有以矽重量計從45%至50%的範圍內的矽濃度。在一實施方式中，第一鰭結構的頂面和第二鰭結構的頂面共平面於虛設鰭的頂面。在一實施方式中，半導體元件更包含圍繞第一介電材料的下部和第二介電材料的下部的介電質襯墊，其中第一介電材料設置於第二介電材料和介電質襯墊之間，且其中第一介電材料的下部和第二介電材料的下部低於STI區域的頂面。在一實施方式中，半導體元件更包含於第一鰭結構、第二鰭結構和虛設鰭上方的閘極介電層；於閘極介電層上方的閘極，其中介電質襯墊的頂面物理接觸閘極介電層。
根據一實施方式，一種半導體元件包含第一鰭和從基板延伸的第二鰭；於第一鰭和該第二鰭的每一者的相對側上的隔離區域；設置於第一鰭和第二鰭之間的虛設鰭，其中虛設鰭包含第一介電材料、第二介電材料、第三介電 材料以及第四介電材料，其中第一介電材料和第二介電材料具有以碳重量計從15%至25%的範圍內的碳濃度，其中第一介電材料的百分比原子碳濃度大於第二介電材料的百分比原子碳濃度，且其中通過第二介電材料將第一介電材料物理分離於第三介電材料和第四介電材料；以及於虛設鰭上方的閘堆疊。在一實施方式中，半導體元件更包含延伸穿過閘堆疊以與虛設鰭物理接觸的虛設接觸點。在一實施方式中，第一介電材料的厚度相同於第二介電材料的的厚度。在一實施方式中，第一介電材料的厚度小於第二介電材料的的厚度。在一實施方式中，第三介電材料的最頂表面低於第一介電材料、第二介電材料和第四介電材料的最頂表面。在一實施方式中，四介電材料的整體位於隔離區域的頂面上方。
上文概述多個實施方式的特徵，使得熟習此項技術者可更好地理解本揭示內容的態樣。熟習此項技術者應瞭解，可輕易使用本揭示內容作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施方式的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示內容的精神及範疇，且可在不脫離本揭示內容的精神及範疇的情況下產生本文的各種變化、取代及更改。
32:虛設鰭
50:基板
52:鰭
56:介電層
58:介電層
60:介電層
64:隔離區域
67:接縫
W1:第一寬度
H1:高度

Claims (10)

  1. 一種形成半導體元件的方法，包含：沉積一第一介電層於一第一半導體鰭和一第二半導體鰭的複數個側壁上方並沿著該些側壁，其中該第一半導體鰭和該第二半導體鰭從一半導體基板向上延伸；沉積一第二介電層於該第一介電層上方；沉積一第三介電層於該第二介電層上方，其中該第二介電層的一材料不同於該第三介電層的一材料，其中該第三介電層具有以碳重量計從15%至25%的一範圍內的一碳濃度，且該第一介電層的一材料不同於該第二介電層的該材料；及凹陷該第一介電層和該第二介電層，以暴露出該第一半導體鰭和該第二半導體鰭的該些側壁，使得該第一半導體鰭和該第二半導體鰭凸出於該第一介電層的一頂面以及該第二介電層的一頂面上方，並形成一虛設鰭於該第一半導體鰭和該第二半導體鰭之間。
  2. 如請求項1所述之方法，其中該第三介電層包含SiCN。
  3. 如請求項1所述之方法，其中該第三介電層具有以矽重量計從45%至50%的一範圍內的一矽濃度。
  4. 如請求項1所述之方法，更包含： 平坦化該第一介電層、該第二介電層和該第三介電層，以暴露出該第一半導體鰭和該第二半導體鰭的頂面，其中該第一介電層、該第二介電層和該第三介電層的頂面共平面於該第一半導體鰭和該第二半導體鰭的頂面；及選擇性地沉積一第四介電層於該第三介電層、該第一半導體鰭和該第二半導體鰭的頂面上方。
  5. 一種半導體元件，包含：一第一鰭結構和一第二鰭結構，該第二鰭結構凸出於一基板；一第一磊晶源極/汲極區域，於該第一鰭結構中；一第二磊晶源極/汲極區域，於該第二鰭結構中；一淺溝槽隔離區域，於該第一鰭結構和該第二鰭結構之間；及一虛設鰭，設置於該第一磊晶源極/汲極區域和該第二磊晶源極/汲極區域之間，其中該虛設鰭包含一第一介電材料和一第二介電材料，該第一介電材料和該第二介電材料具有以碳重量計從15%至25%的一範圍內的碳濃度，其中該第一介電材料的百分比原子碳濃度大於該第二介電材料的百分比原子碳濃度。
  6. 如請求項5所述之半導體元件，其中該虛設鰭物理接觸該第一磊晶源極/汲極區域和該第二磊晶源極/汲極區域，且其中該虛設鰭將該第一磊晶源極/汲極區域與 該第二磊晶源極/汲極區域隔離開。
  7. 如請求項5所述之半導體元件，其中該第一鰭結構和該第二鰭結構的頂面共平面於該虛設鰭的一頂面。
  8. 一種半導體元件，包含：一第一鰭和一第二鰭，該第二鰭從一基板延伸；一隔離區域，於該第一鰭和該第二鰭的每一者的相對側上；一虛設鰭，設置於該第一鰭和該第二鰭之間，其中該虛設鰭包含一第一介電材料、一第二介電材料、一第三介電材料及一第四介電材料，其中該第一介電材料和該第二介電材料具有以碳重量計從15%至25%的一範圍內的碳濃度，其中該第一介電材料的百分比原子碳濃度大於該第二介電材料的百分比原子碳濃度，且其中通過該第二介電材料將該第一介電材料物理分離於該第三介電材料和該第四介電材料；及一閘堆疊，於該虛設鰭上方。
  9. 如請求項8所述之半導體元件，更包含一虛設接觸點，該虛設接觸點延伸穿過該閘堆疊以與該虛設鰭物理接觸。
  10. 如請求項8所述之半導體元件，其中該第一介電材料的一厚度相同於該第二介電材料的的一厚度。
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