CN116264189A - 半导体元件及其形成方法 - Google Patents

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semiconductor
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高琬贻
林洪正
张哲豪
卢永诚
徐志安
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Abstract

一种半导体元件及其形成方法，形成半导体元件的方法包含沉积第一介电层于第一半导体鳍和第二半导体鳍的多个侧壁上方并沿着多个侧壁，其中第一半导体鳍和第二半导体鳍从半导体基板向上延伸，沉积第二介电层于第一介电层上方，沉积第三介电层于第二介电层上方，其中第二介电层的材料不同于第三介电层的材料，且第一介电层的材料不同于第二介电层的材料，以及凹陷第一介电层和第二介电层以暴露出第一半导体鳍和第二半导体鳍的多个侧壁，并形成虚设鳍于第一半导体鳍和第二半导体鳍之间。

Description

半导体元件及其形成方法
技术领域
本揭示内容是关于一种半导体元件以及一种形成半导体元件的方法。
背景技术
半导体元件用于各种电子应用，例如个人电脑、手机、数字相机和其他电子设备。通常通过在半导体基板上依序沉积绝缘或介电层、导电层和半导体材料层，并使用微影对各种材料层进行图案化以在其上形成电路组件和元件来制造半导体元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的积体密度，这允许整合更多元件到给定区域中。
发明内容
本揭示内容提供一种形成半导体元件的方法，包含以下操作。沉积第一介电层于第一半导体鳍和第二半导体鳍的多个侧壁上方并沿着多个侧壁，其中第一半导体鳍和第二半导体鳍从半导体基板向上延伸。沉积第二介电层于第一介电层上方。沉积第三介电层于第二介电层上方，其中第二介电层的材料不同于第三介电层的材料，其中第三介电层具有以碳重量计从15％至25％的范围内的碳浓度，且第一介电层的材料不同于第二介电层的材料。凹陷第一介电层和第二介电层，以暴露出第一半导体鳍和第二半导体鳍的多个侧壁，并形成虚设鳍于第一半导体鳍和第二半导体鳍之间。
本揭示内容提供一种半导体元件，包含第一鳍结构、第二鳍结构、第一磊晶源极/漏极区域、第二磊晶源极/漏极区域、浅沟槽隔离区域以及虚设鳍。第二鳍结构凸出于基板。第一磊晶源极/漏极区域于第一鳍结构中。第二磊晶源极/漏极区域于第二鳍结构中。浅沟槽隔离区域于第一鳍结构和第二鳍结构之间。虚设鳍设置于第一磊晶源极/漏极区域和第二磊晶源极/漏极区域之间，其中虚设鳍包含第一介电材料和第二介电材料，第一介电材料和第二介电材料具有以碳重量计从15％至25％的范围内的碳浓度，其中第一介电材料的百分比原子碳浓度大于第二介电材料的百分比原子碳浓度。
本揭示内容提供一种半导体元件，包含第一鳍、第二鳍、隔离区域、虚设鳍以及栅堆叠。第二鳍从基板延伸。隔离区域于第一鳍和第二鳍的每一者的相对侧上。虚设鳍设置于第一鳍和第二鳍之间，其中虚设鳍包含第一介电材料、第二介电材料、第三介电材料及第四介电材料，其中第一介电材料和第二介电材料具有以碳重量计从15％至25％的范围内的碳浓度，其中第一介电材料的百分比原子碳浓度大于第二介电材料的百分比原子碳浓度，且其中通过第二介电材料将第一介电材料物理分离于第三介电材料和第四介电材料。栅堆叠于虚设鳍上方。
附图说明
当结合随附图式进行阅读时，本揭示内容的态样将能被充分地理解。应注意，根据业界标准实务，各特征并非按比例绘制且仅用于图示目的。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
图1绘示出根据一些实施方式FinFET的实施例的三维图；
图2、图3、图4、图5、图6、图7A和图7B为根据一些实施方式制造FinFET的中间阶段的截面图；
图8A为根据一些实施方式制造FinFET的中间阶段的截面图；
图8B示出参考图8A中制造FinFET的期间虚设鳍的蚀刻速率对碳浓度的轨迹；
图8C示出具有不同碳浓度的虚设鳍的虚设鳍深度对虚设鳍的轨迹；
图8D、图9、图10A、图10B、图11A、图11B、图12、图13、图14、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图18D、图19A、图19B和图19C为根据一些实施方式制造FinFET的中间阶段的截面图；
图19D为根据一些实施方式制造FinFET的中间阶段的俯视图；
图20A、图20B、图21A、图21B和图21C为根据一些实施方式制造FinFET的中间阶段的截面图；
图21D为根据一些实施方式制造FinFET的中间阶段的俯视图；
图21E为根据一些实施方式制造FinFET的中间阶段的截面图；
图21F为根据一些实施方式制造FinFET的中间阶段的俯视图；
图22A和图22B为根据一些实施方式制造FinFET的中间阶段的截面图。
【符号说明】
32:虚设鳍
34:虚设鳍
36:虚设鳍
50:基板
50C:区域
50D:区域
51:分隔物
52:鳍
52A:鳍
52B:鳍
52C:鳍
54:遮罩层
56:介电层
57:介电层
58:介电层
59:介电层
60:介电层
61:虚设介电层
63:介电层
64:隔离区域
65:介电层
67:接缝
68:虚设栅极层/虚设栅极
70:遮罩层/遮罩
71:区域
72:虚设栅极
73:高k介电层
74:栅极间隔物
75:功函数调谐层
76:绝缘材料
77:虚设结构
82:磊晶源极/漏极区域
88:层间介电(ILD)
92:栅极介电层
94:栅极
97:绝缘材料
98:区域
99:虚设结构
108:层间介电(ILD)
110:栅极接触点
142:凹槽
160:轨迹
162:轨迹
171:区域
A-A:横截面
B-B:横截面
C-C:横截面
D-D:横截面
E-E:横截面
F-F:横截面
P1:第一鳍间距
P2:第二鳍间距
P3:第三鳍间距
P4:第四鳍间距
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:第四厚度
T5:第五厚度
W1:第一宽度
W2:第二宽度
W3:第三宽度
W4:第四宽度
W5:第五宽度
H1:高度
H2:高度
具体实施方式
以下揭示内容提供许多不同实施方式或实施例，用于实现本揭示内容的不同特征。以下叙述部件与布置的特定实施方式，以简化本揭示内容。这些当然仅为实施例，并且不是意欲作为限制。举例而言，在随后的叙述中，第一特征在第二特征上方或在第二特征上的形成，可包括第一特征及第二特征形成为直接接触的实施方式，亦可包括有另一特征可形成在第一特征及第二特征之间，以使得第一特征及第二特征可不直接接触的实施方式。此外，本揭示内容可能会在不同的实例中重复标号或文字。重复的目的是为了简化及明确叙述，而非界定所讨论的不同实施方式及配置间的关系。
除此之外，空间相对用语如“下面”、“下方”、“低于”、“上方”、“上面”及其他类似的用语，在此是为了方便描述图中的一个元件或特征和另一个元件或特征的关系。空间相对用语除了涵盖图中所描绘的方位外，该用语更涵盖装置在使用或操作时的其他方位。该装置可以以其他方位定向(旋转90度或在其他方位)，并且本文使用的空间相对描述符同样可以相应地解释。
各种实施方式包括应用于(但不限于)可用于不同目的形成虚设鳍(例如，包括一个或多个绝缘层)的方法。举例来说，虚设鳍(其也可随后称为介电鳍)可用于分离相邻的半导体鳍的源极/漏极区域。虚设鳍可用于固定(anchor)虚设栅极堆叠，虚设栅极堆叠可直接设置于隔离区域上，隔离区域设置在不均匀的鳍间距区域中的半导体鳍周围和/或不同finFET(fin field effect transistor)区域的边界之间。本文所揭示的实施方式包含用至少一个介电膜形成虚设鳍，介电膜是碳掺杂的和/或包含按介电膜的重量计的高硅百分比。因此，虚设鳍对用于形成围绕半导体鳍的浅沟槽隔离(shallow trench isolation；STI)区域的回蚀工艺具有更好的抗蚀刻性。这导致在回蚀工艺中降低虚设鳍的损坏，并减少介电膜的损失。这降低了相邻的半导体鳍的源极/漏极区域短路的风险，并降低了性能衰退的风险。
图1示绘出根据一些实施方式FinFET的实施例的三维图。FinFET包含基板50(例如，半导体基板)上的鳍52(也可称为“半导体鳍”或是“鳍结构”)。隔离区域64设置于基板50中，且鳍52在相邻的隔离区域64上方及从相邻的隔离区域64之间凸出。尽管隔离区域64被描述/图示为与基板50分离，但如本文所用，术语“基板”可用于仅指半导体基板或是包括隔离区域的半导体基板。栅极介电层92沿着侧壁并且在鳍52的顶表面上方，且栅极94在栅极介电层92上方。磊晶源极/漏极区域82设置在鳍52相对于栅极介电层92和栅极94的相对侧。图1还绘示出在后面的图中使用的参考横截面(线)。横截面A-A沿着栅极94的纵轴并且在例如垂直于FinFET的磊晶源极/漏极区域82之间的电流方向的方向上。横截面B-B平行于横截面A-A且延伸穿过FinFET的源极/漏极区域。横截面C-C垂直于横截面A-A并沿着鳍52的纵轴，且在例如FinFET的磊晶源极/漏极区域82之间的电流流动的方向上。为清楚起见，随后的图式参考了这些参考横截面。
本文讨论的一些实施方式是在使用栅极后工艺(gate-last process)所形成的FinFET的背景下。在其他实施方式中，可使用栅极前工艺(gate-first process)。此外，一些实施方式考虑了在平面元件中使用的态样，例如平面FET、纳米结构(例如，纳米片、纳米线、环绕式栅极等)场效应晶体管(NSFET)等。
图2、图3、图4、图5、图6、图7A、图7B、图8A、图8D、图9、图10A、图10B、图11A、图11B、图12、图13、图14、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图20A、图20B、图21A、图21B、图21C、图21E、图22A和图22B为根据一些实施方式制造FinFET的中间阶段的截面图。图19D、图21D和图21F为根据一些实施方式制造FinFET的中间阶段的俯视图。图2、图3、图4、图5、图6、图7A、图7B、图8A、图8D、图9、图10A、图10B、图11A、图11B、图12、图13、图14、图15A、图16A、图17A、图18A、图19A、图19C、图20A、图21A、图21C、图21E和图22A绘示出图1中的参考横截面A-A(除了多个鳍/FinFET)。图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B沿图1中参考横截面C-C所绘示出(除了多个鳍/FinFET)。图18C和图18D沿图1中参考横截面B-B所绘示出(除了多个鳍/FinFET)。
图2绘示出基板50。基板50可为晶圆，诸如硅晶圆。一般来说，SOI基板为形成于绝缘层上的半导体材料的层。绝缘层可为，举例来说，埋藏氧化(buried oxide；BOX)层、氧化硅层等。绝缘层提供于基板上，通常是硅或玻璃基板。也可使用其他基板，诸如多层或梯度基板。在一些实施方式中，基板50的半导体材料可包含硅；锗；一种化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
基板50具有区域50C和区域50D。区域50C可用于形成n型元件，诸如NMOS晶体管，例如，n型FinFET。区域50D可用于形成p型元件，诸如PMOS晶体管，例如，p型FinFET。在其他实施方式中，区域50C可用于形成p型元件，诸如PMOS晶体管，例如，p型FinFET。区域50D可用于形成n型元件，诸如NMOS晶体管，例如，n型FinFET。区域50C可以与区域50D物理分离(如分隔物51所示)，并且任何数量的元件特征(例如，其他主动元件、掺杂区域、绝缘区域等)可以设置于区域50C和区域50D之间。在一些实施方式中，区域50C和区域50D皆用于形成相同类型的元件，诸如这两个区域都是n型元件或p型元件。在随后的描述中，仅绘示出一个区域(例如，区域50C或是区域50D)，并描述了在其他区域中形成不同特征的任何差异。
在图3中，鳍52形成于基板50中。鳍52为半导体条带(semiconductor strip)。在一些实施方式中，通过蚀刻基板50中的沟槽，鳍52可形成于基板50中。蚀刻可为任何可接受的蚀刻工艺，诸如活性离子蚀刻(reactive ion etch；RIE)、中性粒子束蚀刻(neutral beametch；NBE)等或其组合。蚀刻可为各向异性。在此实施方式中，可使用遮罩层54以定义出鳍52的图案。在一些实施方式中，遮罩层54可包含氧化硅、氮化硅、氮氧化硅或类似者。在一些实施方式中，遮罩层54包含多个子层，诸如在氧化硅子层上方的氮化硅子层。鳍包含鳍52A、鳍52B和鳍52C。鳍52B和鳍52C可彼此分离开来，使得鳍52B和鳍52C的第一鳍间距P1(也称为中心线之间的距离)在从20nm至200nm的范围内。鳍52A和鳍52B可彼此分离开来，使得鳍52A和鳍52B的第二鳍间距P2小于第一鳍间距P1，诸如在从10nm至30nm的范围内。
可通过任何合适的方法来图案化鳍。举例来说，可以用一个或多个微影工艺来图案化鳍，微影工艺包含双图案化工艺或是多图案化工艺。一般来说，双图案化工艺或是多图案化工艺结合微影工艺和自对准工艺(self-aligned process)，允许创建具有例如比使用单个直接微影工艺获得的间距更小的间距的图案。举例来说，在一个实施方式中，牺牲层形成于基板上方并使用微影工艺来图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，之后可以使用剩余的间隔物对鳍进行图案化。
在一些实施方式中，磊晶生长与PMOS区域中的材料不同的NMOS区域中的材料可能是有利的。在各种实施方式中，鳍52可以由硅锗(SixGe1-x,，其中x可在从0至1的范围内)、碳化硅、纯或实质上纯的锗、III-V族化合物半导体、II-VI族化合物半导体或类似者所形成。举例来说，形成III-V族化合物半导体的可行材料包含(但不限于)InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和类似者。在一些实施方式中，在PMOS区域中的鳍52可由硅锗形成，且在NMOS区域中的鳍52可由硅形成。
在图4中，介电层56沉积于鳍52的侧壁上方并沿着鳍52的侧壁。介电层56可进一步沿着鳍52的顶面以及在鳍52之间的基板50的顶面延伸。介电层56填充或过度填充一些鳍52之间的区域(例如，鳍52A和鳍52B之间)，且可以仅部分填充鳍52之间的其他区域(例如，鳍52B和鳍52C之间)。可以利用共形沉积工艺来执行介电层56的沉积，共形沉积工艺诸如化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)或类似者。在其他实施方式中，可以利用可流动的化学气相沉积(flowable-chemicalvapor deposition；FCVD)或类似者来执行介电层56的沉积。介电层56可包含任何合适的绝缘材料，诸如氧化硅或类似者。
在图5中，介电层58(随后也可以将其称为介电质衬垫)沉积于介电层56上方，使得介电层58沿着介电层56的侧壁和顶面沉积。可使用共形沉积工艺(诸如CVD、ALD或类似者)来执行介电层58的沉积。介电层58可包含氧化硅、SiON、SiOCN、其组合或类似者。在一实施方式中，介电层58可具有从1nm至5nm的范围内的第一厚度T1。
在图6中，介电层60沉积于介电层56和介电层58上方。介电层60可沉积于一些鳍52之间，以填充或过度填充鳍52之间的区域(例如，鳍52B和鳍52C之间)。可使用共形沉积工艺(诸如CVD、ALD或类似者)来执行介电层60的沉积。可沉积介电层60于一些鳍52(例如，鳍52B鳍和鳍52C)之间直到它合并在一起(例如，彼此物理接触)，从而填充相邻鳍52之间的剩余空间并形成接缝67。在一实施方式中，介电层60是碳掺杂的，使得介电层60包括含碳介电膜(例如，诸如SiCN的含碳氮化物，或是诸如SiOC或SiCO的含碳氧化物)或类似者。在其他实施方式中，介电层可包含SiN或类似者。
在一实施方式中，介电层60包含SiCN且具有以碳重量计从15％至25％的范围内的碳浓度。碳浓度影响介电层60的硬度，而较高的碳浓度可增加介电层60的硬度，并导致介电层60更耐后续的蚀刻工艺(例如，图8A中的回蚀工艺)。包含SiCN的介电层60且具有小于15％或大于25％的碳浓度导致介电层60对后续的蚀刻工艺(例如，图8A中的回蚀工艺)具有较低的电阻。
在一实施方式中，介电层60具有以硅重量计从45％至50％的范围内的硅浓度。硅浓度可影响介电层60的应力性质。举例来说，较大的硅浓度可以导致介电层60具有更大的拉伸应力，允许其用于形成虚设鳍32(后续于图8A中所示)，虚设鳍32可以更好地固定随后形成的虚设栅极72(如图16A和图16B中所示)。包含小于45％的硅浓度的介电层60导致介电层60对后续的蚀刻工艺(例如，图8A中的回蚀工艺)具有较低的电阻。包含大于50％的硅浓度的介电层60导致介电层60的表面粗糙度增加。
在一实施方式中，沉积介电层60以填充和/或过度填充鳍52B和鳍52C之间的区域。因此，介电层60在相邻鳍52之间的部分(例如，鳍52B和鳍52C)的第一宽度W1在从5nm至50nm的范围内。然而，也可使用任何合适的尺寸。
在图7A中，使用平坦化(例如，化学机械研磨(chemical mechanical polish；CMP))和/或回蚀工艺(例如，干式蚀刻工艺)以暴露鳍52的上表面。特别是，移除介电层60、介电层58、介电层56的上部以及遮罩层54，使得鳍52被暴露出来。在一些实施方式中，暴露的鳍52导致介电层60、介电层58、介电层56以及鳍52的上表面实质上共平面。在其他实施方式中，暴露的鳍52导致介电层60、介电层58、介电层56以及鳍52的上表面没有共平面。
图7B绘示出一替代的实施方式。除非另有说明，本实施方式(以及随后讨论的实施方式)中的相同参考数字表示由图1至图7A中相似工艺形成的实施方式中的相似组件。因此，工艺步骤及适用材料于此不再赘述。本实施方式的初始步骤基本上与图1至图7A中所示的相同。在图7B中，利用诸如CVD、ALD或类似者的沉积工艺，可选的介电层57选择性地沉积于鳍52和介电层60上方。在一实施方式中，介电层57可包含SiN、SiCN或类似者。可用于沉积介电层57的前驱物包含SiH2Cl2、硅烷、其组合或类似者。选择性地沉积介电层57于鳍52和介电层60的材料上，但不沉积于包含氧化物的任何材料(例如，当介电层60包含SiCN，且介电层56和介电层58包含氧化硅)上。
在图8A中，然后执行额外的回蚀制于图7A的介电层56和介电层58上。介电层56和介电层58被凹陷，使得部分的鳍52和虚设鳍32凸出于介电层56和介电层58的顶面上方。用于图案化介电层56和介电层58的回蚀工艺可使用选择性的蚀刻工艺，其以比蚀刻介电层60和鳍52更快的速率选择性地蚀刻介电层56和介电层58。举例来说，蚀刻工艺可为包含CFx、CxFy或类似者作为干式蚀刻的蚀刻剂。可在约30℃至约120℃温度下执行蚀刻工艺。举例来说，可以通过在介电层60中包含碳来实现这种选择性蚀刻。
在一些实施方式中，在凹陷之后，鳍52的顶面可以比虚设鳍32的顶面高出高度H1。这是由于在回蚀工艺期间有少量的虚设鳍32的膜损失。高度H1可在从5nm至20nm的范围内。每个虚设鳍32由介电层60制成，且可包含在介电层56和介电层58的顶面上方延伸的第一部分，以及在介电层56的顶面下方延伸的第二部分。因此，虚设鳍32可以具有与鳍52不同的材料组成，并且虚设鳍32可以是绝缘鳍。介电层56、介电层58以及虚设鳍32的第二部分(也可以统称为隔离区域64)提供相邻鳍52之间的电性隔离，其进一步于鳍52之间提供浅沟槽隔离(shallow trench isolation；STI)区域，使得不需要形成单独的STI区域。每个虚设鳍32可具有第一宽度W1，或是由于额外的回蚀工艺而可以略小于第一宽度W1。
图8B示出回蚀工艺期间虚设鳍32的蚀刻速率对碳浓度的轨迹。图8B显示在回蚀工艺期间，增加虚设鳍32的介电层60的碳浓度导致介电层60的蚀刻速率降低。
图8C示出在执行回蚀工艺以形成虚设鳍32之后，虚设鳍32的虚设鳍深度对虚设鳍宽度的轨迹。轨迹160对应于包含介电层60的虚设鳍32，介电层60具有以碳重量计低于15％至25％的范围内的第一碳浓度。轨迹162对应于包含介电层60的虚设鳍32，介电层60具有以碳重量计从15％至25％的范围内的第二碳浓度。图8C显示，当在相同深度测量每个虚设鳍宽度时，相较于对应于轨迹160的虚设鳍32，对应于轨迹162的虚设鳍32具有较大的虚设鳍宽度。这是对应于轨迹162的虚设鳍32的蚀刻速率降低和介电膜损耗降低的结果。
由于形成了包含介电层60的虚设鳍32，且其中介电层60包含具有以碳重量计从15％至25％的碳浓度的SiCN，因此可以达到一些优点。这些优点包含对于回蚀工艺具有更好的抗蚀刻性的虚设鳍32。这导致在回蚀工艺期间降低虚设鳍32的损坏并降低介电膜损失。这降低了相邻鳍52的随后形成的磊晶源极/漏极区域82(例如，随后在图18C和图18D中示出)短路的风险，并降低了性能衰退的风险。此外，对于具有小于11nm的第一宽度W1的虚设鳍32，抗蚀刻性和介电膜损耗的降低尤其显著。
由于形成了包含介电层60的虚设鳍32，且其中介电层60包含以硅重量计从45％至50％的范围内的硅浓度，因此可以达到其他优点。这些优点包含具有拉伸应力的虚设鳍32，因此能够更好地固定随后形成的虚设栅极72(随后在图16A和图16B中示出)。
仍参考图8A，可以在鳍52和/或基板50中形成适当的井。在一些实施方式中，P井可形成于区域50C(未于图8A中单独示出)中，且N井可形成于区域50D(也未于图8A中单独示出)中。在一些实施方式中，N井可形成于区域50C中，且P井可形成于区域50D中。在一些实施方式中，P井或N井形成于区域50C和区域50D两者中。
在具有不同井类型的实施方式中，可使用光阻剂或其他遮罩(未示出)达到区域50C和区域50D(参考图2)的不同布植步骤。举例来说，可形成光阻剂于区域50C中的鳍52和虚设鳍32上方。图案化光阻剂以暴露基板50的区域50D，诸如PMOS区域。可使用旋涂技术来形成光阻剂，且可使用可接受的微影技术来图案化光阻剂。一旦光阻剂被图案化，执行n型杂质植入于区域50D中，且光阻剂用作遮罩以实质地避免n型杂质植入于区域50C中，诸如NMOS区域。n型杂质可以是在区域中植入浓度等于或小于1018cm-3的磷、砷或类似者，浓度诸如在约1017cm-3和约1018cm-3之间。在植入之后，移除光阻剂，诸如通过可接受的灰化工艺。
在区域50D的植入之后，形成光阻剂于区域50D中的鳍52和虚设鳍32上方。光阻剂经图案化以暴露基板50的区域50C，诸如NMOS区域。光阻剂可以通过使用旋涂技术而形成，并且可以使用可接受的微影技术来图案化。一旦光阻剂被图案化，可以在区域50C中执行p型杂质植入，且光阻剂可以当作遮罩以实质地避免p型杂质植入于区域50D中，诸如PMOS区域。p型杂质可以是在区域中植入浓度等于或小于1018cm-3的硼、BF2或类似者，浓度诸如在约1017cm-3和约1018cm-3之间。在植入之后，诸如通过可接受的灰化工艺来移除光阻剂。
在区域50C和区域50D的植入之后，可以执行退火以活化(activate)植入的p型和/或n型杂质。尽管原位(situ)掺杂和植入掺杂可以一起使用，然而，在一些实施方式中，磊晶鳍的生长材料可以在生长过程中进行原位掺杂，这样就没有必要植入掺杂。
在图8D中，在图7B中的替代实施方式的介电层56和介电层58上执行图8A中所述的回蚀工艺。介电层56和介电层58被凹陷，使得部分的鳍52和虚设鳍32凸出于介电层56和介电层58的顶面上方。在一些实施方式中，在凹陷之后，鳍52的顶面可以与虚设鳍32的顶面共平面。这是由于虚设鳍32上的介电层57在回蚀工艺期间当作牺牲层，并提供进一步的保护以防止虚设鳍32中的膜损失。在不通过回蚀工艺移除介电层57的实施方式中，可以通过任何其他合适的工艺来移除介电层57。每个虚设鳍32由介电层60制成，且可包含在介电层56和介电层58的顶面上方延伸的第一部分，以及在介电层56的顶面下方延伸的第二部分。因此，虚设鳍32可以具有与鳍52不同的材料成分，且虚设鳍32可以是绝缘鳍。介电层56、介电层58以及虚设鳍32的第二部分(也可以统称为隔离区域64)提供相邻鳍52之间的电性隔离，且可进一步在鳍52之间提供浅沟槽隔离(shallow trench isolation；STI)区域，使得不需要形成单独的STI区域。每个虚设鳍32可具有第一宽度W1。在执行回蚀工艺之后，可以用类似于先前在图8A中所述的方式在鳍52和/或基板50中形成适当的井(未示出)。
图9至图10A以及图11A绘示出一替代的实施方式，其中形成的虚设鳍34包含介电层59和介电层60(先前于图6中描述)。当鳍52B和鳍52C彼此间隔开使得它们具有第三鳍间距P3时形成虚设鳍34。除非另有说明，本实施方式(及随后讨论的实施方式)中的相同参考数字表示由图1至图8D中相似工艺形成的实施方式中的相似组件。因此，工艺步骤及适用材料于此不再赘述。图9显示鳍52B和鳍52C可以彼此间隔开，使得鳍52B和鳍52C的第三鳍间距P3大于第一鳍间距P1。第三鳍间距P3可以在从20nm至50nm的范围内。此实施方式的初始步骤可以与图1至图5中所示的相同。介电层59沉积于介电层58上方，使得介电层59沿着介电层58的侧壁和顶面设置。可以使用共形沉积工艺来执行介电层59的沉积，诸如CVD、ALD或类似者。在一实施方式中，介电层59是碳掺杂的，使得介电层59包含含碳介电膜(例如，含碳氮化物，诸如SiCN或含碳氧化物，诸如SiOC或SiCO)或类似者。在一实施方式中，介电层59可包含SiN或类似者。在一实施方式中，介电层59可具有第二厚度T2，其可在从1nm至5nm的范围内。
在一实施方式中，介电层59包含SiCN，并具有以碳重量计从15％至25％的范围内的碳浓度。碳浓度会影响介电层59的硬度，而较高的碳浓度可以增加介电层59的硬度并导致介电层59更耐后续的蚀刻工艺(例如，图11A中所示的回蚀工艺)。
在一实施方式中，介电层59具有以硅重量计从45％至50％的范围内的硅浓度。硅浓度可影响介电层59的应力性质。举例来说，较大的硅浓度可以导致介电层59具有更大的拉伸应力，允许其用于形成虚设鳍34(后续于图11A中所示)，虚设鳍34可以更好地固定随后形成的虚设栅极72(如图16A和图16B中所示)。
在介电层59的沉积后，介电层60沉积于介电层56、介电层58以及介电层59上方。可沉积介电层60于一些鳍52之间，以填充或过度填充鳍52(例如，鳍52B和鳍52C之间)之间的区域。使用共形沉积工艺(诸如CVD、ALD或类似者)来执行介电层60的沉积。可沉积介电层60于一些鳍52(例如，鳍52B和鳍52C)之间，直到它合并在一起(例如，彼此物理接触)，从而填充相邻鳍52之间的剩余空间并形成接缝67。在一实施方式中，接缝67的相对侧上以及在相邻鳍52(例如，鳍52B和鳍52C)之间的介电层60的每个部分可以具有第三厚度T3。第三厚度T3可在从5nm至15nm的范围内。在一实施方式中，第二厚度T2和第三厚度T3可以相同。在一实施方式中，第二厚度T2和第三厚度T3可以不同。在一实施方式中，第三厚度T3大于第二厚度T2。在一实施方式中，介电层60是碳掺杂的，使得介电层60包含含碳介电膜(例如，含碳氮化物，诸如SiCN或含碳氧化物，诸如SiOC或SiCO)或类似者。在一实施方式中，介电层60包含SiN或类似者。在一实施方式中，介电层60包含SiCN，并具有以碳重量计从15％至25％的范围内的碳浓度。在一实施方式中，介电层60具有以硅重量计从45％至50％的范围内的硅浓度。
在一实施方式中，介电层60和介电层59在相邻鳍52(例如，鳍52B和鳍52C)之间的部分的第二宽度W2在从8nm至18nm的范围内。在鳍52B和鳍52C的第三鳍间距P3大于第一鳍间距P1的实施方式中，第二宽度W2大于第一宽度W1。
在一实施方式中，介电层59和介电层60可以包含相同的材料并且具有相同的材料成分。在其他的实施方式中，介电层59和介电层60可以具有不同重量百分比的碳浓度和/或不同重量百分比的硅浓度。在一实施方式中，介电层59可以具有比介电层60的百分比原子碳浓度(percentage atomic carbon concentration)更大的百分比原子碳浓度。
在图10A中，使用平坦化(例如，化学机械研磨(CMP))和/或回蚀工艺(例如，干式蚀刻工艺)以暴露鳍52的上表面。特别是，移除介电层60、介电层59、介电层58、介电层56的上部以及遮罩层54，使得鳍52被暴露出来。在一些实施方式中，暴露的鳍52导致介电层60、介电层59、介电层58、介电层56以及鳍52的上表面实质上共平面。在其他实施方式中，暴露的鳍52导致介电层60、介电层59、介电层58、介电层56以及鳍52的上表面没有共平面。
图10B绘示出一替代的实施方式。除非另有说明，本实施方式(以及随后讨论的实施方式)中的相同参考数字表示由图1至图10A中相似工艺形成的实施方式中的相似组件。因此，工艺步骤及适用材料于此不再赘述。在图10B中，可选的介电层57(先前在图7B中描述)选择性地沉积在图10A所示的结构上，诸如鳍52、介电层59和介电层60。介电层57选择性地沉积在鳍52、介电层59和介电层60的材料上，但不沉积在任何包含氧化物的材料(例如，当介电层59和介电层60包含SiCN，且介电层56和介电层58包含氧化硅时)上。
在图11A中，然后在图10A的介电层56和介电层58上执行额外的回蚀工艺(例如，类似于先前在图8A中描述的额外的回蚀工艺)。介电层56和介电层58被凹陷，使得部分的鳍52和虚设鳍34凸出于介电层56和介电层58的顶面上方。在一些实施方式中，在凹陷之后，鳍52的顶面可以比虚设鳍34的顶面高出高度H2。这是由于在回蚀工艺期间虚设鳍34的少量膜损失。高度H2可在从5nm至20nm的范围内。每个虚设鳍34由介电层59和介电层60制成，且可包含在介电层56和介电层58的顶面上方延伸的第一部分，以及在介电层56的顶面下方延伸的第二部分。因此，虚设鳍34可以具有与鳍52不同的材料组成，并且虚设鳍34可以是绝缘鳍。介电层56、介电层58以及虚设鳍34的第二部分(也可以统称为隔离区域64)提供相邻鳍52之间的电性隔离，其进一步于鳍52之间提供STI区域，使得不需要形成单独的STI区域。每个虚设鳍34可具有第二宽度W2。
在执行回蚀工艺之后，可以用类似于先前在图8A中所述的方式在鳍52和/或基板50中形成适当的井(未示出)。
由于形成了包含介电层59和介电层60的虚设鳍34，且其中介电层60包含具有以碳重量计从15％至25％的碳浓度的SiCN，因此可以达到一些优点。这些优点包含对于回蚀工艺具有更好的抗蚀刻性的虚设鳍34。这导致在回蚀工艺期间降低虚设鳍34的损坏并降低介电膜损失。这降低了使相邻鳍52的随后形成的磊晶源极/漏极区域82(例如，随后在图18C和图18D中示出)短路的风险，并降低了性能衰退的风险。此外，对于具有小于11nm的第二宽度W2的虚设鳍34，抗蚀刻性和介电膜损耗的降低尤其显著。
由于形成了包含介电层59和介电层60的虚设鳍34，且其中介电层60包含以硅重量计从45％至50％的范围内的硅浓度，因此可以达到其他优点。这些优点包含具有拉伸应力的虚设鳍34，因此能够更好地固定随后形成的虚设栅极72(随后在图16A和图16B中示出)。
在图11B中，在图10B中的替代实施方式的介电层56和介电层58上执行图11A中所述的回蚀工艺。介电层56和介电层58被凹陷，使得部分的鳍52和虚设鳍34凸出于介电层56和介电层58的顶面上方。在一些实施方式中，在凹陷之后，鳍52的顶面可以与虚设鳍34的顶面共平面。这是由于虚设鳍34上的介电层57在回蚀工艺期间当作牺牲层，并提供进一步的保护以防止虚设鳍34中的膜损失。在介电层57未被回蚀工艺完全移除的实施方式中，可以通过任何其他合适的工艺来移除介电层57。每个虚设鳍34由介电层59和介电层60制成，且可包含在介电层56和介电层58的顶面上方延伸的第一部分，以及在介电层56的顶面下方延伸的第二部分。因此，虚设鳍34可以具有与鳍52不同的材料成分，且虚设鳍34可以是绝缘鳍。介电层56、介电层58以及虚设鳍34的第二部分(也可以统称为隔离区域64)提供相邻鳍52之间的电性隔离，且可进一步在鳍52之间提供STI区域，使得不需要形成单独的STI区域。每个虚设鳍34可具有第二宽度W2。在执行回蚀工艺之后，可以用类似于先前在图8A中所述的方式在鳍52和/或基板50中形成适当的井(未示出)。
图12至图14绘示出其他替代的实施方式，其中形成的虚设鳍36包含介电层59(先前于图9中描述)、介电层60(先前于图6中描述)、介电层63以及介电层65。当鳍52B和鳍52C彼此间隔开使得它们具有第四鳍间距P4时，形成虚设鳍36。除非另有说明，本实施方式(及随后讨论的实施方式)中的相同参考数字表示由图1至图11B中相似工艺形成的实施方式中的相似组件。因此，工艺步骤及适用材料于此不再赘述。图12显示鳍52B和鳍52C可以彼此间隔开，使得鳍52B和鳍52C的第四鳍间距P4大于第一鳍间距P1和第三鳍间距P3。本实施方式的初始步骤与图1至图5中所示的相同。介电层59沉积于介电层58上方，使得介电层59沿着介电层58的侧壁和顶面设置。在一实施方式中，介电层59可具有第四厚度T4，其可在从1nm至5nm的范围内。介电层60然后沉积于介电层59上方，使得介电层60沿着介电层59的侧壁和顶面设置。可以使用共形沉积工艺来执行介电层60的沉积，诸如CVD、ALD或类似者。在一实施方式中，介电层60可具有第五厚度T5，其可在从2nm至10nm的范围内。在一实施方式中，第四厚度T4可相同于第五厚度T5。在一实施方式中，第四厚度T4小于第五厚度T5。
在介电层60的沉积之后，在介电层58、介电层59和介电层60上方沉积介电层63。可沉积介电层63于一些鳍52之间，以填充或过度填充鳍52(例如，鳍52B和鳍52C之间)之间的区域。可使用可流动的化学气相沉积(flowable-chemical vapor deposition；FCVD)工艺或类似者来执行介电层63的沉积。可沉积介电层63于一些鳍52(例如，鳍52B和鳍52C)之间，直到它填充相邻鳍52之间的剩余空间。在一实施方式中，介电层63包含SiCN、SiN、SiCO或类似者。在一实施方式中，在相邻鳍52(例如，鳍52B和鳍52C)之间的介电层63、介电层60和介电层59部份的第三宽度W3在从10nm至30nm的范围内。在鳍52B和鳍52C的第四鳍间距P4大于第三鳍间距P3的实施方式中，第三宽度W3大于第一宽度W1和第二宽度W2。在一实施方式中，介电层59和介电层60可包含相同的材料。在一实施方式中，介电层59可以具有比介电层60的百分比原子碳浓度更大的百分比原子碳浓度。
在图13中，使用平坦化(例如，化学机械研磨(CMP))和/或回蚀工艺(例如，干式蚀刻工艺)以暴露鳍52的上表面。特别是，移除介电层63、介电层60、介电层59、介电层58、介电层56的上部以及遮罩层54，使得鳍52被暴露出来。在一些实施方式中，暴露的鳍52导致介电层63、介电层60、介电层59、介电层58、介电层56以及鳍52的上表面实质上共平面。
仍参考图13，形成凹槽于介电层63中。可以通过使用任何可接受的光刻遮罩和蚀刻技术或是用于移除介电层63的上部的其他蚀刻工艺(例如，使用干式/湿式蚀刻工艺来选择性地蚀刻介电层63)来形成凹槽。在一些实施方式中，在行成凹槽之后，介电层63的顶面低于介电层60、介电层59、介电层58、介电层56以及鳍52的顶面。
在形成凹槽于介电层63中之后，然后介电层65沉积于图案化的光阻剂或其他遮罩(未示出)上方。介电层65填充介电层63中的凹槽。可以使用CVD、ALD、或类似者来执行介电层65的沉积。在一实施方式中，介电层65包含SiCN、SiN、SiCO、或类似者。在形成介电层65之后，使用平坦化(例如，化学机械研磨(CMP))以移除光阻剂和介电层65的多余部分。在平坦化之后，介电层65、介电层60、介电层59、介电层58以及介电层56的顶面实质上共平面。在一实施方式中，介电层63的顶面低于介电层65、介电层60、介电层59、介电层58、介电层56以及鳍52的顶面。
在图14中，然后在图13的介电层56和介电层58上执行额外的回蚀工艺(例如，类似先前于图8A和图11A中所描述的额外的回蚀工艺)。凹陷介电层56和介电层58，使得部分的鳍52和虚设鳍36凸出于介电层56和介电层58的顶面上方。在一些实施方式中，在凹陷之后，鳍52的高度可实质上相同于虚设鳍36的高度。每个虚设鳍36由介电层65、介电层59、介电层60以及介电层63制成，且可包含在介电层56和介电层58的顶面上方延伸的第一部分，以及在介电层56的顶面下方延伸的第二部分。因此，虚设鳍36可以具有与鳍52不同的材料组成，并且虚设鳍36可以是绝缘鳍。介电层56、介电层58以及虚设鳍36的第二部分(也可以统称为隔离区域64)提供相邻鳍52之间的电性隔离，且可进一步在鳍52之间提供STI区域，使得不需要形成单独的STI区域。在一实施方式中，介电层65的整体位于介电层56的顶面上方。每个虚设鳍36可具有第三宽度W3。在一实施方式中，介电层63的第四宽度W4相同于介电层65的第五宽度W5。
在执行回蚀工艺之后，可以用类似于先前在图8A中所述的方式在鳍52和/或基板50中形成适当的井(未示出)。
由于形成了包含介电层59和介电层60的虚设鳍36，且其中介电层60包含具有以碳重量计从15％至25％的碳浓度的SiCN，因此可以达到一些优点。这些优点包含对于回蚀工艺具有更好的抗蚀刻性的虚设鳍36。这导致在回蚀工艺期间降低虚设鳍36的损坏并降低介电膜损失。这降低了使相邻鳍52的随后形成的磊晶源极/漏极区域82(例如，随后在图18C和图18D中示出)短路的风险，并降低了性能衰退的风险。此外，对于具有小于11nm的第三宽度W3的虚设鳍36，抗蚀刻性和介电膜损耗的降低尤其显著。
由于形成了包含介电层59和介电层60的虚设鳍36，且其中介电层60包含以硅重量计从45％至50％的范围内的硅浓度，因此可以达到其他优点。这些优点包含具有拉伸应力的虚设鳍36，因此能够更好地固定随后形成的虚设栅极72(随后在图16A和图16B中示出)。
在图15A和图15B中绘示出制造的延续过程，其中虚设介电层61形成于鳍52、介电层56以及虚设鳍32(或根据实施方式的虚设鳍34/36)上。图15A和图15B(以及随后讨论的实施方式)所示的实施方式可以应用于图8A、图8D、图11A、图11B和图14的任何先前描述的实施方式(举例来说，描述为虚设鳍34和虚设鳍36的实施方式)。图15A绘示出沿着图1的横截面A-A的截面图；
图15B绘示出沿着图1的横截面C-C的截面图。虚设介电层61可以是例如氧化硅、氮化硅、其组合或类似者，并且可以根据可接受的技术来沉积或热生长。举例来说，可利用ALD、CVD或类似者来沉积虚设介电层61于鳍52、介电层56以及虚设鳍32上。在其他未示出的实施方式中，可以使用热氧化工艺的实施方式来形成虚设介电层61，其中虚设介电层61选择性地生长在鳍52上，而不生长在虚设鳍32和介电层56上。虚设栅极层68形成于虚设介电层61上方，且遮罩层70形成于虚设栅极层68上方。虚设栅极层68可沉积于虚设介电层61上方，然后例如通过CMP来平坦化。遮罩层70可沉积于虚设栅极层68上方。虚设栅极层68可由导电材料形成，并且可以选自包含多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组。在一个实施方式中，沉积并再结晶以产生多晶硅。虚设栅极层68可通过物理气相沉积(physical vapor deposition；PVD)、CVD、溅镀沉积或本领域已知且用于沉积导电材料的其他技术来沉积。虚设栅极层68可由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。遮罩层70可包含例如SiN、SiON或类似者。在此实例中，形成的单个虚设栅极层以及单个遮罩层横跨区域50C以及区域50D(参考图2)。在一些实施方式中，可以在区域50C和区域50D中形成单独的虚设栅极层，并且可以在区域50C和区域50D中形成单独的遮罩层。
图16A至图22B绘示出制造实施例元件中的各种附加步骤。图16A至图22B示出了区域50C和区域50D中的任何一个的特征。举例来说，图16A至图22B中所示的结构可以适用于区域50C和区域50D。区域50C和区域50D的结构的差异(如果有的话)在文本及随附的每个图式中描述。
在图16A和图16B中，可利用可接受的微影和蚀刻技术来图案化遮罩层70以形成遮罩70。然后可通过可接受的蚀刻技术来转移遮罩70的图案至虚设栅极层68(例如，以形成虚设栅极68)和虚设介电层61以形成虚设栅极72。虚设栅极72覆盖鳍52的相应通道区域。遮罩70的图案可用于将每个虚设栅极72与相邻的虚设栅极物理分离。虚设栅极72也可具有实质上垂直于相应鳍52和虚设鳍32的长度方向的长度方向。此外，虚设鳍32可以为形成于虚设鳍32上方并沿着虚设鳍32的侧壁的虚设栅极72提供额外的结构支撑。
此外，可以在虚设栅极72、遮罩70和/或鳍52的暴露表面上形成栅密封间隔物(未明确示出)。可进行热氧化或沉积，然后进行各向异性蚀刻而形成栅密封间隔物。
在形成栅密封间隔物之后，可以执行用于轻掺杂源极/漏极(lightly dopedsource/drain；LDD)区域(未明确示出)的布植。在具有不同元件类型的实施方式中，类似于前面于图8A中描述的布植，遮罩(诸如光阻剂)可形成于区域50C上方，同时暴露区域50D，并且可以将适当类型(例如，n型或p型)的杂质布植到区域50D中所暴露的鳍52中。然后移除遮罩。随后，遮罩(诸如光阻剂)可形成于区域50D上方，同时暴露区域50C，并且可以将适当类型的杂质布植到区域50C中所暴露的鳍52中。然后移除遮罩。n型杂质可以是前面讨论的任何n型杂质，p型杂质可以是前面讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有从约1015cm-3至约1016cm-3的杂质浓度。可以执行退火以活化(activate)植入的杂质。
在图17A和图17B中，栅极间隔物74形成于沿着虚设栅极72的侧壁的栅密封间隔物(未明确示出)上。可以通过共形沉积材料并随后各向异性地蚀刻材料来形成栅极间隔物74。栅极间隔物74的材料可为氮化硅、SiCN、其组合或类似者。
在图18A和图18B中，磊晶源极/漏极区域82形成于鳍52中。磊晶源极/漏极区域82形成于鳍52中，使得每个虚设栅极72沉积于设置在相应的相邻磊晶源极/漏极区域82对之间。在一些实施方式中，磊晶源极/漏极区域82可延伸至鳍52中。在一些实施方式中，栅极间隔物74用于将磊晶源极/漏极区域82与虚设栅极72隔开适当的横向距离，使得磊晶源极/漏极区域82随后形成的FinFET的栅极不会短路。可以选择磊晶源极/漏极区域82的材料以在鳍52的相应通道区域中施加应力，从而提高性能。
参考图18A和图18B，部分的鳍52被蚀刻，诸如鳍52未被虚设栅极72遮蔽的部分。可以使用选择性蚀刻工艺来凹陷鳍52，其中蚀刻鳍52而不显著地蚀刻虚设栅极72或虚设鳍32。在各种实施方式中，鳍52可以例如在区域50C和50D中单独地被凹陷，而另一区域被遮蔽。
区域50C中的磊晶源极/漏极区域82(例如，NMOS区域)可以通过遮蔽区域50D(例如，PMOS区域)来形成，且在区域50C中蚀刻鳍52的源极/漏极区域以在鳍52中形成凹槽。然后，区域50C中的磊晶源极/漏极区域82磊晶地生长于凹槽中。磊晶源极/漏极区域82可包含任何可接受的材料，诸如适用于n型FinFET。举例来说，若鳍52为硅，则区域50C中的磊晶源极/漏极区域82可包含硅、SiC、SiCP、SiP或类似者。区域50C中的磊晶源极/漏极区域82可具有从鳍52的相应表面凸起的表面且可具有刻面(facet)。在一些实施方式中，虚设鳍32在区域50C中的相邻磊晶源极/漏极区域82之间提供物理分离，并防止区域50C中的相邻磊晶源极/漏极区域82在磊晶期间合并。
区域50D(例如，PMOS区域)中的磊晶源极/漏极区域82可以通过遮蔽区域50C(例如，NMOS区域)来形成，且在区域50D中蚀刻鳍52的源极/漏极区域以在鳍52中形成凹槽。然后，区域50D中的磊晶源极/漏极区域82磊晶地生长于凹槽中。磊晶源极/漏极区域82可包含任何可接受的材料，诸如适用于p型FinFET。举例来说，若鳍52为硅，则区域50D中的磊晶源极/漏极区域82可包含SiGe、SiGeB、Ge、GeSn或类似者。区域50D中的磊晶源极/漏极区域82也可具有从鳍52的相应表面凸起的表面且可具有刻面。在一些实施方式中，虚设鳍32在区域50D中的相邻磊晶源极/漏极区域82之间提供物理分离，并防止区域50D中的相邻磊晶源极/漏极区域82在磊晶期间合并。
磊晶源极/漏极区域82和/或鳍52可以植入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域可具有在从约1019cm-3至约1021cm-3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施方式中，磊晶源极/漏极区域82可以在生长期间被原位掺杂。
由于使用了用于在区域50C和区域50D中形成磊晶源极/漏极区域82的磊晶工艺，磊晶源极/漏极区域82的上表面具有横向向外扩展超过鳍52的侧壁的刻面。磊晶源极/漏极区域82的上表面可接触虚设鳍32的侧壁，且设置于相邻的磊晶源极/漏极区域82之间的虚设鳍32可以防止相邻的磊晶源极/漏极区域82合并。由于形成的虚设鳍32具有至少一个介电膜(例如，介电层60)，其中介电膜是碳掺杂的且包含以碳重量计从15％至25％的范围内的碳浓度和/或包含以硅重量计从45％至50％的范围内的硅浓度，所以虚设鳍32对于回蚀工艺(描述于图8A中)具有更好的抗蚀刻性。这导致在回蚀工艺期间降低虚设鳍32的损坏并降低介电膜损失，且允许虚设鳍32更好地防止相邻的磊晶源极/漏极区域82合并。这降低了使磊晶源极/漏极区域82短路的风险，并降低了性能衰退的风险。
在一些实施方式中，刻面使相邻的磊晶源极/漏极区域82合并，如图18C所示。在其他实施方式中，在磊晶工艺完成之后，相邻的磊晶源极/漏极区域82保持分离，如图18D所示。形成在鳍52中的磊晶源极/漏极区域82可以如图18C所示被合并在一起，或是如图18D所示被分开。
在图19A和图19B中，层间介电(interlayer dielectric；ILD)88沉积于绘示于图18A和图18B中的结构上方。ILD 88可由介电材料组成，且可通过任何合适的方法来沉积，诸如CVD、电浆化学气相沉积(plasma-enhanced CVD；PECVD)或FCVD。介电材料可包含磷硅酸盐玻璃(phospho-silicate glass；PSG)、硼硅酸盐玻璃(boro-silicate glass；BSG)、硼磷硅酸盐玻璃(boron-doped phospho-silicate glass；BPSG)、无掺杂硅玻璃(undopedsilicate glass；USG)或类似者。可以使用通过任何可接受的工艺形成其他绝缘材料。在一些实施方式中，未绘示的接触蚀刻停止层(contact etch stop layer；CESL)设置于ILD88、磊晶源极/漏极区域82、遮罩70以及栅极间隔物74之间。
接着，可执行诸如CMP的平坦化工艺以使ILD 88的顶面与虚设栅极68的顶面齐平。平坦化工艺还可以移除虚设栅极68上的遮罩70以及沿着遮罩70的侧壁的部分栅密封间隔物和栅极间隔物74。在平坦化工艺工艺之后，虚设栅极68、栅极间隔物74以及ILD 88的顶面是齐平的。因此，通过ILD 88而暴露出虚设栅极68的顶面。
在形成ILD 88和执行平坦化工艺(先前于图19A和图19B中描述)之后，图19C和图19D绘示出延伸穿过虚设栅极68和虚设介电层61的可选的虚设结构77的形成。除非另有说明，本实施方式(及随后讨论的实施方式)中的相同参考数字表示由图1至图19B中相似工艺形成的实施方式中的相似组件。工艺步骤及适用材料于此不再赘述。沿着图19D中的参考横截面D-D示出图19C。在图19C中，穿过图19A和图19B中的虚设栅极68和虚设介电层61，形成可选的虚设结构77。穿过虚设栅极68和虚设介电层61形成虚设结构77(未单独示出)的开口，从而暴露出虚设鳍32的顶面。开口为利用可接受的微影和蚀刻技术而形成。
进一步参考图19C，高k介电层73沉积于ILD 88和虚设栅极68的上方以及虚设栅极68和虚设介电层61的开口中。高k介电层73可以具有大于7.0的k值，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。高k介电层上覆且物理接触虚设鳍32。高k介电层73形成为共形层，并在开口的侧壁和底面上延伸。根据本揭示内容的一些实施方式，使用ALD、CVD或类似者形成高k介电层73。
在沉积高k介电层73之后，然后共行地形成功函数调谐层75于高k介电层73上。功函数调谐层75可为任何可接受的材料，以将元件的功函数调谐(tune)到给定要形成的元件的应用的所需量，并且可以使用任何可接受的沉积工艺来沉积。在一些实施方式中，功函数调谐层75包含氮化钛(titanium nitride；TiN)、氮化钽(tantalum nitride；TaN)、氮化钛铝(titanium aluminum nitride；TiAlN)、碳化铝钛(titanium aluminum carbide；TiAlC、TiAl)或类似者，其可通过ALD、CVD、PVD或类似者来沉积。在一实施方式中，功函数调谐层75可包含两种或多种材料。
在沉积功函数调谐层75之后，在功函数调谐层75上方形成绝缘材料76以填充开口。绝缘材料76可包含SiCN、SiN或类似者，其使用ALD、CVD或类似者来形成。可执行诸如CMP的平坦化工艺以从ILD 88和虚设栅极68的表面移除多余的材料。剩余的高k介电层73、功函数调谐层75以及绝缘材料76在开口中形成虚设结构77。在一实施方式中，虚设结构77可以用作不电性连接到任何上覆导线的虚设接触点。
图19D绘示出图19C的区域71的俯视图，其中为了清楚起见移除了某些结构，诸如ILD 88和磊晶源极/漏极区域82。图19D示出鳍52和虚设鳍32上方的虚设栅极68。如图所示，鳍52被绝缘材料(例如，当虚设鳍32包含介电层60的情况下，绝缘材料为介电层56、介电层58和介电层60的组合)包围。此外，部分的虚设鳍32可被介电层58和介电层56包围。图19D进一步示出了在虚设鳍32上方的虚设结构77，虚设结构77延伸穿过虚设栅极68和虚设介电层61。
在图20A和图20B中，虚设栅极68以及直接下覆于暴露的虚设栅极68的部分的虚设介电层61在一个或多个蚀刻步骤中被移除，从而形成凹槽142。在一些实施方式中，通过各向异性干式蚀刻工艺来移除虚设栅极68。举例来说，蚀刻工艺可包含使用反应气体的干式蚀刻工艺，其选择性地蚀刻虚设栅极68而不蚀刻ILD 88或栅极间隔物74。每个凹槽142暴露出各自的鳍52的通道区域。每个通道区域设置于相邻磊晶源极/漏极区域82对之间。在移除期间，当蚀刻虚设栅极68时，虚设介电层61可用来当作蚀刻停止层。然后可以在移除虚设栅极68之后移除虚设介电层61。
在图21A和图21B中，形成的栅极介电层92和栅极94为替代栅极。栅极介电层92共行地沉积在凹槽142中，诸如在鳍52和虚设鳍32的顶面上，以及鳍52、虚设鳍32和栅密封间隔物的侧壁上。栅极介电层92还可以形成于ILD 88的顶面。在一实施方式中，栅极介电层92可物理接触介电层58和介电层56的顶面。根据一些实施方式，栅极介电层92包含氧化硅、氮化硅或其多层。在一些实施方式中，栅极介电层92为高k介电材料。在此些实施方式中，栅极介电层92可以具有大于7.0的k值，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电层92的形成方法可包含分子束沉积(molecular-beamdeposition；MBD)、ALD、PECVD和类似方法。
多个栅极94分别沉积于多个栅极介电层92上方。栅极94可以是含金属材料，其包含诸如TiN、TaN、TaC、Co、Ru、Al、其组合或其多层的。举例来说，尽管图示了单个栅极94，但是可以在凹槽142中沉积任意数量的功函数调谐层。在填充栅极94之后，可执行诸如CMP的平坦化工艺以移除栅极介电层92的多余部分以及栅极94的材料，这些多余部分在ILD 88的顶面上方。栅极94和栅极介电层92的剩余材料部分因此形成所得的FinFET的替代栅极。栅极94和栅极介电层92可以统称为“栅极”或是“栅堆叠”。栅极和栅堆叠可以沿着鳍52的通道区域的侧壁以及虚设鳍32的侧壁延伸。
区域50C和区域50D中的栅极介电层92的形成可以同时发生，使得每个区域中的栅极介电层92由相同的材料形成，并且栅极94的形成可以同时发生，使得每个区域中的栅极94由相同的材料形成。在一些实施方式中，每个区域中的栅极介电层92可通过不同的工艺而形成，使得栅极介电层92由不同的材料形成，并且每个区域中的栅极94可通过不同的工艺而形成，使得栅极94由不同的材料形成。当使用不同的工艺时，可以使用各种遮蔽步骤(masking step)来遮蔽和暴露适当的区域。
图21C和图21D绘示出根据各种实施方式的延伸穿过栅极94和栅极介电层92的可选的虚设结构99的形成。除非另有说明，本实施方式(及随后讨论的实施方式)中的相同参考数字表示由图1至图21B中相似工艺形成的实施方式中的相似组件。工艺步骤及适用材料于此不再赘述。沿着图21D中的参考横截面E-E示出图21C。在图21C中，穿过栅极94和栅极介电层92形成虚设结构99的开口(未单独示出)，从而暴露出虚设鳍32的顶面。开口为利用可接受的微影和蚀刻技术而形成。
进一步参考图21C，在栅极94上方和开口中形成绝缘材料97以填充开口。绝缘材料97可包含SiCN、SiN或类似者，其使用ALD、CVD或类似者而形成。可执行诸如CMP的平坦化工艺以从ILD 88和栅极94的表面移除多余的材料。剩余的绝缘材料97在开口中形成虚设结构99。在一实施方式中，虚设结构99可以用作不电性连接到任何上覆导线的虚设接触点。
图21D绘示出图21C的区域98的俯视图，其中为了清楚起见移除了某些结构，诸如ILD 88和磊晶源极/漏极区域82。图21D示出鳍52和虚设鳍32上方的栅极94。如图所示，鳍52被绝缘材料(例如，当虚设鳍32包含介电层60的情况下，绝缘材料为介电层56、介电层58和介电层60的组合)包围。此外，部分的虚设鳍32可被介电层58和介电层56包围。图21D进一步示出了在虚设鳍32上方的虚设结构99，虚设结构99延伸穿过栅极94和栅极介电层92。
图21E和图21F示出根据各种实施方式先前于图19C和图19D中述的替代的实施方式的可选的虚设结构77，其中替代的虚设结构77延伸穿过栅极94和栅极介电层92。除非另有说明，本实施方式(及随后讨论的实施方式)中的相同参考数字表示由图1至图21D中相似工艺形成的实施方式中的相似组件。工艺步骤及适用材料于此不再赘述。沿着图21F中的参考横截面F-F示出图21E。
图21F绘示出图21E的区域171的俯视图，其中为了清楚起见移除了某些结构，诸如ILD 88和磊晶源极/漏极区域82。图21F示出鳍52和虚设鳍32上方的栅极94。如图所示，鳍52被绝缘材料(例如，当虚设鳍32包含介电层60的情况下，绝缘材料为介电层56、介电层58和介电层60的组合)围绕。此外，部分的虚设鳍32可被介电层58和介电层56包围。图21F进一步示出了在虚设鳍32上方的虚设结构77，虚设鳍32延伸穿过栅极94和栅极介电层92。
在图22A和图22B中，层间介电(ILD)108沉积于ILD 88、栅极94、栅极介电层92以及栅极间隔物74上方。在一实施方式中，ILD 108是通过可流动CVD方法形成的可流动薄膜。在一些实施方式中，ILD 108由诸如PSG、BSG、BPSG、USG或类似者的介电材料所组成，且可以通过由诸如CVD和PECVD的任何合适的方法来沉积。穿过ILD 108和ILD 88形成栅极接触点110和源极/漏极接触点112。穿过ILD 108和ILD 88形成源极/漏极接触点112(未单独示出)的开口，且穿过ILD 108形成栅极接触点110(未单独示出)的开口。开口为利用可接受的微影和蚀刻技术而形成。在一些实施方式中，在形成源极/漏极接触点112之前，可以执行退火工艺以在磊晶源极/漏极区域82和源极/漏极接触点112之间的介面形成硅化物。
栅极接触点110和源极/漏极接触点112可由导电材料形成，诸如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、其组合或类似者，然而也可使用任何合适的材料。可利用沉积工艺将栅极接触点110和源极/漏极接触点112的材料沉积至ILD 108和ILD 88中的开口中以填充和/或过度填充开口，沉积工艺可诸如溅、化学镀气相沉积、电镀、无电解电镀等。一旦填充或过度填充，可以使用诸如CMP的平坦化工艺移除开口外部的任何沉积材料。
栅极接触点110物理并电性连接至栅极94，且源极/漏极接触点112物理并电性连接至磊晶源极/漏极区域82。图22B以同一横截面绘示出栅极接触点110源极/漏极接触点112；然而，在其他实施方式中，栅极接触点110和源极/漏极接触点112可以设置在不同的横截面中。此外，图22A和图22B中的栅极接触点110和源极/漏极接触点112的位置仅仅是说明性的，并不旨在以任何方式进行限制。举例来说，栅极接触点110可以与鳍52垂直对齐，或者栅极接触点110可以设置在栅极94上方的不同位置。此外，可以在形成栅极接触点110之前、同时或之后形成源极/漏极接触点112。
本揭示内容的实施方式具有一些优点。实施方式包含形成具有至少一个介电膜的虚设鳍，其中介电膜是碳掺杂的和/或包含高硅重量百分比的介电膜。因此，对于用于形成围绕半导体鳍的浅沟槽隔离(STI)区域的回蚀工艺而言，虚设鳍具有更好的抗蚀刻性。这导致在回蚀工艺期间降低虚设鳍的损坏并降低介电膜损失。这降低了使相邻半导体鳍的源极/漏极区域短路的风险，并降低了性能衰退的风险。
根据一实施方式，一种形成半导体元件的方法包含沉积第一介电层于第一半导体鳍和第二半导体鳍的多个侧壁上方并沿着多个侧壁，其中第一半导体鳍和第二半导体鳍从半导体基板向上延伸；沉积第二介电层于第一介电层上方；沉积第三介电层于第二介电层上方，其中第二介电层的材料不同于第三介电层的材料，其中第三介电层具有以重量计从15％至25％的范围内的碳浓度，且第一介电层的材料不同于第二介电层的材料；以及凹陷第一介电层和第二介电层，以暴露出第一半导体鳍和第二半导体鳍的多个侧壁，并形成虚设鳍于第一半导体鳍和第二半导体鳍之间。在一实施方式中，第三介电层包含SiCN。在一实施方式中，第三介电层具有以硅重量计从45％至50％的范围内的硅浓度。在一实施方式中，此方法还包含平坦化第一介电层、第二介电层和第三介电层，以暴露出第一半导体鳍的顶面第二半导体鳍的顶面，其中第一介电层、第二介电层和第三介电层的顶面共平面于第一半导体鳍和第二半导体鳍的顶面；以及选择性地沉积第四介电层于第三介电层、第一半导体鳍和第二半导体鳍的顶面上方。在一实施方式中，第三介电层和第四介电层包含不同的材料。在一实施方式中，第三介电层和第四介电层包含相同的材料。在一实施方式中，沉积第四介电层包含使用SiH2Cl2的沉积工艺。在一实施方式中，第二介电层包含氧化硅。
根据一实施方式，一种半导体元件包含第一鳍结构和凸出于基板的第二鳍结构；在第一鳍结构中的第一磊晶源极/漏极区域；在第二鳍结构中的第二磊晶源极/漏极区域；在第一鳍结构和第二鳍结构之间的浅沟槽隔离(shallow trench isolation；STI)区域；以及设置于第一磊晶源极/漏极区域和第二磊晶源极/漏极区域之间的虚设鳍，其中虚设鳍包含第一介电材料和第二介电材料，第一介电材料和第二介电材料具有以碳重量计从15％至25％的范围内的碳浓度，其中第一介电材料的百分比原子碳浓度大于第二介电材料的百分比原子碳浓度。在一实施方式中，虚设鳍物理接触第一磊晶源极/漏极区域和第二磊晶源极/漏极区域，且其中虚设鳍将第一磊晶源极/漏极区域与第二磊晶源极/漏极区域隔离开。在一实施方式中，第一介电材料和第二介电材料具有以硅重量计从45％至50％的范围内的硅浓度。在一实施方式中，第一鳍结构的顶面和第二鳍结构的顶面共平面于虚设鳍的顶面。在一实施方式中，半导体元件还包含围绕第一介电材料的下部和第二介电材料的下部的介电质衬垫，其中第一介电材料设置于第二介电材料和介电质衬垫之间，且其中第一介电材料的下部和第二介电材料的下部低于STI区域的顶面。在一实施方式中，半导体元件还包含于第一鳍结构、第二鳍结构和虚设鳍上方的栅极介电层；于栅极介电层上方的栅极，其中介电质衬垫的顶面物理接触栅极介电层。
根据一实施方式，一种半导体元件包含第一鳍和从基板延伸的第二鳍；于第一鳍和该第二鳍的每一者的相对侧上的隔离区域；设置于第一鳍和第二鳍之间的虚设鳍，其中虚设鳍包含第一介电材料、第二介电材料、第三介电材料以及第四介电材料，其中第一介电材料和第二介电材料具有以碳重量计从15％至25％的范围内的碳浓度，其中第一介电材料的百分比原子碳浓度大于第二介电材料的百分比原子碳浓度，且其中通过第二介电材料将第一介电材料物理分离于第三介电材料和第四介电材料；以及于虚设鳍上方的栅堆叠。在一实施方式中，半导体元件还包含延伸穿过栅堆叠以与虚设鳍物理接触的虚设接触点。在一实施方式中，第一介电材料的厚度相同于第二介电材料的的厚度。在一实施方式中，第一介电材料的厚度小于第二介电材料的的厚度。在一实施方式中，第三介电材料的最顶表面低于第一介电材料、第二介电材料和第四介电材料的最顶表面。在一实施方式中，四介电材料的整体位于隔离区域的顶面上方。
上文概述多个实施方式的特征，使得熟悉此项技术者可更好地理解本揭示内容的态样。熟悉此项技术者应了解，可轻易使用本揭示内容作为设计或修改其他工艺及结构的基础，以便执行本文所介绍的实施方式的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示内容的精神及范畴，且可在不脱离本揭示内容的精神及范畴的情况下产生本文的各种变化、取代及更改。

Claims (10)

1.一种形成半导体元件的方法，其特征在于，包含：
沉积一第一介电层于一第一半导体鳍和一第二半导体鳍的多个侧壁上方并沿着所述多个侧壁，其中该第一半导体鳍和该第二半导体鳍从一半导体基板向上延伸；
沉积一第二介电层于该第一介电层上方；
沉积一第三介电层于该第二介电层上方，其中该第二介电层的一材料不同于该第三介电层的一材料，其中该第三介电层具有以碳重量计从15％至25％的一范围内的一碳浓度，且该第一介电层的一材料不同于该第二介电层的该材料；及
凹陷该第一介电层和该第二介电层，以暴露出该第一半导体鳍和该第二半导体鳍的所述多个侧壁，并形成一虚设鳍于该第一半导体鳍和该第二半导体鳍之间。
2.如权利要求1所述的方法，其特征在于，该第三介电层包含SiCN。
3.如权利要求1所述的方法，其特征在于，该第三介电层具有以硅重量计从45％至50％的一范围内的一硅浓度。
4.如权利要求1所述的方法，其特征在于，还包含：
平坦化该第一介电层、该第二介电层和该第三介电层，以暴露出该第一半导体鳍和该第二半导体鳍的顶面，其中该第一介电层、该第二介电层和该第三介电层的顶面共平面于该第一半导体鳍和该第二半导体鳍的顶面；及
选择性地沉积一第四介电层于该第三介电层、该第一半导体鳍和该第二半导体鳍的顶面上方。
5.一种半导体元件，其特征在于，包含：
一第一鳍结构和一第二鳍结构，该第二鳍结构凸出于一基板；
一第一磊晶源极/漏极区域，于该第一鳍结构中；
一第二磊晶源极/漏极区域，于该第二鳍结构中；
一浅沟槽隔离区域，于该第一鳍结构和该第二鳍结构之间；及
一虚设鳍，设置于该第一磊晶源极/漏极区域和该第二磊晶源极/漏极区域之间，其中该虚设鳍包含一第一介电材料和一第二介电材料，该第一介电材料和该第二介电材料具有以碳重量计从15％至25％的一范围内的碳浓度，其中该第一介电材料的百分比原子碳浓度大于该第二介电材料的百分比原子碳浓度。
6.如权利要求5所述的半导体元件，其特征在于，该虚设鳍物理接触该第一磊晶源极/漏极区域和该第二磊晶源极/漏极区域，且其中该虚设鳍将该第一磊晶源极/漏极区域与该第二磊晶源极/漏极区域隔离开。
7.如权利要求5所述的半导体元件，其特征在于，该第一鳍结构和该第二鳍结构的顶面共平面于该虚设鳍的一顶面。
8.一种半导体元件，其特征在于，包含：
一第一鳍和一第二鳍，该第二鳍从一基板延伸；
一隔离区域，于该第一鳍和该第二鳍的每一者的相对侧上；
一虚设鳍，设置于该第一鳍和该第二鳍之间，其中该虚设鳍包含一第一介电材料、一第二介电材料、一第三介电材料及一第四介电材料，其中该第一介电材料和该第二介电材料具有以碳重量计从15％至25％的一范围内的碳浓度，其中该第一介电材料的百分比原子碳浓度大于该第二介电材料的百分比原子碳浓度，且其中通过该第二介电材料将该第一介电材料物理分离于该第三介电材料和该第四介电材料；及
一栅堆叠，于该虚设鳍上方。
9.如权利要求8所述的半导体元件，其特征在于，还包含一虚设接触点，该虚设接触点延伸穿过该栅堆叠以与该虚设鳍物理接触。
10.如权利要求8所述的半导体元件，其特征在于，该第一介电材料的一厚度相同于该第二介电材料的一厚度。
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