JPH0374849A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0374849A JPH0374849A JP21095189A JP21095189A JPH0374849A JP H0374849 A JPH0374849 A JP H0374849A JP 21095189 A JP21095189 A JP 21095189A JP 21095189 A JP21095189 A JP 21095189A JP H0374849 A JPH0374849 A JP H0374849A
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- Japan
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- electrode
- transistor
- gate electrode
- polysilicon layer
- gate
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 239000010408 film Substances 0.000 abstract description 13
- 239000010409 thin film Substances 0.000 abstract description 9
- 239000010453 quartz Substances 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 238000000059 patterning Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、絶縁基板上に形成することが出来る半導体装
置に関するものである。
置に関するものである。
従来の技術
本発明で取り扱う半導体装置は、絶縁基板上に形成する
薄膜トランジスタに関するものである。
薄膜トランジスタに関するものである。
以下に従来の薄膜トランジスタについて説明する。従来
の薄膜トランジスタの断面図を第3図に示す。石英基板
11上にトランジスタの能動領域となるポリシリコン1
2が有り、ポリシリコン12上にゲート酸化膜13、ゲ
ート電極となるポリシリコン14が有る。更に、層間絶
縁膜となるN5G15を形成し、ソース・ドレイン部の
Ae電極16が有るという構造である。
の薄膜トランジスタの断面図を第3図に示す。石英基板
11上にトランジスタの能動領域となるポリシリコン1
2が有り、ポリシリコン12上にゲート酸化膜13、ゲ
ート電極となるポリシリコン14が有る。更に、層間絶
縁膜となるN5G15を形成し、ソース・ドレイン部の
Ae電極16が有るという構造である。
発明が解決しようとする課題
しかしながら、上記のような半導体装置では、トランジ
スタを駆動した時に、トランジスタ部で熱が生じる。S
iのバルクのトランジスタならSi基板へと熱は逃げる
が、TPTのトランジスタは基板が絶縁基板で、熱転率
が悪く熱が逃げにくい。その結果、熱が原因でトランジ
スタを破壊するという欠点を有していた。
スタを駆動した時に、トランジスタ部で熱が生じる。S
iのバルクのトランジスタならSi基板へと熱は逃げる
が、TPTのトランジスタは基板が絶縁基板で、熱転率
が悪く熱が逃げにくい。その結果、熱が原因でトランジ
スタを破壊するという欠点を有していた。
本発明は、上記欠点に鑑み、薄膜トランジスタのAe電
極を、ソース・ドレイン部が短絡しない様に、ゲート電
極上部迄かぶせることにより、発生した熱を熱伝導率の
良いAt電極へ逃し、トランジスタの破壊を防ぎ安定し
た半導体装置を提供するものである。
極を、ソース・ドレイン部が短絡しない様に、ゲート電
極上部迄かぶせることにより、発生した熱を熱伝導率の
良いAt電極へ逃し、トランジスタの破壊を防ぎ安定し
た半導体装置を提供するものである。
課題を解決するための手段
上記課題を解決するために、本発明の半導体装置は、ソ
ース・ドレイン部の電極となるAeをソース部とドレイ
ン部が短絡しない様にゲート電極上にかぶせることによ
り構成される。
ース・ドレイン部の電極となるAeをソース部とドレイ
ン部が短絡しない様にゲート電極上にかぶせることによ
り構成される。
作用
この構成によれば、ゲート電極上進電極のAeがかぶさ
っている。そのため、トランジスタを駆動した時、発生
した熱は熱転率の悪い石英基板より、熱転率の良いA[
へ逃げやすくな−る。その結果、トランジスタ部で発生
した熱でトランジス、夕が破壊されることな(、安定し
たトランジスタが出来る。
っている。そのため、トランジスタを駆動した時、発生
した熱は熱転率の悪い石英基板より、熱転率の良いA[
へ逃げやすくな−る。その結果、トランジスタ部で発生
した熱でトランジス、夕が破壊されることな(、安定し
たトランジスタが出来る。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第1図は、本発明の一実施例における半導体装置の断面
を示すものである。第1図において1は石英基板、2は
薄膜トランジスタとなるポリシリコン層、3はゲート酸
化膜、4はゲート電極となるポリシリコン層、5は層間
絶縁膜NSG、6はソース・ドレイン部のAt電極であ
る。以上のように構成された半導装置の形状について、
以下第2図を参照しながら製造方法を説明する。
を示すものである。第1図において1は石英基板、2は
薄膜トランジスタとなるポリシリコン層、3はゲート酸
化膜、4はゲート電極となるポリシリコン層、5は層間
絶縁膜NSG、6はソース・ドレイン部のAt電極であ
る。以上のように構成された半導装置の形状について、
以下第2図を参照しながら製造方法を説明する。
まず初めに、第2− (a)図のように石英基板11上
に厚さ2000Aのポリシリコン層をLPCVD法によ
り戒長し、パターニングを行ない薄膜トランジスタの能
動領域を形成する。次に、第2− (b)図の様にポリ
シリコン層2上に熱酸化によって厚さ1300Aのゲー
ト酸化膜3を形成し、その真上にポリシリコン層を30
00A戒長させ、パターニングを行ないゲート電極4を
形成する。更に、フッ酸系のエツチング液により、ゲー
ト酸化膜3をゲート電極4真下の両側を除去し、第2=
(b)図の様にする。次に、石英基板11と、ポリシリ
コン層2と、ゲート電極4真上に層間絶縁膜(NSC)
5を形成し、バターニング後フッ酸系のエツチング液に
より、ソース・ドレイン部の窓開は部を除去し、第2−
(e)図の様にする。次に、層間絶縁膜(NSG)5
真上にAeをスパッタし、ソース電極部のAeがゲート
真上迄でかぶさる様にパターニングし、エツチング液に
より電極部以外のAeを除去し、第2− (d)図の様
にする。
に厚さ2000Aのポリシリコン層をLPCVD法によ
り戒長し、パターニングを行ない薄膜トランジスタの能
動領域を形成する。次に、第2− (b)図の様にポリ
シリコン層2上に熱酸化によって厚さ1300Aのゲー
ト酸化膜3を形成し、その真上にポリシリコン層を30
00A戒長させ、パターニングを行ないゲート電極4を
形成する。更に、フッ酸系のエツチング液により、ゲー
ト酸化膜3をゲート電極4真下の両側を除去し、第2=
(b)図の様にする。次に、石英基板11と、ポリシリ
コン層2と、ゲート電極4真上に層間絶縁膜(NSC)
5を形成し、バターニング後フッ酸系のエツチング液に
より、ソース・ドレイン部の窓開は部を除去し、第2−
(e)図の様にする。次に、層間絶縁膜(NSG)5
真上にAeをスパッタし、ソース電極部のAeがゲート
真上迄でかぶさる様にパターニングし、エツチング液に
より電極部以外のAeを除去し、第2− (d)図の様
にする。
Aeのパターニング工程後以下は、従来から用いられて
いるプロセスに従って、石英基板上に薄膜トランジスタ
を形成する。
いるプロセスに従って、石英基板上に薄膜トランジスタ
を形成する。
以上のような薄膜トランジスタは、ソース電極部のAe
とドレイン部とが短絡しない様にゲート電極上部迄かぶ
せることにより、トランジスタを駆動した時に発生する
熱は、熱伝導率−の悪い石英基板へ逃げるより、熱伝導
率の良いAt電極へと逃げやすい構造となっている。
とドレイン部とが短絡しない様にゲート電極上部迄かぶ
せることにより、トランジスタを駆動した時に発生する
熱は、熱伝導率−の悪い石英基板へ逃げるより、熱伝導
率の良いAt電極へと逃げやすい構造となっている。
なお、本実施例ではソース部の電極をゲート電極上部ま
で延ばしているが、ドレイン部の電極をゲート電極上部
まで延ばしても良く、特に限定されたものではない。ま
た、本実施例では、電極部の金属にAeを用いたがAt
に限定されたものでなく、他の熱伝導率の良いものなら
良い。
で延ばしているが、ドレイン部の電極をゲート電極上部
まで延ばしても良く、特に限定されたものではない。ま
た、本実施例では、電極部の金属にAeを用いたがAt
に限定されたものでなく、他の熱伝導率の良いものなら
良い。
発明の効果
以上の様に、本発明はソース・ドレイン部が短絡しない
様にゲート電極上部までをAeをかぶせることにより、
トランジスタで発生した熱を電極のAeへと逃がし、ト
ランジスタの破壊を防ぎ、安定したトランジスタを形成
する事が出来、その実用的効果は大なるものがある。
様にゲート電極上部までをAeをかぶせることにより、
トランジスタで発生した熱を電極のAeへと逃がし、ト
ランジスタの破壊を防ぎ、安定したトランジスタを形成
する事が出来、その実用的効果は大なるものがある。
第1図は、本発明の実施例における半導体装置の断面図
、第2図は本発明の実施例における半導体装置の製造方
法を示す図、第3図は従来の半導体装置の断面図である
。 1・・・・・・石英基板、2・・・・・・ポリシリコン
層、3・・・・・・ゲート酸化膜、4・・・・・・ゲー
ト電極用ポリシリコン、5・・・・・・層間絶縁膜(N
SG)、6・・・・・・At電極。
、第2図は本発明の実施例における半導体装置の製造方
法を示す図、第3図は従来の半導体装置の断面図である
。 1・・・・・・石英基板、2・・・・・・ポリシリコン
層、3・・・・・・ゲート酸化膜、4・・・・・・ゲー
ト電極用ポリシリコン、5・・・・・・層間絶縁膜(N
SG)、6・・・・・・At電極。
Claims (1)
- 絶縁基板上に、トランジスタの能動領域となるポリシリ
コン層が形成され、前記ポリシリコン層の一部の真上に
はゲート酸化膜、ゲート電極が順次形成され、前記ポリ
シリコン層の上に前記ゲート電極を覆って層間絶縁膜が
形成され、前記層間絶縁膜に穿設されたコンタクト窓に
ソースおよびドレイン電極が形成され、前記ソース電極
またはドレイン電極の少くとも一方が前記ゲート電極の
上方にまで延びていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21095189A JPH0374849A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21095189A JPH0374849A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0374849A true JPH0374849A (ja) | 1991-03-29 |
Family
ID=16597804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21095189A Pending JPH0374849A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0374849A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04364074A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5921064A (ja) * | 1982-04-30 | 1984-02-02 | Seiko Epson Corp | 液晶表示装置 |
-
1989
- 1989-08-16 JP JP21095189A patent/JPH0374849A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5921064A (ja) * | 1982-04-30 | 1984-02-02 | Seiko Epson Corp | 液晶表示装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04364074A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
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