JPH03232271A - 円筒形積層キャパシターを備える半導体素子および製造方法 - Google Patents
円筒形積層キャパシターを備える半導体素子および製造方法Info
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- JPH03232271A JPH03232271A JP2341156A JP34115690A JPH03232271A JP H03232271 A JPH03232271 A JP H03232271A JP 2341156 A JP2341156 A JP 2341156A JP 34115690 A JP34115690 A JP 34115690A JP H03232271 A JPH03232271 A JP H03232271A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高集積半導体記憶装置のＤＲＡＭ （Ｄｙｎａ
ｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅ（至）ｏｒｙ
）の円筒形積層キャパシターを備える半導体素子およ
び製造方法に関するもので、特にポリシリコンスペーサ
形成方法を利用して電荷保存電極の周縁が内側の電荷保
存電極の高さよりも一定高さ程に高く形成して単位セル
のキャパシター容量増大および高集積化を達成するため
円筒形積層キャパシターを備える半導体素子および製造
方法に関するものである。
ｍｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅ（至）ｏｒｙ
）の円筒形積層キャパシターを備える半導体素子およ
び製造方法に関するもので、特にポリシリコンスペーサ
形成方法を利用して電荷保存電極の周縁が内側の電荷保
存電極の高さよりも一定高さ程に高く形成して単位セル
のキャパシター容量増大および高集積化を達成するため
円筒形積層キャパシターを備える半導体素子および製造
方法に関するものである。
［従来の技術］
一般的に高藁積半導体素子のＤＲＡＭにおいて、単位セ
ルの面積は相対的に減少する反面、キャパシターが占め
る面積は相当大きい、従って、与えられた狭い面積内で
高容量のキャパシター構造を得るために、多様な技術の
積層キャパシターまたはトレンチキャパシターの構造が
試図されて来た。しかし、限定された単位セルの面積で
高集積化をなすためには種々の制約が多く発生された。
ルの面積は相対的に減少する反面、キャパシターが占め
る面積は相当大きい、従って、与えられた狭い面積内で
高容量のキャパシター構造を得るために、多様な技術の
積層キャパシターまたはトレンチキャパシターの構造が
試図されて来た。しかし、限定された単位セルの面積で
高集積化をなすためには種々の制約が多く発生された。
［課題を解決するための手段］
従って、本発明の目的は従来のスタックキャパシターの
電荷保存電極の周縁にポリシリコンスペーサを高く形成
してスペーサの内壁及び外壁から最も広い有効キャパシ
ター面積を保存することによって、単位セルのキャパシ
ター容Ｉ電極大化できる円筒形積層キャパシターを備え
る半導体素子およびその製造方法を提供することである
。
電荷保存電極の周縁にポリシリコンスペーサを高く形成
してスペーサの内壁及び外壁から最も広い有効キャパシ
ター面積を保存することによって、単位セルのキャパシ
ター容Ｉ電極大化できる円筒形積層キャパシターを備え
る半導体素子およびその製造方法を提供することである
。
本発明の積層キャパシターを備える半導体素子によると
、シリコン基板上部の一部に形成されたフィールド酸化
膜と、上記フィールド酸化膜上部の一部に形成されたゲ
ート電極線と、 上記シリコン基板上部の一部に形成されたゲート酸化膜
と、ゲート酸化膜上部に形成されたゲート電極と、上記
ゲート電極の両側面のシリコン基板内にそれぞれＬＤＤ
領域を有するソースおよびドレーン電極を備えるＭＯＳ
ＦＥＴと、上記ゲート電極およびゲート電極線の両側面
に形成された酸化膜スペーサと、 上記ゲート電極、ゲート電極線およびスペーサ上部に形
成された第１絶縁層を備える半導体素子において、上記
ゲート電極上部の第１絶縁層の上部の一部と、上記ゲー
トの電極線の上部の第１絶縁層の上部の一部からフィー
ルド酸化膜の上部まで形成された窒化膜と、 上記ゲート電極上部の窒化膜の上部の一部から上記ゲー
ト電′ｉｋ線の上部の窒化膜上部の一部まで形成され、
上記ＭＯＳＦＥＴのドレーン電極に接続されるように形
成される、周縁の上部にわたりてポリシリコンスペーサ
を形成し、それによってキャパシターの容量を増大させ
た電荷保存電極と、 上記電荷保存電極の上部に形成されたキャパシター誘電
体膜と、 上記キャパシター誘電体膜の上部と、フィールド酸化膜
の上部の窒化膜上部の一部まで形成され、それによって
円筒形積層キャパシターが形成されるようにするプレー
ト電極と、上記ＭＯＳＦＥＴの上部に形成された第１絶
縁層の上部の一部と上記プレート電極の上部に形成され
た第３絶縁層と、上記ＭＯＳＦＥＴのソース領域の上部
および上記第３絶縁層の上部にビットライン電極を形成
することを特徴とする。
、シリコン基板上部の一部に形成されたフィールド酸化
膜と、上記フィールド酸化膜上部の一部に形成されたゲ
ート電極線と、 上記シリコン基板上部の一部に形成されたゲート酸化膜
と、ゲート酸化膜上部に形成されたゲート電極と、上記
ゲート電極の両側面のシリコン基板内にそれぞれＬＤＤ
領域を有するソースおよびドレーン電極を備えるＭＯＳ
ＦＥＴと、上記ゲート電極およびゲート電極線の両側面
に形成された酸化膜スペーサと、 上記ゲート電極、ゲート電極線およびスペーサ上部に形
成された第１絶縁層を備える半導体素子において、上記
ゲート電極上部の第１絶縁層の上部の一部と、上記ゲー
トの電極線の上部の第１絶縁層の上部の一部からフィー
ルド酸化膜の上部まで形成された窒化膜と、 上記ゲート電極上部の窒化膜の上部の一部から上記ゲー
ト電′ｉｋ線の上部の窒化膜上部の一部まで形成され、
上記ＭＯＳＦＥＴのドレーン電極に接続されるように形
成される、周縁の上部にわたりてポリシリコンスペーサ
を形成し、それによってキャパシターの容量を増大させ
た電荷保存電極と、 上記電荷保存電極の上部に形成されたキャパシター誘電
体膜と、 上記キャパシター誘電体膜の上部と、フィールド酸化膜
の上部の窒化膜上部の一部まで形成され、それによって
円筒形積層キャパシターが形成されるようにするプレー
ト電極と、上記ＭＯＳＦＥＴの上部に形成された第１絶
縁層の上部の一部と上記プレート電極の上部に形成され
た第３絶縁層と、上記ＭＯＳＦＥＴのソース領域の上部
および上記第３絶縁層の上部にビットライン電極を形成
することを特徴とする。
本発明の積層キャパシターを備える半導体素子の製造方
法によると、 シリコン基板を供する段階と、 上記シリコン基板上部の一部にフィールド酸化膜を形成
する段階と、 上記フィールド酸化膜に隣接するシリコン基板の上部に
形成されたゲート酸化膜と、上記ゲート酸化膜上部の一
部に形成されたゲート電極、フィールド酸化膜の上部の
一部に形成されたゲート電極線と、 上記ゲート電極の両側面のシリコン基板内にイオン注入
工程によって形成されたＬＤＤ領域と、上記ゲート電極
およびゲート電極線の両側面に形成された酸化膜スペー
サおよび上記ゲート電極の両側面のシリコン基板内に形
成されたＬＤＤ領域内に形成されたソースおよびドレー
ン電極を備えるＭＯＳＦＥＴを形成する段階と、 上記酸化膜のスペーサ、ゲート電極およびゲート電極線
の上部に第１絶縁層を形成する段階と、 上記全体構造の上部に窒化膜を形成する段階と、上記窒
化膜の上部に第１感光物質層を沈着し、上記窒化膜の一
部が露出されるように上記ドレーン電極上部の第１感光
物質層をエツチングして第１マスクパターンを形成する
段階と、上記ドレーン電極の一部が露出されるように上
記第１マスクパターンに沿って露出された窒化膜および
ゲート酸化膜を順次に除去して電荷保存用のコンタクト
ホールを形成し、上記残っている第１マスクパターン用
の第１感光物質層を除去する段階と、ゲート電極上部に
形成された窒化膜の上部の一部からゲート電極線の上部
に形成された窒化膜の上部まで形成されて上記コンタク
トホールを通じて上記ドレーン領域に電気的に接続され
た第１ポリシリコン層と、上記第１ポリシリコン層の周
縁にわたって第２ポリシリコン層になされたスペーサを
包含する電荷保存電極を形成する段階と、 上記電荷保存電極の上部に誘電体膜を形成する段階と、
上記全体構造の上部に第３ポリシリコン層を形成し、上
記ソース電極の一部が露出されるように上記第３ポリシ
リコン層およびソース電極上部の窒化膜を異方性エツチ
ングによって順次に除去してプレート電極を形成し、そ
れによって上記電荷保存電極およびプレート電極で構成
された円筒形積層キャパシタ二を形成する段階と、 上記全体構造の上部に第３絶縁層を形成する段階と、上
記ソース電極の上部の第３絶縁層が露出されるように第
４感光物質層を形成してビットラインコンタクト用マス
クパターンを形成し、上記ソース電極の一部が露出され
るように上記マスクパターンに沿って上記露出された第
３絶縁層をエツチングしてビットライン用コンタクトホ
ールを形成する段階と、上記ビットライン用のコンタク
トホールを包含して第３絶縁層の上部に第４ポリシリコ
ン層を沈着してビットライン電極を形成し、それによっ
て上記ビットライン電極が上記コンタクｌ−ポルを通じ
てソース電極に接続されるようにする段階を含むことを
特徴とする 本発明による電荷保存電極を形成する段階は、上記第１
マスクパターン用の第１感光物質層を除去する段階の後
に全体構造の上部に第１ポリシリコン層および第２絶縁
層を順次的に形成する段階と、 上記第２絶縁層の一部が露出されるようにゲート電極の
上部に形成された窒化膜の一部からゲート電極線の上部
に形成された窒化膜の上部まで形成されている第２絶縁
層の上部に第２感光物質層を形成して電荷保存電極用の
第２マスクパターンを形成する段階と、上記第１ポリシ
リコン層の一部が露出されるように第２マスクパターン
に沿って上記露出された第２絶縁層を異方性エッチ〉・
グし、上記残っている第２マスクパターン用の第２感光
物質層を除去する段階と、 上記全体構造の上部に第２ポリシリコン層を形成する段
階と、 上記第２ポリシリコン層を異方性にエツチングして第１
ポリシリコン層の周縁にわたってポリシリコンスペーサ
を形成し、上記スペーサが形成された電荷保存電極内に
形成された第２絶縁層を除去する段階とを含むことを特
徴とする。
法によると、 シリコン基板を供する段階と、 上記シリコン基板上部の一部にフィールド酸化膜を形成
する段階と、 上記フィールド酸化膜に隣接するシリコン基板の上部に
形成されたゲート酸化膜と、上記ゲート酸化膜上部の一
部に形成されたゲート電極、フィールド酸化膜の上部の
一部に形成されたゲート電極線と、 上記ゲート電極の両側面のシリコン基板内にイオン注入
工程によって形成されたＬＤＤ領域と、上記ゲート電極
およびゲート電極線の両側面に形成された酸化膜スペー
サおよび上記ゲート電極の両側面のシリコン基板内に形
成されたＬＤＤ領域内に形成されたソースおよびドレー
ン電極を備えるＭＯＳＦＥＴを形成する段階と、 上記酸化膜のスペーサ、ゲート電極およびゲート電極線
の上部に第１絶縁層を形成する段階と、 上記全体構造の上部に窒化膜を形成する段階と、上記窒
化膜の上部に第１感光物質層を沈着し、上記窒化膜の一
部が露出されるように上記ドレーン電極上部の第１感光
物質層をエツチングして第１マスクパターンを形成する
段階と、上記ドレーン電極の一部が露出されるように上
記第１マスクパターンに沿って露出された窒化膜および
ゲート酸化膜を順次に除去して電荷保存用のコンタクト
ホールを形成し、上記残っている第１マスクパターン用
の第１感光物質層を除去する段階と、ゲート電極上部に
形成された窒化膜の上部の一部からゲート電極線の上部
に形成された窒化膜の上部まで形成されて上記コンタク
トホールを通じて上記ドレーン領域に電気的に接続され
た第１ポリシリコン層と、上記第１ポリシリコン層の周
縁にわたって第２ポリシリコン層になされたスペーサを
包含する電荷保存電極を形成する段階と、 上記電荷保存電極の上部に誘電体膜を形成する段階と、
上記全体構造の上部に第３ポリシリコン層を形成し、上
記ソース電極の一部が露出されるように上記第３ポリシ
リコン層およびソース電極上部の窒化膜を異方性エツチ
ングによって順次に除去してプレート電極を形成し、そ
れによって上記電荷保存電極およびプレート電極で構成
された円筒形積層キャパシタ二を形成する段階と、 上記全体構造の上部に第３絶縁層を形成する段階と、上
記ソース電極の上部の第３絶縁層が露出されるように第
４感光物質層を形成してビットラインコンタクト用マス
クパターンを形成し、上記ソース電極の一部が露出され
るように上記マスクパターンに沿って上記露出された第
３絶縁層をエツチングしてビットライン用コンタクトホ
ールを形成する段階と、上記ビットライン用のコンタク
トホールを包含して第３絶縁層の上部に第４ポリシリコ
ン層を沈着してビットライン電極を形成し、それによっ
て上記ビットライン電極が上記コンタクｌ−ポルを通じ
てソース電極に接続されるようにする段階を含むことを
特徴とする 本発明による電荷保存電極を形成する段階は、上記第１
マスクパターン用の第１感光物質層を除去する段階の後
に全体構造の上部に第１ポリシリコン層および第２絶縁
層を順次的に形成する段階と、 上記第２絶縁層の一部が露出されるようにゲート電極の
上部に形成された窒化膜の一部からゲート電極線の上部
に形成された窒化膜の上部まで形成されている第２絶縁
層の上部に第２感光物質層を形成して電荷保存電極用の
第２マスクパターンを形成する段階と、上記第１ポリシ
リコン層の一部が露出されるように第２マスクパターン
に沿って上記露出された第２絶縁層を異方性エッチ〉・
グし、上記残っている第２マスクパターン用の第２感光
物質層を除去する段階と、 上記全体構造の上部に第２ポリシリコン層を形成する段
階と、 上記第２ポリシリコン層を異方性にエツチングして第１
ポリシリコン層の周縁にわたってポリシリコンスペーサ
を形成し、上記スペーサが形成された電荷保存電極内に
形成された第２絶縁層を除去する段階とを含むことを特
徴とする。
本発明によるプレート電極を形成する段階は、上記誘電
体膜を形成する段階の後に全体構造の上部に第３ポリシ
リコン層を形成する段階と、 上記ソース電極上部の第３ポリシリコン層が露出される
ように上記ソース電極の上部を除外した第３ポリシリコ
ン層の上部に第３感光物質層を形成してプレート電極用
の第３マスクパターンを形成する段階と、 上記ソース電極の一部が露出されるように上記第３マス
クパターンに沿って上記露出された第３ポリシリコン層
および窒化膜を異方性エツチングによって順次に除去す
る段階でなるのを特徴とする。
体膜を形成する段階の後に全体構造の上部に第３ポリシ
リコン層を形成する段階と、 上記ソース電極上部の第３ポリシリコン層が露出される
ように上記ソース電極の上部を除外した第３ポリシリコ
ン層の上部に第３感光物質層を形成してプレート電極用
の第３マスクパターンを形成する段階と、 上記ソース電極の一部が露出されるように上記第３マス
クパターンに沿って上記露出された第３ポリシリコン層
および窒化膜を異方性エツチングによって順次に除去す
る段階でなるのを特徴とする。
（実施例）
以下、添付の図面を参考に本発明に対する製造過程を詳
細に説明すると次のとおりである。
細に説明すると次のとおりである。
第１図ないし第７図は本発明に対する製造順序を示すた
めの半導体装置の断面図であり、便宜上からＤＲＡＭセ
ルのビットライン方向に対する断面図だけ示しており、
これを順次的に説明すると次のとおりである。
めの半導体装置の断面図であり、便宜上からＤＲＡＭセ
ルのビットライン方向に対する断面図だけ示しており、
これを順次的に説明すると次のとおりである。
第１図は一般的な積層形キャパシター製造方法と同一な
方法でシリコン基板上にＭＯＳＦＥＴを形成した状態の
断面図である。具体的に説明すると、シリコン基板（１
）上部の一部にフィールド酸化１１１（６）を形成し、
これに隣接した更にシリコン基板（１）上部にゲート酸
化１ｍ！（２）を形成する。そして、上記ゲート酸化膜
（２）上部の一部にゲート電極（４Ａ）及び上記フィー
ルド酸化膜（６）の上部の一部にゲート電極線（４Ｂ）
を各々形成する。そして、公知の技術で上記ゲート電極
およびゲート電極線（４Ａ及び４Ｂ＞の両側壁に酸化膜
スペーサ（５Ａ）を形成する。そして、上記ゲート電＆
（４Ａ）の両側面のシリコン基板（１）内にソース電極
およびドレーン電極（３Ａ及び３Ｂ）を形成し、それに
よってＭＯＳＦＥＴ （２０）を形成する。その以後に
上記ゲート電極およびゲート電極線（４Ａ及び４Ｂ）と
後に形成される予定された導電物質層と絶縁されるよう
に第１絶縁層（５）で、例えば、酸化膜を形成する。こ
こで上記ソース電極およびドレーン電極（３Ａおよび３
Ｂ）を形成する前に上記ゲート電極の両側面のシリコン
基板内にイオン注入工程によってＬＤＤ （Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｄｉｆｆｕｓｉｏｎ ）領域を形成す
ることができる。
方法でシリコン基板上にＭＯＳＦＥＴを形成した状態の
断面図である。具体的に説明すると、シリコン基板（１
）上部の一部にフィールド酸化１１１（６）を形成し、
これに隣接した更にシリコン基板（１）上部にゲート酸
化１ｍ！（２）を形成する。そして、上記ゲート酸化膜
（２）上部の一部にゲート電極（４Ａ）及び上記フィー
ルド酸化膜（６）の上部の一部にゲート電極線（４Ｂ）
を各々形成する。そして、公知の技術で上記ゲート電極
およびゲート電極線（４Ａ及び４Ｂ＞の両側壁に酸化膜
スペーサ（５Ａ）を形成する。そして、上記ゲート電＆
（４Ａ）の両側面のシリコン基板（１）内にソース電極
およびドレーン電極（３Ａ及び３Ｂ）を形成し、それに
よってＭＯＳＦＥＴ （２０）を形成する。その以後に
上記ゲート電極およびゲート電極線（４Ａ及び４Ｂ）と
後に形成される予定された導電物質層と絶縁されるよう
に第１絶縁層（５）で、例えば、酸化膜を形成する。こ
こで上記ソース電極およびドレーン電極（３Ａおよび３
Ｂ）を形成する前に上記ゲート電極の両側面のシリコン
基板内にイオン注入工程によってＬＤＤ （Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｄｉｆｆｕｓｉｏｎ ）領域を形成す
ることができる。
第２図は第１図の工程に次いで全体構造の表面上に予定
された厚さのシリコン窒化膜（７）を沈着し、その上部
に第１感光物質層（８）を沈着する。そして、上記ドレ
ーン電極（３Ｂ）上部の第１感光物質層（８）の一部を
エツチングして電荷保存電極用コンタクトマスクパター
ンの第１マスクパターン（１１１ｔＡ）を形成しシリコ
ン窒化Ｍ（７）の一部を露出させる。その後、上記露出
されたシリコン窒化膜（７）およびゲート酸化膜（２）
を順次的にエツチングしてコンタクトホール（ＩＳＢ）
を形成する。
された厚さのシリコン窒化膜（７）を沈着し、その上部
に第１感光物質層（８）を沈着する。そして、上記ドレ
ーン電極（３Ｂ）上部の第１感光物質層（８）の一部を
エツチングして電荷保存電極用コンタクトマスクパター
ンの第１マスクパターン（１１１ｔＡ）を形成しシリコ
ン窒化Ｍ（７）の一部を露出させる。その後、上記露出
されたシリコン窒化膜（７）およびゲート酸化膜（２）
を順次的にエツチングしてコンタクトホール（ＩＳＢ）
を形成する。
第３図は上記の残っている第１感光物質層（８）を除去
した後、予定の厚さのＮ形不純物でドープされた第１ポ
リシリコン層（９）を全領域上に沈着し、その上部に予
定の厚さの第２絶縁層（１０）、例えば、Ｌｏｗ ｔｅ
ｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ（ＬＴＯ）酸化膜を沈
着する。
した後、予定の厚さのＮ形不純物でドープされた第１ポ
リシリコン層（９）を全領域上に沈着し、その上部に予
定の厚さの第２絶縁層（１０）、例えば、Ｌｏｗ ｔｅ
ｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ（ＬＴＯ）酸化膜を沈
着する。
その後、上記ＬＴＯ＊化膿（１０）の上部に電荷保存電
極用のマスクパターンを形成するため第２感光物質層（
８Ａ）をドープし、第２マスクパターン（８Ｂ）を形成
する。ここで注目すべきことは本願に用いられるドープ
された第１ポリシリコン層（９）はドープされなかった
ポリシリコンを形成して後に不純物をドープさせること
もできる。
極用のマスクパターンを形成するため第２感光物質層（
８Ａ）をドープし、第２マスクパターン（８Ｂ）を形成
する。ここで注目すべきことは本願に用いられるドープ
された第１ポリシリコン層（９）はドープされなかった
ポリシリコンを形成して後に不純物をドープさせること
もできる。
第４図は上記第１感光物質層（８Ａ）をマスク層となし
た第２マスクパターン（８Ｂ）に沿って上記ＬＴＯ酸化
膜（１０）を異方性エツチングによって、上記ドープさ
れた第１ポリシリコン層（９）が露出されるまでエツチ
ングし、上記残っている第１感光物質層（８Ａ）を除去
する。その後に、上記残っているＬＴＯ酸化膜（ｌＯ）
および第１ポリシリコン層（９）の上部に更にＮ形不純
物でドープされた第２ポリシリコン層（１１）を−゛定
の厚さで沈着し、異方性エツチングによって上記ＬＴＯ
１化Ｉ！（１０）上部の第２ポリシリコン層（１１）お
よび窒化膜（７）上部の第１ポリシリコン層（９）をエ
ツチングしてＬＴＯ酸化膜（１０）の両側面にポリシリ
コンスペーサ（ＩＩＡ）を形成する。従って、上記第１
ポリシリコン層（９）と上記ポリシリコンスベーサ（Ｉ
ＩＡ）は電気的に一体となり電荷保存電極（１２）を形
成する。また、上記のシリコン窒化膜（７）は上記スペ
ーサ（ＩＩＡ）を形成するエツチング工程でエツチング
停止層に作用する。
た第２マスクパターン（８Ｂ）に沿って上記ＬＴＯ酸化
膜（１０）を異方性エツチングによって、上記ドープさ
れた第１ポリシリコン層（９）が露出されるまでエツチ
ングし、上記残っている第１感光物質層（８Ａ）を除去
する。その後に、上記残っているＬＴＯ酸化膜（ｌＯ）
および第１ポリシリコン層（９）の上部に更にＮ形不純
物でドープされた第２ポリシリコン層（１１）を−゛定
の厚さで沈着し、異方性エツチングによって上記ＬＴＯ
１化Ｉ！（１０）上部の第２ポリシリコン層（１１）お
よび窒化膜（７）上部の第１ポリシリコン層（９）をエ
ツチングしてＬＴＯ酸化膜（１０）の両側面にポリシリ
コンスペーサ（ＩＩＡ）を形成する。従って、上記第１
ポリシリコン層（９）と上記ポリシリコンスベーサ（Ｉ
ＩＡ）は電気的に一体となり電荷保存電極（１２）を形
成する。また、上記のシリコン窒化膜（７）は上記スペ
ーサ（ＩＩＡ）を形成するエツチング工程でエツチング
停止層に作用する。
第５図を参照すると、上記電荷保存電極（１２）内側に
残っているＬＴＯ酸化膜（１０）を除去して、電荷保存
電極（１２）上部にキャパシター誘電体膜（１３）を形
成し、上記誘電体膜（１３）および上記シリコン窒化膜
（７）の上部にＮ形不純物がドープされた第３ポリシリ
コン層（１４）を沈着する。プレート電極を形成するた
めのマスクパターン用の第３感光物質層（１５）をソー
ス電極（３Ａ）の上部を除外した第３ポリシリコン層（
１４）の上部にドープして第３マスクパターン（１５Ａ
）を形成した状態である。
残っているＬＴＯ酸化膜（１０）を除去して、電荷保存
電極（１２）上部にキャパシター誘電体膜（１３）を形
成し、上記誘電体膜（１３）および上記シリコン窒化膜
（７）の上部にＮ形不純物がドープされた第３ポリシリ
コン層（１４）を沈着する。プレート電極を形成するた
めのマスクパターン用の第３感光物質層（１５）をソー
ス電極（３Ａ）の上部を除外した第３ポリシリコン層（
１４）の上部にドープして第３マスクパターン（１５Ａ
）を形成した状態である。
第６図は第５図の工程後に上記感光物質層（１５）をマ
スク層で用いた上記第３マスクパターン（１５Ａ）に沿
ってソース（３）の上部の露出された第３ポリシリコン
層（１４）とシリコン窒化膜（７）を異方性エツチング
によって各々エツチングしてプレート電極（１４Ａ）を
形成し、それによって円筒積層キャパシター（３ｏ）を
構成する。
スク層で用いた上記第３マスクパターン（１５Ａ）に沿
ってソース（３）の上部の露出された第３ポリシリコン
層（１４）とシリコン窒化膜（７）を異方性エツチング
によって各々エツチングしてプレート電極（１４Ａ）を
形成し、それによって円筒積層キャパシター（３ｏ）を
構成する。
その後、上記第３感光物質層（１５）を除去し、第３絶
縁層（１８）、例えば、ＬＴＯ酸化膜またはＢＰＳＧ酸
化膜等を全体構造の上部に形成する。−その後、ソース
電極（３Ｂ）の上部の一部を除外した上記第３絶縁層の
上部にビットラインパターン用第４感光物質層（１６）
を形成してビットラインコンタクト用マスクパターン（
１６Ａ）を形成する。
縁層（１８）、例えば、ＬＴＯ酸化膜またはＢＰＳＧ酸
化膜等を全体構造の上部に形成する。−その後、ソース
電極（３Ｂ）の上部の一部を除外した上記第３絶縁層の
上部にビットラインパターン用第４感光物質層（１６）
を形成してビットラインコンタクト用マスクパターン（
１６Ａ）を形成する。
第７図を参照すると、上記第４感光物質層（１６）をマ
スク層とした上記ビットラインコンタクト用マスクパタ
ーン（１６Ａ）に沿って上記ソース電極（３）上部の一
部の第３絶縁層（１８）をエツチングしてビットライン
用コンタクトホール（１９）を形成し、上部に残ってい
る第４感光物質層（１６）を除去する。それ以後、上記
コンタクトホール（１９）を包含した全体構造の上部に
第４ポリシリコン層（１７）を沈着してマスクパターン
工程でビットライン電極（１７Ａ）を形成し、それによ
って上記ビットライン電極をＭＯＳＦＥＴ （２０）の
ソース電極（３Ａ）に接続させる。
スク層とした上記ビットラインコンタクト用マスクパタ
ーン（１６Ａ）に沿って上記ソース電極（３）上部の一
部の第３絶縁層（１８）をエツチングしてビットライン
用コンタクトホール（１９）を形成し、上部に残ってい
る第４感光物質層（１６）を除去する。それ以後、上記
コンタクトホール（１９）を包含した全体構造の上部に
第４ポリシリコン層（１７）を沈着してマスクパターン
工程でビットライン電極（１７Ａ）を形成し、それによ
って上記ビットライン電極をＭＯＳＦＥＴ （２０）の
ソース電極（３Ａ）に接続させる。
［発明の効果コ
上記のとおり、本発明によると既存の積層形キャパシタ
ー構造で電荷保存電極に突出部形態のポリシリコンスペ
ーサを形成することによって最も広い有効キャパシター
面積を確保することになり単位セルのキャパシター容量
電極大化させることかで゛きる。また、半導体装置の高
集積化を成すことができるので１６Ｍクラス以上のＤＲ
ＡＭの半導体素子に有効に適用されることができる。
ー構造で電荷保存電極に突出部形態のポリシリコンスペ
ーサを形成することによって最も広い有効キャパシター
面積を確保することになり単位セルのキャパシター容量
電極大化させることかで゛きる。また、半導体装置の高
集積化を成すことができるので１６Ｍクラス以上のＤＲ
ＡＭの半導体素子に有効に適用されることができる。
第１図は本発明によってシリコン基板上にゲート電極お
よびゲート電極線とソースおよびドレーンを形成して成
るＭＯＳＦＥＴ等を形成した状態の判断面。 第２図は第１図の構造上に一定の厚さのシリコン窒化膜
を沈着して、第１感光物質層を用いたマスクパターン工
程を利用して電荷保存電極用コンタクトホールを形成し
た状態の断面図。 第３図は第２１１１ｉｎの構造上に一定の厚さのドープ
された第１ポリシリコン層とＬＴＯ（Ｌｏｗ Ｔｅｍｐ
ｅｒｅｔｕｒｅ ０ｘｉｄｅ）酸化膜を順次に沈着した
後電荷保存電極のマスクパターン用の第２感光物質層を
形成した状態の断面図。 第４図は第３図のマスクパターンに沿ってエツチングさ
れたＬＴＯ酸化膜側壁にドープされた第２ポリシリコン
層のスペーサを形成した状態の断面図。 第５図は第２のドープされたポリシリコン上部にマスク
バタン用の第３の感光物質を形成した状態の断面図。 第６図は第３絶縁層の上部にビットラインコンタクトホ
ールを形成するため第４感光物質層を形成した状態の断
面図。 第７図はビットラインを形成した状態の断面図。 ※図面の主要部分に対する符号の説明※１：シリコン基
板 ３Ａ及び３Ｂ＝ソースおよびドレーン電極４Ａおよび４
Ｂ＝ゲート電極およびゲート電極線５、ｌＯおよび１４
：第１．２および３絶縁層６；フィールド酸化膜 ７：シリコン′窒化膜 ８．８Ａ、 １５および１６：第１．２．３および４の
感光物質層９．１１．１４および１７：第１．２．３お
よび４のポリシリコン層１１Ａ：ポリシリコンスベーサ １２：を荷保存電極 １３：キャパシター誘電体膜 １４Ａニブレート電極 １７Ａ：ビットライン電極
よびゲート電極線とソースおよびドレーンを形成して成
るＭＯＳＦＥＴ等を形成した状態の判断面。 第２図は第１図の構造上に一定の厚さのシリコン窒化膜
を沈着して、第１感光物質層を用いたマスクパターン工
程を利用して電荷保存電極用コンタクトホールを形成し
た状態の断面図。 第３図は第２１１１ｉｎの構造上に一定の厚さのドープ
された第１ポリシリコン層とＬＴＯ（Ｌｏｗ Ｔｅｍｐ
ｅｒｅｔｕｒｅ ０ｘｉｄｅ）酸化膜を順次に沈着した
後電荷保存電極のマスクパターン用の第２感光物質層を
形成した状態の断面図。 第４図は第３図のマスクパターンに沿ってエツチングさ
れたＬＴＯ酸化膜側壁にドープされた第２ポリシリコン
層のスペーサを形成した状態の断面図。 第５図は第２のドープされたポリシリコン上部にマスク
バタン用の第３の感光物質を形成した状態の断面図。 第６図は第３絶縁層の上部にビットラインコンタクトホ
ールを形成するため第４感光物質層を形成した状態の断
面図。 第７図はビットラインを形成した状態の断面図。 ※図面の主要部分に対する符号の説明※１：シリコン基
板 ３Ａ及び３Ｂ＝ソースおよびドレーン電極４Ａおよび４
Ｂ＝ゲート電極およびゲート電極線５、ｌＯおよび１４
：第１．２および３絶縁層６；フィールド酸化膜 ７：シリコン′窒化膜 ８．８Ａ、 １５および１６：第１．２．３および４の
感光物質層９．１１．１４および１７：第１．２．３お
よび４のポリシリコン層１１Ａ：ポリシリコンスベーサ １２：を荷保存電極 １３：キャパシター誘電体膜 １４Ａニブレート電極 １７Ａ：ビットライン電極
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上部の一部に形成されたフィールド酸
化膜と、 上記フィールド酸化膜上部の一部に形成されたゲート電
極線と、 上記シリコン基板上部の一部に形成されたゲート酸化膜
と、ゲート酸化膜上部に形成されたゲート電極と、上記
ゲート電極の両側面のシリコン基板内にそれぞれＬＤＤ
領域を有するソースおよびドレーン電極を備えるＭＯＳ
ＦＥＴと、 上記ゲート電極およびゲート電極線の両側面に形成され
た酸化膜スペーサと、 上記ゲート電極、ゲート電極線およびスペーサ上部に形
成された第１絶縁層を備える半導体素子において、上記
ゲート電極上部の第１絶縁層の上部の一部と、上記ゲー
トの電極線の上部の第１絶縁層の上部の一部からフィー
ルド酸化膜の上部まで形成された窒化膜と、 上記ゲート電極上部の窒化膜の上部の一部から上記ゲー
ト電極線の上部の窒化膜上部の一部まで形成され、上記
ＭＯＳＦＥＴのドレーン電極に接続されるように形成さ
れ、周縁の上部にわたってポリシリコンスペーサを形成
し、それによってキャパシターの容量を増大させた電荷
保存電極と、 上記電荷保存電極の上部に形成されたキャパシター誘電
体膜と、 上記キャパシター誘電体膜の上部と、フィールド酸化膜
の上部の窒化膜上部の一部まで形成され、それによって
円筒形積層キャパシターが形成されるようにするプレー
ト電極と、上記ＭＯＳＦＥＴの上部に形成された第１絶
縁層の上部の一部と上記プレート電極の上部に形成され
た第３絶縁層と、上記ＭＯＳＦＥＴのソース領域の上部
および上記第３絶縁層の上部にビットライン電極を形成
することを特徴とする円筒形積層キャパシターを備える
半導体素子。 ２、第１項において、 上記第１絶縁層は酸化膜であり、第２および第３絶縁層
はＬＴＯ酸化膜であることを特徴とする円筒形積層キャ
パシターを備える半導体素子。 ３、第１項において、 上記ポリシリコンスペーサを包含する電荷保存電極、プ
レート電極およびビットライン電極はＮ形不純物がドー
プされたポリシリコン層であることを特徴とする円筒形
積層キャパシターを備える半導体素子。 ４、シリコン基板上部の一部に形成されたフィールド酸
化膜と、 上記フィールド酸化膜上部の一部に形成されたゲート電
極線と、 上記シリコン基板上部の一部に形成されたゲート酸化膜
と、ゲート酸化膜の上部に形成されたゲート電極と、上
記ゲート電極の両側面のシリコン基板内にそれぞれＬＤ
Ｄ領域を有するソースおよびドレーン電極を備えるＭＯ
ＳＦＥＴと、上記ゲート電極およびゲート電極線の両側
面に形成された酸化膜スペーサと、 上記ゲート電極、ゲート電極線およびスペーサ上部に形
成された第１絶縁層を備える半導体素子において、上記
全体構造の上部に窒化膜を形成する段階と、上記窒化膜
の上部に第１感光物質層を沈着し、上記窒化膜の一部が
露出されるように上記ドレーン電極上部の第１感光物質
層をエッチングして第１マスクパターンを形成する段階
と、上記ドレーン電極の一部が露出されるように上記第
１マスクパターンに沿って露出された窒化膜およびゲー
ト酸化膜を順次に除去して電荷保存電極用のコンタクト
ホールを形成し、上記残っている第１マスクパターン用
の第１感光物質層を除去する段階と、 ゲート電極上部に形成された窒化膜の一部からゲート電
極線の上部に形成された窒化膜の上部まで形成されて上
記コンタクトホールを通じて上記ドレーン領域に電気的
に接続された第１ポリシリコン層と、上記第１ポリシリ
コン層の周縁にわたって第２ポリシリコン層になされた
スペーサを包含する電荷保存電極を形成する段階と、 上記電荷保存電極の上部に誘電体膜を形成する段階と、
上記全体構造の上部に第３ポリシリコン層を形成し、上
記ソース電極の一部が露出されるように上記第３ポリシ
リコン層およびソース電極上部の窒化膜を異方性エッチ
ングによって順次に除去してプレート電極を形成し、そ
れによって上記電荷保存電極およびプレート電極で構成
された円筒形積層キャパシターを形成する段階と、 上記全体構造の上部に第３絶縁層を形成する段階と、上
記ソース電極の上部の第３絶縁層が露出されるように第
４感光物質層を形成してビットラインコンタクト用マス
クパターンを形成し、上記ソース電極の一部が露出され
るように上記マスクパターンに沿って上記露出された第
３絶縁層をエッチングしてビツトライン用コンタクトホ
ールを形成する段階と、上記ビットライン用のコンタク
トホールを包含して第３絶縁層の上部に第４ポリシリコ
ン層を沈着してビットライン電極を形成し、それによっ
て上記ビットライン電極が上記コンタクトホールを通じ
てソース電極に接続されるようにする段階とを含むこと
を特徴とする、円筒形積層キャパシターを備える半導体
素子の製造方法。 ５、第４項において、 上記電荷保存電極を形成する段階は、 上記第１マスクパターン用の第１感光物質層を除去する
段階の後に全体構造の上部に第１ポリシリコン層および
第２絶縁層を順次的に形成する段階と、 上記第２絶縁層の一部が露出されるようにゲート電極の
上部に形成された窒化膜の一部からゲート電極線の上部
に形成された窒化膜の上部まで形成されている第２絶縁
層の上部に第２感光物質層を形成して電荷保存電極用の
第２マスクパターンを形成する段階と、上記第１ポリシ
リコン層の一部が露出されるように第２マスクパターン
に沿つて上記露出された第２絶縁層を異方性エッチング
し、上記残つている第２マスクパターン用の第２感光物
質層を除去する段階と、 上記全体構造の上部に第２ポリシリコン層を形成する段
階と、 上記第２ポリシリコン層を異方性にエッチングして上記
第１ポリシリコン層の周縁にわたってポリシリコンスペ
ーサを形成し、上記スペーサが形成された電荷保存電極
内に形成された第２絶縁層を除去する段階とを含むこと
を特徴とする円筒形積層キャパシターを備える半導体素
子の製造方法。 ６、第４項において、 上記プレート電極を形成する段階は、 上記誘電体膜を形成する段階の後に全体構造の上部に第
３ポリシリコン層を形成する段階と、 上記ソース電極上部の第３ポリシリコン層が露出される
ように上記ソース電極の上部を除外した第３ポリシリコ
ン層の上部に第３感光物質層を形成してプレート電極用
の第３マスクパターンを形成する段階と、 上記ソース電極の一部が露出されるように上記第３マス
クパターンに沿って上記露出された第３ポリシリコン層
および窒化膜を異方性エッチングによって順次に除去す
る段階とを含むことのを特徴とする円筒形積層キャパシ
ターを備える半導体素子の製造方法。 ７、第４項において、 上記第１、第２および第３ポリシリコン層はＮ形不純物
でドープされたポリシリコン層であることを特徴とする
円筒形積層キャパシターを備える半導体素子の製造方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-17550 | 1989-11-30 | ||
| KR1019890017550A KR910010748A (ko) | 1989-11-30 | 1989-11-30 | 적층형 캐패시터 및 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232271A true JPH03232271A (ja) | 1991-10-16 |
Family
ID=19292317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2341156A Pending JPH03232271A (ja) | 1989-11-30 | 1990-11-29 | 円筒形積層キャパシターを備える半導体素子および製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03232271A (ja) |
| KR (1) | KR910010748A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299603A (ja) * | 1992-04-24 | 1993-11-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5953608A (en) * | 1996-07-04 | 1999-09-14 | Nec Corporation | Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide |
| US6300186B1 (en) | 1995-04-27 | 2001-10-09 | Nec Corporation | Method of measuring semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| JPS62128168A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体メモリの製造方法 |
| JPH01225166A (ja) * | 1988-03-03 | 1989-09-08 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
-
1989
- 1989-11-30 KR KR1019890017550A patent/KR910010748A/ko not_active Application Discontinuation
-
1990
- 1990-11-29 JP JP2341156A patent/JPH03232271A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| JPS62128168A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体メモリの製造方法 |
| JPH01225166A (ja) * | 1988-03-03 | 1989-09-08 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299603A (ja) * | 1992-04-24 | 1993-11-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6300186B1 (en) | 1995-04-27 | 2001-10-09 | Nec Corporation | Method of measuring semiconductor device |
| US5953608A (en) * | 1996-07-04 | 1999-09-14 | Nec Corporation | Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010748A (ko) | 1991-06-29 |
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