JPH0558584B2 - - Google Patents
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- JPH0558584B2 JPH0558584B2 JP60043548A JP4354885A JPH0558584B2 JP H0558584 B2 JPH0558584 B2 JP H0558584B2 JP 60043548 A JP60043548 A JP 60043548A JP 4354885 A JP4354885 A JP 4354885A JP H0558584 B2 JPH0558584 B2 JP H0558584B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
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- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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Description
【発明の詳細な説明】
〔発明の背景〕
本発明は高電圧薄膜トランジスタに関するもの
であり、更に詳細にはアモルフアス シリコンの
特有の性質を利用した上記トランジスタに関する
ものである。
であり、更に詳細にはアモルフアス シリコンの
特有の性質を利用した上記トランジスタに関する
ものである。
アモルフアス シリコン薄膜トランジスタ（ａ
−Si：Ｈ TFT）技術は、過去数年間に非常に
成熟してきた。このことは大部分、それの簡単で
低価格な低温製造プロセスに依つており、そのプ
ロセスによつてアモルフアス シリコンをガラス
やセラミツクのような非晶質の大面積基板上に一
様に堆積させることが可能である。このように、
ａ−Si：Ｈ TFTは特に大面積のエレクトロニ
クスへの応用に適している。これらの特質を考慮
すると、個々の書込み針をそれ自身のスイツチに
よつて制御するようになつた電気記録針を駆動す
るための高電圧（例えば約500ボルト以上）のア
モルフアス シリコン トランジスタ スイツチ
の大面積配列を得ることが望まれる。そのような
システムによれば、現在用いられている複雑で高
価な多重化方式を不要にすることができる。
−Si：Ｈ TFT）技術は、過去数年間に非常に
成熟してきた。このことは大部分、それの簡単で
低価格な低温製造プロセスに依つており、そのプ
ロセスによつてアモルフアス シリコンをガラス
やセラミツクのような非晶質の大面積基板上に一
様に堆積させることが可能である。このように、
ａ−Si：Ｈ TFTは特に大面積のエレクトロニ
クスへの応用に適している。これらの特質を考慮
すると、個々の書込み針をそれ自身のスイツチに
よつて制御するようになつた電気記録針を駆動す
るための高電圧（例えば約500ボルト以上）のア
モルフアス シリコン トランジスタ スイツチ
の大面積配列を得ることが望まれる。そのような
システムによれば、現在用いられている複雑で高
価な多重化方式を不要にすることができる。
現在、普通に用いられている高電圧集積回路装
置の唯一のものは結晶性シリコン技術を利用した
ものである。しかし、ドレイン破壊電圧を最大化
するために構造上の防衛手段を構ずる必要と関連
したこの材料の処理上の制限のためにそれらの装
置は一般的に複雑で、従つて高価なものとなつて
いる。
置の唯一のものは結晶性シリコン技術を利用した
ものである。しかし、ドレイン破壊電圧を最大化
するために構造上の防衛手段を構ずる必要と関連
したこの材料の処理上の制限のためにそれらの装
置は一般的に複雑で、従つて高価なものとなつて
いる。
各種の解決策が試みられてきており、例えば１
つの方法は、薄いゲート酸化物層を設けて、低電
圧のスイツチング動作を可能とし、ドレイン電極
をゲートからオフセツトするものであり、この場
合オフセツト領域をイオン注入でドープした浅い
拡散抵抗体とすることによつて、ゲートからみえ
る電界を下げるようにしている。拡散抵抗体領域
のドープ工程は非常に微妙である。別の方法は、
ドレインとゲートとの間に厚い保護酸化物層を設
けて、その酸化物の上に多結晶シリコンの負荷抵
抗をとりつけるものであり。この方法でも、１ミ
クロン程度の厚い誘導体層を必要とすると同時
に、拡散抵抗体の微妙なドーピングを必要とす
る。このように結晶性シリコン中に高電圧トラン
ジスタを作成するための既知の方法は複雑で高価
なものであることは明らかであろう。
つの方法は、薄いゲート酸化物層を設けて、低電
圧のスイツチング動作を可能とし、ドレイン電極
をゲートからオフセツトするものであり、この場
合オフセツト領域をイオン注入でドープした浅い
拡散抵抗体とすることによつて、ゲートからみえ
る電界を下げるようにしている。拡散抵抗体領域
のドープ工程は非常に微妙である。別の方法は、
ドレインとゲートとの間に厚い保護酸化物層を設
けて、その酸化物の上に多結晶シリコンの負荷抵
抗をとりつけるものであり。この方法でも、１ミ
クロン程度の厚い誘導体層を必要とすると同時
に、拡散抵抗体の微妙なドーピングを必要とす
る。このように結晶性シリコン中に高電圧トラン
ジスタを作成するための既知の方法は複雑で高価
なものであることは明らかであろう。
結晶性シリコン高電圧トランジスタに関するよ
り不利な因子は、おそらく、ウエハ サイズが
7.5cmとか10cm（３インチとか４インチ）に制限
されるということであり、このため１頁大のスイ
ツチ配列は困難である。もちろん、28cm（11イン
チ）幅頁とか91.5cm（36インチ）プロツタ幅を得
るためにウエハを相互接続することは可能である
が、そのためには更にコスト増が必要となる。
り不利な因子は、おそらく、ウエハ サイズが
7.5cmとか10cm（３インチとか４インチ）に制限
されるということであり、このため１頁大のスイ
ツチ配列は困難である。もちろん、28cm（11イン
チ）幅頁とか91.5cm（36インチ）プロツタ幅を得
るためにウエハを相互接続することは可能である
が、そのためには更にコスト増が必要となる。
高電圧トランジスタが満足しうる動作をするた
めにはトランジスタは低電圧ゲート信号によつて
オン（ON）とオフ（OFF）にスイツチされるこ
とが重要であつて、そのためにゲートはスイツチ
ング電位へ急速に持ち上げられることが重要であ
る。明らかなように、ゲート上のスイツチング電
位が高くなると、そのことが行われるのにより長
時間を必要とすることになる。
めにはトランジスタは低電圧ゲート信号によつて
オン（ON）とオフ（OFF）にスイツチされるこ
とが重要であつて、そのためにゲートはスイツチ
ング電位へ急速に持ち上げられることが重要であ
る。明らかなように、ゲート上のスイツチング電
位が高くなると、そのことが行われるのにより長
時間を必要とすることになる。
本発明の１つの目的は、大面積にわたる配列の
形に作成することができ、簡単なプロセスで安価
に作成することのできる高電圧薄膜トランジスタ
を提供することである。
形に作成することができ、簡単なプロセスで安価
に作成することのできる高電圧薄膜トランジスタ
を提供することである。
本発明の他の目的は、アモルフアス シリコン
技術を用いて高電圧薄膜トランジスタを提供する
ことである。
技術を用いて高電圧薄膜トランジスタを提供する
ことである。
本発明の更に他の目的は、オン・オフスイツチ
ング制御の優れた高電圧トランジスタを提供する
ことである。
ング制御の優れた高電圧トランジスタを提供する
ことである。
これら及び他の目的は、横方向に互いに離れて
保持されたソース電極手段とドレイン電極手段を
基板上に有し、前記ソース電極手段は前記横方向
に垂直な方向においてゲート電極手段からも離れ
ており、かつ前記ソース電極手段と前記ゲート電
極手段とは互いに重なり合つており、また、半導
体層が、前記ソース電極手段と前記ドレイン電極
手段との間にそれらと物理的及び電気的に接触し
て横方向に延びるように前記ゲート電極手段と前
記ソース電極手段との間に位置して設けられてお
り、また、前記半導体層の一部は前記ゲート電極
手段と重なり合つており、さらに、誘電体手段が
前記ゲート電極手段と前記半導体層との間に位置
して設けられている、高電圧トランジスタによつ
て達成することができる。
保持されたソース電極手段とドレイン電極手段を
基板上に有し、前記ソース電極手段は前記横方向
に垂直な方向においてゲート電極手段からも離れ
ており、かつ前記ソース電極手段と前記ゲート電
極手段とは互いに重なり合つており、また、半導
体層が、前記ソース電極手段と前記ドレイン電極
手段との間にそれらと物理的及び電気的に接触し
て横方向に延びるように前記ゲート電極手段と前
記ソース電極手段との間に位置して設けられてお
り、また、前記半導体層の一部は前記ゲート電極
手段と重なり合つており、さらに、誘電体手段が
前記ゲート電極手段と前記半導体層との間に位置
して設けられている、高電圧トランジスタによつ
て達成することができる。
本発明のアモルフアス シリコン薄膜トランジ
スタ（ａ−Si：Ｈ TFT）装置の動作の原理は、
アモルフアス シリコン装置の製造に適用される
プロセス工程の独自な柔軟性と簡易性に依存して
おり、更に、アモルフアス シリコンの独特の転
送特性に依存している。アモルフアス シリコン
は比較的低温度（350℃以下程度）においてガラ
スやセラミツクスのような非晶質大面積基板上へ
一様に堆積することができるため、以下に説明す
るような形の大面積配列を構成するトランジスタ
が容易に得られる。ここに述べる独特な装置の動
作を可能にするための根拠となる。アモルフアス
シリコンの２つの特性とは、１つはアモルフアス
シリコン材料の非常に高い抵抗率であつて、その
ために誘電体材料に似た振舞いをすることと、も
う１つはその中を通つて電荷キヤリアがドリフト
するのを許容することであつて、そのために、そ
こに電荷キヤリアが一旦注入されると電流が発生
するということである。
スタ（ａ−Si：Ｈ TFT）装置の動作の原理は、
アモルフアス シリコン装置の製造に適用される
プロセス工程の独自な柔軟性と簡易性に依存して
おり、更に、アモルフアス シリコンの独特の転
送特性に依存している。アモルフアス シリコン
は比較的低温度（350℃以下程度）においてガラ
スやセラミツクスのような非晶質大面積基板上へ
一様に堆積することができるため、以下に説明す
るような形の大面積配列を構成するトランジスタ
が容易に得られる。ここに述べる独特な装置の動
作を可能にするための根拠となる。アモルフアス
シリコンの２つの特性とは、１つはアモルフアス
シリコン材料の非常に高い抵抗率であつて、その
ために誘電体材料に似た振舞いをすることと、も
う１つはその中を通つて電荷キヤリアがドリフト
するのを許容することであつて、そのために、そ
こに電荷キヤリアが一旦注入されると電流が発生
するということである。
さて添付図面を参照すると、第１図には、装置
１０が示されており、装置１０はガラスやセラミ
ツクスのような任意の適当な材料の基板１２を含
んでおり、この基板上に、装置のゲート電極を形
成するようにパターン化された薄い金属層１４が
とりつけられている。ゲート電極１４はCr、
NiCr、その他の任意の適当な材料でできている。
ゲートと基板の上には、通常はシリコン窒化物や
二酸化シリコンのゲート誘電体材料の層１６がと
りつけられている。未ドープまたはわずかにドー
プされたアモルフアス シリコン層１８が誘電体
層１６上にあつて、通常はゲート誘電体１６と同
じ材料の保護誘電体層２０によつておおわれてい
る。しかし、同じ材料でなくてもよい。保護層２
０中へエツチングされた窓２２がソース電極２４
とドレイン電極２６のための開口部を提供する。
ソース電極は所望の型の電荷キヤリア、すなわ
ち、電子（n+）または正孔（p+）を供給するよ
うに適当にドープされたアモルフアス シリコン
であることが好ましい。最後に、Alのような適
当な導電材料の金属のソース及びドレイン コン
タクト２８と３０がソース及びドレイン電極２４
と２６上にとりつけられる。ソース コンタクト
は通常アースされるかまたは適当な基準電位へつ
ながれている。ドレイン コンタクトは通常負荷
抵抗を通して、電荷キヤリアの極性に対して適当
な極性（電子に対しては正、正孔に対しては負）
の高電圧源（数百ボルトのオーダ）へつながれて
いる。ゲートはスイツチングできる低電圧源（５
ないし15ボルトのオーダ）へつながれている。
１０が示されており、装置１０はガラスやセラミ
ツクスのような任意の適当な材料の基板１２を含
んでおり、この基板上に、装置のゲート電極を形
成するようにパターン化された薄い金属層１４が
とりつけられている。ゲート電極１４はCr、
NiCr、その他の任意の適当な材料でできている。
ゲートと基板の上には、通常はシリコン窒化物や
二酸化シリコンのゲート誘電体材料の層１６がと
りつけられている。未ドープまたはわずかにドー
プされたアモルフアス シリコン層１８が誘電体
層１６上にあつて、通常はゲート誘電体１６と同
じ材料の保護誘電体層２０によつておおわれてい
る。しかし、同じ材料でなくてもよい。保護層２
０中へエツチングされた窓２２がソース電極２４
とドレイン電極２６のための開口部を提供する。
ソース電極は所望の型の電荷キヤリア、すなわ
ち、電子（n+）または正孔（p+）を供給するよ
うに適当にドープされたアモルフアス シリコン
であることが好ましい。最後に、Alのような適
当な導電材料の金属のソース及びドレイン コン
タクト２８と３０がソース及びドレイン電極２４
と２６上にとりつけられる。ソース コンタクト
は通常アースされるかまたは適当な基準電位へつ
ながれている。ドレイン コンタクトは通常負荷
抵抗を通して、電荷キヤリアの極性に対して適当
な極性（電子に対しては正、正孔に対しては負）
の高電圧源（数百ボルトのオーダ）へつながれて
いる。ゲートはスイツチングできる低電圧源（５
ないし15ボルトのオーダ）へつながれている。
第１図に示されたように、ソース電極２４とゲ
ート電極１４とはどちらも横方向においてドレイ
ン電極２６からオフセツトされており、ゲート電
極１４はソース電極の下に位置している。ゲート
電極はソース電極よりもいく分大きく、特に、ド
レイン電極へ向かつて距離d1だけソース電極より
長くなつている。ゲート電極の右端とドレイン電
極の左端との間は距離d2だけ離れている。以下で
動作理論について述べるところで明らかなよう
に、ゲート電極がソース電極よりもドレイン電極
へより接近していることが望ましいけれども、ゲ
ート／ソースの重なりは装置の適切な機能のため
に本質的な障害とはならない。しかし、ゲート電
極がトランジスタを完全にOFFにスイツチする
ように機能するためには、ソース電極とゲート電
極のドレイン電極に面する端が少なくとも整列し
ていることが必要である。
ート電極１４とはどちらも横方向においてドレイ
ン電極２６からオフセツトされており、ゲート電
極１４はソース電極の下に位置している。ゲート
電極はソース電極よりもいく分大きく、特に、ド
レイン電極へ向かつて距離d1だけソース電極より
長くなつている。ゲート電極の右端とドレイン電
極の左端との間は距離d2だけ離れている。以下で
動作理論について述べるところで明らかなよう
に、ゲート電極がソース電極よりもドレイン電極
へより接近していることが望ましいけれども、ゲ
ート／ソースの重なりは装置の適切な機能のため
に本質的な障害とはならない。しかし、ゲート電
極がトランジスタを完全にOFFにスイツチする
ように機能するためには、ソース電極とゲート電
極のドレイン電極に面する端が少なくとも整列し
ていることが必要である。
いくつかの要素間に上述された関係が認められ
る限り、本発明の薄膜高電圧トランジスタの形状
については任意の変形が可能である。例えば、第
２図には、ソースとドレインが基板上に直接的に
位置するようになつている逆転型の装置３２が示
されている。わかりやすいように第１図と同じ参
照番号が示されている。
る限り、本発明の薄膜高電圧トランジスタの形状
については任意の変形が可能である。例えば、第
２図には、ソースとドレインが基板上に直接的に
位置するようになつている逆転型の装置３２が示
されている。わかりやすいように第１図と同じ参
照番号が示されている。
未ドープまたはわずかにドープされたアモルフ
アス シリコン層１８は非常に高い暗抵抗率（典
型的に109Ω・cm以上）を有している。熱的に生
成したキヤリアによるオーミツク域での電流はほ
とんどわずかであるため、実用上は、電流キヤリ
アの数に関する限り、それは絶縁層と考えること
ができる。通常は、n+アモルフアス シリコン
ソース電極とアモルフアス シリコン電荷転送層
との間の界面にはキヤリアの移動に対する高い障
害が存在する。しかし、付加的制御がないため
に、離れたドレイン電極上の十分大きい正電位に
よつて通常はソース電極からアモルフアス シリ
コン転送層中へいくらかの電子をとり出すことが
可能である。以下で説明するように、ゲート電極
はソース電極界面を横切る電荷キヤリアの注入を
制御するように働き、それによつて アモルフア
ス シリオン層を通る電流のONとOFFを制御す
る。
アス シリコン層１８は非常に高い暗抵抗率（典
型的に109Ω・cm以上）を有している。熱的に生
成したキヤリアによるオーミツク域での電流はほ
とんどわずかであるため、実用上は、電流キヤリ
アの数に関する限り、それは絶縁層と考えること
ができる。通常は、n+アモルフアス シリコン
ソース電極とアモルフアス シリコン電荷転送層
との間の界面にはキヤリアの移動に対する高い障
害が存在する。しかし、付加的制御がないため
に、離れたドレイン電極上の十分大きい正電位に
よつて通常はソース電極からアモルフアス シリ
コン転送層中へいくらかの電子をとり出すことが
可能である。以下で説明するように、ゲート電極
はソース電極界面を横切る電荷キヤリアの注入を
制御するように働き、それによつて アモルフア
ス シリオン層を通る電流のONとOFFを制御す
る。
そして、ゲート電極１４がソース電極２４及び
アモルフアスシリコン層１８の一部の両方に重な
り合つているので、ゲート電極１４によつて、ア
モルフアスシリコン層１８中のソース電極２４に
隣接した領域を、導電性を有するようにするとと
もにその中へ電極キヤリアの注入を引き起こすよ
うにすることができ、したがつて、優れたオン・
オフスイツチング制御を行うことができる。
アモルフアスシリコン層１８の一部の両方に重な
り合つているので、ゲート電極１４によつて、ア
モルフアスシリコン層１８中のソース電極２４に
隣接した領域を、導電性を有するようにするとと
もにその中へ電極キヤリアの注入を引き起こすよ
うにすることができ、したがつて、優れたオン・
オフスイツチング制御を行うことができる。
真空管と同様に、２つの電極間の電位差のみに
よつては、真空中の電流が発生しないように、ア
モルフアス シリコン層の非常に高い抵抗率は通
常ソースとドレイン電極間の電流を阻止してい
る。真空管との類似性をつづけると、電子はそれ
らがいつたん真空中へ注入されると電界の効果に
よつて真空中を走行し電流を発生することが知ら
れている。真空中へ電子を注入するためには、電
極のうちの１つに隣接して加熱されたカソードを
設けることが行なわれ、グリツドまたは他の制御
装置が電子を電極間領域へ導びき、それらの間を
高電界によつて走行させるように働く。同様に、
キヤリアはアモルフアス シリコン層１８を通し
てドリフトすることができ、一旦それらがアモル
フアスシリコン中へ注入されると、電流を生成さ
せる。
よつては、真空中の電流が発生しないように、ア
モルフアス シリコン層の非常に高い抵抗率は通
常ソースとドレイン電極間の電流を阻止してい
る。真空管との類似性をつづけると、電子はそれ
らがいつたん真空中へ注入されると電界の効果に
よつて真空中を走行し電流を発生することが知ら
れている。真空中へ電子を注入するためには、電
極のうちの１つに隣接して加熱されたカソードを
設けることが行なわれ、グリツドまたは他の制御
装置が電子を電極間領域へ導びき、それらの間を
高電界によつて走行させるように働く。同様に、
キヤリアはアモルフアス シリコン層１８を通し
てドリフトすることができ、一旦それらがアモル
フアスシリコン中へ注入されると、電流を生成さ
せる。
ソース電極はゲート電極から数千オングストロ
ーム離れており、またドレイン電極から数ミクロ
ン離れているため、ゲート上の低電位の効果はド
レイン上の高電位に影響を及ぼす。このように、
電荷キヤリアの注入制御は、n+にドープされた
アモルフアス シリコン ソース電極２４によつ
て供給され、ゲート電極１４によつて完成させら
れる。
ーム離れており、またドレイン電極から数ミクロ
ン離れているため、ゲート上の低電位の効果はド
レイン上の高電位に影響を及ぼす。このように、
電荷キヤリアの注入制御は、n+にドープされた
アモルフアス シリコン ソース電極２４によつ
て供給され、ゲート電極１４によつて完成させら
れる。
OFF状態において、零ボルトの電位または低
い負電圧の電位がゲート電極へ印加され、ソース
電極からアモルフアス シリコン中への電荷キヤ
リアの注入を抑制する。ON状態においては、５
ないし15ボルト程度の正電圧がゲート電極へ印加
される。これがソース電極からアモルフアス シ
リコン電荷キヤリア転送層への界面を横切つて電
子を引き出す。いつたん電子がアモルフアス シ
リコン層中へ注入されると、それらはドレイン電
位によつて更に引きつけられ、電流を発生する。
い負電圧の電位がゲート電極へ印加され、ソース
電極からアモルフアス シリコン中への電荷キヤ
リアの注入を抑制する。ON状態においては、５
ないし15ボルト程度の正電圧がゲート電極へ印加
される。これがソース電極からアモルフアス シ
リコン電荷キヤリア転送層への界面を横切つて電
子を引き出す。いつたん電子がアモルフアス シ
リコン層中へ注入されると、それらはドレイン電
位によつて更に引きつけられ、電流を発生する。
ゲート電極によつて電荷キヤリアの注入と抑制
に与えられる制御の程度は、ゲートとソース電極
間の空間的関係に大幅に依存する。もし、第１図
に示したように、ゲート電極がソース電極に完全
に及んでいるなら、それに対して最大の制御を与
えることができる。しかしながら、もしソース電
極がドレイン電極に向かつた方向にゲート電極よ
りも長くなつているなら、その部分はゲート電極
によつて本質的に影響を受けない。それらのはみ
出た部分は高電圧ドレイン電極の影響下に入り、
それによつて電荷キヤリアの転送層中への注入は
ゲート電極の状態に依らずに行なわれることにな
る。この効果の程度は、ソース電極からドレイン
電極へ延びる部分がどれだけドレイン電極に接近
しているかに依存している。それでも、ゲート電
極は安全なOFF条件を確立するためには有効で
はない。
に与えられる制御の程度は、ゲートとソース電極
間の空間的関係に大幅に依存する。もし、第１図
に示したように、ゲート電極がソース電極に完全
に及んでいるなら、それに対して最大の制御を与
えることができる。しかしながら、もしソース電
極がドレイン電極に向かつた方向にゲート電極よ
りも長くなつているなら、その部分はゲート電極
によつて本質的に影響を受けない。それらのはみ
出た部分は高電圧ドレイン電極の影響下に入り、
それによつて電荷キヤリアの転送層中への注入は
ゲート電極の状態に依らずに行なわれることにな
る。この効果の程度は、ソース電極からドレイン
電極へ延びる部分がどれだけドレイン電極に接近
しているかに依存している。それでも、ゲート電
極は安全なOFF条件を確立するためには有効で
はない。
ゲート電極がソース電極よりもドレイン電極の
方向へ延びていれば（図示のように）、アモルフ
アス シリコン電荷キヤリア転送層上へのゲート
電圧の効果によつて付加的な利点が達せられる。
ON状態において、正のゲート電圧はアモルフア
ス シリコン転送層のd1領域中に電子蓄積ゾーン
を形成し、ソース電極をゲート電極の右端へ等価
的に延長させる。こうなると電子はドレイン電極
に達するまで距離d2をドリフトすればよいだけと
なり、ドレイン電極は低いドレイン電圧において
電子を引出すことができる。逆にOFF状態にお
いては、零または負のゲート電圧は、電子をd1領
域から排除して転送層を空乏化し、ソースとドレ
イン電極間の等価的距離を増大させることにな
る。ソースとドレインの電極間の等価距離の増大
によつて電流経路に沿つたアモルフアス シリコ
ン転送層中の電界が減少し、ソース電極から電子
を引出す高いドレイン電圧の効果が損なわれる。
方向へ延びていれば（図示のように）、アモルフ
アス シリコン電荷キヤリア転送層上へのゲート
電圧の効果によつて付加的な利点が達せられる。
ON状態において、正のゲート電圧はアモルフア
ス シリコン転送層のd1領域中に電子蓄積ゾーン
を形成し、ソース電極をゲート電極の右端へ等価
的に延長させる。こうなると電子はドレイン電極
に達するまで距離d2をドリフトすればよいだけと
なり、ドレイン電極は低いドレイン電圧において
電子を引出すことができる。逆にOFF状態にお
いては、零または負のゲート電圧は、電子をd1領
域から排除して転送層を空乏化し、ソースとドレ
イン電極間の等価的距離を増大させることにな
る。ソースとドレインの電極間の等価距離の増大
によつて電流経路に沿つたアモルフアス シリコ
ン転送層中の電界が減少し、ソース電極から電子
を引出す高いドレイン電圧の効果が損なわれる。
ゲート電極のn+ソース電極からアモルフアス
シリコン転送層中への電荷注入特性に対する上
述の効果は第４図に示されたバンド ベンデイン
グ現象に依つている。第４図に示されたように、
ほぼ対称的に引かれた仮想の１対の垂直線はアモ
ルフアス シリコン転送層１８とn+ドープされ
たアモルフアス シリコン ソース電極との間の
界面ゾーンを表わしている。各々の材料に対し
て、エネルギー バンド ギヤツプで分離された
伝導帯と価電子帯とが示されている。注意すべき
ことは、界面にはビルトイン電位障壁が存在し、
それを界面ゾーンの曲線の傾斜で示してあるとい
うことである。
シリコン転送層中への電荷注入特性に対する上
述の効果は第４図に示されたバンド ベンデイン
グ現象に依つている。第４図に示されたように、
ほぼ対称的に引かれた仮想の１対の垂直線はアモ
ルフアス シリコン転送層１８とn+ドープされ
たアモルフアス シリコン ソース電極との間の
界面ゾーンを表わしている。各々の材料に対し
て、エネルギー バンド ギヤツプで分離された
伝導帯と価電子帯とが示されている。注意すべき
ことは、界面にはビルトイン電位障壁が存在し、
それを界面ゾーンの曲線の傾斜で示してあるとい
うことである。
バンド ベンデイングは、界面と界面に隣接し
たn+ドープされたアモルフアス シリコン ソ
ース電極とアモルフアス シリコン転送層との間
の領域に、３組の伝導帯と価電子帯対によつて示
されている。中央の対（実線）は、ゲート電極に
対して電位を与えない熱平衡状態を示している。
上の対（点線）は、ゲート電極が低い負の電圧を
印加された（OFF状態）場合にバンド ベンデ
イングの結果を示しており、ソース電極からの電
子の注入に対する障壁の増大を示している。下側
の対（２点鎖線）は、ゲート電極が低い正電圧を
印加された（ON状態）場合のバンド ベンデイ
ングの結果を表わしており、ソース電極からの電
子注入に対する障壁の減少を示している。この状
態において、電子はアモルフアス シリコン転送
層中へ容易に注入される。
たn+ドープされたアモルフアス シリコン ソ
ース電極とアモルフアス シリコン転送層との間
の領域に、３組の伝導帯と価電子帯対によつて示
されている。中央の対（実線）は、ゲート電極に
対して電位を与えない熱平衡状態を示している。
上の対（点線）は、ゲート電極が低い負の電圧を
印加された（OFF状態）場合にバンド ベンデ
イングの結果を示しており、ソース電極からの電
子の注入に対する障壁の増大を示している。下側
の対（２点鎖線）は、ゲート電極が低い正電圧を
印加された（ON状態）場合のバンド ベンデイ
ングの結果を表わしており、ソース電極からの電
子注入に対する障壁の減少を示している。この状
態において、電子はアモルフアス シリコン転送
層中へ容易に注入される。
第５図には、本発明の高電圧薄膜トランジスタ
の電気特性が示されている。ドレイン電流IDSが
ソース−ドレイン電圧VDSの関数として各種のゲ
ート電圧VGに対してプロツトしてある。VDSの低
い値に対して（領域）、低いドレイン電圧では、
アモルフアス シリコン転送層を横切つて十分高
速に注入電子を除去するには不十分である。こう
して、ソースからアモルフアス シリコン転送層
中へ注入された電子はバンチアツプ（集群化）
し、それ以上の注入を禁止する。この状態は電圧
が増分するにつれて対応した電流の増大があるこ
とから明らかである。しかし、領域において
は、VDSは、ソースからアモルフアス シリコン
転送層を横切つて注入されたすべての電子を本質
的に動かすに十分な大きさをもつている。これ
は、VDSの増大に対してIDSが本質的に平坦に留ま
つていることから明らかである。領域におい
て、IDSは、ゲート電圧VGによつて支配されたソ
ース電極の電子注入能力によつて制限されるのみ
である。
の電気特性が示されている。ドレイン電流IDSが
ソース−ドレイン電圧VDSの関数として各種のゲ
ート電圧VGに対してプロツトしてある。VDSの低
い値に対して（領域）、低いドレイン電圧では、
アモルフアス シリコン転送層を横切つて十分高
速に注入電子を除去するには不十分である。こう
して、ソースからアモルフアス シリコン転送層
中へ注入された電子はバンチアツプ（集群化）
し、それ以上の注入を禁止する。この状態は電圧
が増分するにつれて対応した電流の増大があるこ
とから明らかである。しかし、領域において
は、VDSは、ソースからアモルフアス シリコン
転送層を横切つて注入されたすべての電子を本質
的に動かすに十分な大きさをもつている。これ
は、VDSの増大に対してIDSが本質的に平坦に留ま
つていることから明らかである。領域におい
て、IDSは、ゲート電圧VGによつて支配されたソ
ース電極の電子注入能力によつて制限されるのみ
である。
所与のドレイン電圧とゲート電圧に対して最大
のドレイン電流を得るためには、トランジスタは
領域で動作すべきである。もしトランジスタの
寸法d2が大きすぎると、ドレイン電極はソース電
極から遠すぎ、アモルフアス シリコン転送層中
へ注入された電子から見る電界は小さすぎて、そ
こを横切つて注入電子をすべて転送することがで
きない、すなわち、トランジスタは領域で動作
する。他方、もし寸法d2が短かすぎると、ゲート
誘電体層１６はドレイン電極とゲート電極との間
の大きい電位差を保つことができず、ドレインと
ゲートとの間で破壊が発生する。このように、こ
の寸法を選ぶについてはバランスをとるべきであ
る。更に、ソースとドレイン コンタクト間の空
中破壊を阻止するためには、高強度の誘電体でこ
の装置を被覆しなければならない。
のドレイン電流を得るためには、トランジスタは
領域で動作すべきである。もしトランジスタの
寸法d2が大きすぎると、ドレイン電極はソース電
極から遠すぎ、アモルフアス シリコン転送層中
へ注入された電子から見る電界は小さすぎて、そ
こを横切つて注入電子をすべて転送することがで
きない、すなわち、トランジスタは領域で動作
する。他方、もし寸法d2が短かすぎると、ゲート
誘電体層１６はドレイン電極とゲート電極との間
の大きい電位差を保つことができず、ドレインと
ゲートとの間で破壊が発生する。このように、こ
の寸法を選ぶについてはバランスをとるべきであ
る。更に、ソースとドレイン コンタクト間の空
中破壊を阻止するためには、高強度の誘電体でこ
の装置を被覆しなければならない。
成功装置に用いられた概寸法の典型値の例は次
のとおりである。ゲート電極層は800Å厚であつ
て、ゲート誘電体層、アモルフアス シリコン
層、保護誘電体層は1000ないし3000Å厚の程度で
あり、n+ドープされたアモルフアス シリコン
のソース及びドレイン電極は500ないし1000Å厚
で、金属のソース及びドレイン コンタクト層は
ステツプ カバレツジを完全に行うために十分厚
く、寸法d1はほゞ５ミクロンで、寸法d2は10ない
し30ミクロンである。
のとおりである。ゲート電極層は800Å厚であつ
て、ゲート誘電体層、アモルフアス シリコン
層、保護誘電体層は1000ないし3000Å厚の程度で
あり、n+ドープされたアモルフアス シリコン
のソース及びドレイン電極は500ないし1000Å厚
で、金属のソース及びドレイン コンタクト層は
ステツプ カバレツジを完全に行うために十分厚
く、寸法d1はほゞ５ミクロンで、寸法d2は10ない
し30ミクロンである。
これらの条件下において、ドレイン電極へ与え
られた＋600ボルトの電位はソース電極から電子
を引出してアモルフアス シリコン層中へ注入す
る傾向を有する。しかし、ドレイン電極はゲート
電極よりも約100倍ソース電極から離れているた
め、ほんの零または−５ボルトを与えられたゲー
ト電極は電荷注入を抑制するに十分であり、
OFF状態を保持するに十分である。
られた＋600ボルトの電位はソース電極から電子
を引出してアモルフアス シリコン層中へ注入す
る傾向を有する。しかし、ドレイン電極はゲート
電極よりも約100倍ソース電極から離れているた
め、ほんの零または−５ボルトを与えられたゲー
ト電極は電荷注入を抑制するに十分であり、
OFF状態を保持するに十分である。
アモルフアス シリコン装置に適用できる製造
プロセスの柔軟性は、この独特な構造を作ること
を可能にする。上で完全に述べたように、この装
置は、ゲート電極１４がソース電極の対向する表
面からの注入を制御することができるように、導
電性ゲート電極１４とn+ドープされたソース電
極２４との間に未ドープまたはわずかにドープさ
れたアモルフアス シリコン層１８をはさみこむ
ことに依存する。ゲート電極をアモルフアス シ
リコン転送層から分離する誘電体層は、ゲート電
極がその回路からどんな電流を引出すことをも阻
止し、注入された電子がドレイン電極へ転送され
ることを要求する。このような構造は単結晶シリ
コン中では不可能である。すなわち単結晶シリコ
ンの場合には、母材はシリコン ウエハであつ
て、すべての構造は表面から下方へ拡散される
か、それの上へ上方に積上げられる。アモルフア
ス シリコンの場合には、母材は任意の適当な基
板であつて、その上に金属層、誘電層、アモルフ
アス シリコン層（ドープされたもの、未ドープ
またはわずかにドープされたもの）が、任意の順
序で、比較的低温度で堆積される。
プロセスの柔軟性は、この独特な構造を作ること
を可能にする。上で完全に述べたように、この装
置は、ゲート電極１４がソース電極の対向する表
面からの注入を制御することができるように、導
電性ゲート電極１４とn+ドープされたソース電
極２４との間に未ドープまたはわずかにドープさ
れたアモルフアス シリコン層１８をはさみこむ
ことに依存する。ゲート電極をアモルフアス シ
リコン転送層から分離する誘電体層は、ゲート電
極がその回路からどんな電流を引出すことをも阻
止し、注入された電子がドレイン電極へ転送され
ることを要求する。このような構造は単結晶シリ
コン中では不可能である。すなわち単結晶シリコ
ンの場合には、母材はシリコン ウエハであつ
て、すべての構造は表面から下方へ拡散される
か、それの上へ上方に積上げられる。アモルフア
ス シリコンの場合には、母材は任意の適当な基
板であつて、その上に金属層、誘電層、アモルフ
アス シリコン層（ドープされたもの、未ドープ
またはわずかにドープされたもの）が、任意の順
序で、比較的低温度で堆積される。
第３図の実施例は、破壊電圧を更に増大させる
ために提案された別の構造である。高電圧薄膜ト
ランジスタ３４はトランジスタ１０（第１図）と
同じ要素の配置を含んでいるが１つの修正を含ん
でいる。同じ部品を示すには同じ参照番号を用い
ている。ゲート電極１４から厚い誘電体ゲート電
極層３６（およそ１ないし２ミクロン）によつて
分離された付加的なゲート電極３８がゲート電極
１４よりもドレイン電極へ近く延びており、寸法
d3だけ長くなつている。この付加的ゲート電極３
６はソース電極電位（通常はアース電位）に保た
れており、それによつてd3領域中のアモルフアス
シリコン電荷転送層１８の電位を低くし、より
薄い第１の誘電体層１６の破壊の確率を減じてい
る。
ために提案された別の構造である。高電圧薄膜ト
ランジスタ３４はトランジスタ１０（第１図）と
同じ要素の配置を含んでいるが１つの修正を含ん
でいる。同じ部品を示すには同じ参照番号を用い
ている。ゲート電極１４から厚い誘電体ゲート電
極層３６（およそ１ないし２ミクロン）によつて
分離された付加的なゲート電極３８がゲート電極
１４よりもドレイン電極へ近く延びており、寸法
d3だけ長くなつている。この付加的ゲート電極３
６はソース電極電位（通常はアース電位）に保た
れており、それによつてd3領域中のアモルフアス
シリコン電荷転送層１８の電位を低くし、より
薄い第１の誘電体層１６の破壊の確率を減じてい
る。
新規な高電圧アモルフアス シリコン薄膜トラ
ンジスタについて述べてきた。それは、ソース電
極のキヤリア注入効率を制御するためにゲート電
極を用いている。この高電圧トランジスタ装置の
主要な電流機構は、高抵抗アモルフアス シリコ
ン層中のキヤリアのドリフトによつている。ま
た、寸法の妥当な選択と各種要素の妥当な相対的
位置決めによつて、要素間の事実上の距離は、こ
の装置を有効性を高めるために修正することがで
きる。
ンジスタについて述べてきた。それは、ソース電
極のキヤリア注入効率を制御するためにゲート電
極を用いている。この高電圧トランジスタ装置の
主要な電流機構は、高抵抗アモルフアス シリコ
ン層中のキヤリアのドリフトによつている。ま
た、寸法の妥当な選択と各種要素の妥当な相対的
位置決めによつて、要素間の事実上の距離は、こ
の装置を有効性を高めるために修正することがで
きる。
本発明の説明は、実施例に関してのみ行なわれ
てきたが、装置要素の組合せと配置及び構造の詳
細についての数多くの変更が、特許請求の範囲に
述べた本発明の範囲からはずれることなく可能で
あるということは理解されるべきである。
てきたが、装置要素の組合せと配置及び構造の詳
細についての数多くの変更が、特許請求の範囲に
述べた本発明の範囲からはずれることなく可能で
あるということは理解されるべきである。
第１図は、本発明のアモルフアス シリコン高
電圧トランジスタの１つの形の模式断面図であ
る。第２図は、本発明のアモルフアス シリコン
高電圧トランジスタの別の１つの形の模式断面図
である。第３図は、本発明のアモルフアス シリ
コン高電圧トランジスタの更に別の１つの形の模
式断面図である。第４図は、本発明の典型的なア
モルフアス シリコン高電圧トランジスタの出力
特性のグラフ表示図である。第５図は、本発明が
依つているバンド ベンデイング現象のグラフ表
示図である。 符号の説明、１０……トランジスタ装置、１２
……基板、１４……金属ゲート電極、１６……ゲ
ート誘電体層、１８……アモルフアス シリコン
層、２０……保護誘電体層、２２……窓、２４…
…ソース電極、２６……ドレイン電極、２８……
ソース コンタクト、３０……ドレイン コンタ
クト、３２……トランジスタ装置、３４……トラ
ンジスタ装置、３６……ゲート電極層、３８……
付加的ゲート電極。
電圧トランジスタの１つの形の模式断面図であ
る。第２図は、本発明のアモルフアス シリコン
高電圧トランジスタの別の１つの形の模式断面図
である。第３図は、本発明のアモルフアス シリ
コン高電圧トランジスタの更に別の１つの形の模
式断面図である。第４図は、本発明の典型的なア
モルフアス シリコン高電圧トランジスタの出力
特性のグラフ表示図である。第５図は、本発明が
依つているバンド ベンデイング現象のグラフ表
示図である。 符号の説明、１０……トランジスタ装置、１２
……基板、１４……金属ゲート電極、１６……ゲ
ート誘電体層、１８……アモルフアス シリコン
層、２０……保護誘電体層、２２……窓、２４…
…ソース電極、２６……ドレイン電極、２８……
ソース コンタクト、３０……ドレイン コンタ
クト、３２……トランジスタ装置、３４……トラ
ンジスタ装置、３６……ゲート電極層、３８……
付加的ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 横方向に互に離れて保持されたソース電極手
段とドレイン電極手段を基板上に有し、前記ソー
ス電極手段は前記横方向に垂直な方向においてゲ
ート電極手段からも離れており、かつ前記ソース
電極手段と前記ゲート電極手段とは互いに重なり
合つており、 また、半導体層が、前記ソース電極手段と前記
ドレイン電極手段との間にそれらと物理的及び電
気的に接触して横方向に延びるように前記ゲート
電極手段と前記ソース電極手段との間に位置して
設けられており、また、前記半導体層の一部は前
記ゲート電極手段と重なり合つており、 さらに、誘電体手段が前記ゲート電極手段と前
記半導体層との間に位置して設けられている、 ことを特徴とする高電圧トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58848584A | 1984-03-12 | 1984-03-12 | |
| US588485 | 1984-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207384A JPS60207384A (ja) | 1985-10-18 |
| JPH0558584B2 true JPH0558584B2 (ja) | 1993-08-26 |
Family
ID=24354026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354885A Granted JPS60207384A (ja) | 1984-03-12 | 1985-03-05 | 高電圧トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0156528B1 (ja) |
| JP (1) | JPS60207384A (ja) |
| CA (1) | CA1227580A (ja) |
| DE (1) | DE3581549D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757361A (en) * | 1986-07-23 | 1988-07-12 | International Business Machines Corporation | Amorphous thin film transistor device |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| US4998146A (en) * | 1989-05-24 | 1991-03-05 | Xerox Corporation | High voltage thin film transistor |
| US4984041A (en) * | 1989-07-28 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second control electrode |
| JPH0824192B2 (ja) * | 1989-09-13 | 1996-03-06 | ゼロックス コーポレーション | 電子装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115864A (ja) * | 1981-12-28 | 1983-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1985
- 1985-02-28 DE DE8585301362T patent/DE3581549D1/de not_active Expired - Fee Related
- 1985-02-28 EP EP19850301362 patent/EP0156528B1/en not_active Expired - Lifetime
- 1985-02-28 CA CA000475501A patent/CA1227580A/en not_active Expired
- 1985-03-05 JP JP4354885A patent/JPS60207384A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115864A (ja) * | 1981-12-28 | 1983-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60207384A (ja) | 1985-10-18 |
| CA1227580A (en) | 1987-09-29 |
| EP0156528B1 (en) | 1991-01-30 |
| EP0156528A2 (en) | 1985-10-02 |
| EP0156528A3 (en) | 1987-08-05 |
| DE3581549D1 (de) | 1991-03-07 |
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