JPS5891676A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5891676A JPS5891676A JP18958281A JP18958281A JPS5891676A JP S5891676 A JPS5891676 A JP S5891676A JP 18958281 A JP18958281 A JP 18958281A JP 18958281 A JP18958281 A JP 18958281A JP S5891676 A JPS5891676 A JP S5891676A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶l#嘆上にもうけた多結晶シリコンを基体
として用い?、−M OET fJ電界効果トランジス
タKM1 、そfpf−)P#lI![llする。
として用い?、−M OET fJ電界効果トランジス
タKM1 、そfpf−)P#lI![llする。
半導体集積回路atけ年々微紺化が進めらh、その中で
もMO8型電界効果トランジスタを構成要素とする半導
体集積回路装置の微細化にはめざましいものがある。ア
ライナ−技術、エツチング技術、デバイス技術算はさら
に進みつつあり、微細化も2μルールを割り、量産レベ
ルでの限界に近かず一つつある。前々から素子を上につ
入あげる三次元半導体集積回路装置の構想があり、冬方
面で種々検討されて鎗たが、とこにいたって、にわかに
活気を呈し始ぬているのが現状である。
もMO8型電界効果トランジスタを構成要素とする半導
体集積回路装置の微細化にはめざましいものがある。ア
ライナ−技術、エツチング技術、デバイス技術算はさら
に進みつつあり、微細化も2μルールを割り、量産レベ
ルでの限界に近かず一つつある。前々から素子を上につ
入あげる三次元半導体集積回路装置の構想があり、冬方
面で種々検討されて鎗たが、とこにいたって、にわかに
活気を呈し始ぬているのが現状である。
瑠在、開発を試入らhているのはMO8型電界効果トラ
ンジスタを構成要素とする4のである。
ンジスタを構成要素とする4のである。
現在、寮用化にさい【ては種々の問題があるが、その中
で%に大舞な問題は、多結晶シリコン上のゲート部の耐
圧が低い事である。この原因は多結晶シリコンの!!面
を酸化すると多結晶シリコンが#によって結晶化が進入
、表面に凸凹が生じると同じに、するどい突起が酸化膜
中を通して発生す木。十fIKよって部分的に椿端に酸
(ヒ膜が薄くなめ、基体となる多結晶シリコンと上部電
響の間の耐圧≠3悪くなり、リークも発生する。
で%に大舞な問題は、多結晶シリコン上のゲート部の耐
圧が低い事である。この原因は多結晶シリコンの!!面
を酸化すると多結晶シリコンが#によって結晶化が進入
、表面に凸凹が生じると同じに、するどい突起が酸化膜
中を通して発生す木。十fIKよって部分的に椿端に酸
(ヒ膜が薄くなめ、基体となる多結晶シリコンと上部電
響の間の耐圧≠3悪くなり、リークも発生する。
多結晶シリコンのこの突起上、リンを高ドープ1 ?−
多緒晶シリコン上には発生LK<いが、ボロンドープし
た多結晶シリコンとノンドープの多結晶シリコン上には
発生しやすい。
多緒晶シリコン上には発生LK<いが、ボロンドープし
た多結晶シリコンとノンドープの多結晶シリコン上には
発生しやすい。
@ 1rFnrfOf示す。
第1rgJK示すように、1はs1基板であり、2け8
10、膜、3けN型多結晶81.4げP型多結晶Si。
10、膜、3けN型多結晶81.4げP型多結晶Si。
5はゲート酸化膜、6はf多結晶s1電響、7は耐多結
晶81電極、8はr多結晶s1ソース、9はP+多結晶
S1ドレイン、10はN多結晶81ドレイン、11はN
+多結晶81ソース、12け層間絶靜膜、13けAt電
椿、14は多結晶81の突起である0第1図に示さhて
いるように%N+に濃くドープされた多結晶シリコン以
外の所の表硬にはすると(い、。Elfl!L、 It
13’ff1J−/T□79.いる。
晶81電極、8はr多結晶s1ソース、9はP+多結晶
S1ドレイン、10はN多結晶81ドレイン、11はN
+多結晶81ソース、12け層間絶靜膜、13けAt電
椿、14は多結晶81の突起である0第1図に示さhて
いるように%N+に濃くドープされた多結晶シリコン以
外の所の表硬にはすると(い、。Elfl!L、 It
13’ff1J−/T□79.いる。
本発明は以上のような欠AKついて改良を加えた・もの
で、本発明の目的は電標形成する前に、書化暎を形成し
、突起の成長しない層をゲート膜に加えて耐圧及びリー
ク特性を債善する事を目的としている。
で、本発明の目的は電標形成する前に、書化暎を形成し
、突起の成長しない層をゲート膜に加えて耐圧及びリー
ク特性を債善する事を目的としている。
第29K、本発明の方法によって形成された三次元半導
体集積回路装置の部分的断面略図を示し以下に本発明に
ついて謂明する。
体集積回路装置の部分的断面略図を示し以下に本発明に
ついて謂明する。
第2図に示すように、21Fi81i板であ抄、22R
810,膜、25FiMWli多緒晶Eli、24はp
flJ多結晶81.25はゲイト酸化膜、26はP十多
結晶81電椿、27けN十多結晶81電極、28はP十
多結晶81ンース、29はP十多結晶P1ドレイン、3
0はy十多結晶阻ドレイン、31けN十多結晶81ソー
ス、32は層間絶縁膜、33はut極、34は多結晶P
1の突起である。さらに55は窒化膜である。
810,膜、25FiMWli多緒晶Eli、24はp
flJ多結晶81.25はゲイト酸化膜、26はP十多
結晶81電椿、27けN十多結晶81電極、28はP十
多結晶81ンース、29はP十多結晶P1ドレイン、3
0はy十多結晶阻ドレイン、31けN十多結晶81ソー
ス、32は層間絶縁膜、33はut極、34は多結晶P
1の突起である。さらに55は窒化膜である。
以上の本発明の方法によると、多結晶s1の突起はゲー
ト酸化膜中の入で成長し、窒化膜を形成する時には成長
しなくなる。そして窒化膜によって耐圧がまし、リーク
特性が改曽される。
ト酸化膜中の入で成長し、窒化膜を形成する時には成長
しなくなる。そして窒化膜によって耐圧がまし、リーク
特性が改曽される。
下の酸化膜F1400〜600Rが最適であ艶、窒化膜
の厚みは200〜400λS陰が適している。
の厚みは200〜400λS陰が適している。
本発明は81基板上にもうけたB1伽膜の多結晶s1を
基体とした場合についてW#明したが、絶縁基板そのも
のの上に形成した多結晶B1を用いた場合も同様であり
、素子が吃うけられたさらにその上に絶紗膜をかいして
形成されt多結晶s1を基体として用いた場合も同様で
ある。
基体とした場合についてW#明したが、絶縁基板そのも
のの上に形成した多結晶B1を用いた場合も同様であり
、素子が吃うけられたさらにその上に絶紗膜をかいして
形成されt多結晶s1を基体として用いた場合も同様で
ある。
第1図は従来方法による多結晶81を基体としたMO8
電界効果トランジスタを構成要素とする半導体集積回路
装置の断面略図である。 第2図は本発明の方法による多結晶s1を基体としたM
O8電界効果トランジスタを構成要素とする半導体集積
回路装置の断面略図である。 以 上 出膠人 株式会社 諏訪精工金 第1図 第2図
電界効果トランジスタを構成要素とする半導体集積回路
装置の断面略図である。 第2図は本発明の方法による多結晶s1を基体としたM
O8電界効果トランジスタを構成要素とする半導体集積
回路装置の断面略図である。 以 上 出膠人 株式会社 諏訪精工金 第1図 第2図
Claims (1)
- 【特許請求の範囲】 1) IP縁膜上に形成した多結晶シリコンを基体と
してMOB型電界効果トランジスタを形成してなる半導
体集積回路装fにおいて、ゲート部の絶縁−と[てシリ
コン酸化膜とシリコン音化膜の二層構造とした事を時機
とする半導体集積回路装置。 2)前記シリコン酸化膜の膜厚を501から1000I
とした事を特徴とする特許請求の範囲第1項F載の半導
体集積回路装置。 5)前記シリコン酸化膜の膜厚を30Kから1000X
とした事を特徴とする特許請求の範囲第1項及び第2項
記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18958281A JPS5891676A (ja) | 1981-11-26 | 1981-11-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18958281A JPS5891676A (ja) | 1981-11-26 | 1981-11-26 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5891676A true JPS5891676A (ja) | 1983-05-31 |
Family
ID=16243733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18958281A Pending JPS5891676A (ja) | 1981-11-26 | 1981-11-26 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5891676A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63190386A (ja) * | 1986-10-03 | 1988-08-05 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
JPH0275751U (ja) * | 1988-11-30 | 1990-06-11 | ||
US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
US6822261B2 (en) * | 1991-03-06 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1981
- 1981-11-26 JP JP18958281A patent/JPS5891676A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63190386A (ja) * | 1986-10-03 | 1988-08-05 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
JPH0275751U (ja) * | 1988-11-30 | 1990-06-11 | ||
US6822261B2 (en) * | 1991-03-06 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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