JP2023170928A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2023170928A
JP2023170928A JP2022083033A JP2022083033A JP2023170928A JP 2023170928 A JP2023170928 A JP 2023170928A JP 2022083033 A JP2022083033 A JP 2022083033A JP 2022083033 A JP2022083033 A JP 2022083033A JP 2023170928 A JP2023170928 A JP 2023170928A
Authority
JP
Japan
Prior art keywords
trench
insulating film
semiconductor device
region
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022083033A
Other languages
English (en)
Inventor
公士 大形
Hiroshi Ogata
哲也 吉田
Tetsuya Yoshida
幸雄 高橋
Yukio Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2022083033A priority Critical patent/JP2023170928A/ja
Priority to US18/185,065 priority patent/US20230411502A1/en
Priority to CN202310374624.9A priority patent/CN117096181A/zh
Publication of JP2023170928A publication Critical patent/JP2023170928A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】半導体装置の信頼性を確保すると共に、半導体装置の性能を向上する。【解決手段】半導体装置は、ｎ型の半導体基板と、トレンチＴＲと、トレンチＴＲの内部にゲート絶縁膜を介して形成されたゲート電極ＧＥ１と、半導体基板に形成されｐ型のベース領域ＰＢと、ベース領域ＰＢに形成されたｎ型のエミッタ領域ＮＥとを備える。トレンチＴＲは、平面視におけるＹ方向に延在している。複数のエミッタ領域ＮＥは、Ｙ方向に沿って互いに距離Ｌ１で離間して形成されている。距離Ｌ１は、Ｙ方向におけるエミッタ領域ＮＥの幅Ｗ１の５分の１よりも広く、且つ、幅Ｗ１よりも狭い。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部に形成されたゲート電極を備えた半導体装置と、その製造方法とに関する。
オン抵抗の低いＩＧＢＴ（Insulated Gate Bipolar Transistor）として、トレンチゲート型のＩＧＢＴが広く使用されている。
例えば、特許文献１には、ＧＧＥＥ構造のＩＧＢＴが開示されている。このようなＩＧＢＴでは、ｎ型の半導体基板にトレンチが形成され、トレンチの内部には、ゲート絶縁膜を介してゲート電極が埋め込まれている。また、半導体基板にはｐ型のベース領域が形成され、ベース領域の上部にはｎ型のエミッタ領域が形成されている。ベース領域およびエミッタ領域は、半導体基板上にゲート絶縁膜とは別の絶縁膜を形成した状態で、イオン注入を行うことで形成されている。
特開２０１３－１４０８８５号公報
従来から、トレンチの内部および半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜を堆積し、多結晶シリコン膜に対してドライエッチング処理を行っている。これにより、半導体基板上の多結晶シリコン膜が除去されると共に、トレンチの内部に多結晶シリコン膜がゲート電極として埋め込まれる。半導体基板にイオン注入を行う際には、半導体基板へのダメージを低減するために、半導体基板上のゲート絶縁膜がスルー膜として利用される。
しかしながら、ゲート絶縁膜の厚さは比較的厚いので、ゲート絶縁膜の形成時、および、多結晶シリコン膜のドライエッチング処理時に、ゲート絶縁膜の厚さにバラつきが生じ易い。それ故、特許文献１のように、半導体基板上のゲート絶縁膜を除去し、再酸化処理を施すことで、新たに別の酸化シリコン膜を形成することが有効である。この新しい酸化シリコン膜をスルー膜としてイオン注入を行うことで、ベース領域およびエミッタ領域を形成する。なお、再酸化処理は、酸素ガスを用いた熱酸化処理であり、所謂ドライ酸化処理である。
ここで、本願発明者らの検討によって、再酸化処理を行うと、界面準位が増加すると共に、ゲート絶縁膜中に水素イオンが形成され、ＰＢＴＩ（Positive Bias Temperature Instability）が劣化するということが判った。ＰＢＴＩが劣化すると、時間の経過と共に、閾値電圧の変動が生じるという不具合が発生する。すなわち、半導体装置の信頼性が低下する。
一方で、半導体装置では、負荷短絡耐量（コレクタ電流が飽和するまで電流を流した状態で、ラッチアップによって半導体装置が破壊されない時間）を製品評価の指標の１つとしている。高性能化のためには電流を稼ぐ必要があるが、負荷短絡耐量が下がる。その場合、各エミッタ領域間の間隔が狭くなり、ゲート電極に沿った各エミッタ領域の面積が広くなるので、ＰＢＴＩ劣化が顕著になるという問題がある。
本願の主な目的は、ＰＢＴＩ劣化による閾値電圧の変動の抑制と、負荷短絡耐量の向上との両立を図ることにある。これにより、半導体装置の信頼性を確保すると共に、半導体装置の性能を向上させる。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板に形成された第１トレンチと、前記第１トレンチの内部に形成された第１ゲート絶縁膜と、前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、その底部が前記第１トレンチの底部よりも浅くなるように、前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型のベース領域と、前記ベース領域に形成された前記第１導電型の複数のエミッタ領域と、を備える。ここで、前記第１トレンチは、平面視における第１方向に延在し、前記複数のエミッタ領域は、前記第１方向に沿って互いに第１距離で離間しており、前記複数のエミッタ領域のそれぞれは、前記第１方向において第１幅を有し、前記第１距離は、前記第１幅の５分の１よりも広く、且つ、前記第１幅よりも狭い。
一実施の形態に係る半導体装置の製造方法は、（ａ）第１導電型の半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板に、第１トレンチを形成する工程、（ｃ）前記（ｂ）工程後、前記第１トレンチの内部および前記半導体基板上に、第１ゲート絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上に、第１導電性膜を形成する工程、（ｅ）前記（ｄ）工程後、前記トレンチの外部に形成されている前記第１導電性膜を除去することで、前記第１トレンチの内部に、前記第１導電性膜からなる第１ゲート電極を形成する工程、（ｆ）前記（ｅ）工程後、前記半導体基板上に形成されている前記第１ゲート絶縁膜を除去する工程、（ｇ）前記（ｆ）工程後、前記半導体基板上に、第１絶縁膜を形成する工程、（ｈ）前記（ｇ）工程後、その底部が前記第１トレンチの底部よりも浅くなるように、前記半導体基板に、イオン注入法によって、前記第１導電型と反対の導電型である第２導電型のベース領域を形成する工程、（ｉ）前記（ｈ）工程後、前記ベース領域に、イオン注入法によって、前記第１導電型の複数のエミッタ領域を形成する工程、を備える。ここで、前記第１トレンチは、平面視における第１方向に延在し、前記（ｉ）工程では、前記複数のエミッタ領域が、前記第１方向に沿って互いに第１距離で離間して形成され、前記複数のエミッタ領域のそれぞれは、前記第１方向において第１幅を有し、前記第１距離は、前記第１幅の５分の１よりも広く、且つ、前記第１幅よりも狭い。
一実施の形態によれば、半導体装置の信頼性を確保できると共に、半導体装置の性能を向上できる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す要部平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図６の製造工程の詳細を示す拡大断面図である。 図１０に続く製造工程を示す拡大断面図である。 図１１に続く製造工程を示す拡大断面図である。 図１２に続く製造工程を示す拡大断面図である。 図１３に続く製造工程と、各構成の深さ関係とを示す拡大断面図である。 各構成の深さ関係を示す拡大断面図である。 ＰＢＴＩ劣化を分析した結果を示すグラフである。 ＰＢＴＩ劣化のモデルを示す拡大断面図である。 各エミッタ領域の間の距離と、閾値電圧の変動とを分析した結果を示すグラフである。 図１８の分析のモデルを示す断面図である。 図１８の分析のモデルを示す断面図である。 図１８の分析のモデルを示す断面図である。 図１８の分析のモデルを示す断面図である。 実施の形態２における半導体装置のＰＢＴＩ劣化のモデルを示す拡大断面図である。 ＰＢＴＩ劣化を分析した結果を示すグラフである。 実施の形態２における各構成の深さ関係を示す拡大断面図である。 実施の形態２における各構成の深さ関係を示す拡大断面図である。 実施の形態３における半導体装置を示す断面図である。 変形例１における半導体装置を示す要部平面図である。 変形例２における半導体装置を示す要部平面図である。 変形例２における半導体装置を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図３を用いて、実施の形態１における半導体装置１００の構造について説明する。実施の形態１の主な特徴は、ゲート電極ＧＥ１に沿って形成されたエミッタ領域ＮＥの構造にある。そのような特徴は、図１８～図２２を用いて後で詳細に説明する。その前に、半導体装置１００の全体的な構造および製造方法について説明する。
図１は、半導体装置１００である半導体チップを示す平面図である。図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われている。エミッタ電極ＥＥの外周には、ゲート配線ＧＷが形成されている。
エミッタ電極ＥＥおよびゲート配線ＧＷの各々の一部は、図示しない保護膜によって覆われている。この保護膜から露出している領域が、エミッタパッドＥＰおよびゲートパッドＧＰになっている。エミッタパッドＥＰ上およびゲートパッドＧＰ上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
図２は、図１に示されるセル領域１Ａに対応した要部平面図である。セル領域１Ａには、ＩＧＢＴのような半導体素子が形成される。図２に示されるＩＧＢＴは、ＧＧＥＥ構造のＩＧＢＴであり、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型のＩＧＢＴである。
ＩＥ効果とは、ＩＧＢＴがオン状態の際に、エミッタ電極ＥＥ側から正孔が排出され難くすることで、ドリフト領域ＮＶに蓄積される電荷の濃度を高める技術である。このため、半導体装置１００は、ＩＧＢＴの主動作を行うためのアクティブセルＡＣと、アクティブセルＡＣ以外のインアクティブセルＩＡＣとを有する。アクティブセルＡＣのゲート電極ＧＥ１は、ゲート配線ＧＷに電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。インアクティブセルＩＡＣのゲート電極ＧＥ２は、エミッタ電極ＥＥに電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
図３は、図２に示されるＡ－Ａ線に沿った断面図である。半導体装置１００は、低濃度のｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢを備える。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた半導体層との積層体であってもよい。本願では、そのような積層体も半導体基板ＳＵＢであるとして説明する。
半導体基板ＳＵＢの裏面側において、半導体基板ＳＵＢには、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの表面ＴＳ側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
半導体基板ＳＵＢの裏面側において、半導体基板ＳＵＢには、ｐ型のコレクタ領域（不純物領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
半導体基板ＳＵＢの裏面下には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、コレクタ領域ＰＣにコレクタ電位を供給する。コレクタ電極ＣＥは、例えばＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜のような金属膜からなる。
半導体基板ＳＵＢの表面側において、半導体基板ＳＵＢには、トレンチＴＲが形成されている。トレンチＴＲは、後述するエミッタ領域ＮＥおよびベース領域ＰＢを貫通し、且つ、半導体基板ＳＵＢに達している。トレンチＴＲの深さは、例えば２μｍ以上且つ３μｍ以下である。
トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥ１、ＧＥ２は、トレンチＴＲの内部を埋め込むように、ゲート絶縁膜ＧＩ上に形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極ＧＥ１、ＧＥ２は、例えばｎ型の不純物が導入された多結晶シリコン膜である。ゲート絶縁膜ＧＩの厚さは、例えば１００ｎｍである。
アクティブセルＡＣにおいて、一対のトレンチＴＲ（一対のゲート電極ＧＥ１）の間の半導体基板ＳＵＢには、ホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢには、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢには、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。ベース領域ＰＢの底部は、トレンチＴＲの底部よりも浅く、エミッタ領域ＮＥの底部は、ベース領域ＰＢの底部よりも浅い。
インアクティブセルＩＡＣにおいて、一対のトレンチＴＲ（一対のゲート電極ＧＥ２）の間の半導体基板ＳＵＢには、ホールバリア領域ＮＨＢが形成されている。また、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の半導体基板ＳＵＢには、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。ホールバリア領域ＮＨＢおよびフローティング領域ＰＦには、ｐ型のベース領域ＰＢが形成されている。フローティング領域ＰＦは、高耐圧特性を高めるために、トレンチＴＲの底部よりも深い位置にまで形成されていることが好ましく、トレンチＴＲの底部を覆うように形成されていることが、より好ましい。
半導体基板ＳＵＢ上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、半導体基板ＳＵＢ上に形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２とを含む。絶縁膜ＩＦ１は、酸化シリコン膜である。絶縁膜ＩＦ２は、ボロンおよびリンを含む酸化シリコン膜であり、ＢＰＳＧ（Boro Phospho Silicate Glass）膜である。絶縁膜ＩＦ１の厚さは、例えば２０ｎｍ以上且つ５０ｎｍ以下である。
アクティブセルＡＣにおいて、コンタクトホールＣＨは、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達している。コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。
コンタクトホールＣＨの上部では、層間絶縁膜ＩＬが後退している。このため、エミッタ領域ＮＥの上面の一部が、層間絶縁膜ＩＬから露出している。従って、エミッタ電極ＥＥは、コンタクトホールＣＨの内部において、エミッタ領域ＮＥの側面に接触するだけでなく、エミッタ領域ＮＥの上面の一部にも接触する。これにより、エミッタ電極ＥＥとエミッタ領域ＮＥとの接触抵抗を低減することができる。
インアクティブセルＩＡＣにおけるコンタクトホールＣＨの構成も、エミッタ領域ＮＥが無い点を除き、アクティブセルＡＣとほぼ同様である。アクティブセルＡＣおよびインアクティブセルＩＡＣにおいて、コンタクトホールＣＨの底部の周囲には、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲは、エミッタ電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
なお、ここでは図示されていないが、コンタクトホールＣＨは、ゲート電極ＧＥ１、ＧＥ２の一部上にも形成されている。
コンタクトホールＣＨの内部を埋め込むように、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、エミッタ領域ＮＥ、ベース領域ＰＢ、高濃度拡散領域ＰＲおよびゲート電極ＧＥ２に電気的に接続され、これらの領域にエミッタ電位を供給する。
なお、ここでは図示されていないが、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同じ工程で形成されたゲート配線ＧＷも形成されている。ゲート配線ＧＷは、ゲート電極ＧＥ１上のコンタクトホールＣＨの内部に埋め込まれ、ゲート電極ＧＥ１に電気的に接続され、ゲート電極ＧＥ１にゲート電位を供給する。このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、例えば、ＴｉＷ膜と、上記ＴｉＷ膜上に形成されたアルミニウム膜とからなる。上記アルミニウム膜は、エミッタ電極ＥＥおよびゲート配線ＧＷの主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
また、エミッタ電極ＥＥおよびゲート配線ＧＷは、上記ＴｉＷ膜および上記アルミニウム膜を含み、且つ、層間絶縁膜ＩＬ上に形成された配線部と、コンタクトホールＣＨの内部に形成されたプラグとから構成されていてもよい。その場合、上記プラグは、バリアメタル膜と導電性膜との積層膜からなる。上記バリアメタル膜は、例えば、チタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜からなる。上記導電性膜は、例えばタングステン膜からなる。
以下に各不純物領域の不純物濃度を例示する。ドリフト領域ＮＶの不純物濃度は、１×１０１３ｃｍ－３以上且つ２×１０１４ｃｍ－３以下である。フィールドストップ領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、５×１０１６ｃｍ－３以上且つ～５×１０１７ｃｍ－３以下である。ホールバリア領域ＮＨＢの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、１×１０１６ｃｍ－３以上且つ１×１０１７ｃｍ－３以下である。エミッタ領域ＮＥの不純物濃度は、ホールバリア領域ＮＨＢの不純物濃度よりも高く、１×１０１８ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。コレクタ領域ＰＣの不純物濃度は、１×１０１７ｃｍ－３以上且つ～１×１０２１ｃｍ－３以下である。フローティング領域ＰＦの不純物濃度は、１×１０１５ｃｍ－３以上且つ１×１０１６以下ｃｍ－３である。ベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも高く、１×１０１６ｃｍ－３以上且つ１×１０１８ｃｍ－３以下である。高濃度拡散領域ＰＲの不純物濃度は、ベース領域ＰＢの不純物濃度よりも高く、１×１０１８ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。
＜半導体装置の製造方法＞
以下に図４～図９を用いて、実施の形態１における半導体装置１００の製造方法について説明する。
図４に示されるように、まず、ｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢを用意する。次に、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢに、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成する。
次に、半導体基板ＳＵＢにトレンチＴＲを形成する。まず、半導体基板ＳＵＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、フォトリソグラフィ技術およびドライエッチング処理によって上記絶縁膜をパターニングすることで、ハードマスクを形成する。次に、上記ハードマスクをマスクとして半導体基板ＳＵＢに対して異方性エッチング処理を行うことで、半導体基板ＳＵＢにトレンチＴＲを形成する。その後、ウェットエッチング処理などによって、上記ハードマスクを除去する。
図５に示されるように、まず、半導体基板ＳＵＢに対して、例えば１０００℃以上且つ１２００℃以下の熱処理を施すことで、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理によって、ホールバリア領域ＮＨＢは、トレンチＴＲの底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴＲの底部を覆うように、トレンチＴＲの底部よりも深い位置まで拡散する。
次に、トレンチＴＲの内部および半導体基板ＳＵＢ上に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの形成は、９５０℃の雰囲気中で、水蒸気を用いた熱酸化処理（ウェット酸化処理）によって行われる。ゲート絶縁膜ＧＩの厚さは、例えば１００ｎｍである。次に、トレンチＴＲの内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＩ上に、ｎ型の不純物が導入された多結晶シリコン膜のような導電性膜ＰＬを形成する。
図６に示されるように、まず、ドライエッチング処理によって、トレンチＴＲの外部に形成されていた導電性膜ＰＬを除去する。トレンチＴＲの内部に形成されていた導電性膜ＰＬが、ゲート電極ＧＥ１、ＧＥ２として残される。次に、異方性エッチング処理および等方性エッチング処理によって、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。
図７に示されるように、半導体基板ＳＵＢ上に、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の形成は、９５０℃の雰囲気中で、酸素ガスを用いた熱酸化処理（ドライ酸化処理）によって行われる。絶縁膜ＩＦ１の厚さは、例えば２０ｎｍ以上且つ５０ｎｍ以下である。
次に、絶縁膜ＩＦ１をスルー膜として、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）に、ｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、アクティブセルＡＣのベース領域ＰＢに、ｎ型のエミッタ領域ＮＥを形成する。
次に、例えばＣＶＤ法によって、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、ボロンおよびリンを含む酸化シリコン膜であり、ＢＰＳＧ膜である。絶縁膜ＩＦ１および絶縁膜ＩＦ２は、それぞれ層間絶縁膜ＩＬの一部を構成する。絶縁膜ＩＦ２の厚さは、絶縁膜ＩＦ１の厚さよりも厚く、例えば１０００ｎｍである。次に、絶縁膜ＩＦ２に対して、例えば９５０℃、３０分の熱処理（リフロー処理）を行う。このリフロー処理によって、絶縁膜ＩＦ２が軟化し、絶縁膜ＩＦ２の上面が平坦化される。
図８に示されるように、フォトリソグラフィ技術およびドライエッチング処理によって、絶縁膜ＩＦ２、絶縁膜ＩＦ１、エミッタ領域ＮＥおよびベース領域ＰＢに、コンタクトホールＣＨを形成する。コンタクトホールＣＨの底部は、ベース領域ＰＢに位置する。
次に、フォトリソグラフィ技術およびイオン注入法によって、コンタクトホールＣＨの底部において、ｐ型の高濃度拡散領域ＰＲを形成する。その後、例えば９５０℃、３０秒の熱処理を行い、各不純物領域に含まれる不純物を活性化させる。
図９に示されるように、絶縁膜ＩＦ２および絶縁膜ＩＦ１に対して等方性エッチング処理を行うことで、絶縁膜ＩＦ２および絶縁膜ＩＦ１を後退させる。この等方性エッチング処理には、例えばフッ酸を含む水溶液が使用される。これにより、半導体基板ＳＵＢ上に位置するコンタクトホールＣＨの開口幅は、半導体基板ＳＵＢの内部に位置するコンタクトホールＣＨの開口幅よりも大きくなる。なお、等方性エッチング処理による絶縁膜ＩＦ２および絶縁膜ＩＦ１の後退量は、１３０ｎｍ程度である。
次に、コンタクトホールＣＨの内部を埋め込むように、層間絶縁膜ＩＬ上に、エミッタ電極ＥＥを形成する。まず、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム膜をパターニングすることで、エミッタ電極ＥＥを形成する。なお、ここでは図示していないが、エミッタ電極ＥＥを形成する工程と同じ工程で、ゲート配線ＧＷも形成される。
また、上記スパッタリング法による上記ＴｉＷ膜の成膜後に、メタルアロイを形成させるために、水素アニール処理を行う。水素アニール処理は、例えば４００℃以上且つ６００℃以下、３０分の水素雰囲気中で行われる。
その後、以下の製造工程を経て、図３の構造が得られる。まず、半導体基板ＳＵＢの裏面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。次に、半導体基板ＳＵＢの裏面側で露出しているコレクタ領域ＰＣ上に、例えばスパッタリング法によって、例えばＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜のような金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。
＜本願発明者らによる検討＞
上述のように、ゲート絶縁膜ＧＩの厚さは比較的厚いので、ゲート絶縁膜ＧＩの形成時、および、導電性膜ＰＬのドライエッチング処理時に、ゲート絶縁膜ＧＩの厚さにバラつきが生じ易い。それ故、実施の形態１では、均一で薄い厚さの絶縁膜ＩＦ１を形成し直し、絶縁膜ＩＦ１をイオン注入のスルー膜として適用している。
また、ゲート絶縁膜ＧＩの形成にはウェット酸化処理を用い、絶縁膜ＩＦ１の形成にはドライ酸化処理を用いている。ウェット酸化処理では、水蒸気の溶解度が大きく、Ｈ２Ｏ分子の拡散速度が大きいので、ドライ酸化処理よりも酸化レートが早くなる。ドライ酸化処理では酸化レートが遅いが、均一な厚さの膜を形成するという点において、絶縁膜ＩＦ１の形成には、ドライ酸化処理を用いることが適している。
以下に図１０～図１５を用いて、図６以降の製造工程について詳細に説明する。図１０は、ゲート絶縁膜ＧＩおよび導電性膜ＰＬを形成した後、トレンチＴＲの外部に形成されていた導電性膜ＰＬを除去し、ゲート電極ＧＥ１を形成した状態を示している。
ここで、図１０に示されるように、ゲート電極ＧＥ１の上面のエッチングダメージを回復させるために、９５０℃の雰囲気中で、酸素ガスを用いた熱酸化処理（ドライ酸化処理）を行うことで、ゲート電極ＧＥ１の上面に、薄い酸化シリコン膜を形成しておいてもよい。図１０では、そのような酸化シリコン膜をゲート絶縁膜ＧＩと一体化して図示している。
なお、ここではゲート電極ＧＥ１の周辺について説明するが、ゲート電極ＧＥ２の周辺でも、エミッタ領域ＮＥの形成を除いて同様の製造工程が行われる。
図１１に示されるように、異方性エッチング処理を施すことで、ゲート絶縁膜ＧＩの厚さを薄くする。ここで、異方性エッチング処理によって半導体基板ＳＵＢ上のゲート絶縁膜ＧＩを全て除去しようとすると、オーバーエッチング時に、半導体基板ＳＵＢ中にエッチングによるダメージが発生する。そこで、ゲート絶縁膜ＧＩの大部分を異方性エッチング処理によって除去するが、トレンチＴＲの外部にゲート絶縁膜ＧＩの一部を残しておく。
図１２に示されるように、等方性エッチング処理を施すことで、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。この際、ゲート電極ＧＥ１の上面側からもエッチングが進行するので、トレンチＴＲの内部でゲート電極ＧＥ１の側面に接しているゲート絶縁膜ＧＩの一部も除去される。これにより、ゲート電極ＧＥ１の側面の一部が露出する。すなわち、ゲート電極ＧＥ１の上部が露出する。
図１３に示されるように、半導体基板ＳＵＢ上に、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の形成は、９５０℃の雰囲気中で、酸素ガスを用いた熱酸化処理（ドライ酸化処理）によって行われる。また、半導体基板ＳＵＢ上に形成される絶縁膜ＩＦ１の厚さは、図５で半導体基板ＳＵＢ上に形成されていたゲート絶縁膜ＧＩの厚さよりも薄く、ゲート絶縁膜ＧＩの厚さの半分以下であり、例えば２０ｎｍ以上且つ５０ｎｍ以下である。
上記ドライ酸化処理によって、絶縁膜ＩＦ１は、バーズビークのように、トレンチＴＲの側面とゲート絶縁膜ＧＩとの間にも形成される。また、露出しているゲート電極ＧＥ１の側面の一部にも、絶縁膜ＩＦ１が形成される。すなわち、ゲート電極ＧＥ１の上部が酸化され、ゲート電極ＧＥ１の上面とゲート電極ＧＥ１の側面とで構成される角部が酸化される。なお、ゲート絶縁膜ＧＩと絶縁膜ＩＦ１とは一体化するが、ここでは説明を判り易くするために、これらを分けて図示している。
次に、図１４に示されるように、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢにベース領域ＰＢを形成し、ベース領域ＰＢにエミッタ領域ＮＥを形成する。これらのイオン注入は、絶縁膜ＩＦ１をスルー膜として行われる。ベース領域ＰＢのイオン注入は、ボロンを用いて行われ、エネルギーを１１０ｋｅＶとし、ドーズ量を１×１０１３ｃｍ２以上且つ２×１０１３ｃｍ２以下とした条件で行われる。エミッタ領域ＮＥのイオン注入は、砒素を用いて行われ、エネルギーを１００ｋｅＶとし、ドーズ量を１×１０１５ｃｍ２以上且つ５×１０１５ｃｍ２以下とした条件で行われる。
実施の形態１では、ベース領域ＰＢとエミッタ領域ＮＥとの境界１０は、例えば、半導体基板ＳＵＢの上面から１００ｎｍ以上且つ２００ｎｍ以下の位置に位置している。
符号Ｄ１は、トレンチＴＲの側面とゲート絶縁膜ＧＩとの間に形成されている絶縁膜ＩＦ１の深さ位置を示している。符号Ｄ２は、ゲート電極ＧＥ１の側面の一部に形成されている絶縁膜ＩＦ１の深さ位置を示している。境界１０は、これらの絶縁膜ＩＦ１の深さＤ１、Ｄ２よりも浅い位置に位置している。また、図１５に示されるように、境界１０は、図１２で露出したゲート電極ＧＥ１の側面の一部（深さＤ３）よりも浅い位置に位置している。なお、深さＤ３は、深さＤ２とほぼ同じである。
本願発明者らの検討によれば、ドライ酸化処理を行うと、界面準位が増加し、水素イオンが形成され、ＰＢＴＩが劣化するということが判った。元々、界面準位は、界面にあるＳｉＨ接合が切断される状態である。ウェット酸化処理はＨ２Ｏ雰囲気で行われるので、界面準位はＨ２Ｏの中の水素と再接合し、ＳｉＨ接合が再生され易くなる。そのため、ウェット酸化処理は、界面準位を低減させ易いと推測される。一方で、ドライ酸化処理は酸素ガス雰囲気で行われるので、ＳｉＨ接合が再生され難い。そのため、ドライ酸化処理は、界面準位を低減させ難いと推測される。
図１６は、本願発明者らがＰＢＴＩ劣化を分析した結果を示すグラフである。図１７は、実施の形態１におけるＰＢＴＩ劣化のモデルを示す断面図である。
図１６には、検討例（〇）および実施の形態１（●）が示されている。検討例（〇）では、ゲート絶縁膜ＧＩの除去と、ドライ酸化処理による絶縁膜ＩＦ１の形成とを行わず、ゲート絶縁膜ＧＩをイオン注入のスルー膜として用いたものである。実施の形態１（●）では、ＰＢＴＩ劣化によって、時間の経過と共に、閾値電圧（Ｖｔｈ）が変動している。本願発明者らは、成分分離法を用いて、ＰＢＴＩ劣化には、界面準位成分と、ゲート絶縁膜中の水素イオンによるトラップ成分とが含まれることを明らかにした。ＰＢＴＩストレスによって拡散してきた水素イオンが界面準位を終端し、閾値電圧が減少する。一方で、正電荷である水素イオンがゲート絶縁膜ＧＩとベース領域ＰＢとの界面に近づくと、水素イオンが膜中トラップとして機能し、閾値電圧が減少すると推測される。
すなわち、図１７に示されるように、界面準位がある箇所および水素イオンが分布している箇所をチャネル領域として使用すると、閾値電圧の変動（ΔＶｔｈ）が発生することになる。
＜実施の形態１の主な特徴＞
以下に図２、図１８～図２２を用いて、実施の形態１における半導体装置１００について説明する。
図２に示されるように、トレンチＴＲ、ゲート電極ＧＥ１、ゲート電極ＧＥ２およびコンタクトホールＣＨは、Ｙ方向に延在している。複数のエミッタ領域ＮＥは、一対のトレンチＴＲ（一対のゲート電極ＧＥ１）の間に形成され、Ｙ方向に沿って互いに距離Ｌ１で離間して形成されている。ゲート電極ＧＥ１に隣接するエミッタ領域ＮＥの下方に位置するベース領域ＰＢが、チャネル領域として使用される。
図２では、複数のエミッタ領域ＮＥのそれぞれのＹ方向における幅が、幅Ｗ１として示されている。幅Ｗ１は、実効的なゲート幅であり、複数の幅Ｗ１の合計が、１つのアクティブセルＡＣにおける全体のゲート幅となる。
図１８は、本願発明者らによる実験の結果であり、上述のＰＢＴＩ劣化による閾値電圧の変動（ΔＶｔｈ）と、距離Ｌ１との関係を示すグラフである。また、図１９～図２２は、図２に示されるＢ－Ｂ線に沿った断面図であり、図１８に示されるケース１～４を模式的に示している。
なお、図１９～図２２に示されるように、エミッタ領域ＮＥは、高濃度領域ＮＥａと、高濃度領域ＮＥａよりも低い不純物濃度を有する低濃度領域ＮＥｂとを含む。低濃度領域ＮＥｂは、高濃度領域ＮＥａを構成する不純物が、熱処理によって高濃度領域ＮＥａから拡散した領域である。なお、低濃度領域ＮＥｂは、一様な不純物濃度の領域ではなく、実際には、高濃度領域ＮＥａから遠ざかるに連れて不純物濃度が低くなる領域である。
従って、より具体的には、上述の幅Ｗ１は、Ｙ方向における高濃度領域ＮＥａの幅Ｗ１ａと、高濃度領域ＮＥａから拡散した低濃度領域ＮＥｂの幅Ｗ１ｂの２倍との合計値である。また、上述の距離Ｌ１は、Ｙ方向において複数の低濃度領域ＮＥｂが互いに離間している距離である。
図１８に示されるように、本願発明者らの検討によれば、距離Ｌ１の値によって閾値電圧の変動が変化することが判った。例えば、ケース１およびケース４の場合には、閾値電圧の変動を最小限に留めることができる。しかし、ケース２およびケース３の場合には、閾値電圧の変動が非常に大きくなる。
図１９に示されるように、距離Ｌ１が十分に広く、隣接するエミッタ領域ＮＥ（低濃度領域ＮＥｂ）が接していなければ、２つのエミッタ領域ＮＥの間に位置するベース領域ＰＢに電流が流れないので、閾値電圧の変動は小さい。
しかし、図２０および図２１に示されるように、距離Ｌ１がゼロ以下になり、隣接する低濃度領域ＮＥｂが接触すると、その接触箇所の周囲に位置するベース領域ＰＢにも電流が流れ始める。すなわち、上記接触箇所の周囲に位置するベース領域ＰＢが、寄生チャネル領域として機能し始める。この寄生チャネル領域は、高濃度領域ＮＥａの下方に位置するベース領域ＰＢと比較して、ベース領域ＰＢが露出する面積が大きいので、ＰＢＴＩ劣化の影響が大きくなる。言い換えれば、図１７を参照すると、上記接触箇所では、境界１０の位置が半導体基板ＳＵＢの上面に近い位置になると見做せるので、ＰＢＴＩ劣化の影響が大きくなる。
図２２に示されるように、互いの高濃度領域ＮＥａが重なるように、２つのエミッタ領域ＮＥを更に接近させれば、ケース１と同程度になる程に、閾値電圧の変動を抑制することができる。すなわち、ＰＢＴＩ劣化の影響が大きい箇所を高濃度領域ＮＥａで覆ってしまえば、ケース１とケース４との違いは、ゲート幅（エミッタ領域ＮＥの幅Ｗ１）だけということになる。
このように、幅Ｗ１を広く設定し、実効的なゲート幅を増やすことで、得られる電流量を増やすことができる。同時に、距離Ｌ１を適切な値に設定することで、ＰＢＴＩ劣化による閾値電圧の変動を最小限に留めることができる。すなわち、閾値電圧の変動の抑制と、負荷短絡耐量の向上との両立を図れる。これにより、半導体装置１００の信頼性を確保できると共に、半導体装置１００の性能を向上できる。
実施の形態１では、幅Ｗ１ａは例えば１．０μｍであり、幅Ｗ１ｂは例えば０．２μｍであり、幅Ｗ１は例えば１．４μｍである。ＰＢＴＩ劣化による影響を最小限にするという観点から、距離Ｌ１は、幅Ｗ１の５分の１よりも広くなっていることが好ましい。また、マスクの合わせずれ、および、低濃度領域ＮＥｂの拡散係数等に対するマージンを考慮すると、距離Ｌ１は、０．２μｍ以上であることが好ましい。
一方で、距離Ｌ１を広く設定しすぎると、アクティブセルＡＣ内における全体のゲート幅の割合が少なくなり、得られる電流量が低下してしまう。そこで、距離Ｌ１は、幅Ｗ１よりも狭くなっていることが好ましい。すなわち、実施の形態１では、「幅Ｗ１／５＜距離Ｌ１＜幅Ｗ１」の関係が満たされていることが好ましい。そして、距離Ｌ１は、下限値として０．２μｍ以上であることが好ましい。
（実施の形態２）
以下に図２３～図２６を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態２では、実施の形態１と比較して、エミッタ領域ＮＥが深く形成されている。そのために、エミッタ領域ＮＥのイオン注入は、２回に分けて行われる。１回目のイオン注入は、砒素を用いて行われ、エネルギーを１００ｋｅＶとし、ドーズ量を１×１０１５ｃｍ２以上且つ５×１０１５ｃｍ２以下とした条件で行われる。２回目のイオン注入は、燐を用いて行われ、エネルギーを７０ｋｅＶとし、ドーズ量を１×１０１４ｃｍ２以上且つ１×１０１５ｃｍ２以下とした条件で行われる。
図２３に示されるように、実施の形態２では、ベース領域ＰＢとエミッタ領域ＮＥとの境界１０は、半導体基板ＳＵＢの上面から３００ｎｍ以上且つ５００ｎｍ以下の位置に位置している。このように境界１０の位置を深くしていることで、ＰＢＴＩ劣化によって閾値電圧の変動が発生し易い箇所をチャネル領域に使用せず、ＰＢＴＩ劣化の発生が少ない箇所をチャネル領域に使用できる。
図２４は、実施の形態１および実施の形態２の閾値電圧の変動を示すグラフである。実施の形態２（〇）では、実施の形態１（□）と比較して、閾値電圧の変動が抑制されていることが判る。従って、半導体装置１００の信頼性を更に向上できる。
なお、図２５に示されるように、実施の形態２では、境界１０は、絶縁膜ＩＦ１の深さＤ１、Ｄ２よりも深い位置に位置している。また、図２６に示されるように、境界１０は、図１２で露出したゲート電極ＧＥ１の側面の一部（深さＤ３）よりも深い位置に位置している。
境界１０が絶縁膜ＩＦ１よりも深い位置に位置することを、例えば以下のように言い換えることもできる。図２５および図２６に示されるように、ドライ酸化処理によって、境界１０よりも上方におけるゲート電極ＧＥ１とエミッタ領域ＮＥとの間の距離Ｌ２は、境界１０よりも下方におけるゲート電極ＧＥ１とベース領域ＰＢとの間の距離Ｌ３よりも広くなっている。また、距離Ｌ２は、ゲート電極ＧＥ１の上面に近くなるに連れて広くなる。更に言い換えれば、境界１０よりも上方において、ゲート電極ＧＥ１の幅は、ゲート電極ＧＥ１の上面に近くなるに連れて狭くなる。ゲート電極ＧＥ１の上面の位置における距離Ｌ２と、距離Ｌ３との差は、３０ｎｍ以上且つ１００ｎｍ以下である。
（実施の形態３）
以下に図２７を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図２７は、図２に示されるＢ－Ｂ線に沿った断面図である。
図２７に示されるように、実施の形態３では、複数のエミッタ領域ＮＥの間に、カウンタードープ領域ＰＤが形成されている。カウンタードープ領域ＰＤは、ベース領域ＰＢよりも低い不純物濃度を有するｐ型の不純物領域、または、真性半導体領域である。また、カウンタードープ領域ＰＤは、ベース領域ＰＢよりも浅く、高濃度領域ＮＥａよりも深くなるように形成されている。
このようなカウンタードープ領域ＰＤは、ベース領域ＰＢの形成工程後またはエミッタ領域ＮＥの形成工程後に、ベース領域ＰＢに、イオン注入法によって、例えばボロンのようなｐ型の不純物を導入することで形成される。カウンタードープ領域ＰＤの不純物濃度は、実施の形態１で低濃度領域ＮＥｂであった領域がｐ型に反転するか、低濃度領域ＮＥｂの不純物濃度を打ち消す程度になるように設定される。
カウンタードープ領域ＰＤが存在することで、複数のエミッタ領域ＮＥが互いに接触する可能性を低くすることができる。そのため、ＰＢＴＩ劣化による閾値電圧の変動を抑制し易くなる。また、Ｙ方向において低濃度領域ＮＥｂの幅Ｗ１ｂを考慮しなくてよくなったので、幅Ｗ１ｂの分、各エミッタ領域ＮＥを互いに近づけることもできる。
また、実施の形態３で説明した技術に、実施の形態２で説明した技術を組み合わせて適用してもよい。
（変形例１）
以下に図２８を用いて、実施の形態１の変形例１における半導体装置１００について説明する。
変形例１では、Ｙ方向におけるエミッタ領域ＮＥの幅が、幅Ｗ２である。また、Ｙ方向において複数のエミッタ領域ＮＥが互いに離間している距離は、距離Ｌ４である。幅Ｗ２は、実施の形態１の幅Ｗ１の３倍程度であり、距離Ｌ４は、実施の形態１の距離Ｌ１の３倍程度である。
このように、幅Ｗ２および距離Ｌ４を同じ割合で広くした場合でも、アクティブセルＡＣの全体のゲート幅は実施の形態１と同じになるので、得られる電流量は変わらない。従って、変形例１でも、ＰＢＴＩ劣化による閾値電圧の抑制と、負荷短絡耐量の向上との両立を図れる。
また、変形例１で説明した技術に、実施の形態２および実施の形態３で説明した技術を組み合わせて適用してもよい。
（変形例２）
以下に図２９および図３０を用いて、実施の形態１の変形例２における半導体装置１００について説明する。図３０は、図２９に示されるＣ－Ｃ線に沿った断面図である。
実施の形態１では、ＧＧＥＥ構造のＩＧＢＴについて説明したが、本願の技術は、他構造のＩＧＢＴにも適用できる。変形例２では、ＧＥ構造ＩＧＢＴについて説明する。
図２９および図３０に示されるように、変形例２では、インアクティブセルＩＡＣのトレンチＴＲおよびゲート電極ＧＥ２が、Ｘ方向においてアクティブセルＡＣのトレンチＴＲおよびゲート電極ＧＥ１に隣接している。アクティブセルＡＣのベース領域ＰＢ、複数のエミッタ領域ＮＥおよび高濃度拡散領域ＰＲは、これらのトレンチＴＲの間に形成されている。
コンタクトホールＣＨは、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達している。また、コンタクトホールＣＨは、ゲート電極ＧＥ２の一部上にも達するように形成されている。従って、エミッタ電極ＥＥは、エミッタ領域ＮＥ、ベース領域ＰＢおよび高濃度拡散領域ＰＲに接続されているだけでなく、ゲート電極ＧＥ２にも電気的に接続され、これらの領域にエミッタ電位を供給する。
変形例２においても、「幅Ｗ１／５＜距離Ｌ１＜幅Ｗ１」の関係が満たされている。そして、距離Ｌ１は、下限値として０．２μｍ以上であることが好ましい。このため、閾値電圧の変動の抑制と、負荷短絡耐量の向上との両立を図れる。
また、変形例２で説明した技術に、実施の形態２、実施の形態３および変形例１で説明した技術を組み合わせて適用してもよい。
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１０ 境界
１００ 半導体装置
１Ａ セル領域
ＡＣ アクティブセル
ＣＥ コレクタ電極
ＣＨ コンタクトホール
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＩＡＣ インアクティブセル
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＥａ 高濃度領域
ＮＥｂ 低濃度領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＤ カウンタードープ領域
ＰＦ フローティング領域
ＰＬ 導電性膜
ＰＲ 高濃度拡散領域
ＳＵＢ 半導体基板
ＴＲ トレンチ

Claims (15)

  1. 第１導電型の半導体基板と、
    前記半導体基板に形成された第１トレンチと、
    前記第１トレンチの内部に形成された第１ゲート絶縁膜と、
    前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    その底部が前記第１トレンチの底部よりも浅くなるように、前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型のベース領域と、
    前記ベース領域に形成された前記第１導電型の複数のエミッタ領域と、
    を備え、
    前記第１トレンチは、平面視における第１方向に延在し、
    前記複数のエミッタ領域は、前記第１方向に沿って互いに第１距離で離間しており、
    前記複数のエミッタ領域のそれぞれは、前記第１方向において第１幅を有し、
    前記第１距離は、前記第１幅の５分の１よりも広く、且つ、前記第１幅よりも狭い、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１距離は、０．２μｍ以上である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記ベース領域と前記複数のエミッタ領域のそれぞれとの境界よりも上方における前記第１ゲート電極と前記複数のエミッタ領域のそれぞれとの間の第２距離は、前記境界よりも下方における前記第１ゲート電極と前記ベース領域との間の第３距離よりも広く、
    前記第２距離は、前記第１ゲート電極の上面に近くなるに連れて広くなり、
    前記第１ゲート電極の上面の位置における前記第２距離と、前記第３距離との差は、３０ｎｍ以上且つ１００ｎｍ以下である、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記複数のエミッタ領域は、砒素およびリンの両方を含んで構成されている、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記複数のエミッタ領域の間に形成されたカウンタードープ領域を更に備え、
    前記カウンタードープ領域は、前記ベース領域よりも低い不純物濃度を有する前記第２導電型の不純物領域、または、真性半導体領域である、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記半導体基板に形成された第２トレンチと、
    前記第２トレンチの内部に形成された第２ゲート絶縁膜と、
    前記第２トレンチの内部を埋め込むように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    を更に備え、
    前記第２トレンチは、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記第１トレンチに隣接し、
    前記ベース領域および前記複数のエミッタ領域は、前記第１トレンチと前記第２トレンチとの間に形成され、
    前記第１ゲート電極および前記第２ゲート電極には、それぞれゲート電位が供給され、
    前記ベース領域および前記複数のエミッタ領域には、それぞれエミッタ電位が供給される、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記半導体基板に形成された第２トレンチと、
    前記第２トレンチの内部に形成された第２ゲート絶縁膜と、
    前記第２トレンチの内部を埋め込むように、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    を更に備え、
    前記第２トレンチは、前記第１方向に延在し、且つ、平面視で前記第１方向と直交する第２方向において前記第１トレンチに隣接し、
    前記ベース領域および前記複数のエミッタ領域は、前記第１トレンチと前記第２トレンチとの間に形成され、
    前記第１ゲート電極には、ゲート電位が供給され、
    前記ベース領域、前記複数のエミッタ領域および前記第２ゲート電極には、それぞれエミッタ電位が供給される、半導体装置。
  8. （ａ）第１導電型の半導体基板を用意する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板に、第１トレンチを形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１トレンチの内部および前記半導体基板上に、第１ゲート絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記第１トレンチの内部を埋め込むように、前記第１ゲート絶縁膜上に、第１導電性膜を形成する工程、
    （ｅ）前記（ｄ）工程後、前記第１トレンチの外部に形成されている前記第１導電性膜を除去することで、前記第１トレンチの内部に、前記第１導電性膜からなる第１ゲート電極を形成する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板上に形成されている前記第１ゲート絶縁膜を除去する工程、
    （ｇ）前記（ｆ）工程後、前記半導体基板上に、第１絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程後、その底部が前記第１トレンチの底部よりも浅くなるように、前記半導体基板に、イオン注入法によって、前記第１導電型と反対の導電型である第２導電型のベース領域を形成する工程、
    （ｉ）前記（ｈ）工程後、前記ベース領域に、イオン注入法によって、前記第１導電型の複数のエミッタ領域を形成する工程、
    を備え、
    前記第１トレンチは、平面視における第１方向に延在し、
    前記（ｉ）工程では、前記複数のエミッタ領域が、前記第１方向に沿って互いに第１距離で離間して形成され、
    前記複数のエミッタ領域のそれぞれは、前記第１方向において第１幅を有し、
    前記第１距離は、前記第１幅の５分の１よりも広く、且つ、前記第１幅よりも狭い、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第１距離は、０．２μｍ以上である、半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１ゲート絶縁膜は、酸素ガスおよび水蒸気を用いた熱酸化処理によって形成され、
    前記（ｇ）工程では、前記第１絶縁膜は、酸素ガスを用いた熱酸化処理によって形成される、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｇ）工程において前記半導体基板上に形成された前記第１絶縁膜の厚さは、前記（ｃ）工程において前記半導体基板上に形成された前記第１ゲート絶縁膜の厚さよりも薄い、半導体装置の製造方法。
  12. 請求項８に記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１絶縁膜は、前記トレンチの側面と前記第１ゲート絶縁膜との間にも形成され、
    前記ベース領域と前記エミッタ領域との境界は、前記第１トレンチの側面と前記第１ゲート絶縁膜との間に形成されている前記第１絶縁膜よりも深い位置に位置する、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１トレンチの内部で前記第１ゲート電極の側面に接している前記第１ゲート絶縁膜の一部も除去されることで、前記第１ゲート電極の側面の一部が露出し、
    前記（ｇ）工程では、露出している前記第１ゲート電極の側面の一部にも、前記第１絶縁膜が形成され、
    前記境界は、前記（ｆ）工程で露出した前記第１ゲート電極の側面の一部よりも深い位置に位置する、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記（ｉ）工程では、砒素およびリンの両方をイオン注入することで、前記複数のエミッタ領域が形成される、半導体装置の製造方法。
  15. 請求項８に記載の半導体装置の製造方法において、
    （ｊ）前記（ｈ）工程後または前記（ｉ）工程後、前記ベース領域に、イオン注入法によって、前記第２導電型の不純物を導入することで、前記複数の前記エミッタ領域の間に、前記ベース領域よりも低い不純物濃度を有する前記第２導電型の不純物領域、または、真性半導体領域であるカウンタードープ領域を形成する工程、
    を更に備える、半導体装置の製造方法。
JP2022083033A 2022-05-20 2022-05-20 半導体装置およびその製造方法 Pending JP2023170928A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022083033A JP2023170928A (ja) 2022-05-20 2022-05-20 半導体装置およびその製造方法
US18/185,065 US20230411502A1 (en) 2022-05-20 2023-03-16 Semiconductor device and method of manufacturing the same
CN202310374624.9A CN117096181A (zh) 2022-05-20 2023-04-10 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022083033A JP2023170928A (ja) 2022-05-20 2022-05-20 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2023170928A true JP2023170928A (ja) 2023-12-01

Family

ID=88772478

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022083033A Pending JP2023170928A (ja) 2022-05-20 2022-05-20 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20230411502A1 (ja)
JP (1) JP2023170928A (ja)
CN (1) CN117096181A (ja)

Also Published As

Publication number Publication date
CN117096181A (zh) 2023-11-21
US20230411502A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
US8361865B2 (en) Method of manufacturing a semiconductor device having vertical MOSFET
US9099552B2 (en) Semiconductor device and method of manufacturing the same
TWI417965B (zh) 具有自我偏壓電極的橫向功率裝置
JP6666671B2 (ja) 半導体装置
CN101740395A (zh) 半导体组件以及制造方法
JP3915180B2 (ja) トレンチ型ｍｏｓ半導体装置およびその製造方法
CN102694009A (zh) 半导体器件及其制造方法
JP2023060154A (ja) 半導体装置
CN100463222C (zh) 半导体装置及其制造方法
TW201340327A (zh) 頂部汲極橫向擴散金屬氧化物半導體、半導體功率元件及其製備方法
JP2008078397A (ja) 絶縁ゲート型半導体装置の製造方法
US8269274B2 (en) Semiconductor device and method for fabricating the same
JP2005327799A (ja) 半導体装置の製造方法
JP2012216577A (ja) 絶縁ゲート型半導体装置
US9190480B2 (en) Method and contact structure for coupling a doped body region to a trench electrode of a semiconductor device
TW200304188A (en) Semiconductor component and manufacturing method
JP2004200441A (ja) 半導体装置とその製造方法
JP2023170928A (ja) 半導体装置およびその製造方法
JP4146857B2 (ja) 半導体装置及びその製造方法
US20230197827A1 (en) Semiconductor device and method of manufacturing the same
US20240178277A1 (en) Semiconductor device and method of manufacturing the same
US20240213357A1 (en) Semiconductor device and method of manufacturing the same
US20240120406A1 (en) Method of manufacturing semiconductor device
WO2024017136A1 (zh) 一种半导体器件结构及其制备方法
JP2024003808A (ja) 半導体装置およびその製造方法