CN117096181A - 半导体器件及其制造方法 - Google Patents

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吉田哲也
高桥幸雄
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Abstract

本公开的各实施例涉及半导体器件及其制造方法。一种半导体器件，包括n型半导体衬底、沟槽、经由栅极绝缘膜形成在该沟槽中的栅极电极、形成在该半导体衬底中的p型基极区域和形成在该基极区域中的n型发射极区域。在平面图中，该沟槽在Y方向上延伸。多个发射极区域中的相邻发射极区域被形成为沿着该Y方向彼此间隔开一段距离。该距离比该发射极区域中的每个发射极区域在Y方向上的宽度的1/5宽并且比该宽度窄。

Description

半导体器件及其制造方法
相关申请的交叉引用
2022年5月20日提交的日本专利申请第2022-083033号的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，并且特别涉及一种包括形成在沟槽中的栅极电极的半导体器件及其制造方法。
背景技术
作为具有低导通电阻的IGBT(绝缘栅双极晶体管)，沟槽栅IGBT得到了广泛的应用。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开第2013-140885号
例如，专利文献1公开了具有GGEE结构的IGBT。在此类IGBT中，在n型半导体衬底中形成沟槽，并且栅极电极被掩埋在沟槽中，其中栅极绝缘膜介于栅极电极和沟槽之间。另外，在半导体衬底中形成p型基极区域，并且在p型基极区域的上侧上形成n型发射极区域。在不同于栅极绝缘膜的绝缘膜形成在半导体衬底上的状态下，通过离子注入形成基极区域和发射极区域。
发明内容
在常规技术中，在沟槽中和半导体衬底上形成栅极绝缘膜，在栅极绝缘膜上沉积多晶硅膜，并且使多晶硅膜经受干蚀刻。因此，半导体衬底上的多晶硅膜被移除，并且多晶硅膜被埋在沟槽中作为栅极电极。当在半导体衬底上执行离子注入时，为了减小对半导体衬底的损坏，半导体衬底上的栅极绝缘膜被用作贯通膜。
然而，栅极绝缘膜的厚度相对较大，导致在形成栅极绝缘膜时和在多晶硅膜上进行干蚀刻时栅极绝缘膜的厚度变化。因此，如专利文献1，半导体衬底上的栅极绝缘膜被移除，并且在半导体衬底上执行再氧化处理。因此，在半导体衬底上重新形成另一个氧化硅膜是有效的。利用该新形成的氧化硅膜作为贯通膜，在半导体衬底上执行离子注入，使得在半导体衬底中形成基极区域和发射极区域。应注意的是，再氧化处理是使用氧气的热氧化处理，一般称为干氧化处理。
这里，根据本申请的发明人的研究，发现当执行再氧化处理时，界面状态增加，并且在栅极绝缘膜中形成氢离子，PBTI(正偏压温度不稳定性)劣化。随着时间的流逝，PBTI的劣化导致此类缺陷使得阈值电压的波动出现。特别地，半导体器件的可靠性降低。
同时，在半导体器件中，短路耐受时间(在电流流动直到集电极电流饱和的状态下，半导体器件尚未由于闩锁而损坏的时间段)被用作评估产品的指标中的一个。为了实现半导体器件的高性能，需要增加电流，但是短路耐受时间随着电流的增加而减小。在此情况下，相邻发射极区域之间的间隔更窄，并且沿着栅极电极的每个发射极区域的面积很大，使得PBTI的劣化明显。
本申请的主要目的是实现防止由PBTI劣化导致的阈值电压波动和提高短路耐受时间两者。这使得可以确保半导体器件的可靠性并且改善半导体器件的性能。根据本说明书和附图的描述，本申请的其他目的和新颖特征将变得显而易见。
以下将简要描述本申请中公开的实施例中的典型实施例的概要。
根据一个实施例的半导体器件包括：第一导电类型的半导体衬底；第一沟槽，形成在半导体衬底中；第一栅极绝缘膜，形成在第一沟槽中；第一栅极电极，形成在第一栅极绝缘膜上以便掩埋第一沟槽内部；第二导电类型的基极区域，该第二导电类型与第一导电类型是相反的导电类型，该基极区域形成在半导体衬底中，使得基极区域的底部部分比第一沟槽的底部部分浅；以及第一导电类型的多个发射极区域，形成在基极区域中。这里，第一沟槽在第一方向上延伸，在平面图中，多个发射极区域中的相邻发射极区域沿着第一方向彼此间隔开第一距离，多个发射极区域中的每个发射极区域在第一方向上具有第一宽度，并且第一距离比第一宽度的1/5宽并且比第一宽度窄。
根据一个实施例的半导体器件的制造方法包括：(a)制备第一导电类型的半导体衬底；(b)在(a)之后，在半导体衬底中形成第一沟槽；(c)在(b)之后，在第一沟槽中和半导体衬底上形成第一栅极绝缘膜；(d)在(c)之后，在第一栅极绝缘膜上形成第一导电膜以便掩埋第一沟槽的内部；(e)在(d)之后，移除形成在第一沟槽外部的第一导电膜，使得在第一沟槽中形成由第一导电膜形成的第一栅极电极；(f)在(e)之后，移除形成在半导体衬底上的第一栅极绝缘膜；(g)在(f)之后，在半导体衬底上形成第一绝缘膜；(h)在(g)之后，通过离子注入在半导体衬底中形成导电类型与第一导电类型相反的第二导电类型的基极区域，使得基极区域的底部部分比第一沟槽的底部部分浅；以及(i)在(h)之后，通过离子注入在基极区域中形成多个第一导电类型的发射极区域。这里，第一沟槽在第一方向上延伸，在平面图中，在(i)中，多个发射极区域中的相邻发射极区域被形成为在第一方向上彼此间隔开第一距离，多个发射极区域中的每个发射极区域在第一方向上具有第一宽度，并且第一距离比第一宽度的1/5宽，并且比第一宽度窄。
根据一个实施例，可以确保半导体器件的可靠性并且提高半导体器件的性能。
附图说明
图1是示出根据第一实施例的半导体器件的平面图。
图2是示出根据第一实施例的半导体器件的主要部分的平面图。
图3是示出根据第一实施例的半导体器件的横截面视图。
图4是示出根据第一实施例的半导体器件的制造过程的横截面视图。
图5是示出从图4继续的制造过程的横截面视图。
图6是示出从图5继续的制造过程的横截面视图。
图7是示出从图6继续的制造过程的横截面视图。
图8是示出从图7继续的制造过程的横截面视图。
图9是示出从图8继续的制造过程的横截面视图。
图10是示出图6中制造过程细节的放大横截面视图。
图11是示出从图10继续的制造过程的放大横截面视图。
图12是示出从图11继续的制造过程的放大横截面视图。
图13是示出从图12继续的制造过程的放大横截面视图。
图14是示出了从图13继续的制造过程和部件之间的深度关系的放大横截面视图。
图15是示出部件之间深度关系的放大横截面视图。
图16是示出通过分析PBTI劣化而获得的结果的曲线图。
图17是表示PBTI的劣化模型的放大横截面视图。
图18是示出通过分析相邻发射极区域之间的距离和阈值电压波动获得的结果的曲线图。
图19是示出图18中分析模型的横截面视图。
图20是示出图18中分析模型的横截面视图。
图21是示出图18中分析模型的横截面视图。
图22是示出图18中分析模型的横截面视图。
图23是示出根据第二实施例的半导体器件的PBTI的劣化模型的放大横截面视图。
图24是示出通过分析PBTI劣化获得的结果的曲线图。
图25是示出根据第二实施例的部件之间的深度关系的放大横截面视图。
图26是示出根据第二实施例的部件之间的深度关系的放大横截面视图。
图27是示出根据第三实施例的半导体器件的主要部分的横截面视图。
图28是示出根据第一修改示例的半导体器件的主要部分的平面图。
图29是示出根据第二修改示例的半导体器件的主要部分的平面图。
图30是示出根据第二修改示例的半导体器件的主要部分的平面图。
具体实施方式
在下文中，将参考附图详细描述本申请的实施例。注意，贯穿用于描述实施例的附图，具有相同功能的部件由相同的附图标记表示，并且省略其重复描述。另外，除非在以下实施例中特别需要，否则原则上不重复相同或类似部分的描述。
另外，本申请中所描述的X方向、Y方向和Z方向彼此交叉且正交。在本申请中，Z方向被用作结构元件的竖直方向、高度方向或厚度方向进行描述。另外，在本申请中使用的“平面图”、“在平面图中”或类似表述意味着由X方向和Y方向形成的平面是“平面”并且此“平面”是从Z方向观察的。
第一实施例
半导体器件的结构
下面将参考图1至图3描述根据第一实施例的半导体器件100的结构。第一实施例的主要特征在于沿着栅极电极GE1形成的发射极区域NE的结构。下面将参考图18至图22详细描述此类特征。在描述该特征之前，将描述半导体器件100的整体结构及其制造方法。
图1是示出作为半导体器件100的半导体芯片的平面图。如图1中所示，半导体器件100的主要部分覆盖有发射极电极EE。在发射极电极EE的外周形成有栅极布线GW。
发射极电极EE和栅极布线GW中的每一者的一部分被未图示的保护膜覆盖。从此保护膜暴露的相应区域是发射极焊盘EP和栅焊盘GP。外部连接构件(诸如引线键合或夹子(铜板))连接在发射极焊盘EP和栅焊盘GP上，使得半导体器件100电连接到另一半导体芯片、布线衬底等。
图2是示出对应于图1中示出的单元区域1A的主要部分的平面图。在单元区域1A中，形成诸如IGBT的半导体元件。图2中示出的IGBT是GGEE结构的IGBT并且是能够使用IE(注入提高)效应的IE型IGBT。
IE效应是其中当IGBT处于导通状态时使得正空穴几乎不从发射极电极EE侧放电，从而增加漂移区域NV中累积的电荷的浓度的技术。因此，半导体器件100具有执行IGBT的主要操作的有源单元AC和除有源单元AC之外的无源单元IAC。有源单元AC的栅极电极GE1电连接到栅极布线GW，并且在IGBT操作时，栅极电势被供应给栅极电极GE1。无源单元IAC的栅极电极GE2电连接到发射极电极EE，并且在IGBT操作时，发射极电势被供应给栅极电极GE2。
图3是沿着图2中示出的线A-A截取的横截面视图。半导体器件100包括具有低浓度的n型漂移区域NV的半导体衬底SUB。这里，n型半导体衬底SUB本身构成漂移区域NV。注意的是，漂移区域NV可以是具有n型硅衬底和通过外延生长在硅衬底上掺杂磷(P)而生长的半导体层的层叠体。在本申请中，此类层叠体也将被描述为半导体衬底SUB。
在半导体衬底SUB的后表面侧上，半导体衬底SUB具有形成在其中的n型场截止区域(杂质区域)NS。提供场截止区域NS以防止在关断IGBT时从半导体衬底SUB的前表面侧上的pn结延伸的耗尽层到达p型集电极区域PC。
在半导体衬底SUB的后表面侧上，半导体衬底SUB具有形成在其中的p型集电极区域(杂质区域)PC。集电极区域PC定位在场截止区域NS的下方。
在半导体衬底SUB的后表面下方，形成集电极CE。集电极电极CE电连接到集电极区域PC，以向集电极区域PC供应集电极电势。集电极CE由包括例如AlSi膜、Ti膜、NiV膜和Au膜的金属膜形成。
在半导体衬底SUB的前表面侧上，半导体衬底SUB具有形成在其中的沟槽TR。沟槽TR穿透稍后描述的发射极区域NE和基极区域PB，并且到达半导体衬底SUB。沟槽TR的深度例如为2μm或大于2μm且3μm或小于3μm。
在沟槽TR中，形成栅极绝缘膜GI。栅极电极GE1和GE2形成在栅极绝缘膜GI上以便掩埋沟槽TR的内部。栅极绝缘膜GI例如是氧化硅膜，栅极电极GE1和GE2例如是掺杂有n型杂质的多晶硅膜。栅极绝缘膜GI的厚度例如是100nm。
在有源单元AC中，在一对沟槽TR(一对栅极电极GE1)之间的半导体衬底SUB中，形成空穴阻挡区域(杂质区域)NHB。空穴阻挡区域NHB具有形成在其中的p型基极区域(杂质区域)PB。p型基极区域PB具有形成在其中的n型发射极区域(杂质区域)NE。基极区域PB的底部部分比沟槽TR的底部部分浅，发射极区域NE的底部部分比基极区域PB的底部部分浅。
在无源单元IAC中，在一对沟槽TR(一对栅极电极GE2)之间的半导体衬底SUB中，形成空穴阻挡区域NHB。另外，在栅极电极GE1和栅极电极GE2之间的半导体衬底SUB中，形成有p型浮置区域(杂质区域)PF。在空穴阻挡区域NHB和浮置区域PF中，形成p型基极区域PB。优选地，浮置区域PF可以形成到比沟槽TR的底部部分深的位置，以便增加耐压特征，并且更优选地，可以形成为覆盖沟槽TR的底部部分。
在半导体衬底SUB上形成层间绝缘膜IL。层间绝缘膜IL包括形成在半导体衬底SUB上的绝缘膜IF1和形成在绝缘膜IF1上的绝缘膜IF2。绝缘膜IF1是氧化硅膜。绝缘膜IF2是包括硼和磷的氧化硅膜，该氧化硅膜是BPSG(硼磷硅酸盐玻璃)膜。绝缘膜IF1的厚度例如为20nm或大于20nm且50nm或小于50nm。
在有源单元AC中，接触孔CH穿透层间绝缘膜IL和发射极区域NE，并且到达基极区域PB。接触孔CH形成为与发射极区域NE和基极区域PB接触。
在接触孔CH的上侧，层间绝缘膜IL凹陷。因此，发射极区域NE的上表面的一部分从层间绝缘膜IL暴露出来。因此，发射极电极EE不仅与接触孔CH中的发射极区域NE的侧表面接触，而且与发射极区域NE的上表面的一部分接触。这使得可以减小发射极电极EE和发射极区域NE之间的接触电阻。
无源单元IAC中的接触孔CH的配置也基本上类似于有源单元AC中的配置，除了存在发射极区域NE。在有源单元AC和无源单元IAC中的每一者中，在接触孔CH的底部部分周围，形成有p型高浓度扩散区域(杂质区域)PR。提供高浓度扩散区域PR以便减小到发射极电极EE的接触电阻并且防止闩锁。
注意，尽管这里没有提供图示，但是接触孔CH也形成在栅极电极GE1和GE2中的每一者的一部分上。
发射极电极EE形成在层间绝缘膜IL上以便掩埋接触孔CH的内部。发射极电极EE电连接到发射极区域NE、基极区域PB、高浓度扩散区域PR和栅极电极GE2，向这些区域供应发射极电势。
注意，尽管这里没有提供图示，但是在与发射极电极EE相同的过程中形成的栅极布线GW也形成在层间绝缘膜IL上。栅极布线GW埋在栅极电极GE1上的接触孔CH中，并且电连接到栅极电极GE1，向栅极电极GE1供应栅极电势。此类发射极电极EE和栅极布线GW由例如TiW膜和形成在上述TiW膜上的铝膜形成。上述铝膜是发射极电极EE和栅极布线GW的主要导电膜，并且比上述TiW膜足够厚。
另外，发射极电极EE和栅极布线GW可以各自包括上述TiW膜和上述铝膜并且可以各自包括形成在层间绝缘膜IL上的布线部分和形成在接触孔CH中的插塞。在此情况下，上述插塞包括具有阻挡金属膜和导电膜的层叠膜。上述阻挡金属膜由例如包括钛膜和形成在上述钛膜上的氮化钛膜的层叠膜形成。上述导电膜由例如钨膜形成。
作为示例，下面将提供每个杂质区域的杂质浓度。漂移区域NV具有为1×1013cm-3或大于1×1013cm-3且2×1014cm-3或小于2×1014cm-3的杂质浓度。场截止区域NS具有为5×1016cm-3或大于5×1016cm-3且5×1017cm-3或小于5×1017cm-3的杂质浓度，该杂质区域高于漂移区域NV的杂质浓度。空穴阻挡区域NHB具有为1×1016cm-3或大于1×1016cm-3且1×1017cm-3或小于1×1017cm-3的杂质浓度，该杂质浓度高于漂移区域NV的杂质浓度。发射极区域NE具有为1×1018cm-3或大于1×1018cm-3且1×1021cm-3或小于1×1021cm-3的杂质浓度，该杂质浓度高于空穴阻挡区域NHB的杂质浓度。集电极区域PC的杂质浓度为1×1017cm-3或大于1×1017cm-3且1×1021cm-3或小于1×1021cm-3。浮置区域PF具有为1×1015cm-3或大于1×1015cm-3且1×1016cm-3或小于1×1016cm-3的杂质浓度。基极区域PB具有为1×1016cm-3或大于1×1016cm-3且1×1018cm-3或小于1×1018cm-3的高于浮置区域PF的杂质浓度的杂质浓度。高浓度扩散区域PR具有1×1018cm-3或大于1×1018cm-3且1×1021cm-3或小于1×1021cm-3的杂质浓度，该杂质浓度高于基极区域PB的杂质浓度。
半导体器件的制造方法
下面将参考图4至图9描述根据第一实施例的半导体器件100的制造方法。
如图4中所示，首先，制备具有n型漂移区域NV的半导体衬底SUB。接下来，通过光刻和离子注入在半导体衬底SUB中形成n型空穴阻挡区域NHB和p型浮置区域PF。
随后，在半导体衬底SUB中形成沟槽TR。首先，在半导体衬底SUB上，例如，形成包括氧化硅膜的绝缘膜，并且通过光刻和干蚀刻，上述绝缘膜被图案化以形成硬掩模。然后，利用上述硬掩模作为掩模，使半导体衬底SUB经受各向异性蚀刻，并且因此，在半导体衬底SUB中形成沟槽TR。此后，通过湿蚀刻等移除上述硬掩模。
如图5中所示，首先，对半导体衬底SUB进行例如1000℃或大于1000℃且1200℃或小于1200℃的热处理，由此使包含在空穴阻挡区域NHB和浮置区域PF中的杂质扩散。根据此热处理，空穴阻挡区域NHB的扩散在沟槽TR的底部部分附近延伸，并且浮置区域PF的扩散延伸到比沟槽TR的底部部分深的位置，从而覆盖沟槽TR的底部部分。
随后，在沟槽TR中和半导体衬底SUB上形成栅极绝缘膜GI。通过使用水蒸气的热氧化处理(湿氧化处理)，在950℃的气氛中实施栅极绝缘膜GI的形成。栅极绝缘膜GI的厚度例如是100nm。然后，以掩埋沟槽TR内部的方式(例如通过CVD)，在栅极绝缘膜GI上形成掺杂有n型杂质的导电膜PL，诸如多晶硅膜。
如图6中所示，首先，通过干蚀刻，移除形成在沟槽TR外部的导电膜PL。形成在沟槽TR中的导电膜PL保持作为栅极电极GE1和GE2。然后，通过各向异性蚀刻和各向同性蚀刻，移除形成在沟槽TR外部的栅极绝缘膜GI。
如图7中所示，在半导体衬底SUB上，形成包括氧化硅膜的绝缘膜IF1。绝缘膜IF1的形成通过在950℃的气氛中使用氧气的热氧化处理(干氧化处理)实施。绝缘膜IF1的厚度例如为20nm或大于20nm且50nm或等于50nm。
随后，利用绝缘膜IF1作为贯通膜，通过光刻和离子注入，在半导体衬底SUB(浮置区域PF和空穴阻挡区域NHB)中形成p型基极区域PB。然后，通过光刻和离子注入，在有源单元AC的基极区域PB中形成n型发射极区域NE。
然后，例如，通过CVD，在绝缘膜IF1上形成绝缘膜IF2。绝缘膜IF2是包含硼和磷的氧化硅膜并且是BPSG膜。绝缘膜IF1和绝缘膜IF2中的每一者构成层间绝缘膜IL的一部分。绝缘膜IF2的厚度大于绝缘膜IF1的厚度，例如为1000nm。随后，例如，绝缘膜IF2在950℃下经受例如30秒的热处理(回流过程)。由于该回流过程，绝缘膜IF2被软化，使得绝缘膜IF2的上表面被平坦化。
如图8中所示，通过光刻和干蚀刻，在绝缘膜IF2、绝缘膜IF1、发射极区域NE和基极区域PB中形成接触孔CH。接触孔CH的底部部分定位在基极区域PB中。
接下来，通过光刻和离子注入，在接触孔CH的底部部分形成p型高浓度扩散区域PR。此后，例如，在950℃下实施30秒的热处理，激活包含在杂质区域中的每个杂质区域中的杂质。
如图9中所示，对绝缘膜IF2和绝缘膜IF1进行各向同性蚀刻，从而使绝缘膜IF2和绝缘膜IF1凹陷。在该各向同性蚀刻中，例如，使用包含氢氟酸的水溶液。因此，定位在半导体衬底SUB上的接触孔CH的开口宽度大于定位在半导体衬底SUB中的接触孔CH的开口宽度。注意，由各向同性蚀刻产生的绝缘膜IF2和绝缘膜IF1的凹陷量基本上是130nm。
接下来，以掩埋接触孔CH内部的方式，在层间绝缘膜IL上形成发射极电极EE。首先，例如，通过溅射，在层间绝缘膜IL上形成TiW膜，并且例如，通过溅射在上述TiW膜上形成铝膜。接下来，通过光刻和干蚀刻，上述TiW膜和上述铝膜被图案化以形成发射极电极EE。注意，尽管这里没有提供图示，但是栅极布线GW也在与形成发射极电极EE的过程相同的过程中形成。
另外，在通过上述溅射实施上述TiW膜的形成之后，为了形成金属合金，实施氢退火处理。例如，氢退火处理在400℃或大于400℃且600℃或小于600℃的氢气气氛中实施30分钟。
此后，通过以下制造过程，获得图3中示出的结构。首先，从半导体衬底SUB的后表面侧实施离子注入，使得形成n型场截止区域NS和p型集电极区域PC。在实施离子注入之后，在这些区域上实施激光退火，激活包含在场截止区域NS和集电极区域PC中的杂质。然后，在暴露在半导体衬底SUB的后表面侧上的集电极区域PC上，例如通过溅射形成诸如AlSi膜、Ti膜、NiV膜和Au膜的金属膜。此金属膜用作集电极CE。
本申请发明人的研究
如上所描述的，栅极绝缘膜GI的厚度相对较大，并且因此，在栅极绝缘膜GI的形成和导电膜PL的干蚀刻时，栅极绝缘膜GI的厚度趋于变化。因此，在第一实施例中，再次形成具有均匀且小厚度的绝缘膜IF1，并且绝缘膜IF1用作离子注入的贯通膜。
另外，栅极绝缘膜GI通过湿氧化处理形成，绝缘膜IF1通过干氧化处理形成。在湿氧化处理中，水蒸气的溶解度大，并且H2O分子的扩散速率大。因此，湿氧化处理中的氧化速率比干氧化处理中的氧化速率快。在干氧化处理中，氧化速率较慢。然而，由于形成了具有均匀厚度的膜，因此干氧化处理的使用适合于绝缘膜IF1的形成。
下面将参考图10至图15详细描述图6和后续附图中的制造过程。图10示出了其中在形成栅极绝缘膜GI和导电膜PL之后移除形成在沟槽TR外部的导电膜PL并且形成栅极电极GE1的状态。
这里，如图10中所示，为了恢复由蚀刻对栅极电极GE1的上表面造成的损坏，使用氧气在950℃的气氛中实施热氧化处理(干氧化处理)，并且因此，可以在栅极电极GE1的上表面上形成薄的氧化硅膜。在图10中，以与栅极绝缘膜GI集成的方式示出了此类氧化硅膜。
注意，这里描述了栅极电极GE1的周边。然而，除了发射极区域NE的形成之外，还在栅极电极GE2的周边实施类似于栅极电极GE1的制造过程。
如图11中所示，对栅极绝缘膜GI进行各向异性蚀刻，以使栅极绝缘膜GI的厚度变小。在该情况下，当试图通过各向异性蚀刻完全移除半导体衬底SUB上的栅极绝缘膜GI时，在过蚀刻时，在半导体衬底SUB中导致由蚀刻导致的不期望的损坏。为了防止这种可能的损坏，通过各向异性蚀刻移除栅极绝缘膜GI的大部分，并且栅极绝缘膜GI部分地留在沟槽TR的外部。
如图12中所示，使栅极绝缘膜GI经受各向同性蚀刻，以移除形成在沟槽TR外部的栅极绝缘膜GI。在该情况下，蚀刻也从栅极电极GE1的上表面侧进行，并且因此，栅极绝缘膜GI的与沟槽TR中的栅极电极GE1的侧表面接触的一部分也被移除。因此，栅极电极GE1的侧表面的对应部分被暴露。也就是说，栅极电极GE1的上表面被暴露。
如图13中所示，包括氧化硅膜的绝缘膜IF1形成在半导体衬底SUB上。通过使用氧气在950℃的气氛中进行热氧化处理(干氧化处理)来实施绝缘膜IF1的形成。另外，形成在半导体衬底SUB上的绝缘膜IF1的厚度小于图5中形成在半导体衬底SUB上的栅极绝缘膜GI的厚度，并且等于或小于栅极绝缘膜GI厚度的一半，例如为20nm或大于20nm且50nm或小于50nm。
根据上述干氧化处理，绝缘膜IF1像鸟嘴一样形成在沟槽TR的侧表面和栅极绝缘膜GI之间。另外，绝缘膜IF也形成在栅极电极GE1的侧表面的暴露部分上。特别地，栅极电极GE1的上部被氧化，并且由栅极电极GE1的上表面和栅极电极GE1的侧表面形成的角部被氧化。应注意的是，栅极绝缘膜GI和绝缘膜IF1彼此集成。然而，为了促进对描述的理解，它们在这里被分开图示。
接下来，如图14中所示，通过光刻和离子注入，在半导体衬底SUB中形成基极区域PB，并且在基极区域PB中形成发射极区域NE。这些离子注入是在绝缘膜IF1用作贯通膜的情况下实施的。在能量被设置为110keV并且剂量被设置为1×1013cm2或大于1×1013cm2且2×1013cm2或小于2×1013cm2的条件下，使用硼来实施基极区域PB的离子注入。在能量被设置为100keV并且剂量被设置为1×1015cm2或大于1×1015cm2且5×1015cm2或小于5×1015cm2的条件下，使用砷来实施用于发射极区域NE的离子注入。
在第一实施例中，基极区域PB和发射极区域NE之间的边界10例如被定位在距半导体衬底SUB的上表面100nm或大于100nm且200nm或小于200nm的位置。
附图标记D1指示形成在沟槽TR的侧表面和栅极绝缘膜GI之间的绝缘膜IF1的深度位置。附图标记D2指示形成在栅极电极GE1的侧表面的一部分上的绝缘膜IF1的深度位置。边界10定位在比绝缘膜IF1的这些深度位置D1和D2浅的位置。另外，如图15中所示，边界10定位在比图12中的栅极电极GE1的侧表面的暴露部分(深度D3)浅的位置。应注意的是，深度D3与深度D2基本上相同。
根据本申请的发明人的研究，发现当实施干氧化处理时，界面状态增加，并且形成氢离子，导致PBTI的劣化。最初，界面状态是界面处存在的SiH结断开的状态。在H2O的气氛中实施湿氧化处理，并且因此，界面状态变成氢离子在H2O中重新结合的状态，并且SiH结可能再生。因此，湿氧化处理被认为可能减小界面状态。相比之下，干氧化处理在氧气气氛中实施，并且因此，SiH结几乎不再生。因此，干氧化处理被认为几乎不减小界面状态。
图16是示出由本申请的发明人通过分析PBTI的劣化获得的结果的曲线图。图17是示出根据第一实施例的PBTI劣化模型的放大横截面视图。
在图16中，示出了研究示例(白色圆圈)和第一实施例(黑色圆圈)。在研究示例(白色圆圈)中，不实施通过干氧化处理移除栅极绝缘膜GI和形成绝缘膜IF1，并且栅极绝缘膜GI用作离子注入的贯通膜。在第一实施例(黑色圆圈)中，由于随着时间的流逝PBTI的劣化，阈值电压(Vth)波动。本申请的发明人使用成分分离法发现，PBTI的劣化是由栅极绝缘膜中氢离子的界面状态成分和捕获成分导致的。由于PBTI应力而扩散的氢离子终止界面状态，并且阈值电压降低。同时，当作为正电荷的氢离子靠近栅极绝缘膜GI和基极区域PB之间的界面时，氢离子在膜中起到捕获的作用，并且阈值电压被认为降低。
特别地，如图17中所示，当存在界面状态的部分和氢离子分布的部分用作沟道区域时，生成阈值电压(ΔVth)的波动。
第一实施例的主要特征
参考图2和图18至图22，下面将描述根据第一实施例的半导体器件100。
如图2中所示，沟槽TR、栅极电极GE1、栅极电极GE2和接触孔CH在Y方向上延伸。多个发射极区域NE形成在一对沟槽TR(一对栅极电极GE1)之间，并且形成为沿着Y方向彼此间隔开距离L1。定位在邻近栅极电极GE1的发射极区域NE下方的基极区域PB被用作沟道区域。
在图2中，多个发射极区域NE中的每个发射极区域NE在Y方向上的宽度被示为宽度W1。宽度W1是有效栅极宽度，并且多个宽度W1的总值用作一个有源单元AC中的整个栅极宽度。
图18是由本申请的发明人进行的实验的结果并且是示出由于上述PBTI劣化引起的阈值电压波动(ΔVth)和距离L1之间的关系的曲线图。另外，图19至图22是沿着图2中示出的线B-B截取的横截面视图并且相应地示意性地示出了图18中示出的情况1至4。
注意，如图19至图22中所示，发射极区域NE包括高浓度区域NEa和杂质浓度低于高浓度区域NEa的低浓度区域NEb。低浓度区域NEb是其中高浓度区域NEa中包含的杂质由于热处理而从高浓度区域NEa扩散的区域。注意，低浓度区域NEb不是具有均匀杂质浓度的区域，并且实际上是其中杂质浓度随着低浓度区域NEb远离高浓度区域NEa而降低的区域。
因此，更具体地，上述宽度W1是高浓度区域NEa在Y方向上的宽度W1a的总值和从高浓度区域NEa扩散的低浓度区域NEb的宽度W1b的两倍值。另外，上述距离L1是多个低浓度区域NEb中的相邻低浓度区域NEb在Y方向上彼此间隔开的距离。
如图18中所示，根据本申请的发明人进行的研究，发现阈值电压的波动根据距离L1的值而变化。例如，在情况1和情况4中，阈值电压的波动可以保持最小。然而，在情况2和情况3中，阈值电压的波动很大。
如图19中所示，如果距离L1足够宽并且相邻的发射极区域NE(低浓度区域NEb)彼此不接触，则电流不会在被定位在两个相邻发射极区域NE之间的基极区域PB中流动。因此，阈值电压的波动小。
然而，如图20和图21中所示，当距离L1为零或小于零并且相邻的低浓度区域NEb彼此接触时，电流也开始在定位在其接触部分周边的基极区域PB中流动。具体地，定位在上述接触部分周边的基极区域PB开始用作寄生沟道区域。与定位在高浓度区域NEa下方的基极区域PB相比，作为此寄生沟道区域的基极区域PB的暴露面积更大。因此，PBTI劣化的影响更加显著。换句话说，参考图17，在上述接触部分，边界10的位置被认为是更靠近半导体衬底SUB的上表面的位置。因此，PBTI劣化的影响更为显著。
如图22中所示，以高浓度区域NEa彼此重叠的此类方式使两个发射极区域NE彼此更靠近，使得可以防止阈值电压的波动到与情况1基本上相同的此类程度。也就是说，如果受PBTI劣化影响较大的部分被高浓度区域NEa覆盖，则情况1和情况4之间的差异仅是栅极宽度(发射极区域NE的宽度W1)。
以此方式，宽度W1被设置得较宽以增加有效栅极宽度，使得可以增加获得的电流量。同时，距离L1被设置为适当的值，使得由于PBTI的劣化引起的阈值电压的波动可以保持最小。也就是说，可以同时实现防止阈值电压的波动和提高短路耐受时间两者。因此，可以确保半导体器件100的可靠性并且提高半导体器件100的性能。
在第一实施例中，宽度W1a例如是1.0μm，宽度W1b例如是0.2μm，并且宽度W1例如是1.4μm。从将PBTI的劣化影响保持在最小的角度来看，距离L1可以优选地比宽度W1的1/5宽。另外，考虑到掩模的未对准、相对于低浓度区域NEb的扩散系数的裕度等，距离L1可以优选地为0.2μm或大于0.2μm。
同时，当距离L1设置得太宽时，有源单元AC中的整个栅极宽度的比例很小，并且所获得的电流量降低。鉴于此，距离L1可以优选比宽度W1窄。也就是说，在第一实施例中，可以优选地满足“宽度W1/5<距离L1<宽度W1”的关系。另外，作为下限值，距离L1优选地为0.2μm或大于0.2μm。
第二实施例
参考图23至图26，下面将描述根据第二实施例的半导体器件100。应注意的是，在以下描述中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例的重复描述。
在第二实施例中，与第一实施例相比，发射极区域NE形成得更深。因此，对发射极区域NE实施两次离子注入。在能量设置为100keV并且剂量设置为1×1015cm2或大于1×1015cm2且5×1015cm2或小于5×1015cm2的条件下，使用砷实施第一次离子注入。在能量设置为70keV且剂量设置为1×1014cm2或大于1×1014cm2且1×1015cm2或小于1×1015cm2的条件下，使用磷实施第二次离子注入。
如图23中所示，在第二实施例中，基极区域PB和发射极区域NE之间的边界10在距半导体衬底SUB的上表面大于等于300nm且小于等于500nm处定位。因此，边界10的位置被设置得较深，可以使用PBTI劣化很少发生的部分作为沟道区域，而不使用由于PBTI劣化而可能发生阈值电压波动的部分作为沟道区域。
图24是示出在第一实施例和第二实施例中的每一者中阈值电压波动的曲线图。在第二实施例(白色圆圈)中，与第一实施例(白色正方形)相比，显然抑制了阈值电压的波动。因此，可以进一步提高半导体器件100的可靠性。
注意，如图25中所示，在第二实施例中，边界10被定位得比绝缘膜IF1的深度D1和D2深。另外，如图26中所示，边界10被定位得比图12中所示的栅极电极GE1的侧表面的暴露部分深(深度D3)。
例如，也可以如下面描述的，边界10比绝缘膜IF1更深地定位。如图25和图26中所示，由于干氧化处理，定位在边界10的上侧上的栅极电极GE1和发射极区域NE之间的距离L2比定位在边界10的下侧上的栅极电极GE1和基极区域PB之间的距离L3宽。另外，距离L2随着越靠近栅极电极GE1的上表面而变得越宽。此外，换句话说，在边界10的上侧上，栅极电极GE1的宽度随着越靠近栅极电极GE1的上表面越窄。栅极电极GE1的上表面处的距离L2和距离L3之间的差为大30nm或大于且100nm或小于100nm。
第三实施例
参考图27，将描述根据第三实施例的半导体器件100。应注意的是，在以下描述中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例的重复描述。图27是沿着图2中示出的线B-B截取的横截面视图。
如图27中所示，在第三实施例中，在多个发射极区域NE的相邻发射极区域NE之间形成反掺杂区域PD。反掺杂区域PD是具有低于基极区域PB或本征半导体区域的杂质浓度的杂质浓度的p型杂质区域。另外，反掺杂区域PD形成为比基极区域PB浅并且比高浓度区域NEa深。
上面所描述的反掺杂区域PD是在基极区域PB的形成过程或发射极区域的形成过程之后通过例如离子注入用诸如硼的p型杂质掺杂基极区域PB而形成的。反掺杂区域PD的杂质浓度被设置为使得在第一实施例中为低浓度区域NEb的区域被反转为p型杂质区域，或变为抵消低浓度区域NEb的杂质浓度的此类程度。
反掺杂区域PD的存在可以降低多个发射极区域NE中的相邻发射极区域NE彼此接触的可能性。因此，可以容易地抑制由于PBTI的劣化引起的阈值电压的波动。另外，不必考虑低浓度区域NEb在Y方向上的宽度W1b，使得可以使相邻的发射极区域NE以宽度W1b的量彼此更接近。
另外，第三实施例中描述的技术可以与第二实施例中描述的技术结合应用。
第一修改示例
参考图28，下面将描述根据第一实施例的第一修改示例的半导体器件100。
在第一修改示例中，发射极区域NE在Y方向上的宽度是宽度W2。另外，多个发射极区域NE中的相邻发射极区域在Y方向上彼此间隔开的距离是距离L4。宽度W2基本上是第一实施例中宽度W1的三倍，并且距离L4基本上是第一实施中距离L1的三倍。
以该方式，即使在宽度W2和距离L4以相同比例变宽的情况下，有源单元AC的整个栅极宽度与第一实施例中的相同，并且因此，所获得的电流量保持不变。因此，同样在第一修改示例中，可以实现对由于PBTI劣化引起的阈值电压的抑制和短路耐受时间的提高两者。
另外，第一修改示例中描述的技术可以与第二实施例和第三实施例中描述的技术结合应用。
第二修改示例
下面将参考图29和图30描述根据第一实施例的第二修改示例的半导体器件100。图30是沿着图29中示出的线A-A截取的横截面视图。
在第一实施例中，已经描述了具有GGEE结构的IGBT。本申请的技术也可以应用于具有另一结构的IGBT。在第二修改示例中，将描述GE结构IGBT。
如图29和图30中所示，在第二修改示例中，无源单元IAC中的沟槽TR和栅极电极GE2在X方向上与有源单元AC中的沟槽TR和栅极电极GE1相邻。有源单元AC中的基极区域PB、多个发射极区域NE和高浓度扩散区域PR形成在这些沟槽TR的相邻沟槽之间。
接触孔CH穿透层间绝缘膜IL和发射极区域NE并且到达基极区域PB。另外，接触孔CH形成为也到达栅极电极GE2的上部的一部分。因此，发射极电极EE不仅连接到发射极区域NE、基极区域PB和高浓度扩散区域PR，而且电连接到栅极电极GE2，向这些区域供应发射极电势。
同样在第二修改示例中，满足关系“宽度W1/5<距离L1<宽度W1”。此外，作为下限值，距离L1可以优选地为0.2μm或大于0.2μm。因此，可以实现阈值电压波动的抑制和短路耐受时间的提高两者。
另外，第二修改示例中描述的技术可以与第二实施例、第三实施例和第一修改示例中描述的技术相结合地应用。
在上文中，已经基于实施例具体描述了本发明的发明人做出的发明。然而，不用说，本发明不限于前述实施例并且可以在本发明的范围内进行各种修改和变更。

Claims (15)

1.一种半导体器件，包括：
第一导电类型的半导体衬底；
第一沟槽，形成在所述半导体衬底中；
第一栅极绝缘膜，形成在所述第一沟槽中；
第一栅极电极，形成在所述第一栅极绝缘膜上以掩埋所述第一沟槽的内部；
第二导电类型的基极区域，所述第二导电类型是与所述第一导电类型相反的导电类型，所述基极区域形成在所述半导体衬底中，使得所述基极区域的底部部分比所述第一沟槽的底部部分浅；以及
所述第一导电类型的多个发射极区域，形成在所述基极区域中，
其中在平面图中，所述第一沟槽在第一方向上延伸，
其中所述多个发射极区域中的相邻发射极区域沿着所述第一方向彼此间隔开第一距离，
其中所述多个发射极区域中的每个发射极区域在所述第一方向上具有第一宽度，并且
其中所述第一距离比所述第一宽度的1/5宽并且比所述第一宽度窄。
2.根据权利要求1所述的半导体器件，
其中所述第一距离为0.2μm或大于0.2μm。
3.根据权利要求1所述的半导体器件，
其中在基极区域和多个发射极区域中的每个发射极区域之间的边界的上侧上，所述第一栅极电极和所述多个发射极区域中的每个发射极区域之间的第二距离比在所述边界的下侧上，所述第一栅极电极和所述基极区域之间的第三距离宽，
其中所述第二距离随着其越靠近所述第一栅极电极的上表面而变得越宽，并且
其中在所述第一栅极电极的上表面处的所述第二距离和所述第三距离之差为30nm或大于30nm且100nm或小于100nm。
4.根据权利要求3所述的半导体器件，
其中所述多个发射极区域包括砷和磷两者。
5.根据权利要求1所述的半导体器件，包括：
反掺杂区域，形成在所述多个发射极区域中的相邻发射极区域之间，
其中所述反掺杂区域是第二导电类型的杂质区域，所述杂质区域具有比基极区域或本征半导体区域的杂质浓度低的杂质浓度。
6.根据权利要求1所述的半导体器件，包括：
第二沟槽，形成在所述半导体衬底中；
第二栅极绝缘膜，形成在所述第二沟槽中；以及
第二栅极电极，形成在所述第二栅极绝缘膜上以掩埋所述第二沟槽的内部，
其中在平面图中，所述第二沟槽在所述第一方向上延伸并且在与所述第一方向正交的第二方向上与所述第一沟槽相邻，
其中所述基极区域和所述多个发射极区域形成在所述第一沟槽和所述第二沟槽之间，
其中所述第一栅极电极和所述第二栅极电极中的每一者被供应有栅极电势，并且
其中所述基极区域和所述多个发射极区域中的每一者被供应有发射极电势。
7.根据权利要求1所述的半导体器件，包括：
第二沟槽，形成在所述半导体衬底中；
第二栅极绝缘膜，形成在所述第二沟槽中；以及
第二栅极电极，形成在所述第二栅极绝缘膜上以掩埋所述第二沟槽的内部，
其中在平面图中，所述第二沟槽在所述第一方向上延伸并且在与所述第一方向正交的第二方向上与所述第一沟槽相邻，
其中所述基极区域和所述多个发射极区域形成在所述第一沟槽和所述第二沟槽之间，
其中所述第一栅极电极被供应有栅极电势，并且
其中所述基极区域、所述多个发射极区域和所述第二栅极电极中的每一者被供应有发射极电势。
8.一种半导体器件的制造方法，所述方法包括：
(a)制备第一导电类型的半导体衬底；
(b)在所述(a)之后，在所述半导体衬底中形成第一沟槽；
(c)在所述(b)之后，在所述第一沟槽中和所述半导体衬底上形成第一栅极绝缘膜；
(d)在所述(c)之后，在所述第一栅极绝缘膜上形成第一导电膜以掩埋所述第一沟槽的内部；
(e)在所述(d)之后，移除形成在所述第一沟槽外部的所述第一导电膜，从而在所述第一沟槽中形成第一栅极电极，所述第一栅极电极由所述第一导电膜形成；
(f)在所述(e)之后，移除形成在所述半导体衬底上的所述第一栅极绝缘膜；
(g)在所述(f)之后，在所述半导体衬底上形成第一绝缘膜；
(h)在所述(g)之后，通过离子注入在所述半导体衬底中形成第二导电类型的基极区域，使得所述基极区域的底部部分比所述第一沟槽的底部部分浅，所述第二导电类型是与所述第一导电类型相反的导电类型；以及
(i)在所述(h)之后，通过离子注入在所述基极区域中形成所述第一导电类型的多个发射极区域，
其中在平面图中，所述第一沟槽在第一方向上延伸，
其中在所述(i)中，所述多个发射极区域中的相邻发射极区域被形成为在所述第一方向上彼此间隔开第一距离，
其中所述多个发射极区域中的每个发射极区域在所述第一方向上具有第一宽度，并且
其中所述第一距离比所述第一宽度的1/5宽并且比所述第一宽度窄。
9.根据权利要求8所述的方法，
其中所述第一距离为0.2μm或大于0.2μm。
10.根据权利要求8所述的方法，
其中在所述(c)中，通过使用氧气和水蒸气的热氧化处理来形成所述第一栅极绝缘膜，并且
其中在所述(g)中，通过使用氧气的热氧化处理来形成所述第一绝缘膜。
11.根据权利要求10所述的方法，
其中在所述(g)中形成在所述半导体衬底上的所述第一绝缘膜的厚度小于在所述(c)中形成在所述半导体衬底上的所述第一栅极绝缘膜的厚度。
12.根据权利要求8所述的方法，
其中在所述(g)中，所述第一绝缘膜形成在所述沟槽的侧表面和所述第一栅极绝缘膜之间，并且
其中所述基极区域和所述发射极区域之间的边界被定位得比形成在所述第一沟槽的所述侧表面和所述第一栅极绝缘膜之间的所述第一绝缘膜深。
13.根据权利要求12所述的方法，
其中在所述(f)中，与所述第一沟槽中的所述第一栅极电极的所述侧表面接触的所述第一栅极绝缘膜的部分被移除，并且所述第一栅极电极的所述侧表面的部分被暴露，
其中在所述(g)中，所述第一绝缘膜形成在所述第一栅极电极的所述侧表面的暴露部分上，并且
其中所述边界被定位得比所述(f)中的所述第一栅极电极的所述侧表面的所述暴露部分深。
14.根据权利要求13所述的方法，
其中在所述(i)中，通过执行砷和磷两者的离子注入，形成所述多个发射极区域。
15.根据权利要求8所述的方法，包括：
(j)在所述(h)或所述(i)之后，通过离子注入将所述第二导电类型的杂质注入所述基极区域，从而在所述多个发射极区域的相邻发射极区域之间形成反掺杂区域，所述反掺杂区域是所述第二导电类型的杂质区域，所述杂质区域具有比所述基极区域或本征半导体区域的杂质浓度低的杂质浓度。
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