KR100958630B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100958630B1
KR100958630B1 KR1020070141254A KR20070141254A KR100958630B1 KR 100958630 B1 KR100958630 B1 KR 100958630B1 KR 1020070141254 A KR1020070141254 A KR 1020070141254A KR 20070141254 A KR20070141254 A KR 20070141254A KR 100958630 B1 KR100958630 B1 KR 100958630B1
Authority
KR
South Korea
Prior art keywords
forming
spacer layer
sidewall spacer
polyresist
poly
Prior art date
Application number
KR1020070141254A
Other languages
English (en)
Other versions
KR20090073337A (ko
Inventor
이문영
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070141254A priority Critical patent/KR100958630B1/ko
Publication of KR20090073337A publication Critical patent/KR20090073337A/ko
Application granted granted Critical
Publication of KR100958630B1 publication Critical patent/KR100958630B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 레지스터(Resister)에 불순물 농도의 변화를 최소화하여 레지스터 분포도를 균일하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명에 반도체 소자의 제조방법은 기판에 고전압으로 이온주입된 고전압 영역을 형성하는 단계와; 상기 고전압 영역에 필드 격리막을 형성하는 단계와; 상기 필드 격리막에 폴리 레지스터을 형성하는 단계와; 상기 폴리 레지스터에 측벽 스페이서층를 형성하는 단계와; 상기 측벽 스페이서층 상부에서 상기 폴리 레지스터에 이온을 주입하는 단계와; 상기 측벽 스페이서층 상에 열처리하는 단계와; 상기 측벽 스페이서층을 패터닝하여 폴리 레지스터의 양측에 측벽 스페이서를 형성하는 단계와; 상기 폴리 레지스터의 상에 실리사이드를 형성하는 단계; 및 상기 실리사이드에 컨택배선을 형성하는 단계를 포함하여 구성된다.
이러한 구성에 의하여 본 발명은 양측에 측벽 스페이서가 형성된 P형 또는 N형 폴리 레지스터 형성 후 후속공정인 열공정시 폴리 레지스터에 불순물의 농도변화를 방지하기 위해 측벽 스페이서층인 절연물질 즉, 질화막 또는 산화막이 증착된 상태에서 열공정을 진행함으로써, 폴리 레지스터에 주입된 P형 또는 N형 불순물이 외부로 빠져나가는 out-diffusion를 방지하여 폴리 레지스터의 농도변화에 의한 저항값 변화를 최소화 할 수 있다.
폴리 레지스터, 불순물 확산, out-diffusion

Description

반도체 소자의 제조방법{METHOD OF FABRRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 레지스터(Resister)에 불순물 농도의 변화를 최소화하여 레지스터 분포도를 균일하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 아날로그 반도체 장치는 로우와 하이의 두 가지 상태만의 신호를 갖는 디지탈 반도체 장치와는 다르게 여러 상태의 정보를 저장하기 위해서 회로의 필요한 각각의 노드(node)에 레지스터와 캐패시터(capacitor)를 첨가하게 되며, 이러한 레지스터의 저항값과 캐패시터의 용량은 전압의 변화에 따라 변화가 큰 경우 불량이 발생된다. 그러므로 모오스 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor)와 폴리 레지스터가 결합된 아날로그 반도체 장치에서는 레지스터가 특정 저항값을 갖도록 요구된다.
이렇게 반도체 소자에 폴리 레지스터를 형성하는 공정은 기판에 P형 또는 N형 웰(WELL)영역을 형성하고 웰 영역에 소자 분리막을 형성한다.
이어, 소자 분리막 상에 폴리 레지스터층을 형성한 후 폴리 레지스터층 상의 사이드벽 스페이서층을 식각하여 폴리 레지스터층의 양측에 사이드벽 스페이서를 형성한다.
이어, 폴리 레지스터층이 형성된 기판의 전면에 폴리 레지스터층에 이온주입을 위한 이온 주입공정 및 열처리 공정이 진행되게 된다.
이와 같이 폴리 레지스터층에 이온 중입 후 폴리 레지스터층의 상부에서 열처리하는 공정은 폴리 레지스터층에 도핑된 이온의 농도를 변화시켜 폴리 레지스터층의 저항값이 변하게 되는 문제점이 발생하게 된다.
이렇게 열처리에 의해 폴리 레지스터층에 저항값의 변화는 폴리 레지스터층의 폭과 길이에 따른 저항 분포도가 떨어지는 문제점이 발생하게 된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 레지스터에 불순물 농도의 변화를 최소화하여 레지스터 분포도를 균일하게 할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법은 기판에 고전압으로 이온주입된 고전압 영역을 형성하는 단계와; 상기 고전압 영역에 필드 격리막을 형성하는 단계와; 상기 필드 격리막에 폴리 레지스터을 형성하는 단계와; 상기 폴리 레지스터에 측벽 스페이서층를 형성하는 단계와; 상기 측벽 스페이서층 상부에서 상기 폴리 레지스터에 이온을 주입하는 단계와; 상기 측벽 스페이서층 상에 열처리하는 단계와; 상기 측벽 스페이서층을 패터닝하여 폴리 레지스터의 양측에 측 벽 스페이서를 형성하는 단계와; 상기 폴리 레지스터의 상에 실리사이드를 형성하는 단계; 및 상기 실리사이드에 컨택배선을 형성하는 단계를 포함하여 구성된다.
상기 기판과 상피 폴리 레지스터 사이에는 절연층이 더 형성되는 것을 특징으로 한다.
상기 측벽 스페이서층은 절연물질로 질화막 또는 산화막인 것을 특징으로 한다.
상기 실리 사이드는 상기 폴리 레지스터의 양측 또는 전면에 형성되는 것을 특징으로 한다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 제조방법은 기판에 고전압으로 이온주입된 고전압 영역을 형성하는 단계와; 상기 고전압 영역에 복수의 필드 격리막을 형성하는 단계와; 상기 복수의 필드 격리막을 포함한 상기 기판의 전면에 측벽 스페이서층을 형성하는 단계와; 상기 필드 격리막 사이의 기판에 이온을 주입하여 폴리 레지스터을 형성하는 단계와; 상기 측벽 스페이서층에 열처리 공정을 진행하는 단계와; 상기 폴리 레지스터의 상에 실리 사이드를 형성하는 단계와; 상기 실리사이드에 컨택배선을 형성하는 단계를 포함하여 구성된다.
상기 측벽 스페이서층은 절연물질로 질화막 또는 산화막인 것을 특징으로 한다.
상기 실리 사이드는 상기 폴리 레지스터의 양측 또는 전면에 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 양측에 측벽 스페이서가 형성된 P형 또는 N형 폴리 레지스터(Poly-resister) 형성 후 후속공정인 열공정시 폴리 레지스터에 불순물의 농도변화를 방지하기 위해 측벽 스페이서층인 절연물질 즉, 질화막 또는 산화막이 증착된 상태에서 열공정을 진행함으로써, 폴리 레지스터에 주입된 P형 또는 N형 불순물이 외부로 빠져나가는 out-diffusion를 방지하여 폴리 레지스터의 농도변화에 의한 저항값 변화를 최소화 할 수 있다.
또한, 폴리 레지스터의 농도 변화를 방지함으로써, 동일한 폴리 레지스터들 간의 레지스터 분포도(Matching)를 향상시킬 수 있다. 이때, 레지스터 분포도는
Figure 112007094899998-pat00001
이다.
여기서, δR은 저항의 차이, σ(δR)는 표준 편차, AR은 저항 분포도 상수, W는 저항 폭, L은 저항의 높이를 나타낸다.
이와 같이, 레지스터 분포도(AR) 특성의 향상으로 인하여 집적회로 레벨에서 병렬 또는 직렬 저항을 사용할 시 보다 더 작은 크기(W, L)의 폴리 레지스터 사용이 가능하여 칩 사이즈의 감소에 기여할 수 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1b는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법 을 나타낸 도면이다.
도 1a 내지 도 1b를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법은 기판(102)에 고전압으로 이온주입된 고전압 영역(104)을 형성하는 단계와, 고전압 영역(104)에 필드 격리막(106)을 형성하는 단계와, 필드 격리막(106)에 폴리 레지스터(108)을 형성하는 단계와, 폴리 레지스터(108)에 측벽 스페이서층(110)을 형성하는 단계와, 측벽 스페이서층(110) 상부에서 폴리 레지스터(108)에 이온을 주입하는 단계와, 측벽 스페이서층(110)이 열처리되는 단계와, 측벽 스페이서층(110)을 패터닝하여 폴리 레지스터(108)의 양측에 측벽 스페이서(110a)를 형성하는 단계와, 폴리 레지스터(108)의 상부 양측에 실리사이드(112)를 형성하는 단계와, 실리사이드(112)에 컨택배선(120)을 형성하는 단계를 포함하여 구성된다.
먼저, 도 1a에 도시된 바와 같이, 기판(102)과 반대 타입의 불순물을 고전압 이온주입하여 고전압 영역(104)이 형성된다. 이러한, 고전압 영역(104)은 고전압 N형 웰(High Voltage N type WELL) 또는 고전압 P형 웰(High Voltage P tpye WELL)로 형성한다.
이어, 고전압 영역(104)이 형성된 기판(102) 상에 전기적으로 격리시키기 위한 필드 격리막(filed oxide)(106)이 형성된다. 이러한, 필드 격리막(106)은 일반적으로 기판을 수직 방향으로 식각하여 절연 물질로 매립하는 STI(Shallow Trench Isolation) 방식에 의해 형성된다.
도 1b에 도시된 바와 같이, 필드 격리막(106) 상에 폴리 레지스터(Poly- resister)(108)를 형성한다. 여기서, 폴리 레지스터(108)는 고전압 영역(104) 및 필드 격리막(106)을 포함한 기판의 전면에 폴리 레지스터층(108)을 증착한 후 마스크를 이용한 포토 및 식각 공정을 이용하여 형성한다. 이때, 폴리 레지스터(108)는 폴리 실리콘(Poly - si)으로 형성되며, P형 또는 N형 이온이 주입된다. 그리고, 폴리 레지스터(108)는 반도체 소자의 게이트와 동시에 형성되며, 필드 격리막(106)과 폴리 레지스터(108) 사이에는 절연층이 형성 될 수 있다.
도 1c에 도시된 바와 같이, 폴리 레지스터(108), 고전압 영역(104) 및 필드 격리막(106)을 포함한 기판(102)의 전면에 측벽 스페이서층(110)이 형성된다. 이때, 측벽 스페이서층(110)은 절연물질로 질화막 또는 산화막 등으로 형성될 수 있다.
도 1d에 도시된 바와 같이, 측벽 스페이서층(110) 상에 포토 레지스트(photo resist)(112)를 도포한 후 패터닝하여 폴리 레지스터(108)에 이온이 주입될 수 있도록 제 1 개구부(118)를 형성한다.
이어, 제 1 개구부(118)의 상부에서 폴리 레지스터(108)에 이온을 주입한다. 여기서, 폴리 레지스터(108)의 저항값은 이온이 주입되는 양에 따라 가변한다. 그리고, 폴리 레지스터(108)에 이온이 주입되기 위한 이온주입 에너지는 폴리 레지스터(108) 상에 형성된 측벽 스페이서층(110)의 두께를 따라 조절된다. 이때, 폴리 레지스터(108)에 주입되는 이온은 P형 또는 N형 불순물 이온이 주입된다.
이어, 측벽 스페이서층(110)의 상부에 열처리 어닐 공정이 수행된다. 여기서, 열처리 어닐 공정은 도시되지 않은 반도체 소자의 소스 및 드레인을 활성화 시 키기 위한 열처리 어닐 공정과 동시에 수행된다.
도 1e에 도시된 바와 같이, 폴리 레지스터(108)의 양측면에 측면 스페이서(110a)를 형성한다. 여기서, 측면 스페이서(110a)는 측벽 스페이서층(110) 상에 포토 레지스트(102)를 제한 후 측벽 스페이서층(110)을 에치 백(etch-back) 공정으로 식각하여 형성한다.
도 1f에 도시된 바와 같이, 폴리 레지스터(108)의 양측에 실리사이드(Silicide)(112)가 형성된다. 여기서, 실리사이드(112)는 SAB(Silicide Anti-Block)막 증착 후 선택적으로 식각하여 폴리 레지스터(108)의 양측에 형성한다. 이때, 실리사이드(112)는 코발트(Cobalt:Co)나 티타늄(Titanium:Ti)으로 증착하여 후속 공정인 폴리 레지스터(108)과 컨택(120)에 접촉저항을 낮추기 위해 형성한다.
이어, 실리사이드(112)를 포함한 기판(102)의 전면에 제 1 절연막(114)을 형성한다. 여기서, 제 1 절연막(114)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법으로 증착된다. 이때, 제 1 절연막(114)은 산화 실리콘(SiOn), 질화 실리콘(SiNx) 등과 같은 무기 또는 유기 절연 물질을 갖는다.
이어, 실리사이드(112)가 노출되도록 제 1 컨택홀(116)을 형성한다. 여기서, 제 1 컨택홀(116)은 제 1 절연막(114)을 마스크를 이용한 포토 및 식각 고정을 이용하여 형성한다.
도 1g에 도시된 바와 같이, 제 1 컨택홀(116)을 메우는 컨택배선(120)이 형성된다. 여기서, 컨택배선(120)은 전기도금(Electro plating) 방법 등으로 컨택 배선층을 형성한 후 제 1 절연막(114)이 노출되도록 컨택배선층을 CMP(Chemical Mechanical Polishing) 또는 에치백(Etchback)으로 전면 식각하여 형성한다.
이러한, 반도체 소자의 제조방법은 본 발명에 따른 반도체 소자의 제조방법은 양측에 측벽 스페이서가 형성된 P형 또는 N형 폴리 레지스터 형성 후 후속공정인 열공정시 폴리 레지스터에 불순물의 농도변화를 방지하기 위해 측벽 스페이서층인 절연물질 즉, 질화막 또는 산화막이 증착된 상태에서 열공정을 진행함으로써, 폴리 레지스터에 주입된 P형 또는 N형 불순물이 외부로 빠져나가는 out-diffusion를 방지하여 폴리 레지스터의 농도변화에 의한 저항값 변화를 최소화 할 수 있다.
또한, 폴리 레지스터의 농도 변화를 방지함으로써, 동일한 폴리 레지스터들 간의 레지스터 분포도(Matching)를 향상시킬 수 있다. 이때, 레지스터 분포도는
Figure 112007094899998-pat00002
이다.
여기서, δR은 저항의 차이, σ(δR)는 표준 편차, AR은 저항 분포도 상수, W는 저항 폭, L은 저항의 높이를 나타낸다.
이와 같이, 레지스터 분포도(AR) 특성의 향상으로 인하여 집적회로 레벨에서 병렬 또는 직렬 저항을 사용할 시 보다 더 작은 크기(W, L)의 폴리 레지스터 사용이 가능하여 칩 사이즈의 감소에 기여할 수 있다.
도 2a 내지 도 2f는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조방법을 나타낸 도면이다.
도 2a 내지 도 2f를 참조하면, 본 발명의 제 2 실시 예에 따른 반도체 소자 의 제조방법은 기판(202)에 고전압으로 이온주입된 고전압 영역(204)을 형성하는 단계와, 고전압 영역(204)에 복수의 필드 격리막(206)을 형성하는 단계와, 복수의 필드 격리막(206)을 포함한 기판(202)의 전면에 측벽 스페이서층(208)을 형성하는 단계와, 복수의 필드 격리막(206) 사이의 고전압 영역(2004)에 이온을 주입하여 폴리 레지스터(212)을 형성하는 단계와, 측벽 스페이서층(208)에 열처리 공정을 진행하는 단계와, 폴리 레지스터(212)의 상부 양측에 실리 사이드(216)를 형성하는 단계와, 실리사이드(216)에 컨택배선(220)을 형성하는 단계를 포함하여 구성된다.
먼저, 도 2a에 도시된 바와 같이, 기판(202)과 반대 타입의 불순물을 고전압 이온주입하여 고전압 영역(204)이 형성된다. 이러한, 고전압 영역(204)은 고전압 n형 웰(High Voltage N type WELL) 또는 고전압 P형 웰(High Voltage P tpye WELL)로 형성한다.
이어, 고전압 영역(204)이 형성된 기판(202) 상에 전기적으로 격리시키기 위한 복수의 필드 격리막(filed oxide)(206)이 형성된다. 이러한, 필드 격리막(206)은 일반적으로 기판을 수직 방향으로 식각하여 절연 물질로 매립하는 STI(Shallow Trench Isolation) 방식에 의해 형성된다.
도 2b에 도시된 바와 같이, 고전압 영역(204) 및 필드 격리막(206)을 포함한 기판(202)의 전면에 측벽 스페이서층(208)이 형성된다. 여기서, 측벽 스페이서층(208)은 PECVD(Plasma Enhanced Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 스퍼터링(Sputtering) 등의 증착방법으로 증착한다. 이때, 측벽 스페이서층(208)은 질화막 또는 산화막으로 형성될 수 있다.
도 2c에 도시된 바와 같이, 측벽 스페이서층(208) 상에 포토 레지스트(210)를 도포한 후 패터닝하여 불순물 이온이 주입될 수 있도록 제 2 개구부(224)를 형성한다.
이어, 제 2 개구부(224)의 상부에서 기판(102)의 고전압 영역(204)에 불순물 이온을 주입하여 폴리 레지스터(212)를 형성한다. 여기서, 폴리 레지스터(212)의 저항값은 이온이 주입되는 양에 따라 가변한다. 그리고, 폴리 레지스터(212)에 이온이 주입되기 위한 이온주입 에너지는 폴리 레지스터(212) 상에 형성된 측벽 스페이서층(208)의 두께를 따라 조절된다. 이때, 폴리 레지스터(212)에 주입되는 이온은 P형 또는 N형 이온이 주입된다.
이어, 측벽 스페이서층(208)의 상부에 열처리 어닐 공정이 수행된다. 여기서, 열처리 어닐 공정은 도시되지 않은 반도체 소자의 소스 및 드레인을 활성화 시키기 위한 열처리 어닐 공정과 동시에 수행된다.
도 2d에 도시된 바와 같이, 포토 레지스트(210)를 제거한 후 도 2e 및 도 3에 도시된 바와 같이, 폴리 레지스터(212)의 양측 또는 전면에 실리사이드(Silicide)(216)가 형성된다. 여기서, 실리사이드(216)는 SAB(Silicide Anti-Block)막 증착 후 선택적으로 식각하여 폴리 레지스터(212)의 양측 또는 전면에 형성한다. 이때, 실리사이드(216)는 코발트(Cobalt:Co)나 티타늄(Titanium:Ti)으로 증착하여 후속 공정인 폴리 레지스터(212)과 컨택(220) 사이의 접촉저항을 낮추기 위해 형성한다.
이어, 실리사이드(216)를 포함한 기판(202)의 전면에 제 2 절연막(214)을 형 성한다. 여기서, 제 2 절연막(214)은 PECVD(Plasma Enhanced Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 스퍼터링(Sputtering) 등의 증착방법으로 증착한다. 이때, 제 2 절연막(214)은 산화 실리콘(SiOn), 질화 실리콘(SiNx) 등과 같은 무기 또는 유기 절연 물질을 갖는다.
이어, 실리사이드(216)가 노출되도록 제 2 컨택홀(218)을 형성한다. 여기서, 제 2 컨택홀(218)은 제 2 절연막(214)을 마스크를 이용한 포토 및 식각 고정을 이용하여 형성한다.
도 2f에 도시된 바와 같이, 제 2 컨택홀(218)을 메우는 컨택배선(220)이 형성된다. 여기서, 컨택배선(220)은 전기도금(Electro plating) 방법 등으로 컨택 배선층을 형성한 후 제 2 절연막(214)이 노출되도록 컨택배선층을 CMP(Chemical Mechanical Polishing) 또는 에치백(Etchback)으로 전면 식각하여 형성한다. 이때, 컨택배선(220)은 구리(Cu), 알루미늄(Al) 등으로 형성된다.
이와 같이 형성된 본 발명의 제 1 및 제 2 실시 예에 따른 반도체 소자의 제조방법은 양측에 측벽 스페이서가 형성된 P형 또는 N형 폴리 레지스터 형성 후 후속공정인 열공정시 폴리 레지스터에 불순물의 농도변화를 방지하기 위해 측벽 스페이서층인 절연물질 즉, 질화막 또는 산화막이 증착된 상태에서 열공정을 진행함으로써, 폴리 레지스터에 주입된 P형 또는 N형 불순물이 외부로 빠져나가는 out-diffusion를 방지하여 폴리 레지스터의 농도변화에 의한 저항값 변화를 최소화 할 수 있다.
또한, 폴리 레지스터의 농도 변화를 방지함으로써, 동일한 폴리 레지스터들 간의 레지스터 분포도(Matching)를 향상시킬 수 있다. 이때, 레지스터 분포도는
Figure 112007094899998-pat00003
이다.
여기서, δR은 저항의 차이, σ(δR)는 표준 편차, AR은 저항 분포도 상수, W는 저항 폭, L은 저항의 높이를 나타낸다.
이와 같이, 레지스터 분포도(AR) 특성의 향상으로 인하여 집적회로 레벨에서 병렬 또는 직렬 저항을 사용할 시 보다 더 작은 크기(W, L)의 폴리 레지스터 사용이 가능하여 칩 사이즈의 감소에 기여할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1g는 본 발명의 제 1 실시 예에 따른 제조공정을 단계적으로 나타낸 도면.
도 2a 내지 도 2f는 본 발명의 제 2 실시 예에 따른 제조공정을 단계적으로 나타내 도면.
도 3은 본 발명의 제 3 실시 예에 따른 제조공정을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
102 : 기판 104 : 고전압 영역
106 : 필드 격리막 108 : 폴리 레지스터
110 : 측벽 스페이서층

Claims (7)

  1. 기판에 고전압으로 이온주입된 고전압 영역을 형성하는 단계와;
    상기 고전압 영역에 필드 격리막을 형성하는 단계와;
    상기 필드 격리막에 폴리 레지스터을 형성하는 단계와;
    상기 폴리 레지스터에 측벽 스페이서층를 형성하는 단계와;
    상기 측벽 스페이서층 상부에서 상기 폴리 레지스터에 이온을 주입하는 단계와;
    상기 측벽 스페이서층 상에 열처리하는 단계와;
    상기 측벽 스페이서층을 패터닝하여 폴리 레지스터의 양측에 측벽 스페이서를 형성하는 단계와;
    상기 폴리 레지스터의 상에 실리사이드를 형성하는 단계; 및
    상기 실리사이드에 컨택배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판과 상기 폴리 레지스터 사이에는 절연층이 더 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 측벽 스페이서층은 절연물질로 질화막 또는 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 실리 사이드는 상기 폴리 레지스터의 양측 또는 전면에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 기판에 고전압으로 이온주입된 고전압 영역을 형성하는 단계와;
    상기 고전압 영역에 복수의 필드 격리막을 형성하는 단계와;
    상기 복수의 필드 격리막을 포함한 상기 기판의 전면에 측벽 스페이서층을 형성하는 단계와;
    상기 필드 격리막 사이의 기판에 이온을 주입하여 폴리 레지스터을 형성하는 단계와;
    상기 측벽 스페이서층에 열처리 공정을 진행하는 단계와;
    상기 폴리 레지스터의 상에 실리 사이드를 형성하는 단계와;
    상기 실리사이드에 컨택배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 측벽 스페이서층은 절연물질로 질화막 또는 산화막인 것을 특징으로 하 는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 실리 사이드는 상기 폴리 레지스터의 양측 또는 전면에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070141254A 2007-12-31 2007-12-31 반도체 소자의 제조방법 KR100958630B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070141254A KR100958630B1 (ko) 2007-12-31 2007-12-31 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070141254A KR100958630B1 (ko) 2007-12-31 2007-12-31 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20090073337A KR20090073337A (ko) 2009-07-03
KR100958630B1 true KR100958630B1 (ko) 2010-05-20

Family

ID=41330500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070141254A KR100958630B1 (ko) 2007-12-31 2007-12-31 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100958630B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100233557B1 (ko) 1996-06-29 1999-12-01 김영환 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법
KR20020058359A (ko) * 2000-12-29 2002-07-12 박종섭 소오스 드레인영역 고온열처리방법
KR20070066427A (ko) * 2005-12-22 2007-06-27 매그나칩 반도체 유한회사 반도체 소자의 폴리레지스터 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100233557B1 (ko) 1996-06-29 1999-12-01 김영환 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법
KR20020058359A (ko) * 2000-12-29 2002-07-12 박종섭 소오스 드레인영역 고온열처리방법
KR20070066427A (ko) * 2005-12-22 2007-06-27 매그나칩 반도체 유한회사 반도체 소자의 폴리레지스터 형성방법

Also Published As

Publication number Publication date
KR20090073337A (ko) 2009-07-03

Similar Documents

Publication Publication Date Title
CN102891148B (zh) 用于单栅极非易失性存储器件的结构和方法
US20090294866A1 (en) Transistor Fabrication Methods and Structures Thereof
CN108122845A (zh) 接触结构制造方法
KR20080064149A (ko) 전기적 프로그래밍 가능 퓨즈
CN101211849B (zh) 半导体器件电容制备方法
US6677194B2 (en) Method of manufacturing a semiconductor integrated circuit device
US7575967B2 (en) Semiconductor integrated circuit device and a manufacturing method for the same
JP5010151B2 (ja) 半導体装置の製造方法
TWI409948B (zh) 製造具有不同高度接觸線之高密集度ｍｏｓｆｅｔ電路的結構與方法
KR20090068515A (ko) 반도체 소자 및 그의 제조방법
TW201413917A (zh) 於積體電路產品中裝置層處所放置之電容器及製造該電容器之方法
US6441456B1 (en) Semiconductor device and a process for manufacturing the same
US7416968B2 (en) Methods of forming field effect transistors having metal silicide gate electrodes
KR100958630B1 (ko) 반도체 소자의 제조방법
US20170110460A1 (en) Metal strap for dram/finfet combination
US8765548B2 (en) Capacitors and methods of manufacture thereof
KR100924880B1 (ko) 반도체 소자의 다층 배선 형성 방법
KR100641934B1 (ko) 금속 비트 라인 컨택트 제조 방법 및 메모리 셀
KR101393296B1 (ko) 금속 게이트들을 이용하여 프로그래밍된 메모리셀 트랜지스터들을 구비한 롬 어레이들
KR20080029266A (ko) 반도체 소자의 제조방법
KR100955933B1 (ko) 반도체 소자 및 그의 제조방법
KR101051796B1 (ko) 아날로그 반도체 소자의 제조방법
KR100824863B1 (ko) 반도체 장치 제조 방법
KR100986630B1 (ko) 반도체 소자의 트렌치 ｍｏｓ 커패시터 및 그 제조 방법
CN110660737A (zh) 集成电路结构的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee