DE19507802C1 - Verfahren zum Herstellen eines integrierten Widerstandes - Google Patents

Verfahren zum Herstellen eines integrierten Widerstandes

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Description

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen eines in einen Halbleiterkörper integrierten Widerstandes durch Einbringen von Dotierstoffen des ersten Leitungstyps in eine Halbleiterzone des zweiten Leitungstyps mittels einer Maske.
Ein solches Verfahren wird bei integrierten Schaltkreisen ständig benutzt und ist z. B. in der DE 27 04 647 beschrieben worden. Hohe Widerstandswerte werden durch niedrige Dotierung, geringe Breite und große Länge der als Widerstand dienenden Halbleiterzone eingestellt. Dabei kann die Länge der Zone umso kleiner sein, je niedriger sie dotiert und je schmaler sie ist. Da die Dotierung nicht niedriger sein kann als die Dotierung des Halbleiterkörpers oder die Dotierung des Diffusionswanne, in die der Widerstand integriert werden soll und die Länge aus Platzgründen klein gehalten werden soll, verbleiben als Variable praktisch nur die Breite der Widerstandszone. Die Breite wird im o.g. Dokument durch die Eindiffusion hochdotierter Bereiche definiert.
Der Erfindung liegt die Aufgabe zugrunde, ein Herstellverfah­ ren für einen integrierten Widerstand anzugeben, mit dem auf einfache Weise sehr schmale Widerstände erzeugt werden kön­ nen.
Diese Aufgabe wird durch die Schritte gelöst:
  • a) Auf dem Halbleiterkörper wird eine erste Oxidschicht erzeugt,
  • b) auf der Oxidschicht wird eine strukturierte Polysilizium­ schicht erzeugt,
  • c) in die Oberfläche der Halbleiterzone werden unter Verwen­ dung der Polysiliziumschicht als Maske die Dotierstoffe des ersten Leitungstyps implantiert und eindiffundiert,
  • d) auf der Oberfläche der Polysiliziumschicht und der Ober­ fläche der Halbleiterzone wird eine zweite Oxidschicht er­ zeugt,
  • e) aus der zweiten Oxidschicht wird ein Spacer geätzt,
  • f) in die Oberfläche der Halbleiterzone werden unter Verwen­ dung des Spacers Dotierstoffe des zweiten Leitungstyps im­ plantiert und eindiffundiert.
Ein ähnliches Verfahren ist z. B. in der DE 41 12 044 A1 beschrieben worden. Es dient jedoch nicht zur Herstellung eines Widerstandes.
Weiterbildungen der Erfindung sind Gegenstand der Unteran­ sprüche.
Die Erfindung wird anhand zweier Ausführungsbeispiele in Verbindung mit den Fig. 1 bis 3 näher erläutert. Es zeigen
Fig. 1 einen Schnitt durch ein erstes Ausführungsbeispiel,
Fig. 2 die Aufsicht auf das Ausführungsbeispiel nach Fig. 1 und
Fig. 3 die Aufsicht auf ein zweites Ausführungsbeispiel.
Der Halbleiterkörper eines integrierten Schaltkreises ist in Fig. 1 mit 1 bezeichnet. Er hat eine schwach n-dotierte Zone 2, die z. B. durch eine Epitaxieschicht gebildet wird und die auf einem nicht dargestellten Substrat angeordnet ist. In der Zone 2 sind schwach dotierte Wannen 9 eingebettet. Diese werden auf übliche Weise durch eine maskierte Diffusion erzeugt. Als erster Schritt zur Herstellung des integrierten Widerstandes wird der Halbleiterkörper an seiner oberen Oberfläche mit einer Oxidschicht 3 bedeckt. Auf der Oxid­ schicht 3 wird eine Polysiliziumschicht 4 abgeschieden. Danach wird die Polysiliziumschicht 4 und die Oxidschicht 3 durch Ätzen strukturiert derart, daß sie die Wannen 9 über­ lappt. Darauf wird z. B. durch Implantation in der Oberfläche des Halbleiterkörpers eine schwach n-dotierte Schicht 5 erzeugt. Hierbei wirkt die strukturierte Polysiliziumschicht 4 als Maske. Anschließend wird die Schicht 5 eindiffundiert und unter die Polysiliziumschicht 4 vorgetrieben. Die Tiefe der Schicht 5 ist durch die gestrichelte Linie symbolisiert.
Als nächstes wird auf der Oberfläche der Polysiliziumschicht 4 und der Oberfläche der Zone 5 eine weitere Oxidschicht 6 abgeschieden. Diese Oxidschicht wird dann derart geätzt, daß am Rand der Polysiliziumschicht 4 ein Spacer 7 stehen bleibt. Die Herstellung solcher Spacer ist z. B. aus der CMOS-Techno­ logie bekannt und wird daher hier nicht gesondert erläutert. (Man vergleiche z. B. das Buch "Technologie hochintegrierter Schaltungen" von D. Widmann, H. Mader, H. Friedrich, 1988, S.75-78).
Nach der Herstellung des Spacers 7 werden dann in die Ober­ fläche des Halbleiterkörpers p-dotierende Dotierstoffe mit hoher Dosis implantiert und anschließend eindiffundiert. Damit entsteht eine stark p-dotierte Schicht 13. Diese kann dicker sein als die Schicht 5, sollte aber mindestens die gleiche Dicke haben.
Der nicht umdotierte Teil der schwach n-dotierten Zone 5 ist mit 8 bezeichnet. Er bildet den integrierten Widerstand. Mit Hilfe der Spacertechnik läßt sich die Zone 8 in einer Breite W von z. B. 0,5 µm herstellen. Bei einer integralen Nettodotie­ rung der Zone 8 von z. B. 10¹² bis 10¹³cm-2 und einer Breite von 0,5 µm ergibt sich dabei ein Widerstand von 1-10 KOhm/µm Länge L der Zone 8. Der Spacer 7 bewirkt, daß die hohe p-Dotierung der Zone 13 die n--Dotierung der Zone 8 bei der Diffusion nicht einholt. Die Breite der Widerstands­ zone 8 unter der Polysiliziumschicht hängt von der Eintreib­ temperatur ab, mit der die Zone 5 erzeugt wird und von der Diffusionsdauer.
Die Anordnung nach Fig. 1 enthält eine Widerstandszone 8, die durch die n--Dotierung an den beiden Längsseiten und durch die n--Dotierung an der rechten Schmalseite gebildet ist. Auf der linken Seite ist die Widerstandszone 8 durch zwei voneinander getrennte stark n-dotierte Zonen 14 und 15 kontaktiert. Hier sind bereits vor dem Ausbilden des Spacers die beiden Zonen 14, 15 über eine Maske implantiert worden.
Die n--dotierte Zone 8 kann auf der linken Schmalseite z. B. durch eine schwach p-dotierte Zone 16 aufgetrennt werden, die vor Aufbringen der Oxidschicht 6 z. B. gemeinsam mit den p-- dotierten Wannen 9 maskiert eindiffundiert wird.
Soll eine aus einem geraden Streifen bestehende Widerstands­ zone 8 erzeugt werden, so kann wie in Fig. 3 dargestellt die strukturierte Polysiliziumschicht 4 z. B. einseitig durch eine zusätzliche dicke Oxidschicht 11 abgedeckt werden. Der Spacer wird dann nur auf der von der Oxidschicht 11 nicht bedeckten Seite der Polysiliziumschicht erzeugt. Kontaktiert wird die Widerstandsschicht 8 sowohl auf der linken als auch auf der rechten Seite durch je eine stark n-dotierte Zone 10. Der integrierte Widerstand kann statt streifenförmig z. B. auch mäanderförmig ausgebildet sein.
Die Erfindung hat den Vorteil, daß die integrierten Wider­ stände in einer für die Herstellung von Depletion-MOSFET bekannten Technologie hergestellt werden können. Die struktu­ rierte Polysiliziumschicht 4, die bei Depletion-MOSFET als Gateelektrode dient, hat hier die Wirkung, daß sie die Wider­ standszonen 8 elektrisch gegen auf der Oberfläche der Oxid­ schicht 6 sitzende elektrische Ladungen abschirmt. Selbstver­ ständlich ist die Erfindung auch für Halbleiterkörper mit inversen Leitfähigkeitstypen brauchbar.

Claims (6)

1. Verfahren zum Herstellen eines in einen Halbleiterkörper integrierten Widerstandes durch Einbringen von Dotierstoffen des ersten Leitungstyps in eine Halbleiterzone des zweiten Leitungstyps mittels einer Maske, gekennzeichnet durch die Schritte:
  • a) Auf dem Halbleiterkörper (1) wird eine erste Oxidschicht (3) erzeugt,
  • b) auf der Oxidschicht wird eine strukturierte Polysilizium­ schicht (4) erzeugt,
  • c) in die Oberfläche der Halbleiterzone (9) werden unter Verwendung der strukturierten Polysiliziumschicht als Maske die Dotierstoffe des ersten Leitungstyps implantiert und eindiffundiert,
  • d) auf der Oberfläche der Polysiliziumschicht und der Ober­ fläche der Halbleiterzone wird eine zweite Oxidschicht (6) erzeugt,
  • e) aus der zweiten Oxidschicht wird ein Spacer (7) geätzt,
  • f) in die Oberfläche der Halbleiterzone werden unter Verwen­ dung des Spacers Dotierstoffe des zweiten Leitungstyps im­ plantiert und eindiffundiert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterzone (9) des zweiten Leitungstyps in einem Halblei­ terkörper (1) des ersten Leitungstyps erzeugt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Konzentration der Dotierstoffe des zweiten Leitungstyps höher ist als die Konzentration der Dotierstoffe des ersten Lei­ tungstyps.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Widerstand (8) durch höher dotierte Zonen (10, 14, 15) des ersten Leitungstyps kontaktiert wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein streifenförmiger Widerstand (8) erzeugt wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein mäanderförmiger Widerstand erzeugt wird.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330385A (ja) * 1998-05-20 1999-11-30 Mitsumi Electric Co Ltd Ｃｍｏｓデバイス
US6362067B1 (en) * 2001-02-15 2002-03-26 Semiconductor Components Industries Llc Accurate self-aligned resistor structure and method of making the same
US6720231B2 (en) 2002-01-28 2004-04-13 International Business Machines Corporation Fin-type resistors
US11581399B2 (en) * 2020-06-30 2023-02-14 Texas Instruments Incorporated Gate implant for reduced resistance temperature coefficient variability

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2704647A1 (de) * 1976-02-09 1977-08-11 Rca Corp Widerstand mit gesteuert einstellbarer groesse
DE4112044A1 (de) * 1990-05-30 1991-12-05 Mitsubishi Electric Corp Halbleitereinrichtung mit wenigstens zwei feldeffekttransistoren und herstellungsverfahren fuer diese

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134088A (en) * 1990-04-27 1992-07-28 Digital Equipment Corporation Precision resistor in self-aligned silicided mos process
US5439841A (en) * 1994-01-12 1995-08-08 Micrel, Inc. High value gate leakage resistor
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
US5618749A (en) * 1995-03-31 1997-04-08 Yamaha Corporation Method of forming a semiconductor device having a capacitor and a resistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2704647A1 (de) * 1976-02-09 1977-08-11 Rca Corp Widerstand mit gesteuert einstellbarer groesse
DE4112044A1 (de) * 1990-05-30 1991-12-05 Mitsubishi Electric Corp Halbleitereinrichtung mit wenigstens zwei feldeffekttransistoren und herstellungsverfahren fuer diese

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE Transactions on Electron Devices, Vol. ED-34, No. 12, 1987, S. 2562/2563 *

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Publication number Publication date
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