JPH1050945A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH1050945A JPH1050945A JP8220502A JP22050296A JPH1050945A JP H1050945 A JPH1050945 A JP H1050945A JP 8220502 A JP8220502 A JP 8220502A JP 22050296 A JP22050296 A JP 22050296A JP H1050945 A JPH1050945 A JP H1050945A
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Abstract
(57)【要約】
【課題】チップ面積等を増大させることなく、マスクＲ
ＯＭの記憶容量を増大させる。 【解決手段】メモリセル間の素子分離をフィールドシー
ルド素子分離法により行い、フィールド領域に寄生ＭＯ
Ｓトランジスタとして形成されるフィールドシールドト
ランジスタＦＴ1 、ＦＴ2 、…にも、イオン注入による
しきい値電圧制御により情報を記憶させる。電圧制御回
路３４により、シールドプレート電極であるフィールド
シールドトランジスタＦＴ1 、ＦＴ2 、…のゲート電極
に対する印加電圧を可変とし、通常は、フィールドシー
ルドトランジスタＦＴ1 、ＦＴ2 、…のゲート電極に接
地電位を与えて素子分離を行わせるとともに、フィール
ドシールドトランジスタＦＴ1 、ＦＴ2 、…からの情報
の読み出し時に、そのゲート電極に対する印加電圧を変
え、選択されたビット線ｙ0 、ｙ1 、…からセンスアン
プ３５により情報を読み出す。
ＯＭの記憶容量を増大させる。 【解決手段】メモリセル間の素子分離をフィールドシー
ルド素子分離法により行い、フィールド領域に寄生ＭＯ
Ｓトランジスタとして形成されるフィールドシールドト
ランジスタＦＴ1 、ＦＴ2 、…にも、イオン注入による
しきい値電圧制御により情報を記憶させる。電圧制御回
路３４により、シールドプレート電極であるフィールド
シールドトランジスタＦＴ1 、ＦＴ2 、…のゲート電極
に対する印加電圧を可変とし、通常は、フィールドシー
ルドトランジスタＦＴ1 、ＦＴ2 、…のゲート電極に接
地電位を与えて素子分離を行わせるとともに、フィール
ドシールドトランジスタＦＴ1 、ＦＴ2 、…からの情報
の読み出し時に、そのゲート電極に対する印加電圧を変
え、選択されたビット線ｙ0 、ｙ1 、…からセンスアン
プ３５により情報を読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、マスクＲＯＭ等の
不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】マスクＲＯＭのプログラム方式には、Ｎ
ＯＲ型イオン注入プログラム方式、ＮＯＲ型コンタクト
ホールプログラム方式、ＮＯＲ型拡散層プログラム方
式、ＮＡＮＤ型イオン注入プログラム方式等がある
（「ＣＭＯＳ超ＬＳＩの設計」菅野卓雄監修、１９８９
年、ｐｐ１６８−１６９）。ＮＯＲ型マスクＲＯＭは、
ＮＡＮＤ型マスクＲＯＭに比べて、メモリセル面積は若
干大きいが、動作速度が速いという利点を有している。
ＯＲ型イオン注入プログラム方式、ＮＯＲ型コンタクト
ホールプログラム方式、ＮＯＲ型拡散層プログラム方
式、ＮＡＮＤ型イオン注入プログラム方式等がある
（「ＣＭＯＳ超ＬＳＩの設計」菅野卓雄監修、１９８９
年、ｐｐ１６８−１６９）。ＮＯＲ型マスクＲＯＭは、
ＮＡＮＤ型マスクＲＯＭに比べて、メモリセル面積は若
干大きいが、動作速度が速いという利点を有している。
【０００３】
【発明が解決しようとする課題】ところが、従来のマス
クＲＯＭは、そのメモリセル部分にしか情報が記憶出来
ないため、ＲＯＭ全体の記憶容量を増やすためには、メ
モリセルの数、即ち、メモリセルの総面積を増大しなけ
ればならなかった。しかし、メモリセルの総面積を大き
くすると、ＲＯＭ全体が大きくなり、ＩＣチップ化した
際に、チップが大きくなってしまうという問題があっ
た。
クＲＯＭは、そのメモリセル部分にしか情報が記憶出来
ないため、ＲＯＭ全体の記憶容量を増やすためには、メ
モリセルの数、即ち、メモリセルの総面積を増大しなけ
ればならなかった。しかし、メモリセルの総面積を大き
くすると、ＲＯＭ全体が大きくなり、ＩＣチップ化した
際に、チップが大きくなってしまうという問題があっ
た。
【０００４】そこで、本発明の目的は、メモリセルの
数、即ち、メモリセルの総面積を増大させることなく記
憶容量を増大させることができるマスクＲＯＭ等の不揮
発性半導体記憶装置及びその製造方法を提供することで
ある。
数、即ち、メモリセルの総面積を増大させることなく記
憶容量を増大させることができるマスクＲＯＭ等の不揮
発性半導体記憶装置及びその製造方法を提供することで
ある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の不揮発性半導体記憶装置では、半導体
基板のフィールド領域上にシールドゲート絶縁膜を介し
て形成されたシールドプレート電極により各メモリセル
トランジスタ間の素子分離がなされた不揮発性半導体記
憶装置であって、前記フィールド領域上の前記シールド
プレート電極をゲート電極とし、前記フィールド領域を
挟んで隣接する一対の前記メモリセルトランジスタのソ
ース又はドレインである前記フィールド領域を挟んで隣
接する一対の不純物拡散層をソース及びドレインとする
フィールドシールドトランジスタにも情報を記憶させる
ように構成し、前記シールドプレート電極に印加する電
圧を可変に構成するとともに、前記シールドプレート電
極に印加する前記電圧を変化させて、前記フィールドシ
ールドトランジスタに記憶されている情報を読み出す読
み出し手段を設けた。
ために、本発明の不揮発性半導体記憶装置では、半導体
基板のフィールド領域上にシールドゲート絶縁膜を介し
て形成されたシールドプレート電極により各メモリセル
トランジスタ間の素子分離がなされた不揮発性半導体記
憶装置であって、前記フィールド領域上の前記シールド
プレート電極をゲート電極とし、前記フィールド領域を
挟んで隣接する一対の前記メモリセルトランジスタのソ
ース又はドレインである前記フィールド領域を挟んで隣
接する一対の不純物拡散層をソース及びドレインとする
フィールドシールドトランジスタにも情報を記憶させる
ように構成し、前記シールドプレート電極に印加する電
圧を可変に構成するとともに、前記シールドプレート電
極に印加する前記電圧を変化させて、前記フィールドシ
ールドトランジスタに記憶されている情報を読み出す読
み出し手段を設けた。
【０００６】本発明の一態様では、前記フィールド領域
の部分の前記半導体基板の不純物濃度を予め選択的に制
御することにより、前記フィールドシールドトランジス
タのしきい値電圧を少なくとも２種類の値から選ばれた
一方の値に設定し、その設定されたしきい値電圧を当該
フィールドシールドトランジスタに記憶された情報とし
て読み出す。
の部分の前記半導体基板の不純物濃度を予め選択的に制
御することにより、前記フィールドシールドトランジス
タのしきい値電圧を少なくとも２種類の値から選ばれた
一方の値に設定し、その設定されたしきい値電圧を当該
フィールドシールドトランジスタに記憶された情報とし
て読み出す。
【０００７】本発明の一態様では、複数の前記メモリセ
ルトランジスタがマトリクス状に配列され、前記マトリ
クスの行方向及び列方向において前記シールドプレート
電極が互いに分離したパターンに形成され、互いに分離
した前記シールドプレート電極を前記行方向又は列方向
において接続する配線層が設けられている。
ルトランジスタがマトリクス状に配列され、前記マトリ
クスの行方向及び列方向において前記シールドプレート
電極が互いに分離したパターンに形成され、互いに分離
した前記シールドプレート電極を前記行方向又は列方向
において接続する配線層が設けられている。
【０００８】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板のフィールド領域となる部分のうちの
所定の部分及びそのフィールド領域となる部分により分
離されたメモリセルとなる部分のうちの所定の部分に選
択的に不純物を導入する工程と、前記半導体基板の前記
フィールド領域となる部分の上にシールドゲート絶縁膜
を介してシールドプレート電極を形成する工程と、前記
半導体基板の前記メモリセルとなる部分にトランジスタ
構造を形成する工程とを有する。
法は、半導体基板のフィールド領域となる部分のうちの
所定の部分及びそのフィールド領域となる部分により分
離されたメモリセルとなる部分のうちの所定の部分に選
択的に不純物を導入する工程と、前記半導体基板の前記
フィールド領域となる部分の上にシールドゲート絶縁膜
を介してシールドプレート電極を形成する工程と、前記
半導体基板の前記メモリセルとなる部分にトランジスタ
構造を形成する工程とを有する。
【０００９】
【発明の実施の形態】以下、本発明をＮＯＲ型イオン注
入プログラム方式のマスクＲＯＭに適用した実施の形態
につき図面を参照して説明する。
入プログラム方式のマスクＲＯＭに適用した実施の形態
につき図面を参照して説明する。
【００１０】まず、本発明の第１の実施の形態を図１〜
図３を参照して説明する。
図３を参照して説明する。
【００１１】図２に、この第１の実施の形態によるマス
クＲＯＭのメモリセルアレイ部の概略平面図を示す。こ
のメモリセルアレイ部は、マトリクス状に配列されたメ
モリセルアレイの列方向に沿って延びるフィールド領域
（素子分離領域）に、シールドプレート電極２２を備え
たフィールドシールド素子分離構造が形成されている。
従って、本実施の形態では、メモリセルの行方向におい
てのみ各メモリセル間の素子分離がなされ、列方向にお
いては素子分離構造による素子分離はなされていない。
クＲＯＭのメモリセルアレイ部の概略平面図を示す。こ
のメモリセルアレイ部は、マトリクス状に配列されたメ
モリセルアレイの列方向に沿って延びるフィールド領域
（素子分離領域）に、シールドプレート電極２２を備え
たフィールドシールド素子分離構造が形成されている。
従って、本実施の形態では、メモリセルの行方向におい
てのみ各メモリセル間の素子分離がなされ、列方向にお
いては素子分離構造による素子分離はなされていない。
【００１２】メモリセルアレイの行方向には、各メモリ
セルトランジスタのゲート電極を構成するワード線２４
が、フィールドシールド素子分離構造の上でフィールド
領域と交差して設けられている。一方、列方向に延びる
フィールド領域に挟まれた各素子領域上にはビット線２
５が設けられ、ビットコンタクト２６により、各メモリ
セルトランジスタのドレイン拡散層に接続している。各
メモリセルトランジスタのソース側は、基板部分がソー
ス線（接地線）を構成している。
セルトランジスタのゲート電極を構成するワード線２４
が、フィールドシールド素子分離構造の上でフィールド
領域と交差して設けられている。一方、列方向に延びる
フィールド領域に挟まれた各素子領域上にはビット線２
５が設けられ、ビットコンタクト２６により、各メモリ
セルトランジスタのドレイン拡散層に接続している。各
メモリセルトランジスタのソース側は、基板部分がソー
ス線（接地線）を構成している。
【００１３】次に、図２のメモリセルアレイ部とその周
辺の回路構成について説明する。図１は、本実施の形態
によるメモリセルアレイとその周辺の回路構成を示した
ものである。図１において、ワード線２４とビット線２
５の各交差位置に対応してメモリセルトランジスタ
Ｑ00、Ｑ01、…、Ｑ10、…がマトリクス状に配列された
状態で設けられている。そして、行線であるワード線ｘ
0 、ｘ1 、ｘ2 、…が行デコーダ３２に接続され、一
方、列線であるビット線ｙ0 、ｙ1 、…、ｙn-1 は列デ
コーダ３３に接続されている。２７はソース線である。
また、３５は、ビット線ｙ0 、ｙ1 、…、ｙn-1 の電位
を検出するためのセンスアンプである。
辺の回路構成について説明する。図１は、本実施の形態
によるメモリセルアレイとその周辺の回路構成を示した
ものである。図１において、ワード線２４とビット線２
５の各交差位置に対応してメモリセルトランジスタ
Ｑ00、Ｑ01、…、Ｑ10、…がマトリクス状に配列された
状態で設けられている。そして、行線であるワード線ｘ
0 、ｘ1 、ｘ2 、…が行デコーダ３２に接続され、一
方、列線であるビット線ｙ0 、ｙ1 、…、ｙn-1 は列デ
コーダ３３に接続されている。２７はソース線である。
また、３５は、ビット線ｙ0 、ｙ1 、…、ｙn-1 の電位
を検出するためのセンスアンプである。
【００１４】各メモリセルトランジスタＱ00、Ｑ01、
…、Ｑ10、…における情報の記憶は、各メモリセルトラ
ンジスタＱ00、Ｑ01、…、Ｑ10、…のチャネル領域のシ
リコン半導体基板内に予め選択的に不純物をイオン注入
しておくことにより、各メモリセルトランジスタＱ00、
Ｑ01、…、Ｑ10、…のしきい値電圧（Ｖth）を高い値と
低い値とに選択的に作り分けておくことで行われる。
…、Ｑ10、…における情報の記憶は、各メモリセルトラ
ンジスタＱ00、Ｑ01、…、Ｑ10、…のチャネル領域のシ
リコン半導体基板内に予め選択的に不純物をイオン注入
しておくことにより、各メモリセルトランジスタＱ00、
Ｑ01、…、Ｑ10、…のしきい値電圧（Ｖth）を高い値と
低い値とに選択的に作り分けておくことで行われる。
【００１５】次に、情報の読み出し方について説明す
る。まず、行デコーダ３２により、選択されたワード線
を“Ｈ”レベルに、非選択のワード線を“Ｌ”レベルに
するとともに、列デコーダ３３により、選択されたビッ
ト線を“Ｈ”レベルにする。すると、選択されたワード
線と選択されたビット線の交差位置に対応する選択され
たメモリセルトランジスタのしきい値電圧Ｖthが高い場
合、選択されたビット線の電位は“Ｈ”レベルのままで
変化せず、一方、選択されたメモリセルトランジスタの
しきい値電圧Ｖthが低い場合には、選択されたビット線
を電流が流れ、“Ｌ”レベルになる。従って、選択され
たビット線の電位をセンスアンプ３５で検出することに
より、各メモリセルトランジスタＱ00、Ｑ01、…、
Ｑ10、…に記憶された情報の読み出しができる。
る。まず、行デコーダ３２により、選択されたワード線
を“Ｈ”レベルに、非選択のワード線を“Ｌ”レベルに
するとともに、列デコーダ３３により、選択されたビッ
ト線を“Ｈ”レベルにする。すると、選択されたワード
線と選択されたビット線の交差位置に対応する選択され
たメモリセルトランジスタのしきい値電圧Ｖthが高い場
合、選択されたビット線の電位は“Ｈ”レベルのままで
変化せず、一方、選択されたメモリセルトランジスタの
しきい値電圧Ｖthが低い場合には、選択されたビット線
を電流が流れ、“Ｌ”レベルになる。従って、選択され
たビット線の電位をセンスアンプ３５で検出することに
より、各メモリセルトランジスタＱ00、Ｑ01、…、
Ｑ10、…に記憶された情報の読み出しができる。
【００１６】本実施の形態によるマスクＲＯＭにおいて
は、上述した通常のメモリセルトランジスタＱ00、
Ｑ01、…、Ｑ10、…に加えて、フィールド領域に形成さ
れるいわゆる寄生ＭＯＳトランジスタ（本発明において
「フィールドシールドトランジスタ」と称する。）にも
情報を記憶させ、それを読み出すことができる。
は、上述した通常のメモリセルトランジスタＱ00、
Ｑ01、…、Ｑ10、…に加えて、フィールド領域に形成さ
れるいわゆる寄生ＭＯＳトランジスタ（本発明において
「フィールドシールドトランジスタ」と称する。）にも
情報を記憶させ、それを読み出すことができる。
【００１７】図３に図２の III−III 線断面図を示す
が、シリコン半導体基板４１のフィールド領域上にシー
ルドゲート酸化膜２１を介して形成されたシールドプレ
ート電極２２をゲート電極とし、例えば、そのフィール
ド領域を挟んで隣接するメモリセルトランジスタの一対
のドレイン拡散層２３をソース及びドレインとする寄生
ＭＯＳトランジスタが形成される。図中、２５はビット
線、２６はビットコンタクト、４７、５１は層間絶縁膜
である。通常の状態では、シールドプレート電極２２の
電位が接地電位に固定され、この寄生ＭＯＳトランジス
タの導通が阻止される。
が、シリコン半導体基板４１のフィールド領域上にシー
ルドゲート酸化膜２１を介して形成されたシールドプレ
ート電極２２をゲート電極とし、例えば、そのフィール
ド領域を挟んで隣接するメモリセルトランジスタの一対
のドレイン拡散層２３をソース及びドレインとする寄生
ＭＯＳトランジスタが形成される。図中、２５はビット
線、２６はビットコンタクト、４７、５１は層間絶縁膜
である。通常の状態では、シールドプレート電極２２の
電位が接地電位に固定され、この寄生ＭＯＳトランジス
タの導通が阻止される。
【００１８】図１に示すように、このような寄生ＭＯＳ
トランジスタ（フィールドシールドトランジスタＦ
Ｔ1 、ＦＴ2 、…）は各列に対応して１個ずつ形成され
る。この場合、各フィールドシールドトランジスタＦＴ
1 、ＦＴ2 、…のソース／ドレインは、どのメモリセル
トランジスタのドレイン拡散層であるかは問わない。
トランジスタ（フィールドシールドトランジスタＦ
Ｔ1 、ＦＴ2 、…）は各列に対応して１個ずつ形成され
る。この場合、各フィールドシールドトランジスタＦＴ
1 、ＦＴ2 、…のソース／ドレインは、どのメモリセル
トランジスタのドレイン拡散層であるかは問わない。
【００１９】本実施の形態では、上述したメモリセルト
ランジスタＱ00、Ｑ01、…、Ｑ10、…の書き込み（プロ
グラム）時に、フィールド領域にも選択的に不純物をイ
オン注入することにより、フィールドシールドトランジ
スタＦＴ1 、ＦＴ2 、…のしきい値電圧Ｖth(f) も高い
値（例えば、２Ｖ）と低い値（例えば、１Ｖ）に予め作
り分けておく。
ランジスタＱ00、Ｑ01、…、Ｑ10、…の書き込み（プロ
グラム）時に、フィールド領域にも選択的に不純物をイ
オン注入することにより、フィールドシールドトランジ
スタＦＴ1 、ＦＴ2 、…のしきい値電圧Ｖth(f) も高い
値（例えば、２Ｖ）と低い値（例えば、１Ｖ）に予め作
り分けておく。
【００２０】そして、シールドプレート電極２２を電圧
制御回路３４に接続して、その印加電圧を可変に構成す
る。
制御回路３４に接続して、その印加電圧を可変に構成す
る。
【００２１】通常の状態では、上述したように、シール
ドプレート電極２２の電位は接地電位に固定される。こ
の時、各フィールドシールドトランジスタＦＴ1 、ＦＴ
2 、…のしきい値電圧Ｖth(f) の低い方の値を例えば１
Ｖに設定することにより、シールドプレート電極２２の
接地電位が多少不安定でも寄生ＭＯＳトランジスタであ
る各フィールドシールドトランジスタＦＴ1 、ＦＴ2 、
…が誤って導通することが確実に防止される。
ドプレート電極２２の電位は接地電位に固定される。こ
の時、各フィールドシールドトランジスタＦＴ1 、ＦＴ
2 、…のしきい値電圧Ｖth(f) の低い方の値を例えば１
Ｖに設定することにより、シールドプレート電極２２の
接地電位が多少不安定でも寄生ＭＯＳトランジスタであ
る各フィールドシールドトランジスタＦＴ1 、ＦＴ2 、
…が誤って導通することが確実に防止される。
【００２２】一方、フィールドシールドトランジスタＦ
Ｔ1 、ＦＴ2 、…に記憶されている情報を読み出す時に
は、例えば、フィールドシールドトランジスタＦＴ1 に
記憶されている情報を読み出す場合、列デコーダ３３に
よりビット線ｙ0 の電位をプリチャージ電位Ｖ
pcg （“Ｈ”レベル）にし、残りの総てのビット線
ｙ1 、…、ｙn-1 の電位を接地電位（“Ｌ”レベル）に
する。そして、行デコーダ３２により総てのワード線ｘ
0 、ｘ1 、ｘ2 、…の電位を低論理レベル（“Ｌ”レベ
ル）にし、電圧制御回路３４によりシールドプレート電
極２２の電位Ｖgateを１Ｖ＜Ｖgate＜２Ｖにする。
Ｔ1 、ＦＴ2 、…に記憶されている情報を読み出す時に
は、例えば、フィールドシールドトランジスタＦＴ1 に
記憶されている情報を読み出す場合、列デコーダ３３に
よりビット線ｙ0 の電位をプリチャージ電位Ｖ
pcg （“Ｈ”レベル）にし、残りの総てのビット線
ｙ1 、…、ｙn-1 の電位を接地電位（“Ｌ”レベル）に
する。そして、行デコーダ３２により総てのワード線ｘ
0 、ｘ1 、ｘ2 、…の電位を低論理レベル（“Ｌ”レベ
ル）にし、電圧制御回路３４によりシールドプレート電
極２２の電位Ｖgateを１Ｖ＜Ｖgate＜２Ｖにする。
【００２３】すると、フィールドシールドトランジスタ
ＦＴ1 のしきい値電圧Ｖth(f) が２Ｖに設定されていれ
ば、このフィールドシールドトランジスタＦＴ1 は導通
しないので、ビット線ｙ0 の電位はプリチャージ電位Ｖ
pcg のままで変化しない。一方、フィールドシールドト
ランジスタＦＴ1 のしきい値電圧Ｖth(f) が１Ｖに設定
されていれば、このフィールドシールドトランジスタＦ
Ｔ1 が導通し、ビット線ｙ0 からビット線ｙ1 へ電流が
流れるので、ビット線ｙ0 の電位は接地電位（０Ｖ）に
変化する。従って、ビット線ｙ0 の電位をセンスアンプ
３５で検出することにより、フィールドシールドトラン
ジスタＦＴ1 に記憶されている情報を読み出すことがで
きる。
ＦＴ1 のしきい値電圧Ｖth(f) が２Ｖに設定されていれ
ば、このフィールドシールドトランジスタＦＴ1 は導通
しないので、ビット線ｙ0 の電位はプリチャージ電位Ｖ
pcg のままで変化しない。一方、フィールドシールドト
ランジスタＦＴ1 のしきい値電圧Ｖth(f) が１Ｖに設定
されていれば、このフィールドシールドトランジスタＦ
Ｔ1 が導通し、ビット線ｙ0 からビット線ｙ1 へ電流が
流れるので、ビット線ｙ0 の電位は接地電位（０Ｖ）に
変化する。従って、ビット線ｙ0 の電位をセンスアンプ
３５で検出することにより、フィールドシールドトラン
ジスタＦＴ1 に記憶されている情報を読み出すことがで
きる。
【００２４】以上に説明したように、本実施の形態によ
るマスクＲＯＭでは、通常のメモリセルトランジスタＱ
00、Ｑ01、…、Ｑ10、…に加えて、フィールド領域に形
成されるフィールドシールドトランジスタＦＴ1 、ＦＴ
2 、…にも情報を記憶させ、それを読み出すことができ
るので、従来のマスクＲＯＭと比較して、メモリセルの
総面積を増大させることなく記憶容量を増大させること
ができる。例えば、通常のメモリセルトランジスタ
Ｑ00、Ｑ01、…、Ｑ10、…のみで構成された従来のマス
クＲＯＭの記憶容量が４ＭＢの場合、フィールドシール
ドトランジスタＦＴ1 、ＦＴ2 、…により更に２ｋＢ程
度の記憶容量を追加することができる。
るマスクＲＯＭでは、通常のメモリセルトランジスタＱ
00、Ｑ01、…、Ｑ10、…に加えて、フィールド領域に形
成されるフィールドシールドトランジスタＦＴ1 、ＦＴ
2 、…にも情報を記憶させ、それを読み出すことができ
るので、従来のマスクＲＯＭと比較して、メモリセルの
総面積を増大させることなく記憶容量を増大させること
ができる。例えば、通常のメモリセルトランジスタ
Ｑ00、Ｑ01、…、Ｑ10、…のみで構成された従来のマス
クＲＯＭの記憶容量が４ＭＢの場合、フィールドシール
ドトランジスタＦＴ1 、ＦＴ2 、…により更に２ｋＢ程
度の記憶容量を追加することができる。
【００２５】なお、各フィールドシールドトランジスタ
ＦＴ1 、ＦＴ2 、…において、選択的に不純物を導入す
るチャネル領域は、一組のソース／ドレイン間の単一の
チャネル領域でも良いが、複数組のソース／ドレイン間
の複数のチャネル領域とすると、電流の流れるチャネル
領域が多くなって、読み出し速度が向上する。
ＦＴ1 、ＦＴ2 、…において、選択的に不純物を導入す
るチャネル領域は、一組のソース／ドレイン間の単一の
チャネル領域でも良いが、複数組のソース／ドレイン間
の複数のチャネル領域とすると、電流の流れるチャネル
領域が多くなって、読み出し速度が向上する。
【００２６】次に、本発明の第２の実施の形態を図４〜
図６を参照して説明する。
図６を参照して説明する。
【００２７】図５に、この第２の実施の形態によるマス
クＲＯＭのメモリセルアレイ部の概略平面図を示す。こ
の第２の実施の形態であるメモリセルアレイ部は、上述
した第１の実施の形態と違い、シールドプレート電極２
２が、図示の如く、各ソース線２７上の位置で列方向に
互いに分断されたパターンに形成されている。即ち、こ
の第２の実施の形態では、シールドプレート電極２２
が、メモリセルアレイのマトリクスの行方向及び列方向
で互いに分離したパターンに形成されている。そして、
これらのシールドプレート電極２２が、フィールドコン
タクト３６を介して上層の配線層３７（図６（ｄ）参
照）により行方向において互いに接続されている。
クＲＯＭのメモリセルアレイ部の概略平面図を示す。こ
の第２の実施の形態であるメモリセルアレイ部は、上述
した第１の実施の形態と違い、シールドプレート電極２
２が、図示の如く、各ソース線２７上の位置で列方向に
互いに分断されたパターンに形成されている。即ち、こ
の第２の実施の形態では、シールドプレート電極２２
が、メモリセルアレイのマトリクスの行方向及び列方向
で互いに分離したパターンに形成されている。そして、
これらのシールドプレート電極２２が、フィールドコン
タクト３６を介して上層の配線層３７（図６（ｄ）参
照）により行方向において互いに接続されている。
【００２８】次に、図３のメモリセルアレイ部とその周
辺の回路構成について説明する。図４は、この第２の実
施の形態によるメモリセルアレイとその周辺のの回路構
成を示したものである。この第２の実施の形態では、メ
モリセルアレイのマトリクスの列方向においても複数の
フィールドシールドトランジスタＦＴが形成され、この
結果、フィールドシールドトランジスタＦＴ00、Ｆ
Ｔ01、…、ＦＴ10、ＦＴ11、…もマトリクス状に配列さ
れる。そして、上述した配線層３７は、このフィールド
シールドトランジスタＦＴ00、ＦＴ01、…、ＦＴ10、Ｆ
Ｔ11、…のマトリクスの行線（フィールドシールドワー
ド線ｚ0 、ｚ1 、ｚ2 、ｚ3 、…）を構成し、フィール
ドシールドデコーダ回路３８に接続されている。
辺の回路構成について説明する。図４は、この第２の実
施の形態によるメモリセルアレイとその周辺のの回路構
成を示したものである。この第２の実施の形態では、メ
モリセルアレイのマトリクスの列方向においても複数の
フィールドシールドトランジスタＦＴが形成され、この
結果、フィールドシールドトランジスタＦＴ00、Ｆ
Ｔ01、…、ＦＴ10、ＦＴ11、…もマトリクス状に配列さ
れる。そして、上述した配線層３７は、このフィールド
シールドトランジスタＦＴ00、ＦＴ01、…、ＦＴ10、Ｆ
Ｔ11、…のマトリクスの行線（フィールドシールドワー
ド線ｚ0 、ｚ1 、ｚ2 、ｚ3 、…）を構成し、フィール
ドシールドデコーダ回路３８に接続されている。
【００２９】この第２の実施の形態において、メモリセ
ルトランジスタＱ00、Ｑ01、…、Ｑ10、…における情報
の記憶及びその読み出しは、上述した第１の実施の形態
と同様である。一方、フィールドシールドトランジスタ
ＦＴ00、ＦＴ01、…、ＦＴ10、ＦＴ11、…への情報の書
き込みは、メモリセルトランジスタＱ00、Ｑ01、…、Ｑ
10、…のプログラム時、各フィールドシールドトランジ
スタＦＴ00、ＦＴ01、…、ＦＴ10、ＦＴ11、…のチャネ
ル領域となるフィールド領域部分のシリコン半導体基板
に選択的に不純物をイオン注入して、各フィールドシー
ルドトランジスタＦＴ00、ＦＴ01、…、ＦＴ10、Ｆ
Ｔ11、…のしきい値電圧Ｖth(f) を高い値（例えば、２
Ｖ）と低い値（例えば、１Ｖ）に予め制御することによ
り行う。
ルトランジスタＱ00、Ｑ01、…、Ｑ10、…における情報
の記憶及びその読み出しは、上述した第１の実施の形態
と同様である。一方、フィールドシールドトランジスタ
ＦＴ00、ＦＴ01、…、ＦＴ10、ＦＴ11、…への情報の書
き込みは、メモリセルトランジスタＱ00、Ｑ01、…、Ｑ
10、…のプログラム時、各フィールドシールドトランジ
スタＦＴ00、ＦＴ01、…、ＦＴ10、ＦＴ11、…のチャネ
ル領域となるフィールド領域部分のシリコン半導体基板
に選択的に不純物をイオン注入して、各フィールドシー
ルドトランジスタＦＴ00、ＦＴ01、…、ＦＴ10、Ｆ
Ｔ11、…のしきい値電圧Ｖth(f) を高い値（例えば、２
Ｖ）と低い値（例えば、１Ｖ）に予め制御することによ
り行う。
【００３０】そして、例えば、フィールドシールドトラ
ンジスタＦＴ00に記憶されている情報を読み出す場合、
列デコーダ３３によりビット線ｙ0 の電圧をプリチャー
ジ電圧Ｖpcg （“Ｈ”レベル）にし、残りの総てのビッ
ト線ｙ1 、ｙ2 、…の電位を接地電位（“Ｌ”レベル）
にする。そして、行デコーダ３２により総てのワード線
ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、…の電位を低論
理レベル（“Ｌ”レベル）にし、フィールドシールドデ
コーダ回路３８によりフィールドシールドワード線ｚ0
の電位Ｖgateのみを１Ｖ＜Ｖgate＜２Ｖにする。
ンジスタＦＴ00に記憶されている情報を読み出す場合、
列デコーダ３３によりビット線ｙ0 の電圧をプリチャー
ジ電圧Ｖpcg （“Ｈ”レベル）にし、残りの総てのビッ
ト線ｙ1 、ｙ2 、…の電位を接地電位（“Ｌ”レベル）
にする。そして、行デコーダ３２により総てのワード線
ｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 、…の電位を低論
理レベル（“Ｌ”レベル）にし、フィールドシールドデ
コーダ回路３８によりフィールドシールドワード線ｚ0
の電位Ｖgateのみを１Ｖ＜Ｖgate＜２Ｖにする。
【００３１】すると、フィールドシールドトランジスタ
ＦＴ00のしきい値電圧Ｖth(f) が２Ｖに設定されていれ
ば、このフィールドシールドトランジスタＦＴ00は導通
しないので、ビット線ｙ0 の電位はプリチャージ電位Ｖ
pcg のままで変化しない。一方、フィールドシールドト
ランジスタＦＴ00のしきい値電圧Ｖth(f) が１Ｖに設定
されていれば、このフィールドシールドトランジスタＦ
Ｔ00が導通し、ビット線ｙ0 からビット線ｙ1 へ電流が
流れるので、ビット線ｙ0 の電位は接地電位（０Ｖ）に
変化する。従って、ビット線ｙ0 の電位をセンスアンプ
３５で検出することにより、フィールドシールドトラン
ジスタＦＴ00に記憶されている情報を読み出すことがで
きる。
ＦＴ00のしきい値電圧Ｖth(f) が２Ｖに設定されていれ
ば、このフィールドシールドトランジスタＦＴ00は導通
しないので、ビット線ｙ0 の電位はプリチャージ電位Ｖ
pcg のままで変化しない。一方、フィールドシールドト
ランジスタＦＴ00のしきい値電圧Ｖth(f) が１Ｖに設定
されていれば、このフィールドシールドトランジスタＦ
Ｔ00が導通し、ビット線ｙ0 からビット線ｙ1 へ電流が
流れるので、ビット線ｙ0 の電位は接地電位（０Ｖ）に
変化する。従って、ビット線ｙ0 の電位をセンスアンプ
３５で検出することにより、フィールドシールドトラン
ジスタＦＴ00に記憶されている情報を読み出すことがで
きる。
【００３２】この第２の実施の形態においては、フィー
ルドシールドデコーダ回路３８がシールドプレート電極
２２の電位を可変に構成するための電圧制御回路として
機能し、フィールドシールドトランジスタＦＴ00、ＦＴ
01、…、ＦＴ10、ＦＴ11、…に記憶された情報を読み出
す際に選択されたフィールドシールドワード線ｚ0 、ｚ
1 、ｚ2 、ｚ3 、…の電位を上昇させる以外は、常に、
フィールドシールドワード線ｚ0 、ｚ1 、ｚ2 、ｚ3 、
…、即ち、各シールドプレート電極２２の電位を接地電
位に保持する。
ルドシールドデコーダ回路３８がシールドプレート電極
２２の電位を可変に構成するための電圧制御回路として
機能し、フィールドシールドトランジスタＦＴ00、ＦＴ
01、…、ＦＴ10、ＦＴ11、…に記憶された情報を読み出
す際に選択されたフィールドシールドワード線ｚ0 、ｚ
1 、ｚ2 、ｚ3 、…の電位を上昇させる以外は、常に、
フィールドシールドワード線ｚ0 、ｚ1 、ｚ2 、ｚ3 、
…、即ち、各シールドプレート電極２２の電位を接地電
位に保持する。
【００３３】この第２の実施の形態によれば、上述した
第１の実施の形態に比較して、回路構成はやや複雑にな
るものの、フィールドシールドトランジスタＦＴの数を
多くすることができるため、より記憶容量を増大させる
ことができる。
第１の実施の形態に比較して、回路構成はやや複雑にな
るものの、フィールドシールドトランジスタＦＴの数を
多くすることができるため、より記憶容量を増大させる
ことができる。
【００３４】次に、この第２の実施の形態のメモリセル
アレイの製造方法を図６を参照して説明する。なお、図
６の各図は、図５のVI−VI線に沿った断面に対応する。
アレイの製造方法を図６を参照して説明する。なお、図
６の各図は、図５のVI−VI線に沿った断面に対応する。
【００３５】まず、図６（ａ）に示すように、例えば、
ｐ型のシリコン半導体基板４１上に、書き込みたいプロ
グラムに対応するパターンのフォトレジスト４２をフォ
トリソグラフィーで形成し、このフォトレジスト４２を
マスクにして、データを書き込まない（データ“０”を
書き込む）メモリセル領域及びフィールド領域に、夫
々、６０ｋｅＶ程度の加速エネルギー及び１×１０12ｃ
ｍ-2程度のドーズ量でボロン（Ｂ）４３をイオン注入す
る。これにより、イオン注入されなかった領域のメモリ
セル領域及びフィールド領域に相対的にデータ“１”が
書き込まれたことになる。
ｐ型のシリコン半導体基板４１上に、書き込みたいプロ
グラムに対応するパターンのフォトレジスト４２をフォ
トリソグラフィーで形成し、このフォトレジスト４２を
マスクにして、データを書き込まない（データ“０”を
書き込む）メモリセル領域及びフィールド領域に、夫
々、６０ｋｅＶ程度の加速エネルギー及び１×１０12ｃ
ｍ-2程度のドーズ量でボロン（Ｂ）４３をイオン注入す
る。これにより、イオン注入されなかった領域のメモリ
セル領域及びフィールド領域に相対的にデータ“１”が
書き込まれたことになる。
【００３６】次に、図６（ｂ）に示すように、フォトレ
ジスト４２を除去した後、膜厚４０ｎｍ程度のシールド
ゲート酸化膜２１をシリコン半導体基板４１の表面に熱
酸化で形成し、更に、その上に、リン（Ｐ）がドープさ
れた膜厚２００ｎｍ程度の多結晶シリコン膜を形成し
て、これをシールドプレート電極２２のパターンに加工
する。しかる後、シールドプレート電極２２をキャップ
酸化膜及びサイドウォール酸化膜で覆って、フィールド
領域上にフィールドシールド素子分離構造を形成する。
ジスト４２を除去した後、膜厚４０ｎｍ程度のシールド
ゲート酸化膜２１をシリコン半導体基板４１の表面に熱
酸化で形成し、更に、その上に、リン（Ｐ）がドープさ
れた膜厚２００ｎｍ程度の多結晶シリコン膜を形成し
て、これをシールドプレート電極２２のパターンに加工
する。しかる後、シールドプレート電極２２をキャップ
酸化膜及びサイドウォール酸化膜で覆って、フィールド
領域上にフィールドシールド素子分離構造を形成する。
【００３７】次に、図には現れていないが、フィールド
領域に挟まれた素子領域上のシリコン半導体基板４１の
表面に熱酸化により膜厚１５ｎｍ程度のゲート酸化膜を
形成し（この領域において、先に形成したシールドゲー
ト酸化膜２１は、フィールドシールド素子分離構造のサ
イドウォール酸化膜を形成する際の異方性エッチングに
より除去されている。）、更に、その上に、メモリセル
トランジスタのゲート電極となるワード線２４を形成す
る（図５参照）。
領域に挟まれた素子領域上のシリコン半導体基板４１の
表面に熱酸化により膜厚１５ｎｍ程度のゲート酸化膜を
形成し（この領域において、先に形成したシールドゲー
ト酸化膜２１は、フィールドシールド素子分離構造のサ
イドウォール酸化膜を形成する際の異方性エッチングに
より除去されている。）、更に、その上に、メモリセル
トランジスタのゲート電極となるワード線２４を形成す
る（図５参照）。
【００３８】次に、図６（ｃ）に示すように、メモリセ
ルトランジスタのドレイン拡散層２３を形成した後、全
面に層間絶縁膜４７を形成する。そして、ドレイン拡散
層２３に達するコンタクト孔２６を層間絶縁膜４７に開
孔し、このコンタクト孔２６を介してドレイン拡散層２
３に接続する金属膜からなるビット線２５を形成する。
ルトランジスタのドレイン拡散層２３を形成した後、全
面に層間絶縁膜４７を形成する。そして、ドレイン拡散
層２３に達するコンタクト孔２６を層間絶縁膜４７に開
孔し、このコンタクト孔２６を介してドレイン拡散層２
３に接続する金属膜からなるビット線２５を形成する。
【００３９】次に、図６（ｄ）に示すように、第２の層
間絶縁膜５１を形成し、シールドプレート電極２２に達
するコンタクト孔３６を層間絶縁膜５１、４７等に開孔
する。そして、コンタクト孔３６を介してシールドプレ
ート電極２２に接続する金属膜からなる配線層（フィー
ルドシールドワード線）３７を形成した後、表面保護膜
（不図示）等を形成して、マスクＲＯＭを完成させる。
間絶縁膜５１を形成し、シールドプレート電極２２に達
するコンタクト孔３６を層間絶縁膜５１、４７等に開孔
する。そして、コンタクト孔３６を介してシールドプレ
ート電極２２に接続する金属膜からなる配線層（フィー
ルドシールドワード線）３７を形成した後、表面保護膜
（不図示）等を形成して、マスクＲＯＭを完成させる。
【００４０】
【発明の効果】本発明によれば、マスクＲＯＭ等の不揮
発性半導体記憶装置のメモリセルの総面積延いてはチッ
プ面積を増大させることなく、その記憶容量を増大させ
ることができる。
発性半導体記憶装置のメモリセルの総面積延いてはチッ
プ面積を増大させることなく、その記憶容量を増大させ
ることができる。
【図１】本発明の第１の実施の形態によるマスクＲＯＭ
のメモリセルアレイの回路構成図である。
のメモリセルアレイの回路構成図である。
【図２】本発明の第１の実施の形態によるマスクＲＯＭ
のメモリセルアレイの概略平面図である。
のメモリセルアレイの概略平面図である。
【図３】本発明の第１の実施の形態によるマスクＲＯＭ
のフィールドシールドトランジスタの構成を示す断面図
である。
のフィールドシールドトランジスタの構成を示す断面図
である。
【図４】本発明の第２の実施の形態によるマスクＲＯＭ
のメモリセルアレイの回路構成図である。
のメモリセルアレイの回路構成図である。
【図５】本発明の第２の実施の形態によるマスクＲＯＭ
のメモリセルアレイの概略平面図である。
のメモリセルアレイの概略平面図である。
【図６】本発明の第２の実施の形態によるマスクＲＯＭ
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
２１ シールドゲート酸化膜 ２２ シールドプレート電極 ２３ ドレイン拡散層 ２４ ワード線 ２５ ビット線 ２６ ビットコンタクト ２７ ソース線 ３２ 行デコーダ ３３ 列デコーダ ３４ 電圧制御回路 ３５ センスアンプ ３６ フィールドコンタクト ３７ 配線層（フィールドシールドワード線） ３８ フィールドシールドデコーダ回路 ｘ0 、ｘ1 、… ワード線 ｙ0 、ｙ1 、… ビット線 ｚ0 、ｚ1 、… フィールドシールドワード線 Ｑ00、Ｑ01、… メモリセルトランジスタ ＦＴ1 、ＦＴ2 、…、ＦＴ00、ＦＴ01、… フィールド
シールドトランジスタ
シールドトランジスタ
Claims (4)
- 【請求項１】 半導体基板のフィールド領域上にシール
ドゲート絶縁膜を介して形成されたシールドプレート電
極により各メモリセルトランジスタ間の素子分離がなさ
れた不揮発性半導体記憶装置であって、 前記フィールド領域上の前記シールドプレート電極をゲ
ート電極とし、前記フィールド領域を挟んで隣接する一
対の前記メモリセルトランジスタのソース又はドレイン
である前記フィールド領域を挟んで隣接する一対の不純
物拡散層をソース及びドレインとするフィールドシール
ドトランジスタにも情報を記憶させるように構成し、 前記シールドプレート電極に印加する電圧を可変に構成
するとともに、 前記シールドプレート電極に印加する前記電圧を変化さ
せて、前記フィールドシールドトランジスタに記憶され
ている情報を読み出す読み出し手段を設けたことを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 前記フィールド領域の部分の前記半導体
基板の不純物濃度を予め選択的に制御することにより、
前記フィールドシールドトランジスタのしきい値電圧を
少なくとも２種類の値から選ばれた一方の値に設定し、
その設定されたしきい値電圧を当該フィールドシールド
トランジスタに記憶された情報として読み出すことを特
徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 複数の前記メモリセルトランジスタがマ
トリクス状に配列され、前記マトリクスの行方向及び列
方向において前記シールドプレート電極が互いに分離し
たパターンに形成され、互いに分離した前記シールドプ
レート電極を前記行方向又は列方向において接続する配
線層が設けられていることを特徴とする請求項１又は２
に記載の不揮発性半導体記憶装置。 - 【請求項４】 半導体基板のフィールド領域となる部分
のうちの所定の部分及びそのフィールド領域となる部分
により分離されたメモリセルとなる部分のうちの所定の
部分に選択的に不純物を導入する工程と、 前記半導体基板の前記フィールド領域となる部分の上に
シールドゲート絶縁膜を介してシールドプレート電極を
形成する工程と、 前記半導体基板の前記メモリセルとなる部分にトランジ
スタ構造を形成する工程とを有することを特徴とする不
揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22050296A JP3631562B2 (ja) | 1996-08-02 | 1996-08-02 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22050296A JP3631562B2 (ja) | 1996-08-02 | 1996-08-02 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050945A true JPH1050945A (ja) | 1998-02-20 |
| JP3631562B2 JP3631562B2 (ja) | 2005-03-23 |
Family
ID=16752048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22050296A Expired - Fee Related JP3631562B2 (ja) | 1996-08-02 | 1996-08-02 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3631562B2 (ja) |
-
1996
- 1996-08-02 JP JP22050296A patent/JP3631562B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3631562B2 (ja) | 2005-03-23 |
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