JPH07105158B2 - デュアルポートメモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルポートメモリに関し、特にランダム系
ポートとシリアル系ポートとを備えたデュアルポートメ
モリのリダンダンシ回路に関する。

ランダム系ポートとシリアル系ポートとを持つデュアル
ポートメモリ回路では、シリアル系ポートからシリアル
データを出力するためのデータ転送機構を回路内部に備
えている。

第３図は従来のデータ転送機構を示す図である。この機
構は、メモリセルが行列（マトリクス）に構成され、ラ
ンダム系に設けられたランダム系列デコーダ０と、ラン
ダム系行デコーダ１と、このランダム系行デコーダ１に
より、オン・オフされてビット線BL上のデータを選択す
るランダム系データ選択スイッチ２と、シリアル系のシ
リアルデータレジスタ３と、このシリアルデータレジス
タ３内の出力すべきデータを指定するシリアルポインタ
４と、このシリアルポインタ４にデータ転送時のランダ
ム系ポートの行アドレスを初期アドレスとしてプリセッ
トするアドレスプリセット回路５と、シリアルデータレ
ジスタ３の出力データのランダム系データ選択スイッチ
２を介して出力されるデータとをラッチして所定のタイ
ミングでシリアルデータを出力するシリアル出力制御回
路６とで構成されている。又、シリアルポインタには一
般的に、シフトレジスタ回路が用いられている。

以上の機構において、シリアルデータを出力する際に
は、ランダム系において、ランダム系列デコーダ０で選
択されたワード上のデータをビット線を介して１行単位
でシリアルデータレジスタ３へデータ転送を行い、この
１行のデータをシリアルポインタ４のポインタ出力によ
って順次シリアルに出力することが行われる。この際、
転送後最初に出力されるデータの先頭番地は転送時外部
アドレス（ランダム系ポートの行アドレスと等しい）に
よって与えられる。以後第１の制御信号Φ１の入力のた
びそのアドレスを一番地ずつ進めていく。ここで、デー
タ転送後１ビット目のアドレスは外部アドレスにより与
えられているため、転送後最初の第１の制御信号Φ１に
よりシフトレジスタがシフトアップしないように転送後
最初の第１の制御信号Φ１がシフトレジスタに入力され
るのを禁止する第１の制御信号入力制御回路（以下Φ１
入力制御回路とする）10を設けている。これにより、シ
フトレジスタにアドレスプリセット時間に余裕を持たせ
ている。

この機構では、転送された行データを一旦シリアルデー
タレジスタ３に格納し、シリアルポインタ４のポインタ
出力により１ビットずつシリアル出力制御回路６にデー
タを出力する。この時、データ転送タイミングからデー
タ出力までにシリアルデータレジスタ３にデータを転送
し、かつ続いて１ビット目のデータ読み出し動作も行う
とすると、データ転送後１ビット目の第１の制御信号Φ
１の周期は２ビット目以降の第１の制御信号Φ１の周期
に比べシリアルデータレジスタ３にデータを転送する分
長い周期が必要となる。このため、シリアルサイクルの
高速化がはかれない。そこで、この機構では、データの
シリアルデータレジスタ３への転送と同時に、ランダム
系行デコーダ１により、行データの先頭のビットをラン
ダム系データ選択スイッチで選択してランダム系データ
出力線RLを介してシリアル出力制御回路６にラッチさせ
るようにしている。これにより、シリアルデータレジス
タ３からのデータ出力はデータ転送後２サイクル目の第
１の制御信号Φ１からでよく、シリアルレジスタ３への
データ転送セットとシリアル出力ビット目のデータ読み
出し動作とを２サイクルかけて行えばよく、従ってデー
タ転送後１ビット目出力が第１の制御信号Φ１の周期を
リミットすることのないようにしりシリアルサイクルの
高速化を計っている。

更にこの機構を利用し、更にシリアル系ポートの高速化
を計る手段として、インターリーブ方式がある。第４図
にインターリーブ方式を示すブロック図、第５図にイン
ターリーブ方式の波形図を示す。これはシリアルアドレ
スにより内部をODD系としEVEN系の２系統にわけ、ODD系
とEVEN系でデータ増幅動作、及びデータ出力動作を交互
に行う方式である。すなわち、あるシリアルサイクルで
ODD系のデータを出力し、この時EVEN系では次のシリア
ルサイクルで出力するデータをEVEN系IOバスからEVEN系
データアンプに読みだし増幅を行う。次のシリアルサイ
クルでは、この増幅されたEVEN系のデータを出力し、OD
D系ではこの次のシリアルサイクルで出力するデータをO
DD系IOバスからODD系データアンプに読みだし増幅を行
う。ただし、出力データはシリアル出力制御回路６で選
択し出力する。以下、この動作の繰り返しを行う。

この様に、内部をODD系とEVEN系の２系統用意し分ける
ことにより、データ転送後３ビット目以降のデータ読出
し動作も２ビット目同様シリアルサイクル２サイクルか
けてデータ読出し動作を行えばよい。つまり、３ビット
目出力データは２ビット目出力時に他方の系統（３ビッ
ト目のアドレスが奇数だった場合ODD系、偶数だった場
合EVEN系）のデータアンプにより増幅を行い、３サイク
ル目にはこのデータを出力し、もう一方の系統（４ビッ
ト目のアドレスが偶数だった場合EVEN系、奇数だった場
合ODD系）のデータアンプで４ビット目の出力データの
増幅を行う。このように、読みだすべきシリアルサイク
ルの１サイクル前のサイクルをふるに使用してシフトレ
ジスタのシフトアップとデータアンプによる増幅を行う
ことが出来るためシリアルサイクルの高速化が計れる。

ここで、この方式では第５図の波形図に示す通り、ある
シリアルサイクルにおいてはそのサイクルでのシリアル
アドレスに対し、＋１されたアドレスのシフトレジスタ
出力を選択レベルとしデータをデータアンプに読みだす
必要がある。このため、アドレスを１番地先行させる方
法として、第４図に示す通りマスク上で＋１番地ずつず
らしてシリアルレジスタとアドレスプリセット回路５と
を接続する方法を取っている。

ところで、最近の半導体メモリにおいてのファインパタ
ーン化は、メモリセル、ワート線、又はビット線に関す
る不良の増加傾向をもたらしている。このため、歩留り
向上を目的として、不良となったメモリセル、ワード
線、又はビット線を置き換えるリダンダンシ回路を用い
る必要が生じている。

そこで、従来シリアル系ポート（インターリーブ方式未
使用）のリダンダンシ回路は、シリアルアドレスを増加
させる第１の制御信号Φ１を入力とするカウンタ回路
と、不良のあるメモリセル、ビット線又はシフトレジス
タの不良アドレスを記憶するアドレス記憶回路と、前記
カウンタの出力と前記不良アドレスとの一致を検出し不
良のあるメモリセル、ビット線又はシリアルレジスタ
を、リダンダンシメモリセルのビット線又はシフトレジ
スタに置き換える第２の制御信号Φ２を出力する一致検
出回路とから構成されている。

以下、従来のシリアル系ポートにおけるリダンダンシ回
路の置換方法について図面を参照して説明する。

第６図は、従来のインターリーブ方式未使用時のブロッ
ク図である。この図で、シリアルアドレスを１つ増加さ
せる外部クロックに同期した第１の制御信号Φ１は、シ
フトレジスタ４とカウンタ７に入力される。シフトレジ
スタ４には、リード／ライトの初期アドレスとして外部
アドレスがプリセットされ、又カウンタ７にも同じアド
レスがプリセットされる。シフトレジスタ出力4a〜ｅ
は、１つだけがスイッチ11〜15をオンにする状態であ
り、第１の制御信号Φ１がクロッキングすることにより
アドレスの大きい方向に１つシフトする。一方、カウン
タは第１の制御信号Φ１のクロッキングによりカウンタ
出力を１だけ増加させる。ここで、データ転送後１ビッ
ト目のアドレスは外部アドレスにより与えられているた
め、最初の第１の制御信号Φ１によりシフトレジスタお
よびカウンタがシフトアップ（カウントアップ）しない
よう最初の第１の制御信号Φ１がシフトレジスタに入力
されるのを禁止するΦ１入力制御回路10を設けている。
これにより、シフトレジスタおよびカウンタのアドレス
プリセット時間に余裕を持たせている。

従って、シフトレジスタ４によりオン状態になっている
スイッチ11〜15のアドレスとカウンタ７の出力アドレス
とは常に一致している。スイッチ11〜15は、シフトレジ
スタ出力によりシリアルデータレジスタ３のビット線40
とデータ出力線32とを接続する。カウンタ出力は、あら
かじめ不良のあるビット線のアドレスが記憶されている
不良アドレス記憶回路８の出力と一致検出回路９により
比較され、一致した場合には不良ビット線をリダンダン
シ用シリアルデータレジスタ３′のビット線40′に置き
換える第２の制御信号Φ２を出力する。

不良のないビット線を選択した時は、第２の制御信号Φ
２がオフ状態（カウンタ出力と不良アドレス記憶回路の
出力が一致していない状態）となってスイッチ16はオフ
となり、選択回路46はデータ出力線32とデータアンプと
を接続する。

不良のあるビット線を選択した時は、第２の制御信号Φ
２がオン状態（カウンタ出力と不良アドレス記憶回路の
出力が一致した状態）となってスイッチ16はオンとな
り、リダンダンシビット線40′とリダンダンシデータ出
力線32′とを接続し、さらに選択回路46がデータアンプ
の接続をデータ出力線32からリダンダンシデータ出力線
32′に切り換えることで、不良ビット線をリダンダンシ
ビット線に置き換えることができる。

第７図に従来のインターリーブ方式使用時のブロック図
を示す。前述の通りインターリーブ方式未使用のリダン
ダンシ回路では、データ転送時にシフトレジスタとカウ
ンタの初期アドレスをプリセットする際に、与えられた
外部アドレスをそのままセットするようにしている。と
ころで、インターリーブ方式を用いた場合、あるシリア
ルサイクルにおけるシフトレジスタのアドレスは外部ア
ドレスに＋１されたアドレスとなるようにマスク上で接
続されている。このため、リダンダンシ置換を判定しデ
ータアンプと接続するデータ出力線を選択する第２の制
御信号Φ２を出力するためには、カウンタはシフトレジ
スタのアドレスと同じアドレスを出力しなければならな
い。そこで、外部アドレスプリセット後１回目の第１の
制御信号Φ１時には、外部アドレスのプリセットを終
え、Φ１入力制御回路10により最初の第１の制御回路Φ
１の入力を禁止せずに最初の第１の制御信号Φ１により
カウントアップの動作を行うようにする。

〔発明が解決しようとする課題〕

上述した従来のデュアルポートメモリにおけるインター
リーブ方式を用いたシリアル系ポートのリダンダンシ回
路においては、データ転送時に最初の第１の制御信号Φ
１の入力までにカウンタの外部アドレスプリセットを終
了し、最初の第１の制御信号Φ１によっダウンタのカウ
ントアップを行わなければならない。従って、リダンダ
ンシ回路を使用することにより、データ転送時には最初
の第１の制御信号Φ１入力までにはカウンタのアドレス
プリセットを終えていなければならないためカウンタの
アドレスプリセットに要する時間分、第１の制御信号Φ
１の周期がより長くなってしまうという問題点があっ
た。

本発明はかかる問題に鑑みてなされたものであった、イ
ンターリーブ方式を用いたシリアル系ポートにおいてリ
ダンダンシ回路を使用した場合のクロック周期をリダン
ダンシ回路を使用しない場合と同等にすることができる
デュアルポートメモリのリダンダンシ回路を提供するこ
とを目的とする。

〔発明の従来技術に対する相違点〕

上述した従来のデュアルポートメモリのリダンダンシ回
路に対し、本発明はデータ転送時に外部アドレスが与え
られると、この外部アドレスよりも１番地だけ大きい内
部アドレスを発生するプラス１回路とこのプラス１回路
の出力アドレスを初期アドレスとしてセットし、所定の
第１の制御信号に従って上記内部アドレスを順次更新す
るカウンタ回路とを有することにより、データ転送時の
カウンタのアドレスのプリセットに要する時間を短縮で
き、従って、リダンダンシ回路を使用したシリアル系ポ
ートのシリアルクロック周期を短くすることができると
いう相違点を有する。

〔課題を解決するための手段〕

本発明のデュアルポートメモリは、ランダムアクセスを
行うランダム系ポートとシリアルアクセスを行うシリア
ル系ポートを有し、前記シリアル系ポートにはランダム
系ポートの１ワード分のデータを保持するシリアルレジ
スタと前記シリアルレジスタ分のアドレスを持つシリア
ルポインタとを含み、前記ランダム系ポートと前記シリ
アル系ポート間で１ワード分のデータを転送する手段と
データ転送時に前記ランダム系ポートのデータを前記シ
リアル系ポートのデータとして出力する手段と前記シリ
アル系ポートでは内部をアドレスの奇数と偶数に分け交
互に動作および出力を行うインターリーブ手段とを持
ち、前記各ポートにはそれぞれ不良のあるメモリセル、
ワード線，又はビット線を置換するめのリダンダンシ回
路を有するデュアルポートメモリにおいて、データ転送
時、外部アドレスが与えられるとこの外部アドレスより
も１番地だけ大きい内部アドレスを初期アドレスとして
前記シリアルポインタにセットする手段と前記外部アド
レスよりも１番地だけ大きい内部アドレスを発生するプ
ラス１回路と前記プラス１回路の出力アドレスを初期ア
ドレスとしてセットするカウンタ回路と、前記シリアル
ポインタとカウンタの内部アドレスを順次更新する第１
の制御信号と、前記シリアルポインタおよびカウンタに
前記初期アドレスをセット後最初の前記第１の制御信号
が入力されるのを禁止する第１の制御信号入力制御回路
と、前記不良のあるメモリセル、ワード線，又はビット
線の不良アドレスを記憶するアドレス記憶回路と、前記
カウンタ回路の出力信号が前記アドレス記憶回路により
記憶されている不良アドレスと一致しているか否かを検
出してリダンダンシ置換の制御を行う第２の制御信号を
出力する一致検出回路とから構成されることを特徴とす
る。

〔実施例〕

次に、本発明について添付の図面を参照して説明する。

第１図は本発明の実施例のブロックずある。本発明が第
４図に示した従来例と異なる点は、シリアル系ポートに
おいてインターリーブ方式を用い、かつ、データ転送時
に外部アドレスが与えられると、この外部アドレスにプ
ラス１したアドレスを出力する回路を設け、このプラス
１されたアドレスをカウンタ７の初期アドレスとしたこ
とにある。以後、第１の制御信号Φ１によってカウンタ
７の出力アドレスを順次更新する点は従来と同様であ
る。

以上の構成において、いま、データ転送時には、メモリ
セルのデータがデータ転送スイッチ62を介してシフトレ
ジスタ３に転送され保持される。ところで１回目の第１
の制御信号Φ１により読み出されるデータは、第３図に
示すデータ転送機構で説明した通り、ランダム系行デコ
ーダ１の出力により、ランダム系データ選択スイッチ２
をオンすることにより選択され、ランダム系出力線RLを
経由してシリアル出力制御回路６に保持される。ここ
で、データ転送後１ビット目となるアドレスがリダンダ
ンシ回路で置換される場合には、ランダム系ポートのリ
ダンダンシ回路が使用され、ランダム系出力線RLを経由
してシリアル出力制御回路６にはリダンダンシ回路のデ
ータが保持される。このデータは、データ転送語１回目
の第１の制御信号Φ１によって出力される。つまり、デ
ータ転送後１ビット目のデータ出力はシリアルデータレ
ジスタからは行わないため、シリアル系ポートにおいて
１ビット目のリダンダンシ回路使用は判定する必要がな
い。ところで、インターリーブ方式を使用した場合デー
タ転送後１回目の第一の制御信号Φ１入力時には２回目
の第１の制御信号Φ１で出力されるべきデータの読みだ
し動作を行う必要がある。そこで、データ転送時カウン
タ７には、プラス１回路60によりデータ転送時の外部ア
ドレスにプラス１加えられた内部アドレスをセットし、
以後第１の制御信号Φ１によりカウンタ出力アドレスの
カウントアップを行う。ここで、データ転送後２ビット
目のアドレスが初期アドレスとして与えられているた
め、最初の第１の制御信号Φ１によりシフトレジスタお
よびカウンタがシフトアップ（カウントアップ）しない
よう最初の第１の制御信号Φ１がシフトレジスタおよび
カウンタに入力されるのを禁止するΦ１入力制御回路10
を設けている。これにより、シフトレジスタおよびカウ
ンタのアドレスプリセット時間に余裕を持たせている。
従って、カウンタ７の出力は＋１されたシフトレジスタ
のアドレスと同じアドレスを指す。このカウンタ７の出
力は一致検出回路により不良アドレス記憶回路のアドレ
スと比較され、一致した場合、シリアル出力制御回路６
によりリダンダンシ用データ出力線とデータアンプが接
続され、リダンダンシ置換が行われる。

以上のように本発明によれば、カウンタ出力アドレスを
１回目の第１の制御信号Φ１入力前にカウントアップす
る動作を省略できるので、リダンダンシ回路を使用した
シリアル系ポートのクロック周期をリダンダンシ回路未
使用時と同等とすることができる。

第２図は本発明の第２の実施例のブロック図である。こ
の第２の実施例では、プラス１回路の出力をカウンタと
シフトレジスタの入力アドレスとすることで、シフトレ
ジスタとアドレスプリセット回路を１番地ずらすことな
く同一アドレス間で接続している。これにより、特にア
ドレスプリセット回路（ランダム系行デコーダ）の最終
番地とシフトレジスタの最初の番地を接続する等の必要
がなくなるため、配線の引き回し等のマスク図作成を容
易に行うことができる。

〔発明の効果〕

以上説明したように本発明は、データ転送時にカウンタ
回路にプリセットする内部アドレスが外部アドレスに対
して１番地大きなアドレスであることから、プリセット
時にカウンタをカウントアップする動作を省略すること
ができ、インターリーブ方式を用いたデュアルポートメ
モリのシリアル系ポートにおいて、リダンダンシ回路使
用時においても第１の制御信号の周期をリダンダンシ回
路未使用時と同等にすることができるという効果を奏す
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図
は、デュアルポートメモリ回路におけるデータ転送機構
を示すブロック図、第４図はインターリーブ方式を示す
ブロック図、第５図はインターリーブ方式の動作波形を
示す図、第６図は従来のリダンダンシ置換方法を示すブ
ロック図、第７図は従来のインターリーブ方式未使用時
のリダンダンシ置換方法を示すブロック図である。 ０……ランダム系列デコーダ、１……ランダム系行デコ
ーダ、２……ランダム系データ選択スイッチ、３……シ
リアルデータレジスタ、３′……リダンダンシ用シリア
ルデータレジスタ、４……シフトレジスタ、５……アド
レスプリセット回路、６……シリアル出力制御回路、７
……カウンタ、８……不良アドレス記憶回路、９……一
致検出回路、10……Φ１入力制御回路、11〜15……スイ
ッチ、16,17……リダンダンシ用スイッチ、21〜25……
スイッチ、26……リダンダンシ用メモリセル、30,40…
…ビット線、30′,40′……リダンダンシ用ビット線、3
2……データ出力線、32′……リダンダンシ用データ出
力線、41……外部データ出力線、46……選択回路、60…
…プラス１回路、62……データ転送スイッチ、4a〜4e…
…シフトレジスタ出力。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ランダムアクセスを行うランダム系ポート
   とシリアルアクセスを行うシリアル系ポートを有し、前
   記シリアル系ポートにはランダム系ポートの１ワード分
   のデータを保持するシリアルレジスタと前記シリアルレ
   ジスタ分のアドレスを持つシリアルポインタとを含み、
   前記ランダム系ポートと前記シリアル系ポート間で１ワ
   ード分のデータを転送する手段とデータ転送時に前記ラ
   ンダム系ポートのデータを前記シリアル系ポートのデー
   タとして出力する手段と前記シリアル系ポートでは内部
   をアドレスの奇数と偶数に分け交互に動作および出力を
   行うインターリーブ手段とを持ち、前記各ポートにはそ
   れぞれ不良のあるメモリセル、ワード線，又はビット線
   を置換するためのリダンダンシ回路を有するデュアルポ
   ートメモリにおいて、データ転送時、外部アドレスが与
   えられるとこの外部アドレスよりも１番地だけ大きい内
   部アドレスを初期アドレスとして前記シリアルポインタ
   にセットする手段と前記外部アドレスよりも１番地だけ
   大きい内部アドレスを発生するプラス１回路と前記プラ
   ス１回路の出力アドレスを初期アドレスとしてセットす
   るカウンタ回路と、前記シリアルポインタとカウンタの
   内部アドレスを順次更新する第１の制御信号と、前記シ
   リアルポインタおよびカウンタに前記初期アドレスをセ
   ット後最初の前記第１の制御信号が入力されるのを禁止
   する第１の制御信号入力制御回路と、制御不良のあるメ
   モリセル、ワード線，又はビット線の不良アドレスを記
   憶するアドレス記憶回路と、前記カウンタ回路の出力信
   号が前記アドレス記憶回路により記憶されている不良ア
   ドレスと一致しているか否かを検出してリダンダンシ置
   換の制御を行なう第２の制御信号を出力する一致検出回
   路とから構成されることを特徴とするデュアルポートメ
   モリ。