JPS6081659A - デ−タ転送方式 - Google Patents

デ−タ転送方式

Info

Publication number
JPS6081659A
JPS6081659A JP18918383A JP18918383A JPS6081659A JP S6081659 A JPS6081659 A JP S6081659A JP 18918383 A JP18918383 A JP 18918383A JP 18918383 A JP18918383 A JP 18918383A JP S6081659 A JPS6081659 A JP S6081659A
Authority
JP
Japan
Prior art keywords
register
data
address
counter
data transfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18918383A
Other languages
English (en)
Inventor
Takashi Minagawa
皆川 孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP18918383A priority Critical patent/JPS6081659A/ja
Priority to DE3437528A priority patent/DE3437528C2/de
Publication of JPS6081659A publication Critical patent/JPS6081659A/ja
Priority to US08/076,929 priority patent/US6101572A/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0207Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Image Processing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] 本発明は記憶手段内の特定記憶領域を他の記憶領域に転
送するデータ転送方式に関するものである。
[従来技術] 従来、情報処理装置等において、例えば第1図に示す様
な記憶装置1内の記憶領域内の5ADDよりの矩形領域
2を、DADDよりの矩形領域3へ転送する場合には、
以下に示す転送制御を行っていた。
第2図はデータ転送機能を有する情報処理装置のブロッ
ク図であり、1は記憶装置、10はデ−タ転送機の記憶
装置lとのアドレス及び読み出し/書き込みデータの制
御を行う転送制御部、11は転送制御部内のデータの制
御を行うデータ制御部、12は同じく転送制御部lO内
のアドレスの制御を行うアドレス制御部である。13は
中央処理装置、14は入出力装置である。
データ制御部11の詳細を第3図に示す。
図中20は矩形領域2よりの読み出しデータを格納する
Sレジスタ、25はSレジスタ20の内容をSHレジス
タ26の値に従いシフトするシフト部、26はSレジス
タ20の値を転送先の矩形領域3のビット位置に合わせ
るためのシフト部26でのシフト数を格納するSHレジ
スタ、27はファンクション部30での論理演算(論理
積、論理和、排他的論理和等)命令の格納されるファン
クションレジスタ、28はマスクレジスタ、29は矩形
領域3よりの読み出しデータを格納するDレジスタ、3
0はSレジスタ20とDレジスタ29よりの値を前述の
ファンクションレジスタで示される命令に従い論理演算
するファンクション部、31はファンクション部30よ
りの出力データとDレジスタ29よりの出力データとを
マスクレジスタ28によるマスク情報によってマスキン
グして出力し、矩形領域3への書き込みデータとするセ
レクタである。これはデータ転送をビット単位で行うた
めに、記憶装置1よりバイト単位(又はワード単位)で
読み出されたデータのうちの不必要なビットをマスクを
かけて削除し、また書き替え前のデータを有効とするた
めである。
次にアドレス制御部12の詳細ブロック図を第4図に示
す。
図中、40はSセレクタ、41は矩形領域2の1行毎の
読み出し開始アドレスを示すSアドレスレジスタ、42
はSアドレスレジスタ41の値を基に記憶装置1の矩形
領域2のメモリアクセス番地を示すSアドレスカウンタ
、43は加算器、44は矩形領域の横レングスXを示す
Xレジスタ、45は横しングスX分のデータの転送終了
を検知するXカウンタ、46は矩形領域の縦レングスY
を示すYレジスタ、47は縦しングスY分のデータ転送
終了つまり全てのデータ転送終了を検知するYカウンタ
、48は記憶装置1の読み出しタイミング制御を行うタ
イミング回路、49゜49′は記憶装置1の1行分のレ
ングスを示すSPレジスタ及びDPレジスタ、50はD
セレクタ、51は矩形領域3の行毎の読み出し開始アド
レスを示すDアドレスレジスタ、52は矩形領域3のメ
モリアクセス番地を示すDアドレスカウンタ、53はD
加算器である。
以上の構成で第1図に示すメモリ空間内の5ADD番地
より横Xビット、縦Yビットの矩形領域2をDADD番
地より横Xビット、縦Yビットの矩形領域3へ移動させ
る場合に、中央処理装置13等より[5ADD]をSセ
レクタ40を介してSアドレスレジスタ41にセットす
ると共に、Xレジスタ44にビット数Xを、Yレジスタ
46にビット数Yを、[DADD]をDセレクタ50を
介してDアドレスレジスタ51へ格納し、またSPレジ
スタ49及びDPレジスク49°に記憶装置1の1行分
のレングスPを格納し、データのシフトか必要な場合に
はそのシフト数をSHレジスタ26に格納し、データ転
送を指示する。
これにより転送制御部10はS7トレスレジスタ41の
値をSアドレスカウンタ42へ、Xレジスタ44の値を
Xカウンタ45へ、Yレジスタ46の値をYカウンタ4
7へ、Dアドレスレジスタ51の値をDアドレスカウン
タ52へ″、それぞれセットする。
そしてまずSアドレスカウンタ42の示すアドレス番地
で示される矩形領域2内のデータ(以下5−DATAと
称す)を読み出し、Sレジスタ20に格納する。また矩
形領域3内のDアドレスカウンタ52で示される番地の
内容(以下D−DATAを称す)をDレジスタに格納す
る。
データ制御部11ではSレジスタ20に格納された5−
DATAを必要に応じてSHレジスタ26にて指定され
た分だけシフト部25でシフトし、このシフトした値と
Dレジスタに格納されたD−DATAとをファンクショ
ンレジスタ27の指定によりファンクション部にて論理
演算し、マスクレジスタ28によりこの論理演算された
データ(SD−DATA) とD−DATAとを選択し
、セレクタ31より矩形領域3への書き込みデータとし
て出力され、Dアドレスカウンタ52で指定された番地
に書き込まれる。マスクレジスタ28によるマスク、及
び、シフト部25によるシフトは矩形領域3の各行の先
頭と最終のビット位置が矩形領域2よりの転送データの
スタートビット位置のバイト又はワード境界と一致しな
い場合に、読み出したD−DATAの一部をそのまま有
効とするためである。この場合の概念図を第5図に示す
。このように5−DATAとD−DATAのビット位置
の差を修正する。
以上でSアドレスカウンタ42で示される番地の内容が
Dアドレスカウンタ52で示される番地へ論理演算され
、ビット位置合わせを行い、転送されたことになる。こ
のためタイミング回路48によりSアドレスカウンタ4
2がカウントアツプされ、Xカウンタも所定数カウント
ダウンされる。同時にタイミング回路4BによりDアド
レスカウンタ52がカウントアツプされる。そして汐に
Sアドレスカウンタ42及びDアドレスカウンタ52で
示される番地の内容の転送を行う。
順次データの転送が行われ横1行分の転送が終了すると
Xカウンタ4dが0′”となる。この[Xカウンタコニ
〇によりSアドレスレジスタ41の値にSPレジスタ4
9の値をS JIII算器43で加算した伯をSセレク
タ40を介してSアドレスレジスタ41に格納すると共
にYカウンタ47を1つカウントタウンする。この処理
によりSアドレスレジスタ41には次の行の矩形領域2
の先頭アドレスがセットされる。そしてこのSアドレス
レジスタ41の値をSアドレスカウンタ42にセットし
、Xカウンタ45に再びXレジスタ44の値をセットす
る。また同様にDアドレスレジタ51とDPレジスタ4
9′の値をD加算器53により加算してDセレクタ50
を介してDアドレスレジスタ51へ格納し、Dアドレス
レジスタ51の値をDアドレスカウンタ52ヘセットす
る。
こうして次の行のデータ転送を開始する。
以上の処理を繰り返し、Yカウンタ47の値が“0“と
なった時に矩形領域の転送が終−rしたことになる。
しかし、第6図の様に転送元の矩形領域2bと転送先の
矩形領域3bとが重複している場合には転送できす、矩
形領域2bのデータを一旦他の記憶領域に退避させ、こ
の退避させた記憶領域よりあらためて矩形領域3bヘテ
ータの転送を行わなければならなかった。
[目的] 本発明は上述従来例の欠点を除去することを目的とし、
データの転送を行う記憶領域のデータ転送を開始すべき
転送開始位置をデータの転送により転送データが破壊さ
れない位置に選択可能とすることにより、データの転送
元と転送先が一部重複している場合においても、非重複
部よりデータの転送を実施することにより誤りなくデー
タの転送のできるデータ転送方式を提案することにある
[実施例] 以丁本発明の一実施例について図面を参照して説明する
第7図は本発明の一実施例に係る第2図に示す転送制御
部10のデータ制御部の詳細を示す図であり、第3図と
同様部分には同一番号を付している。本実施例では第3
図に示すSレジスタ2oとシフト部25との間にSレジ
スタ20よりの出力データをSW信号33オフの時はそ
のままシフト部25に出力し、SW信号33オンの時は
Sレジスタ20よりの出力データをバイト単位で入れ換
え、スワップさせるSスワップ回路22が設けられてい
る。これは本実施例装置では処理は16ビツト(2バイ
ト)単位であるが記憶装置lはバイト単位の処理となる
ため、アドレスカウンタがカウントアツプモード時には
読み出しデータは例えばSレジスタ20には第9図(A
)に示す如く、下位1バイトに記憶装置のn位置のデー
タが上位1バイトにn+1位置のデータかセットされる
これに対してアドレスカウンタがカウントダウン時には
第9図(B)に示す90の如く下位1バイトに記憶装置
のn−1位置のデータが、上位1バイトに記憶装置のn
位置のデータがセットされるため、第9図(B)に示す
91の如くにカウントアツプ時と同様な配置にするため
である。
また第2図に示すアドレス制御部12の本実施例ブロッ
ク図を第8図に示す。第4図と同様部分には同一番号を
付している。
ここではSPレジスタ49とS hO算器43との間に
S補数回路54が、Drレジスタ49°とD/lII算
器53との間にD補数回路54゛が挿入されている。こ
のS補数回路54及びD補数回路54′はADD/SU
B信号55により制御され、ADD/SUB信号55が
オンノ時L: if S Pレジスタ49及びDPレジ
スタ49゛の値を補数変換(−(SPレジスタ)、又は
−(Drレジスタ))シ、S加算器43及びD加算器5
3に送る。この場合には加算器はアドレスレジスタの値
よりSPレジスタ49及びDrレジスタ49′の値を減
算することになる。ADD/SUB信号55がオフの時
には補数化せずにSPレジスタ49及びDPレジスタ4
9゛の値をそのまま出力する。また第4図と異なりタイ
ミング回路48より前述のsw信号33及びADD/S
UB信号55が出力される。タイミング回路48はまた
Sアドレスカウンタ42及びDアドレスカウンタ52に
対してカウントアツプするかカウントタウンするかのU
/D信号56を出力する。
従来例では矩形領域2の左上位置5ADDよりアドレス
を順次加算し、第1行目を矩形領域3へ転送し、1行分
の転送が終了すると第2行目の転送を行うべく第1行目
の先頭アドレスにSPレジスタ49及びDrレジスタ4
9′の値を加算して第2行目の先頭アドレスをめて順次
転送を行っていたが、本実施例装置ではタイミング回路
48よりSW信号33をオフ、U/D信号56をUとし
カランi・アップモード12、ADD/SUB信号55
をADD、!−L、S補数回路54及ヒD?11ia回
路54°の出力をSPレジスタ49及びDPレジスタ4
9゛の値となる様制御することにより、従来例装置と全
く同様の処理が行える。さらに、タイミング回路48よ
りSW信号33をオンに、ADD/SUB信号55をS
UBとし、S補数回路54及びD補数回路54゛よりの
出力をSPレジスタ49及びDPレジスタ49′の補数
値(−(SPレジスタ)又は−(Drレジスタ))とし
、U/D信号56をDとしカウントタウンモードとする
ことにより第6図に示す如く矩形領域2bの右下位置5
ADD ′より順に矩形領域2bを矩形領域3bの右下
位置DADD ′より順に転送させることができる。
以下この5ADD′よりの矩形領域2bをDADD′よ
りの矩形領域3bに転送する場合の本実施例装置の制御
動作を第10図のフローチャートを参照して詳細に説明
する。
まずステップ101で前述の如くSW信号33をオンし
、ADD/SUB信号55をSUB、U/D信号56を
Dとし、続いてステップ102で各レジスタに所定の設
定値をセットする。これはSセレクタ40を介してSア
ドレスレジスタ41に”5ADD′″′を、Dセレクタ
50を介してDアドレスレジスタにDADD”’を、X
レジスタ44に転送する矩形領域の横レングスXを、Y
レジスタ46に転送する矩形領域の縦レングスyを、S
Hレジスタ26にシフト部25でのシフト数を、ファン
クションレジスタ27にファンクション部30での論理
演算の指定命令を、マスクレジスタ28にセレクタ31
でのマスクデータを、SPレジスタ49及びDPレジス
タ49″に記t0装置1の記憶領域の横レングス相当数
をそれぞれ設定するものである。そしてステップ103
で各レジスタの値を各カウンタにセットする。
これはYレジスタ46の値をYカウンタ47ヘセツトし
、Xレジスタ44の値をXカウンタ45へ、Sアドレス
レジスタ41の値をSアドレスカウンタ42へ、Dアド
レスレジスタ51の値をDアドレスカウンタ52ヘセッ
トする。そしてステップ104で記憶装置lの矩形領域
2bの(Sアドレスカウンタ)番地の内容を読み出し、
Sレジスタ20にセットする。
Sレジスタ20に読み出しデータがセットされるとSス
ワップ回路22はステップ105でSレジスタ20の出
力データを第9図(B)に示す如くバイト単位でスワッ
プし、ステップ106でこのSスワップ回路22よりの
データをシフト部25にてSHレジスタ26での指定数
シフトする。そしてステップ107で(Dアドレスカウ
ンタ)番地で指定される記憶装置1の矩形領域3bの内
容をDレジスタ29に読み出してくる。続いてステップ
109でDレジスタ29よりの出力データとステップ1
06でシフトされたシフト部25よりの出力データを、
ファンクション部30においてファンクションレジスタ
27の指定に従い論理演算する。そしてこの演算結果及
びDレジスタ29の値がセレクタ31に人力される。ま
たセレクタ31へはマスクレジスタ28にセットされた
マスクデータも同時に入力されており、ステップ110
においてセレクタ31への入力データをこのマスクデー
タに従いマスキングしてマスキングしたデータをデータ
バス16に出力する。このマスキングデータは矩形領域
3bへ転送されるべきデータ形態となっており、この値
をステップ111でDアドレスカウンタ52で示゛され
る番地に占き込む。そしてステップ112でXカウンタ
45の値を転送終了ビット数n分だけカウントダウンを
行う。
これにより矩形領域3へのnビット分のデータ転送が終
了したことになりステップ113で1行分のデータ転送
が終了し、Xカウンタ45が°“0゛になったか否かを
調べる。Xカウンタ45が°“0パであれば後述するス
テップ116に進み、“°0′′でなければステップ1
14に進み、Sアドレスカウンタ42を1つカウントダ
ウンし、続いてステップ115でDアドレスカウンタ5
2を1つカウントダウンしてステップ104に戻る。
ステップ113でXカウンタ45の値が゛°0パと判定
され、横レングス(X)分のデータの転送が終了すると
ステップ116に進み、カウンタ47を1つカウントタ
ウンさせる。そしてステップ117でYカウンタ47が
“0パか否か調べる。Yカウンタ47が“0゛′の場合
には全てのデータ転送が終了したことになりデータ転送
処理を終了する。
データ転送の終了していない場合にはYカウンタ47は
正の値でありステップ118に進み、Dアドレスレジス
タ51とDPレジスタ49′の補数値つまり(−(Dr
レジスタ))の出力されているD補数回路54′の値を
D加算器53で加算し、再びDアドレスレジスタ51に
セットする。これによりDアドレスレジスタ51には(
(Dアドレスレジスタ)−(Drレジスタ))の値がセ
ットされ矩形領域3bの一つ前の行の先頭アドレスがセ
ットされる。そして続いてステップ119において同様
にSアドレスレジスタ41のイーとS補数回路54の値
をS加算器43で加算して再ひSアドレスレジスタ41
にセットし、矩形領域2bの一つ前の行の先頭アドレス
がセットされる。その後ステップ120に進みXレジス
タ44の値をXカウンタ45にセットし、一つ前の行の
データ転送準備を行いステップ104に戻り、Yカウン
タ47が0゛になるまでデータの転送を実行する。
以上の様にデータを転送することにより第6図に示すよ
うな転送領域が重複している場合にも正しくデータの転
送か行える。
また本実施例回路では読み出しデータのレジメタへの格
納状態が異なっていたためデータを1ノへイト単位で入
れ換え(スワップ)していたか、スワップ回路をシフト
部と一体化させ、入れ換え(スワップ)とシフトを同時
に行うことも可能である。
また本実施例回路では右下位置よりデータ転送を開始す
る例を説明したが、Sアドレスカウンタ42及びDアド
レスカウンタ52をカウントアツプモードとし、Sアド
レスカウンタ42へはSPレジスタ49、Dアドレスカ
ウンタ52へはDPレジスタ49”の値を減算して格納
し、行毎の先頭アドレスは1行前の先頭アドレスをめる
ようにするため、SW信号33をオフとし、ADD/S
UB信号55をSUB、U/D信号56をUモートとす
ることにより左ド位首よりデータ転送を開始することが
できる。
同様にSW倍信号オンとし、ADD/SUB信号55を
ADD、U/D信号なりモードとすることによりSアド
レスカウンタ42及びDアドレスカウンタ52をカウン
トダウンモードとし、Sアドレスカウンタ42へはSP
レジスタ49、Dアドレスカウンタ52へはDPレジス
タ49゛の値を加算し、スワップ回路をオンとすること
により右上位置よりデータ転送を開始することができる
ことはもちろんである。
[効果] 以上説明した様に本発明によれば、簡単な構成の追加で
データの転送元と転送先の記憶領域の重複箇所のある様
な場合にも転送開始位置を選択することにより、記憶内
容の破壊なしにデータ転送が可能となるデータ転送方式
が提供できる。
【図面の簡単な説明】
第1図は記憶装置のデータの転送領域を模式的に表した
図、 第2図はデータ転送可能な情報処理装置のブロック図、 第3図は従来のデータ転送制御におけるデータの制御部
のブロック図、 第4図はデータ転送制御におけるアドレス制御部のブロ
ック図、 第5図はデータ転送のビット位置の差の修正例を示す図
、 第6図はデータ転送領域の重複する場合を模式的に表し
た図、 第7図は本発明の一実施例装置のデータ転送制御におけ
るデータ制御部のブロック図。 第8図は本実施例装置のデータ転送制御部のアドレス制
御部のブロック図、 第9図(A)、(B)は本実施例装置のデータの読み出
し状態を示す図、 第10図は本実施例装置の矩形領域右下位置よりデータ
転送を開始したデータ転送制御フローチャートである。 図中、1・・・記憶装置、10・・・転送制御部、11
・・・データ制御部、12・・・アドレス制御部、13
・・・中央処理装置、14・・・入出力装置、2o・・
・Sレジスタ、22・・・Sスワップ回路、25・・・
シフト部、26・・・SHレジスタ、27・・・ファン
クションレジスタ、28川マスクレジスタ、29・・・
Dレジスタ、30・・・ファンクション部、31・・・
セレクタ、40・・・Sセレクタ、41・・・Sアドレ
スレジスタ、42・・・Sアドレスカウンタ、43・・
・57IIJ算器、44・・・Xレジスタ、45・・・
Xカウンタ、46・・・Yレジスタ、47・・・Yカウ
ンタ、48・・・タイミング回路、49・・・SPレジ
スタ、49°・・・DPレジスタ、50・・・Dセレク
タ、51・・・Dアドレスレジスタ、52・・・Dアド
レスカウンタ、53・・・D 、llOjI器、54・
・・S補数回路、54゛・・・D補数回路である。 特許出願人 キャノン株式会社

Claims (1)

    【特許請求の範囲】
  1. 特定の記憶領域の情報を該特定の記憶領域と少なくとも
    一部が重複する他の記憶領域に転送するデータ転送方式
    において、前記特定の記憶領域のデータ転送開始をデー
    タ転送により転送すべき情報がデータ転送後の情報の書
    き込みにより破壊されない位置より開始することを特徴
    とするデータ転送方式。
JP18918383A 1983-10-12 1983-10-12 デ−タ転送方式 Pending JPS6081659A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP18918383A JPS6081659A (ja) 1983-10-12 1983-10-12 デ−タ転送方式
DE3437528A DE3437528C2 (de) 1983-10-12 1984-10-12 Datenversetzungssystem
US08/076,929 US6101572A (en) 1983-10-12 1993-06-16 Data transfer system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18918383A JPS6081659A (ja) 1983-10-12 1983-10-12 デ−タ転送方式

Publications (1)

Publication Number Publication Date
JPS6081659A true JPS6081659A (ja) 1985-05-09

Family

ID=16236887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18918383A Pending JPS6081659A (ja) 1983-10-12 1983-10-12 デ−タ転送方式

Country Status (1)

Country Link
JP (1) JPS6081659A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132159A (ja) * 1984-07-23 1986-02-14 Ricoh Co Ltd Dma制御装置
JPS62166453A (ja) * 1986-01-17 1987-07-22 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション メモリ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132159A (ja) * 1984-07-23 1986-02-14 Ricoh Co Ltd Dma制御装置
JPS62166453A (ja) * 1986-01-17 1987-07-22 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション メモリ回路

Similar Documents

Publication Publication Date Title
JPH0425582B2 (ja)
KR19990083088A (ko) Ecc데이터를 내부적으로 생성할 수 있는 원칩마이크로컴퓨터
EP0239119A2 (en) Information transferring method and apparatus of transferring information from one memory area to another memory area
JPS6081659A (ja) デ−タ転送方式
US5602766A (en) Method of and device for forming the sum of a chain of products
JPH0474746B2 (ja)
US6101572A (en) Data transfer system
JPH05210981A (ja) 半導体記憶装置
JPS6047612B2 (ja) マイクロ命令出力制御方式
JPS60163141A (ja) シミユレ−タ
JPS6019258A (ja) 記憶装置
JPS5844551A (ja) デ−タ書込み制御方式
JPH0129639Y2 (ja)
JPH01252025A (ja) 誤り訂正回路
JPS6081658A (ja) デ−タ転送方式
JP3216148B2 (ja) 並び替え機能付きデータ転送装置
JPS6338731B2 (ja)
JPH0227600A (ja) 集積回路装置
JPH0241058B2 (ja)
JPH07182514A (ja) ヒストグラム構築回路
JPH04299755A (ja) 記憶装置
JPS5827510B2 (ja) 表示制御方法
JPH0250235A (ja) メモリデータ転送方式
JPS5987570A (ja) 小単位デ−タ処理回路
JPS62133559A (ja) メモリインタ−フエ−ス回路