JPS6081659A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS6081659A JPS6081659A JP18918383A JP18918383A JPS6081659A JP S6081659 A JPS6081659 A JP S6081659A JP 18918383 A JP18918383 A JP 18918383A JP 18918383 A JP18918383 A JP 18918383A JP S6081659 A JPS6081659 A JP S6081659A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は記憶手段内の特定記憶領域を他の記憶領域に転
送するデータ転送方式に関するものである。
送するデータ転送方式に関するものである。
［従来技術］
従来、情報処理装置等において、例えば第１図に示す様
な記憶装置１内の記憶領域内の５ＡＤＤよりの矩形領域
２を、ＤＡＤＤよりの矩形領域３へ転送する場合には、
以下に示す転送制御を行っていた。
な記憶装置１内の記憶領域内の５ＡＤＤよりの矩形領域
２を、ＤＡＤＤよりの矩形領域３へ転送する場合には、
以下に示す転送制御を行っていた。
第２図はデータ転送機能を有する情報処理装置のブロッ
ク図であり、１は記憶装置、１０はデ−タ転送機の記憶
装置ｌとのアドレス及び読み出し／書き込みデータの制
御を行う転送制御部、１１は転送制御部内のデータの制
御を行うデータ制御部、１２は同じく転送制御部ｌＯ内
のアドレスの制御を行うアドレス制御部である。１３は
中央処理装置、１４は入出力装置である。
ク図であり、１は記憶装置、１０はデ−タ転送機の記憶
装置ｌとのアドレス及び読み出し／書き込みデータの制
御を行う転送制御部、１１は転送制御部内のデータの制
御を行うデータ制御部、１２は同じく転送制御部ｌＯ内
のアドレスの制御を行うアドレス制御部である。１３は
中央処理装置、１４は入出力装置である。
データ制御部１１の詳細を第３図に示す。
図中２０は矩形領域２よりの読み出しデータを格納する
Ｓレジスタ、２５はＳレジスタ２０の内容をＳＨレジス
タ２６の値に従いシフトするシフト部、２６はＳレジス
タ２０の値を転送先の矩形領域３のビット位置に合わせ
るためのシフト部２６でのシフト数を格納するＳＨレジ
スタ、２７はファンクション部３０での論理演算（論理
積、論理和、排他的論理和等）命令の格納されるファン
クションレジスタ、２８はマスクレジスタ、２９は矩形
領域３よりの読み出しデータを格納するＤレジスタ、３
０はＳレジスタ２０とＤレジスタ２９よりの値を前述の
ファンクションレジスタで示される命令に従い論理演算
するファンクション部、３１はファンクション部３０よ
りの出力データとＤレジスタ２９よりの出力データとを
マスクレジスタ２８によるマスク情報によってマスキン
グして出力し、矩形領域３への書き込みデータとするセ
レクタである。これはデータ転送をビット単位で行うた
めに、記憶装置１よりバイト単位（又はワード単位）で
読み出されたデータのうちの不必要なビットをマスクを
かけて削除し、また書き替え前のデータを有効とするた
めである。
Ｓレジスタ、２５はＳレジスタ２０の内容をＳＨレジス
タ２６の値に従いシフトするシフト部、２６はＳレジス
タ２０の値を転送先の矩形領域３のビット位置に合わせ
るためのシフト部２６でのシフト数を格納するＳＨレジ
スタ、２７はファンクション部３０での論理演算（論理
積、論理和、排他的論理和等）命令の格納されるファン
クションレジスタ、２８はマスクレジスタ、２９は矩形
領域３よりの読み出しデータを格納するＤレジスタ、３
０はＳレジスタ２０とＤレジスタ２９よりの値を前述の
ファンクションレジスタで示される命令に従い論理演算
するファンクション部、３１はファンクション部３０よ
りの出力データとＤレジスタ２９よりの出力データとを
マスクレジスタ２８によるマスク情報によってマスキン
グして出力し、矩形領域３への書き込みデータとするセ
レクタである。これはデータ転送をビット単位で行うた
めに、記憶装置１よりバイト単位（又はワード単位）で
読み出されたデータのうちの不必要なビットをマスクを
かけて削除し、また書き替え前のデータを有効とするた
めである。
次にアドレス制御部１２の詳細ブロック図を第４図に示
す。
す。
図中、４０はＳセレクタ、４１は矩形領域２の１行毎の
読み出し開始アドレスを示すＳアドレスレジスタ、４２
はＳアドレスレジスタ４１の値を基に記憶装置１の矩形
領域２のメモリアクセス番地を示すＳアドレスカウンタ
、４３は加算器、４４は矩形領域の横レングスＸを示す
Ｘレジスタ、４５は横しングスＸ分のデータの転送終了
を検知するＸカウンタ、４６は矩形領域の縦レングスＹ
を示すＹレジスタ、４７は縦しングスＹ分のデータ転送
終了つまり全てのデータ転送終了を検知するＹカウンタ
、４８は記憶装置１の読み出しタイミング制御を行うタ
イミング回路、４９゜４９′は記憶装置１の１行分のレ
ングスを示すＳＰレジスタ及びＤＰレジスタ、５０はＤ
セレクタ、５１は矩形領域３の行毎の読み出し開始アド
レスを示すＤアドレスレジスタ、５２は矩形領域３のメ
モリアクセス番地を示すＤアドレスカウンタ、５３はＤ
加算器である。
読み出し開始アドレスを示すＳアドレスレジスタ、４２
はＳアドレスレジスタ４１の値を基に記憶装置１の矩形
領域２のメモリアクセス番地を示すＳアドレスカウンタ
、４３は加算器、４４は矩形領域の横レングスＸを示す
Ｘレジスタ、４５は横しングスＸ分のデータの転送終了
を検知するＸカウンタ、４６は矩形領域の縦レングスＹ
を示すＹレジスタ、４７は縦しングスＹ分のデータ転送
終了つまり全てのデータ転送終了を検知するＹカウンタ
、４８は記憶装置１の読み出しタイミング制御を行うタ
イミング回路、４９゜４９′は記憶装置１の１行分のレ
ングスを示すＳＰレジスタ及びＤＰレジスタ、５０はＤ
セレクタ、５１は矩形領域３の行毎の読み出し開始アド
レスを示すＤアドレスレジスタ、５２は矩形領域３のメ
モリアクセス番地を示すＤアドレスカウンタ、５３はＤ
加算器である。
以上の構成で第１図に示すメモリ空間内の５ＡＤＤ番地
より横Ｘビット、縦Ｙビットの矩形領域２をＤＡＤＤ番
地より横Ｘビット、縦Ｙビットの矩形領域３へ移動させ
る場合に、中央処理装置１３等より［５ＡＤＤ］をＳセ
レクタ４０を介してＳアドレスレジスタ４１にセットす
ると共に、Ｘレジスタ４４にビット数Ｘを、Ｙレジスタ
４６にビット数Ｙを、［ＤＡＤＤ］をＤセレクタ５０を
介してＤアドレスレジスタ５１へ格納し、またＳＰレジ
スタ４９及びＤＰレジスク４９°に記憶装置１の１行分
のレングスＰを格納し、データのシフトか必要な場合に
はそのシフト数をＳＨレジスタ２６に格納し、データ転
送を指示する。
より横Ｘビット、縦Ｙビットの矩形領域２をＤＡＤＤ番
地より横Ｘビット、縦Ｙビットの矩形領域３へ移動させ
る場合に、中央処理装置１３等より［５ＡＤＤ］をＳセ
レクタ４０を介してＳアドレスレジスタ４１にセットす
ると共に、Ｘレジスタ４４にビット数Ｘを、Ｙレジスタ
４６にビット数Ｙを、［ＤＡＤＤ］をＤセレクタ５０を
介してＤアドレスレジスタ５１へ格納し、またＳＰレジ
スタ４９及びＤＰレジスク４９°に記憶装置１の１行分
のレングスＰを格納し、データのシフトか必要な場合に
はそのシフト数をＳＨレジスタ２６に格納し、データ転
送を指示する。
これにより転送制御部１０はＳ７トレスレジスタ４１の
値をＳアドレスカウンタ４２へ、Ｘレジスタ４４の値を
Ｘカウンタ４５へ、Ｙレジスタ４６の値をＹカウンタ４
７へ、Ｄアドレスレジスタ５１の値をＤアドレスカウン
タ５２へ″、それぞれセットする。
値をＳアドレスカウンタ４２へ、Ｘレジスタ４４の値を
Ｘカウンタ４５へ、Ｙレジスタ４６の値をＹカウンタ４
７へ、Ｄアドレスレジスタ５１の値をＤアドレスカウン
タ５２へ″、それぞれセットする。
そしてまずＳアドレスカウンタ４２の示すアドレス番地
で示される矩形領域２内のデータ（以下５−ＤＡＴＡと
称す）を読み出し、Ｓレジスタ２０に格納する。また矩
形領域３内のＤアドレスカウンタ５２で示される番地の
内容（以下Ｄ−ＤＡＴＡを称す）をＤレジスタに格納す
る。
で示される矩形領域２内のデータ（以下５−ＤＡＴＡと
称す）を読み出し、Ｓレジスタ２０に格納する。また矩
形領域３内のＤアドレスカウンタ５２で示される番地の
内容（以下Ｄ−ＤＡＴＡを称す）をＤレジスタに格納す
る。
データ制御部１１ではＳレジスタ２０に格納された５−
ＤＡＴＡを必要に応じてＳＨレジスタ２６にて指定され
た分だけシフト部２５でシフトし、このシフトした値と
Ｄレジスタに格納されたＤ−ＤＡＴＡとをファンクショ
ンレジスタ２７の指定によりファンクション部にて論理
演算し、マスクレジスタ２８によりこの論理演算された
データ（ＳＤ−ＤＡＴＡ） とＤ−ＤＡＴＡとを選択し
、セレクタ３１より矩形領域３への書き込みデータとし
て出力され、Ｄアドレスカウンタ５２で指定された番地
に書き込まれる。マスクレジスタ２８によるマスク、及
び、シフト部２５によるシフトは矩形領域３の各行の先
頭と最終のビット位置が矩形領域２よりの転送データの
スタートビット位置のバイト又はワード境界と一致しな
い場合に、読み出したＤ−ＤＡＴＡの一部をそのまま有
効とするためである。この場合の概念図を第５図に示す
。このように５−ＤＡＴＡとＤ−ＤＡＴＡのビット位置
の差を修正する。
ＤＡＴＡを必要に応じてＳＨレジスタ２６にて指定され
た分だけシフト部２５でシフトし、このシフトした値と
Ｄレジスタに格納されたＤ−ＤＡＴＡとをファンクショ
ンレジスタ２７の指定によりファンクション部にて論理
演算し、マスクレジスタ２８によりこの論理演算された
データ（ＳＤ−ＤＡＴＡ） とＤ−ＤＡＴＡとを選択し
、セレクタ３１より矩形領域３への書き込みデータとし
て出力され、Ｄアドレスカウンタ５２で指定された番地
に書き込まれる。マスクレジスタ２８によるマスク、及
び、シフト部２５によるシフトは矩形領域３の各行の先
頭と最終のビット位置が矩形領域２よりの転送データの
スタートビット位置のバイト又はワード境界と一致しな
い場合に、読み出したＤ−ＤＡＴＡの一部をそのまま有
効とするためである。この場合の概念図を第５図に示す
。このように５−ＤＡＴＡとＤ−ＤＡＴＡのビット位置
の差を修正する。
以上でＳアドレスカウンタ４２で示される番地の内容が
Ｄアドレスカウンタ５２で示される番地へ論理演算され
、ビット位置合わせを行い、転送されたことになる。こ
のためタイミング回路４８によりＳアドレスカウンタ４
２がカウントアツプされ、Ｘカウンタも所定数カウント
ダウンされる。同時にタイミング回路４ＢによりＤアド
レスカウンタ５２がカウントアツプされる。そして汐に
Ｓアドレスカウンタ４２及びＤアドレスカウンタ５２で
示される番地の内容の転送を行う。
Ｄアドレスカウンタ５２で示される番地へ論理演算され
、ビット位置合わせを行い、転送されたことになる。こ
のためタイミング回路４８によりＳアドレスカウンタ４
２がカウントアツプされ、Ｘカウンタも所定数カウント
ダウンされる。同時にタイミング回路４ＢによりＤアド
レスカウンタ５２がカウントアツプされる。そして汐に
Ｓアドレスカウンタ４２及びＤアドレスカウンタ５２で
示される番地の内容の転送を行う。
順次データの転送が行われ横１行分の転送が終了すると
Ｘカウンタ４ｄが０′”となる。この［Ｘカウンタコニ
〇によりＳアドレスレジスタ４１の値にＳＰレジスタ４
９の値をＳ ＪＩＩＩ算器４３で加算した伯をＳセレク
タ４０を介してＳアドレスレジスタ４１に格納すると共
にＹカウンタ４７を１つカウントタウンする。この処理
によりＳアドレスレジスタ４１には次の行の矩形領域２
の先頭アドレスがセットされる。そしてこのＳアドレス
レジスタ４１の値をＳアドレスカウンタ４２にセットし
、Ｘカウンタ４５に再びＸレジスタ４４の値をセットす
る。また同様にＤアドレスレジタ５１とＤＰレジスタ４
９′の値をＤ加算器５３により加算してＤセレクタ５０
を介してＤアドレスレジスタ５１へ格納し、Ｄアドレス
レジスタ５１の値をＤアドレスカウンタ５２ヘセットす
る。
Ｘカウンタ４ｄが０′”となる。この［Ｘカウンタコニ
〇によりＳアドレスレジスタ４１の値にＳＰレジスタ４
９の値をＳ ＪＩＩＩ算器４３で加算した伯をＳセレク
タ４０を介してＳアドレスレジスタ４１に格納すると共
にＹカウンタ４７を１つカウントタウンする。この処理
によりＳアドレスレジスタ４１には次の行の矩形領域２
の先頭アドレスがセットされる。そしてこのＳアドレス
レジスタ４１の値をＳアドレスカウンタ４２にセットし
、Ｘカウンタ４５に再びＸレジスタ４４の値をセットす
る。また同様にＤアドレスレジタ５１とＤＰレジスタ４
９′の値をＤ加算器５３により加算してＤセレクタ５０
を介してＤアドレスレジスタ５１へ格納し、Ｄアドレス
レジスタ５１の値をＤアドレスカウンタ５２ヘセットす
る。
こうして次の行のデータ転送を開始する。
以上の処理を繰り返し、Ｙカウンタ４７の値が“０“と
なった時に矩形領域の転送が終−ｒしたことになる。
なった時に矩形領域の転送が終−ｒしたことになる。
しかし、第６図の様に転送元の矩形領域２ｂと転送先の
矩形領域３ｂとが重複している場合には転送できす、矩
形領域２ｂのデータを一旦他の記憶領域に退避させ、こ
の退避させた記憶領域よりあらためて矩形領域３ｂヘテ
ータの転送を行わなければならなかった。
矩形領域３ｂとが重複している場合には転送できす、矩
形領域２ｂのデータを一旦他の記憶領域に退避させ、こ
の退避させた記憶領域よりあらためて矩形領域３ｂヘテ
ータの転送を行わなければならなかった。
［目的］
本発明は上述従来例の欠点を除去することを目的とし、
データの転送を行う記憶領域のデータ転送を開始すべき
転送開始位置をデータの転送により転送データが破壊さ
れない位置に選択可能とすることにより、データの転送
元と転送先が一部重複している場合においても、非重複
部よりデータの転送を実施することにより誤りなくデー
タの転送のできるデータ転送方式を提案することにある
。
データの転送を行う記憶領域のデータ転送を開始すべき
転送開始位置をデータの転送により転送データが破壊さ
れない位置に選択可能とすることにより、データの転送
元と転送先が一部重複している場合においても、非重複
部よりデータの転送を実施することにより誤りなくデー
タの転送のできるデータ転送方式を提案することにある
。
［実施例］
以丁本発明の一実施例について図面を参照して説明する
。
。
第７図は本発明の一実施例に係る第２図に示す転送制御
部１０のデータ制御部の詳細を示す図であり、第３図と
同様部分には同一番号を付している。本実施例では第３
図に示すＳレジスタ２ｏとシフト部２５との間にＳレジ
スタ２０よりの出力データをＳＷ信号３３オフの時はそ
のままシフト部２５に出力し、ＳＷ信号３３オンの時は
Ｓレジスタ２０よりの出力データをバイト単位で入れ換
え、スワップさせるＳスワップ回路２２が設けられてい
る。これは本実施例装置では処理は１６ビツト（２バイ
ト）単位であるが記憶装置ｌはバイト単位の処理となる
ため、アドレスカウンタがカウントアツプモード時には
読み出しデータは例えばＳレジスタ２０には第９図（Ａ
）に示す如く、下位１バイトに記憶装置のｎ位置のデー
タが上位１バイトにｎ＋１位置のデータかセットされる
。
部１０のデータ制御部の詳細を示す図であり、第３図と
同様部分には同一番号を付している。本実施例では第３
図に示すＳレジスタ２ｏとシフト部２５との間にＳレジ
スタ２０よりの出力データをＳＷ信号３３オフの時はそ
のままシフト部２５に出力し、ＳＷ信号３３オンの時は
Ｓレジスタ２０よりの出力データをバイト単位で入れ換
え、スワップさせるＳスワップ回路２２が設けられてい
る。これは本実施例装置では処理は１６ビツト（２バイ
ト）単位であるが記憶装置ｌはバイト単位の処理となる
ため、アドレスカウンタがカウントアツプモード時には
読み出しデータは例えばＳレジスタ２０には第９図（Ａ
）に示す如く、下位１バイトに記憶装置のｎ位置のデー
タが上位１バイトにｎ＋１位置のデータかセットされる
。
これに対してアドレスカウンタがカウントダウン時には
第９図（Ｂ）に示す９０の如く下位１バイトに記憶装置
のｎ−１位置のデータが、上位１バイトに記憶装置のｎ
位置のデータがセットされるため、第９図（Ｂ）に示す
９１の如くにカウントアツプ時と同様な配置にするため
である。
第９図（Ｂ）に示す９０の如く下位１バイトに記憶装置
のｎ−１位置のデータが、上位１バイトに記憶装置のｎ
位置のデータがセットされるため、第９図（Ｂ）に示す
９１の如くにカウントアツプ時と同様な配置にするため
である。
また第２図に示すアドレス制御部１２の本実施例ブロッ
ク図を第８図に示す。第４図と同様部分には同一番号を
付している。
ク図を第８図に示す。第４図と同様部分には同一番号を
付している。
ここではＳＰレジスタ４９とＳ ｈＯ算器４３との間に
Ｓ補数回路５４が、Ｄｒレジスタ４９°とＤ／ｌＩＩ算
器５３との間にＤ補数回路５４゛が挿入されている。こ
のＳ補数回路５４及びＤ補数回路５４′はＡＤＤ／ＳＵ
Ｂ信号５５により制御され、ＡＤＤ／ＳＵＢ信号５５が
オンノ時Ｌ： ｉｆ Ｓ Ｐレジスタ４９及びＤＰレジ
スタ４９゛の値を補数変換（−（ＳＰレジスタ）、又は
−（Ｄｒレジスタ））シ、Ｓ加算器４３及びＤ加算器５
３に送る。この場合には加算器はアドレスレジスタの値
よりＳＰレジスタ４９及びＤｒレジスタ４９′の値を減
算することになる。ＡＤＤ／ＳＵＢ信号５５がオフの時
には補数化せずにＳＰレジスタ４９及びＤＰレジスタ４
９゛の値をそのまま出力する。また第４図と異なりタイ
ミング回路４８より前述のｓｗ信号３３及びＡＤＤ／Ｓ
ＵＢ信号５５が出力される。タイミング回路４８はまた
Ｓアドレスカウンタ４２及びＤアドレスカウンタ５２に
対してカウントアツプするかカウントタウンするかのＵ
／Ｄ信号５６を出力する。
Ｓ補数回路５４が、Ｄｒレジスタ４９°とＤ／ｌＩＩ算
器５３との間にＤ補数回路５４゛が挿入されている。こ
のＳ補数回路５４及びＤ補数回路５４′はＡＤＤ／ＳＵ
Ｂ信号５５により制御され、ＡＤＤ／ＳＵＢ信号５５が
オンノ時Ｌ： ｉｆ Ｓ Ｐレジスタ４９及びＤＰレジ
スタ４９゛の値を補数変換（−（ＳＰレジスタ）、又は
−（Ｄｒレジスタ））シ、Ｓ加算器４３及びＤ加算器５
３に送る。この場合には加算器はアドレスレジスタの値
よりＳＰレジスタ４９及びＤｒレジスタ４９′の値を減
算することになる。ＡＤＤ／ＳＵＢ信号５５がオフの時
には補数化せずにＳＰレジスタ４９及びＤＰレジスタ４
９゛の値をそのまま出力する。また第４図と異なりタイ
ミング回路４８より前述のｓｗ信号３３及びＡＤＤ／Ｓ
ＵＢ信号５５が出力される。タイミング回路４８はまた
Ｓアドレスカウンタ４２及びＤアドレスカウンタ５２に
対してカウントアツプするかカウントタウンするかのＵ
／Ｄ信号５６を出力する。
従来例では矩形領域２の左上位置５ＡＤＤよりアドレス
を順次加算し、第１行目を矩形領域３へ転送し、１行分
の転送が終了すると第２行目の転送を行うべく第１行目
の先頭アドレスにＳＰレジスタ４９及びＤｒレジスタ４
９′の値を加算して第２行目の先頭アドレスをめて順次
転送を行っていたが、本実施例装置ではタイミング回路
４８よりＳＷ信号３３をオフ、Ｕ／Ｄ信号５６をＵとし
カランｉ・アップモード１２、ＡＤＤ／ＳＵＢ信号５５
をＡＤＤ、！−Ｌ、Ｓ補数回路５４及ヒＤ？１１ｉａ回
路５４°の出力をＳＰレジスタ４９及びＤＰレジスタ４
９゛の値となる様制御することにより、従来例装置と全
く同様の処理が行える。さらに、タイミング回路４８よ
りＳＷ信号３３をオンに、ＡＤＤ／ＳＵＢ信号５５をＳ
ＵＢとし、Ｓ補数回路５４及びＤ補数回路５４゛よりの
出力をＳＰレジスタ４９及びＤＰレジスタ４９′の補数
値（−（ＳＰレジスタ）又は−（Ｄｒレジスタ））とし
、Ｕ／Ｄ信号５６をＤとしカウントタウンモードとする
ことにより第６図に示す如く矩形領域２ｂの右下位置５
ＡＤＤ ′より順に矩形領域２ｂを矩形領域３ｂの右下
位置ＤＡＤＤ ′より順に転送させることができる。
を順次加算し、第１行目を矩形領域３へ転送し、１行分
の転送が終了すると第２行目の転送を行うべく第１行目
の先頭アドレスにＳＰレジスタ４９及びＤｒレジスタ４
９′の値を加算して第２行目の先頭アドレスをめて順次
転送を行っていたが、本実施例装置ではタイミング回路
４８よりＳＷ信号３３をオフ、Ｕ／Ｄ信号５６をＵとし
カランｉ・アップモード１２、ＡＤＤ／ＳＵＢ信号５５
をＡＤＤ、！−Ｌ、Ｓ補数回路５４及ヒＤ？１１ｉａ回
路５４°の出力をＳＰレジスタ４９及びＤＰレジスタ４
９゛の値となる様制御することにより、従来例装置と全
く同様の処理が行える。さらに、タイミング回路４８よ
りＳＷ信号３３をオンに、ＡＤＤ／ＳＵＢ信号５５をＳ
ＵＢとし、Ｓ補数回路５４及びＤ補数回路５４゛よりの
出力をＳＰレジスタ４９及びＤＰレジスタ４９′の補数
値（−（ＳＰレジスタ）又は−（Ｄｒレジスタ））とし
、Ｕ／Ｄ信号５６をＤとしカウントタウンモードとする
ことにより第６図に示す如く矩形領域２ｂの右下位置５
ＡＤＤ ′より順に矩形領域２ｂを矩形領域３ｂの右下
位置ＤＡＤＤ ′より順に転送させることができる。
以下この５ＡＤＤ′よりの矩形領域２ｂをＤＡＤＤ′よ
りの矩形領域３ｂに転送する場合の本実施例装置の制御
動作を第１０図のフローチャートを参照して詳細に説明
する。
りの矩形領域３ｂに転送する場合の本実施例装置の制御
動作を第１０図のフローチャートを参照して詳細に説明
する。
まずステップ１０１で前述の如くＳＷ信号３３をオンし
、ＡＤＤ／ＳＵＢ信号５５をＳＵＢ、Ｕ／Ｄ信号５６を
Ｄとし、続いてステップ１０２で各レジスタに所定の設
定値をセットする。これはＳセレクタ４０を介してＳア
ドレスレジスタ４１に”５ＡＤＤ′″′を、Ｄセレクタ
５０を介してＤアドレスレジスタにＤＡＤＤ”’を、Ｘ
レジスタ４４に転送する矩形領域の横レングスＸを、Ｙ
レジスタ４６に転送する矩形領域の縦レングスｙを、Ｓ
Ｈレジスタ２６にシフト部２５でのシフト数を、ファン
クションレジスタ２７にファンクション部３０での論理
演算の指定命令を、マスクレジスタ２８にセレクタ３１
でのマスクデータを、ＳＰレジスタ４９及びＤＰレジス
タ４９″に記ｔ０装置１の記憶領域の横レングス相当数
をそれぞれ設定するものである。そしてステップ１０３
で各レジスタの値を各カウンタにセットする。
、ＡＤＤ／ＳＵＢ信号５５をＳＵＢ、Ｕ／Ｄ信号５６を
Ｄとし、続いてステップ１０２で各レジスタに所定の設
定値をセットする。これはＳセレクタ４０を介してＳア
ドレスレジスタ４１に”５ＡＤＤ′″′を、Ｄセレクタ
５０を介してＤアドレスレジスタにＤＡＤＤ”’を、Ｘ
レジスタ４４に転送する矩形領域の横レングスＸを、Ｙ
レジスタ４６に転送する矩形領域の縦レングスｙを、Ｓ
Ｈレジスタ２６にシフト部２５でのシフト数を、ファン
クションレジスタ２７にファンクション部３０での論理
演算の指定命令を、マスクレジスタ２８にセレクタ３１
でのマスクデータを、ＳＰレジスタ４９及びＤＰレジス
タ４９″に記ｔ０装置１の記憶領域の横レングス相当数
をそれぞれ設定するものである。そしてステップ１０３
で各レジスタの値を各カウンタにセットする。
これはＹレジスタ４６の値をＹカウンタ４７ヘセツトし
、Ｘレジスタ４４の値をＸカウンタ４５へ、Ｓアドレス
レジスタ４１の値をＳアドレスカウンタ４２へ、Ｄアド
レスレジスタ５１の値をＤアドレスカウンタ５２ヘセッ
トする。そしてステップ１０４で記憶装置ｌの矩形領域
２ｂの（Ｓアドレスカウンタ）番地の内容を読み出し、
Ｓレジスタ２０にセットする。
、Ｘレジスタ４４の値をＸカウンタ４５へ、Ｓアドレス
レジスタ４１の値をＳアドレスカウンタ４２へ、Ｄアド
レスレジスタ５１の値をＤアドレスカウンタ５２ヘセッ
トする。そしてステップ１０４で記憶装置ｌの矩形領域
２ｂの（Ｓアドレスカウンタ）番地の内容を読み出し、
Ｓレジスタ２０にセットする。
Ｓレジスタ２０に読み出しデータがセットされるとＳス
ワップ回路２２はステップ１０５でＳレジスタ２０の出
力データを第９図（Ｂ）に示す如くバイト単位でスワッ
プし、ステップ１０６でこのＳスワップ回路２２よりの
データをシフト部２５にてＳＨレジスタ２６での指定数
シフトする。そしてステップ１０７で（Ｄアドレスカウ
ンタ）番地で指定される記憶装置１の矩形領域３ｂの内
容をＤレジスタ２９に読み出してくる。続いてステップ
１０９でＤレジスタ２９よりの出力データとステップ１
０６でシフトされたシフト部２５よりの出力データを、
ファンクション部３０においてファンクションレジスタ
２７の指定に従い論理演算する。そしてこの演算結果及
びＤレジスタ２９の値がセレクタ３１に人力される。ま
たセレクタ３１へはマスクレジスタ２８にセットされた
マスクデータも同時に入力されており、ステップ１１０
においてセレクタ３１への入力データをこのマスクデー
タに従いマスキングしてマスキングしたデータをデータ
バス１６に出力する。このマスキングデータは矩形領域
３ｂへ転送されるべきデータ形態となっており、この値
をステップ１１１でＤアドレスカウンタ５２で示゛され
る番地に占き込む。そしてステップ１１２でＸカウンタ
４５の値を転送終了ビット数ｎ分だけカウントダウンを
行う。
ワップ回路２２はステップ１０５でＳレジスタ２０の出
力データを第９図（Ｂ）に示す如くバイト単位でスワッ
プし、ステップ１０６でこのＳスワップ回路２２よりの
データをシフト部２５にてＳＨレジスタ２６での指定数
シフトする。そしてステップ１０７で（Ｄアドレスカウ
ンタ）番地で指定される記憶装置１の矩形領域３ｂの内
容をＤレジスタ２９に読み出してくる。続いてステップ
１０９でＤレジスタ２９よりの出力データとステップ１
０６でシフトされたシフト部２５よりの出力データを、
ファンクション部３０においてファンクションレジスタ
２７の指定に従い論理演算する。そしてこの演算結果及
びＤレジスタ２９の値がセレクタ３１に人力される。ま
たセレクタ３１へはマスクレジスタ２８にセットされた
マスクデータも同時に入力されており、ステップ１１０
においてセレクタ３１への入力データをこのマスクデー
タに従いマスキングしてマスキングしたデータをデータ
バス１６に出力する。このマスキングデータは矩形領域
３ｂへ転送されるべきデータ形態となっており、この値
をステップ１１１でＤアドレスカウンタ５２で示゛され
る番地に占き込む。そしてステップ１１２でＸカウンタ
４５の値を転送終了ビット数ｎ分だけカウントダウンを
行う。
これにより矩形領域３へのｎビット分のデータ転送が終
了したことになりステップ１１３で１行分のデータ転送
が終了し、Ｘカウンタ４５が°“０゛になったか否かを
調べる。Ｘカウンタ４５が°“０パであれば後述するス
テップ１１６に進み、“°０′′でなければステップ１
１４に進み、Ｓアドレスカウンタ４２を１つカウントダ
ウンし、続いてステップ１１５でＤアドレスカウンタ５
２を１つカウントダウンしてステップ１０４に戻る。
了したことになりステップ１１３で１行分のデータ転送
が終了し、Ｘカウンタ４５が°“０゛になったか否かを
調べる。Ｘカウンタ４５が°“０パであれば後述するス
テップ１１６に進み、“°０′′でなければステップ１
１４に進み、Ｓアドレスカウンタ４２を１つカウントダ
ウンし、続いてステップ１１５でＤアドレスカウンタ５
２を１つカウントダウンしてステップ１０４に戻る。
ステップ１１３でＸカウンタ４５の値が゛°０パと判定
され、横レングス（Ｘ）分のデータの転送が終了すると
ステップ１１６に進み、カウンタ４７を１つカウントタ
ウンさせる。そしてステップ１１７でＹカウンタ４７が
“０パか否か調べる。Ｙカウンタ４７が“０゛′の場合
には全てのデータ転送が終了したことになりデータ転送
処理を終了する。
され、横レングス（Ｘ）分のデータの転送が終了すると
ステップ１１６に進み、カウンタ４７を１つカウントタ
ウンさせる。そしてステップ１１７でＹカウンタ４７が
“０パか否か調べる。Ｙカウンタ４７が“０゛′の場合
には全てのデータ転送が終了したことになりデータ転送
処理を終了する。
データ転送の終了していない場合にはＹカウンタ４７は
正の値でありステップ１１８に進み、Ｄアドレスレジス
タ５１とＤＰレジスタ４９′の補数値つまり（−（Ｄｒ
レジスタ））の出力されているＤ補数回路５４′の値を
Ｄ加算器５３で加算し、再びＤアドレスレジスタ５１に
セットする。これによりＤアドレスレジスタ５１には（
（Ｄアドレスレジスタ）−（Ｄｒレジスタ））の値がセ
ットされ矩形領域３ｂの一つ前の行の先頭アドレスがセ
ットされる。そして続いてステップ１１９において同様
にＳアドレスレジスタ４１のイーとＳ補数回路５４の値
をＳ加算器４３で加算して再ひＳアドレスレジスタ４１
にセットし、矩形領域２ｂの一つ前の行の先頭アドレス
がセットされる。その後ステップ１２０に進みＸレジス
タ４４の値をＸカウンタ４５にセットし、一つ前の行の
データ転送準備を行いステップ１０４に戻り、Ｙカウン
タ４７が０゛になるまでデータの転送を実行する。
正の値でありステップ１１８に進み、Ｄアドレスレジス
タ５１とＤＰレジスタ４９′の補数値つまり（−（Ｄｒ
レジスタ））の出力されているＤ補数回路５４′の値を
Ｄ加算器５３で加算し、再びＤアドレスレジスタ５１に
セットする。これによりＤアドレスレジスタ５１には（
（Ｄアドレスレジスタ）−（Ｄｒレジスタ））の値がセ
ットされ矩形領域３ｂの一つ前の行の先頭アドレスがセ
ットされる。そして続いてステップ１１９において同様
にＳアドレスレジスタ４１のイーとＳ補数回路５４の値
をＳ加算器４３で加算して再ひＳアドレスレジスタ４１
にセットし、矩形領域２ｂの一つ前の行の先頭アドレス
がセットされる。その後ステップ１２０に進みＸレジス
タ４４の値をＸカウンタ４５にセットし、一つ前の行の
データ転送準備を行いステップ１０４に戻り、Ｙカウン
タ４７が０゛になるまでデータの転送を実行する。
以上の様にデータを転送することにより第６図に示すよ
うな転送領域が重複している場合にも正しくデータの転
送か行える。
うな転送領域が重複している場合にも正しくデータの転
送か行える。
また本実施例回路では読み出しデータのレジメタへの格
納状態が異なっていたためデータを１ノへイト単位で入
れ換え（スワップ）していたか、スワップ回路をシフト
部と一体化させ、入れ換え（スワップ）とシフトを同時
に行うことも可能である。
納状態が異なっていたためデータを１ノへイト単位で入
れ換え（スワップ）していたか、スワップ回路をシフト
部と一体化させ、入れ換え（スワップ）とシフトを同時
に行うことも可能である。
また本実施例回路では右下位置よりデータ転送を開始す
る例を説明したが、Ｓアドレスカウンタ４２及びＤアド
レスカウンタ５２をカウントアツプモードとし、Ｓアド
レスカウンタ４２へはＳＰレジスタ４９、Ｄアドレスカ
ウンタ５２へはＤＰレジスタ４９”の値を減算して格納
し、行毎の先頭アドレスは１行前の先頭アドレスをめる
ようにするため、ＳＷ信号３３をオフとし、ＡＤＤ／Ｓ
ＵＢ信号５５をＳＵＢ、Ｕ／Ｄ信号５６をＵモートとす
ることにより左ド位首よりデータ転送を開始することが
できる。
る例を説明したが、Ｓアドレスカウンタ４２及びＤアド
レスカウンタ５２をカウントアツプモードとし、Ｓアド
レスカウンタ４２へはＳＰレジスタ４９、Ｄアドレスカ
ウンタ５２へはＤＰレジスタ４９”の値を減算して格納
し、行毎の先頭アドレスは１行前の先頭アドレスをめる
ようにするため、ＳＷ信号３３をオフとし、ＡＤＤ／Ｓ
ＵＢ信号５５をＳＵＢ、Ｕ／Ｄ信号５６をＵモートとす
ることにより左ド位首よりデータ転送を開始することが
できる。
同様にＳＷ倍信号オンとし、ＡＤＤ／ＳＵＢ信号５５を
ＡＤＤ、Ｕ／Ｄ信号なりモードとすることによりＳアド
レスカウンタ４２及びＤアドレスカウンタ５２をカウン
トダウンモードとし、Ｓアドレスカウンタ４２へはＳＰ
レジスタ４９、Ｄアドレスカウンタ５２へはＤＰレジス
タ４９゛の値を加算し、スワップ回路をオンとすること
により右上位置よりデータ転送を開始することができる
ことはもちろんである。
ＡＤＤ、Ｕ／Ｄ信号なりモードとすることによりＳアド
レスカウンタ４２及びＤアドレスカウンタ５２をカウン
トダウンモードとし、Ｓアドレスカウンタ４２へはＳＰ
レジスタ４９、Ｄアドレスカウンタ５２へはＤＰレジス
タ４９゛の値を加算し、スワップ回路をオンとすること
により右上位置よりデータ転送を開始することができる
ことはもちろんである。
［効果］
以上説明した様に本発明によれば、簡単な構成の追加で
データの転送元と転送先の記憶領域の重複箇所のある様
な場合にも転送開始位置を選択することにより、記憶内
容の破壊なしにデータ転送が可能となるデータ転送方式
が提供できる。
データの転送元と転送先の記憶領域の重複箇所のある様
な場合にも転送開始位置を選択することにより、記憶内
容の破壊なしにデータ転送が可能となるデータ転送方式
が提供できる。
第１図は記憶装置のデータの転送領域を模式的に表した
図、 第２図はデータ転送可能な情報処理装置のブロック図、 第３図は従来のデータ転送制御におけるデータの制御部
のブロック図、 第４図はデータ転送制御におけるアドレス制御部のブロ
ック図、 第５図はデータ転送のビット位置の差の修正例を示す図
、 第６図はデータ転送領域の重複する場合を模式的に表し
た図、 第７図は本発明の一実施例装置のデータ転送制御におけ
るデータ制御部のブロック図。 第８図は本実施例装置のデータ転送制御部のアドレス制
御部のブロック図、 第９図（Ａ）、（Ｂ）は本実施例装置のデータの読み出
し状態を示す図、 第１０図は本実施例装置の矩形領域右下位置よりデータ
転送を開始したデータ転送制御フローチャートである。 図中、１・・・記憶装置、１０・・・転送制御部、１１
・・・データ制御部、１２・・・アドレス制御部、１３
・・・中央処理装置、１４・・・入出力装置、２ｏ・・
・Ｓレジスタ、２２・・・Ｓスワップ回路、２５・・・
シフト部、２６・・・ＳＨレジスタ、２７・・・ファン
クションレジスタ、２８川マスクレジスタ、２９・・・
Ｄレジスタ、３０・・・ファンクション部、３１・・・
セレクタ、４０・・・Ｓセレクタ、４１・・・Ｓアドレ
スレジスタ、４２・・・Ｓアドレスカウンタ、４３・・
・５７ＩＩＪ算器、４４・・・Ｘレジスタ、４５・・・
Ｘカウンタ、４６・・・Ｙレジスタ、４７・・・Ｙカウ
ンタ、４８・・・タイミング回路、４９・・・ＳＰレジ
スタ、４９°・・・ＤＰレジスタ、５０・・・Ｄセレク
タ、５１・・・Ｄアドレスレジスタ、５２・・・Ｄアド
レスカウンタ、５３・・・Ｄ 、ｌｌＯｊＩ器、５４・
・・Ｓ補数回路、５４゛・・・Ｄ補数回路である。 特許出願人 キャノン株式会社
図、 第２図はデータ転送可能な情報処理装置のブロック図、 第３図は従来のデータ転送制御におけるデータの制御部
のブロック図、 第４図はデータ転送制御におけるアドレス制御部のブロ
ック図、 第５図はデータ転送のビット位置の差の修正例を示す図
、 第６図はデータ転送領域の重複する場合を模式的に表し
た図、 第７図は本発明の一実施例装置のデータ転送制御におけ
るデータ制御部のブロック図。 第８図は本実施例装置のデータ転送制御部のアドレス制
御部のブロック図、 第９図（Ａ）、（Ｂ）は本実施例装置のデータの読み出
し状態を示す図、 第１０図は本実施例装置の矩形領域右下位置よりデータ
転送を開始したデータ転送制御フローチャートである。 図中、１・・・記憶装置、１０・・・転送制御部、１１
・・・データ制御部、１２・・・アドレス制御部、１３
・・・中央処理装置、１４・・・入出力装置、２ｏ・・
・Ｓレジスタ、２２・・・Ｓスワップ回路、２５・・・
シフト部、２６・・・ＳＨレジスタ、２７・・・ファン
クションレジスタ、２８川マスクレジスタ、２９・・・
Ｄレジスタ、３０・・・ファンクション部、３１・・・
セレクタ、４０・・・Ｓセレクタ、４１・・・Ｓアドレ
スレジスタ、４２・・・Ｓアドレスカウンタ、４３・・
・５７ＩＩＪ算器、４４・・・Ｘレジスタ、４５・・・
Ｘカウンタ、４６・・・Ｙレジスタ、４７・・・Ｙカウ
ンタ、４８・・・タイミング回路、４９・・・ＳＰレジ
スタ、４９°・・・ＤＰレジスタ、５０・・・Ｄセレク
タ、５１・・・Ｄアドレスレジスタ、５２・・・Ｄアド
レスカウンタ、５３・・・Ｄ 、ｌｌＯｊＩ器、５４・
・・Ｓ補数回路、５４゛・・・Ｄ補数回路である。 特許出願人 キャノン株式会社
Claims (1)
- 特定の記憶領域の情報を該特定の記憶領域と少なくとも
一部が重複する他の記憶領域に転送するデータ転送方式
において、前記特定の記憶領域のデータ転送開始をデー
タ転送により転送すべき情報がデータ転送後の情報の書
き込みにより破壊されない位置より開始することを特徴
とするデータ転送方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18918383A JPS6081659A (ja) | 1983-10-12 | 1983-10-12 | デ−タ転送方式 |
| DE3437528A DE3437528C2 (de) | 1983-10-12 | 1984-10-12 | Datenversetzungssystem |
| US08/076,929 US6101572A (en) | 1983-10-12 | 1993-06-16 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18918383A JPS6081659A (ja) | 1983-10-12 | 1983-10-12 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081659A true JPS6081659A (ja) | 1985-05-09 |
Family
ID=16236887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18918383A Pending JPS6081659A (ja) | 1983-10-12 | 1983-10-12 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132159A (ja) * | 1984-07-23 | 1986-02-14 | Ricoh Co Ltd | Ｄｍａ制御装置 |
| JPS62166453A (ja) * | 1986-01-17 | 1987-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ回路 |
-
1983
- 1983-10-12 JP JP18918383A patent/JPS6081659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132159A (ja) * | 1984-07-23 | 1986-02-14 | Ricoh Co Ltd | Ｄｍａ制御装置 |
| JPS62166453A (ja) * | 1986-01-17 | 1987-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ回路 |
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