CN111128263B - 访问存储器位置的装置和方法 - Google Patents

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Abstract

一种用于基于单个地址串来访问两个不同存储器阵列中的两个存储器位置的方法，包括确定三个地址位集合。第一地址位集合对与两个存储器阵列中的存储器位置相对应的字线地址是共同的。与第一地址位集合连接的第二地址位集合提供与第一存储器阵列中的第一存储器位置相对应的字线地址。与第一地址位集合连接的第三地址位集合提供与第二存储器阵列中的第二存储器位置相对应的字线地址。该方法包括用三个地址位集合填充单个地址串，并且可以由地址数据处理单元执行。

Description

访问存储器位置的装置和方法
技术领域
本公开总体涉及存储器宏，更具体地，涉及访问存储器阵列中的存储器位置。
背景技术
半导体集成电路(IC)工业已经开发了各种各样的器件来解决许多不同领域中的问题。这些器件中的一些器件(例如存储器宏)被配置用于存储数据。许多IC在单个芯片上包括数百个器件。因此，器件大小是IC设计的重要考虑因素。
发明内容
根据本公开的实施例，提供了一种访问存储器位置的方法，所述方法包括：通过识别对存储器宏中的第一存储器位置的地址和第二存储器位置的地址共同的地址位来确定第一地址位集合；确定所述第一存储器位置的地址的第二地址位集合；确定所述第二存储器位置的地址的第三地址位集合；以及将所述第一地址位集合、所述第二地址位集合和所述第三地址位集合连接成单个位串。
根据本公开的实施例，提供了一种访问存储器位置的方法，所述方法包括：接收地址串；根据所述地址串确定存储器宏的第一存储器阵列中第一字线的第一地址；以及根据所述地址串确定所述存储器宏的第二存储器阵列中第二字线的第二地址，其中，确定所述第一字线的第一地址包括：将所述地址串的第一位集合与所述地址串的第二位集合进行连接，并且确定所述第二字线的第二地址包括：将所述地址串的所述第一位集合与所述地址串的第三位集合进行连接。
根据本公开的实施例，提供了一种访问存储器位置的装置，所述装置包括：地址解码器，被配置为：接收地址串，将所述地址串解析为第一存储器阵列中第一字线的第一地址，以及将所述地址串解析为第二存储器阵列中第二字线的第二地址；存储器宏的字线驱动器部分，其中所述字线驱动器部分电耦接到所述地址解码器，且被配置为：接收所述第一字线的第一地址，以及接收所述第二字线的第二地址；地址数据处理单元；以及地址总线，电耦接到所述地址解码器和所述地址数据处理单元，并且其中，所述地址数据处理单元被配置为：通过识别对存储器宏中的第一存储器位置的地址和第二存储器位置的地址共同的地址位来确定第一位集合；确定所述第一存储器位置的地址的第二位集合；确定所述第二存储器位置的地址的第三位集合；以及连接所述第一位集合、所述第二位集合和所述第三位集合以形成所述地址串。
附图说明
当结合附图阅读时，根据以下详细描述可以更好地理解本公开的各个方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚起见，各种特征的尺寸可以任意增加或减小。
图1A是本公开的存储器宏的实施例的图；
图1B示出了由图1A的存储器宏的控制逻辑的实施例接收的地址信息；
图1C示出了图1A的存储器宏的字线驱动器部分的实施例的字线地址；
图1D示出了图1A的存储器宏的控制逻辑的实施例的字线地址组合；
图1E是图1A的存储器宏的两个存储器阵列的字线寻址的图；
图1F是图1A的存储器宏的两个存储器阵列的字线寻址的图；
图2是本公开的用于填充地址串的方法的实施例的流程图；
图3是在根据单个地址串确定的不同地址位置处执行数据操作的方法的实施例的流程图；以及
图4是用多个存储器地址填充单个地址串的方法的实施例的流程图。
具体实施方式
以下公开提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅是示例，并且不旨在限制。例如，在之后的描述中，在第二特征附近或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
图1A是本公开的存储器宏100的实施例的图。存储器宏100包括两个存储器阵列102a和102b。存储器阵列102a和102b各自包括相应的字线阵列112a和112b。在所示实施例中，每个存储器阵列102a和102b具有1,024个字线。然而，存储器宏100的实施例的存储器阵列不限于1,024个字线。例如，每个存储器阵列102a和102b可以具有多于或少于1,024的字线。如下所述，每个字线阵列112a和112b的字线由字线驱动器部分104的字线驱动器驱动。
存储器宏可以包括两个存储器阵列(如图所示)，或者可以包括两个以上的存储器阵列，每个存储器阵列具有相应的字线阵列。在一些实施例中，每个存储器阵列的字线可以由共享的字线驱动器部分的字线驱动器驱动(如图所示)。在其他实施例中，每个存储器阵列可以由其相应的字线驱动器部分的驱动器驱动。
控制逻辑/地址解码器部分108可以解码地址数据以确定将由字线驱动器部分104驱动的字线的地址。控制逻辑/地址解码器部分108可以从诸如地址数据生成器和/或处理单元115之类的另一器件接收地址数据。控制逻辑/地址解码器部分108可以将地址数据解码为每个存储器阵列102a和102b的对应字线地址。地址数据生成器和/或处理单元115可以包括通用处理单元(GPU)、中央处理单元(CPU)，或生成和/或处理用于与例如控制逻辑和/或地址解码器进行通信的地址数据的其他器件。如图所示，地址数据可以经由地址总线117进行传递。
字线驱动器部分104从控制逻辑/地址解码器部分108接收控制信号。控制信号包括将由字线驱动器部分104的驱动器驱动的字线的地址。字线驱动器部分104驱动在每个字线阵列112a和112b中寻址的字线，并且存储器宏100访问存储器阵列102a和102b中的对应存储器位置。在实施例中，每个存储器位置对应于字线，即字线地址。每个存储器位置可以包括被配置为存储二进制信息的位和/或字节的一个或多个存储器单元。存储单元可以是触发器电路、静态随机存取存储器电路、电容器、动态随机存取存储器电路，或被配置为存储二进制值(例如但不限于位值或多位值)的其他电路或器件。
可以经由数据路径部分106和110从存储器位置读取数据或将数据写入存储器位置。在所示的实施例中，数据路径部分106和110各自包括数据线114a和114b。数据线114a和114b可以包括例如位线和/或数据总线，以在存储器位置和外部器件(未示出)之间传递数据，该外部器件例如但不限于GPU或CPU。
在实施例中，数据线114a的位线的数量可以对应于与由字线驱动器部分104驱动(字线阵列112a内)的字线相关联的存储器位置中的数据位的数量。同样，数据线114b的位线的数量可以对应于与由字线驱动器部分104驱动(字线阵列112b内)的字线相关联的存储器位置中的数据位的数量。每个存储器位置中的数据位的数量可以是32、64、128或另一数量。例如，如果存储器阵列102a和存储器阵列102b的每个存储器位置中的数据位的数量为64(例如，8个8位的字节)，则读取操作将经由数据线114a和114b返回128个数据位。在一些实施例中，存储器阵列102a的存储器位置中的数据位的数量可以大于或小于存储器阵列102b的存储器位置中的数据位的数量。
为了讨论的清楚起见，图1B是控制逻辑/地址解码器108的实施例的标记的地址位线118、120和122的图116。在所示实施例中，控制逻辑/地址解码器108电耦接到12个地址位线，标记为A0-A11。在图1B中，示出的12个地址位线可以表示12个单独的地址位线、具有12个地址位线的地址总线、具有利用多路复用地址方案的少于12个地址位线的地址总线，或可以表示其他地址通信机制。在一些实施例中，控制逻辑/地址解码器可以多于12的地址位线。在一些实施例中，控制逻辑/地址解码器可以具有少于12的地址位线。
在图1B中，地址数据被示出为12个地址位A0-A11。12个地址位被示出在三个集合之中。然而，为了讨论清楚起见而非限制，提供了在三个集合之中的地址位呈现。在一些实施例中，地址位可以按不同于所示的次序顺序排列。此外，地址位可以作为单个集合被单独考虑，或在2个、3个、4个或更多集合之中顺序排列。此外，地址位可以以集合、集、组或其他布置来布置。
在图1B中，地址位A0-A7在集合118中，地址位A8和A9在集合120中,地址位A10和A11在集合122中。地址位A0-A7连同地址位A8和A9识别字线阵列112a内的字线的地址。地址位A0-A7连同地址位A10和A11识别字线阵列112b内的字线的地址。因此，地址位A0-A11是识别两个字线的地址的单个位串阵列，一个字线阵列112a的字线和一个字线阵列112b的字线。相比之下，在相关的技术中，单个地址位阵列(例如，B0-B9)仅识别一个字线。在相关的技术中，需要两个地址位阵列来识别存储器宏中的两个字线。
在图1B所示的实施例中，集合118中的位的数量大于集合120和122中的每个集合中的位的数量。在其他实施例中，集合118中的位的数量可以等于集合120和122中的每个集合中的位的数量。在另外的实施例中，集合118中的位的数量可以小于集合120和122中的每个集合中的位的数量。
在实施例中，地址总线(例如，图1A中的地址总线117)的地址线的数量需要不大于字线阵列112a和112b两者中识别字线地址的地址位的数量。例如，如果集合118中的地址位的数量为8，集合120中的地址位的数量为2，集合122中的地址位的数量为2，则地址总线(例如，地址总线117)的地址线的数量需要不大于每个集合中的地址位的数量的和，即在所示实施例中不大于12。可以实现这种地址总线以有效地利用空间，因为地址总线的宽度需要不大于经由单个位串阵列来识别字线阵列112a和112b两者中的字线地址所需的宽度。在利用多路复用地址方案的一些实施例中，地址总线的地址线的数量可以小于识别字线阵列112a和112b两者中的字线地址的地址位的数量。在其他实施例中，地址总线的地址线的数量可以大于识别字线阵列112a和112b两者中的字线地址的地址位的数量。在另外的实施例中，除了地址线之外，地址总线还可以包括数据线。数据线可以携带数据信号，例如控制信号、状态信号或其他信息信号。
相比之下，在相关的技术中，地址总线的地址线的数量至少是识别字线阵列中的字线所需的地址位的数量与识别另一字线阵列中的字线所需的地址位的数量之和。例如，如果识别字线阵列112a中的字线所需的地址位的数量为10，识别字线阵列112b中的字线所需的地址位的数量为10，则在相关技术中，需要宽度为20个地址线的地址总线来传递识别两个字线所需的地址位的总数量(在该示例中为20个)。
图1C是字线驱动器部分104的实施例的字线地址的图124。在字线驱动器部分104的左侧绘制的字线126被标记为WLL0-WLL1023。左侧的字线126的地址对应于地址位A0-A7、A8和A9。在字线驱动器部分104的右侧的字线128被标记为WLR0-WLR1023。右侧的字线128的地址对应于地址位A0-A7、A10和A11。因此，地址位A0-A11识别两个字线的地址，一个字线阵列112a的字线和一个字线阵列112b的字线。
图1D是控制逻辑/地址解码器108的字线地址组合的实施例的图130。提供图1D是为了使地址组合的讨论清楚而非限制。基于单个位串阵列的两个字线的地址组合可以采用除图1D所示形式以外的其他形式。例如，字线地址组合可以直接或间接地从存储器宏100所接收的地址数据中导出。此外，在一些实施例中，通过读取由控制逻辑和/或地址解码器接收的地址位、处理所接收的地址位以及生成字线地址来执行地址组合。地址组合可以由数字电路执行，例如被配置为接收地址数据并生成一个或多个存储器地址的逻辑电路和/或其他电路。
如图1D所示，经由数据线132将地址位A0-A7与地址位A8和A9组合，以提供字线地址A0-A7A8A9。经由数据线134将地址位A0-A7与地址位A10和A11组合，以提供字线地址A0…A7A10A11。两个字线地址的组合可以并行或基本并行发生，以便于同时或基本同时从每个存储器阵列102a和102b检索数据集。在另一实施例中，在不同时间(例如，顺序地)检索来自每个存储器阵列102a和102b的数据集。
图1E是由单个位串阵列A0-A11引用的两个字线WLL1138和WLR1021140的图136。如图所示，WLL1138和WLR1021140在每个存储器阵列102a和102b的不同行中。WLL1138可以对应于字线地址A0-A7A8A9，WLR1021140可以对应于字线地址A0-A7A10A11。例如，WLL1138可以是存储器阵列102a中的第二个字线行，WLR1021140可以是存储器阵列102b中的第1,022个字线行。
在另一示例中，图1F是由单个位串阵列A0-A11引用的两个字线WLL1144和WLR1146的图142。如图所示，WLL1144和WLR1021146在每个存储器阵列102a和102b中的相同编号的行中。例如，WLL1144可以对应于字线地址A0-A7A8A9，WLR1146可以对应于字线地址A0-A7A10A11。例如，WLL1144可以是存储器阵列102a中的第二个字线行，WLR1146可以是存储器阵列102b中的第二个字线行。
图1E和图1F示出了单个位串阵列可以引用存储器阵列102a和102b中的相同或不同编号行中的字线。
图2是本公开的用于填充诸如单个位串阵列之类的地址串的方法200的实施例的流程图。方法200的一个或多个步骤可以由处理地址数据的器件来执行，例如，通用处理单元(GPU)、中央处理单元(CPU)或处理地址数据的其他器件。
在202处，选择第一存储器阵列中的存储器位置。该存储器位置可以对应于第一存储器阵列中的字线。在204处，选择第二存储器阵列中的存储器位置。该存储器位置可以对应于第二存储器阵列中的字线。在206处，确定对应于第一存储器阵列中的存储器位置的第一地址位集合。在208处，确定对应于第二存储器阵列中的存储器位置的第二地址位集合。在210处，用对应于第一存储器阵列中的存储器位置的地址位和对应于第二存储器阵列中的存储器位置的地址位来填充单个地址串。单个地址串可以包括对与第一存储器阵列中的存储器位置和第二存储器阵列中的存储器位置相对应的地址位是共同的地址位。单个地址串还可以包括对第一存储器阵列中的存储器位置和第二存储器阵列中的存储器位置不是共同的地址位。
在其他实施例中，方法200可以以不同于图2所示的顺序来执行，和/或可以排除步骤和/或包括附加步骤。例如，填充地址串的方法可以包括从每个存储器阵列中选择具有共同地址位的字线。
图3是在根据单个地址串确定的不同地址位置处执行数据操作的方法300的实施例的流程图。作为示例，方法300可以由存储宏来执行。
在302处，接收具有识别第一存储器阵列中的地址位置和第二存储器阵列中的地址位置的地址位的地址串。在304处，根据地址串中的第一地址位子集确定第一存储器阵列中的地址位置。在306处，根据地址串中的第二地址位子集确定第二存储器阵列中的地址位置。在308处，从根据第一地址位子集识别的地址位置处的第一存储器阵列读取数据或者将数据写入根据第一地址位子集识别的地址位置处的第一存储器阵列。在310处，从根据第二地址位子集识别的地址位置处的第二存储器阵列读取数据或者将数据写入根据第二地址位子集识别的地址位置处的第二存储器阵列。
在其他实施例中，方法300可以以不同于图3所示的顺序来执行，和/或可以排除步骤和/或包括附加步骤。例如，用于在根据单个地址串确定的不同地址位置处执行数据操作的方法可以包括将来自特定地址位集合的地址位进行连接以确定字线地址。在其他实施例中，每个地址位子集可以识别相应的字线地址而不需要连接地址位。该方法可以进一步或备选地包括在根据地址串确定的存储器位置处执行刷新和/或擦除操作。
图4是用多个存储器地址填充单个地址串的方法400的实施例的流程图。方法400的一个或多个步骤可以由处理地址数据的器件来执行，例如，通用处理单元(GPU)、中央处理单元(CPU)或处理地址数据的其他器件。
在402处，用对第一存储器阵列中的地址和第二存储器阵列的地址共同的第一位集合来填充单个位串阵列。在404处，用与第一位集合结合识别第一存储器阵列中的存储器位置的第二位集合来填充单个位串阵列。在406处，用与第一位集合结合识别第二存储器阵列中的存储器位置的第三位集合来填充单个位串阵列。
在用多个存储器地址填充单个地址串的方法的其他实施例中，可以包括将地址位布置为集、组或其他类型的布置。该方法可以包括确定所识别的存储器位置是否在特定的或以其他方式定义的行的范围内，和/或在相同编号的行中。
在一个示例配置中，存在一种方法，包括：确定对存储器宏中的第一存储器位置的地址和第二存储器位置的地址共同的第一地址位集合；确定第一存储器位置的地址的第二地址位集合；确定第二存储器位置的地址的第三地址位集合；以及将第一、第二和第三地址位集合连接为单个位串。
在另一示例配置中，存在一种方法，包括：接收地址串；根据地址串确定存储器宏的第一存储器阵列中第一字线的第一地址；以及根据地址串确定存储器宏的第二存储器阵列中第二字线的第二地址。
在又一示例配置中，存在一种装置，包括：地址解码器，被配置为接收地址串，将地址串解析为第一存储器阵列中第一字线的第一地址，以及将地址串解析为第二存储器阵列中第二字线的第二地址；以及存储器宏的字线驱动器部分，该字线驱动器部分电耦接到地址解码器，且被配置为接收第一字线的第一地址，以及接收第二字线的第二地址。
前述概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当认识到，他们可以容易地将本公开用作用于设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，此类等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在此进行各种改变、替换和变更。

Claims (18)

1.一种访问存储器位置的方法，包括：
通过识别对存储器宏中的第一存储器位置的地址和第二存储器位置的地址共同的地址位来确定第一地址位集合；
确定所述第一存储器位置的地址的第二地址位集合；
确定所述第二存储器位置的地址的第三地址位集合；以及
将所述第一地址位集合、所述第二地址位集合和所述第三地址位集合连接成单个位串。
2.根据权利要求1所述的方法，其中，所述第一地址位集合和所述第二地址位集合识别所述第一存储器位置的第一字线，所述第一地址位集合和所述第三地址位集合识别所述第二存储器位置的第二字线。
3.根据权利要求1所述的方法，其中，所述第一存储器位置在第一存储器阵列内，所述第二存储器位置在与所述第一存储器阵列不同的第二存储器阵列内。
4.根据权利要求1所述的方法，其中，所述第三地址位集合与所述第二地址位集合相同。
5.根据权利要求1所述的方法，其中，所述第三地址位集合与所述第二地址位集合不同。
6.根据权利要求1所述的方法，其中，所述第三地址位集合的位的数量等于所述第二地址位集合的位的数量。
7.根据权利要求6所述的方法，其中，所述第一地址位集合的位的数量大于所述第三地址位集合的位的数量。
8.根据权利要求1所述的方法，还包括：将所述单个位串传递给地址总线。
9.根据权利要求8所述的方法，其中，所述地址总线具有不大于所述第一地址位集合的位的数量、所述第二地址位集合的位的数量和所述第三地址位集合的位的数量之和的总线线数。
10.一种访问存储器位置的方法，包括：
接收地址串；
根据所述地址串确定存储器宏的第一存储器阵列中第一字线的第一地址；以及
根据所述地址串确定所述存储器宏的第二存储器阵列中第二字线的第二地址，
其中，确定所述第一字线的第一地址包括：将所述地址串的第一位集合与所述地址串的第二位集合进行连接，并且
确定所述第二字线的第二地址包括：将所述地址串的所述第一位集合与所述地址串的第三位集合进行连接。
11.根据权利要求10所述的方法，还包括：
从所述第一存储器阵列中的第一存储器位置检索数据位，其中所述第一存储器位置对应于所述第一字线；以及
从所述第二存储器阵列中的第二存储器位置检索数据位，其中所述第二存储器位置对应于所述第二字线。
12.根据权利要求10所述的方法，还包括：
解析所述地址串以确定所述第一字线的第一地址，以及确定所述第二字线的第二地址。
13.根据权利要求10所述的方法，其中，所述第三位集合与所述第二位集合不同。
14.根据权利要求10所述的方法，还包括：
从对应于所述第一字线的第一存储器位置读取数据；以及从对应于所述第二字线的第二存储器位置读取数据。
15.一种访问存储器位置的装置，包括：
地址解码器，被配置为：
接收地址串，
将所述地址串解析为第一存储器阵列中第一字线的第一地址，以及
将所述地址串解析为第二存储器阵列中第二字线的第二地址；
存储器宏的字线驱动器部分，其中所述字线驱动器部分电耦接到所述地址解码器，且被配置为：
接收所述第一字线的第一地址，以及
接收所述第二字线的第二地址；
地址数据处理单元；以及
地址总线，电耦接到所述地址解码器和所述地址数据处理单元，并且
其中，所述地址数据处理单元被配置为：
通过识别对存储器宏中的第一存储器位置的地址和第二存储器位置的地址共同的地址位来确定第一位集合；
确定所述第一存储器位置的地址的第二位集合；
确定所述第二存储器位置的地址的第三位集合；以及
连接所述第一位集合、所述第二位集合和所述第三位集合以形成所述地址串。
16.根据权利要求15所述的装置，其中，所述第一位集合和所述第二位集合识别所述第一字线，所述第一位集合和所述第三位集合识别所述第二字线。
17.根据权利要求15所述的装置，其中，所述第三位集合与所述第二位集合不同。
18.根据权利要求15所述的装置，其中，所述第三位集合与所述第二位集合相同。
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