JPS59173841A - 汎用５×５論理演算回路 - Google Patents
汎用５×５論理演算回路Info
- Publication number
- JPS59173841A JPS59173841A JP58049266A JP4926683A JPS59173841A JP S59173841 A JPS59173841 A JP S59173841A JP 58049266 A JP58049266 A JP 58049266A JP 4926683 A JP4926683 A JP 4926683A JP S59173841 A JPS59173841 A JP S59173841A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic
- logical operation
- logical
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Image Processing (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明は、画像データ処理等に有用なパイプライン型汎
用５×５論理演算回路に関し、特に５×５論理演算回路
を、ＩＣ化が容易な３×３の論理演算回路の複合回路で
構成したものである。 〔技術の背景〕 従来、パターン認識やファクシミリ等の画像処理システ
ムでは、第１図に示すように、画像メモリに格納されて
いる画像データなシリアルに読み出し、３×３あるいは
５×５画素配列の２次元論理演算により、各画素をパイ
プライン方式で順次処理する方法がとられている。この
場合、演算速度は、画像データの入力速度できめられる
。このような２次元論理演算は、ソフトウェアで処理す
ると時間が゛かかりすぎて、リアルタイム処理ができな
いので、通常はノ１−ドウエア回路によって処理されて
いる。 ５×５の２次元論理演算回路は、第２図に示すように論
理機能ごとにＭＳＩ論理ゲートを用いて組み上げるかＬ
ＳＩ化することにより、あるいは第３図に示すように２
次元論理の真理値表をメモリに格納しておき、論理入力
をアドレスとして参照し、該商値を論理出力するテーブ
ル式によシ実現することができるｏしかし前者の場合に
は、論理機能の種類が多いと、それたけノ・−ドウエア
規模が増大し、コストや論理機能の変更、追加が容易で
力いなどのデメリットが生じ、他方、後者の場合には、
５×５の論理入力、すなわち２５ビツトのアドレス長を
もつ大きなメモリが必要となり、実用的でない。とのた
め、従来テーブル式の論理演算回路は、３×３のタイプ
のものに限られていた。 第４図（は、パイブライ／処理可能な従来のテーブル式
による３×３論理演算回路の概要図である。 同図において、１は３×３画素配列の抽出回路、２は３
×３論理回路、３−１乃至３−９はシフトレジスタを構
成するフリップフロップ段、４−１および４−２は１行
バッファである。 抽出回路１は、図示されない画像メモリに蓄積されてい
る１画面分の画像データから、行ごとに順次読み出され
るシリアル入力データにもとづき、画面上の任意の３×
３の画素マ） ＩＪノックス抽出する回路である。 第５図は、画像メモリ上に蓄積される両面のｍ行×ｎ列
の画素配列と、抽出される３×３画素配列の例を示して
いる。画像メモリから、行ごとのｎ個の画素がシリアル
に読み出され、抽出回路ｌに人力される。第４図におい
て、抽出回路のシフトレジスタ段３−１．３−２．３−
３は３×３画素配列の第１行を抽出し、シフトレジスタ
段３−４．３−５．３−６は３×３画素配列の第２行を
抽出し、そ１７てシフトレジスタ段３−７．３−８．３
−９はマトリックスの第３行を抽出する役目を果す。１
行バッファ４−１および４−２は、画像メモリからシリ
アルに読み出された各連続する３つの行の同列の対応す
る画素を整列させるだめの遅延機能をもつ。 シフトレジスタ段３−１乃至３−９には、第５図の画面
の画素配列中の順次の３×３画素配列が整列されるので
、各段の値を３×３論理回路２に並列に抽出し、所定の
演算を行ない、シリアルに出力する。 ３×３論理回路２は、第６図に例示するような９ビット
以上のアドレス線をもつＩＣメモリに、所定の論理機能
を与えるテーブルを格納したものでるる。ＩＣメモリは
、ＲＯＭあるいはＲＡＭで構成され、論理機能の変更追
加等は、テーブルの更新により容易に行なうことができ
る。 第７図は、同様な手法で構成されたテーブル式の５×５
の論理演算回路の概要図である。図中、５４’１．５Ｘ
５の画素配列の抽出回路を示し、そして６は５×５論理
回路を示す。
用５×５論理演算回路に関し、特に５×５論理演算回路
を、ＩＣ化が容易な３×３の論理演算回路の複合回路で
構成したものである。 〔技術の背景〕 従来、パターン認識やファクシミリ等の画像処理システ
ムでは、第１図に示すように、画像メモリに格納されて
いる画像データなシリアルに読み出し、３×３あるいは
５×５画素配列の２次元論理演算により、各画素をパイ
プライン方式で順次処理する方法がとられている。この
場合、演算速度は、画像データの入力速度できめられる
。このような２次元論理演算は、ソフトウェアで処理す
ると時間が゛かかりすぎて、リアルタイム処理ができな
いので、通常はノ１−ドウエア回路によって処理されて
いる。 ５×５の２次元論理演算回路は、第２図に示すように論
理機能ごとにＭＳＩ論理ゲートを用いて組み上げるかＬ
ＳＩ化することにより、あるいは第３図に示すように２
次元論理の真理値表をメモリに格納しておき、論理入力
をアドレスとして参照し、該商値を論理出力するテーブ
ル式によシ実現することができるｏしかし前者の場合に
は、論理機能の種類が多いと、それたけノ・−ドウエア
規模が増大し、コストや論理機能の変更、追加が容易で
力いなどのデメリットが生じ、他方、後者の場合には、
５×５の論理入力、すなわち２５ビツトのアドレス長を
もつ大きなメモリが必要となり、実用的でない。とのた
め、従来テーブル式の論理演算回路は、３×３のタイプ
のものに限られていた。 第４図（は、パイブライ／処理可能な従来のテーブル式
による３×３論理演算回路の概要図である。 同図において、１は３×３画素配列の抽出回路、２は３
×３論理回路、３−１乃至３−９はシフトレジスタを構
成するフリップフロップ段、４−１および４−２は１行
バッファである。 抽出回路１は、図示されない画像メモリに蓄積されてい
る１画面分の画像データから、行ごとに順次読み出され
るシリアル入力データにもとづき、画面上の任意の３×
３の画素マ） ＩＪノックス抽出する回路である。 第５図は、画像メモリ上に蓄積される両面のｍ行×ｎ列
の画素配列と、抽出される３×３画素配列の例を示して
いる。画像メモリから、行ごとのｎ個の画素がシリアル
に読み出され、抽出回路ｌに人力される。第４図におい
て、抽出回路のシフトレジスタ段３−１．３−２．３−
３は３×３画素配列の第１行を抽出し、シフトレジスタ
段３−４．３−５．３−６は３×３画素配列の第２行を
抽出し、そ１７てシフトレジスタ段３−７．３−８．３
−９はマトリックスの第３行を抽出する役目を果す。１
行バッファ４−１および４−２は、画像メモリからシリ
アルに読み出された各連続する３つの行の同列の対応す
る画素を整列させるだめの遅延機能をもつ。 シフトレジスタ段３−１乃至３−９には、第５図の画面
の画素配列中の順次の３×３画素配列が整列されるので
、各段の値を３×３論理回路２に並列に抽出し、所定の
演算を行ない、シリアルに出力する。 ３×３論理回路２は、第６図に例示するような９ビット
以上のアドレス線をもつＩＣメモリに、所定の論理機能
を与えるテーブルを格納したものでるる。ＩＣメモリは
、ＲＯＭあるいはＲＡＭで構成され、論理機能の変更追
加等は、テーブルの更新により容易に行なうことができ
る。 第７図は、同様な手法で構成されたテーブル式の５×５
の論理演算回路の概要図である。図中、５４’１．５Ｘ
５の画素配列の抽出回路を示し、そして６は５×５論理
回路を示す。
【〜かし前述したように、論理回路６をテ
ーブル式で構成した場合２５ピツトもの入力アドレス線
をもつＩＣメモリが必要となるので、実現困難であると
いう問題があった〇〔発明の目的および構成〕 本発明の目的は、パイプライン処理が可能な画像処理シ
ステムにおいて、テーブル式による汎用の５×５の論理
演算回路を提供することにおり、そのだめ、簡単に実現
できるテーブル式の汎用３×３論理演算回路を基本単位
としで組み合わせて５×５論理演算回路を擬似的に構成
するものであり、５×５画素配列を複数の３×３画素配
列の組み合わせとして分解し、該各３×３画素配列のデ
ータ金それぞれ抽出する手段と、咳複数の３×３画素配
列データの各々について３×３論理演算を行なう複数の
手段と、該複数の３×３論理演算手段の演算出力につい
て論理積演算を行なう手段とを特徴とするものである。 〔発明の実施例〕 以下に、本発明の詳細を実施例にしたがって説明する。 第８図は、本発明の原理説明図であり、第７図に示す５
×５論理演算回路を、第４図に示すような３×３論理演
算回路を用いて構成する場合を例に示しである。第８図
において、７は５×５論理演算ブロツクを示し、Ｐｌ乃
至Ｐ２□ はその５×５画素配列の各画素を示す。８乃
至１１は、それぞれＰ１％Ｐ３、ｐＨ、Ｐｌ３ を左
上端の基点画素とする３×３の異なる画素領域の論理演
算ブロックを表わし、また１２および１３は２行シフト
操作、１４および１５ば２列シフト操作、そして１６は
ＡＮＤゲートを表わす０５×５論理演算ブロツク７は、
隣接するもの同士が境界で一部重複する４つの３×３論
理演算ブロツク８．９．１０、ＩＩｖＣ分解される。さ
らに３×３論理演算ブロツク８．９、】０は、抽出タイ
ミングがもつとも遅くなる３×３論理演算ブロック１１
とそれぞれの画素マトリックスの抽出および論理演算タ
イミングを一致させるため、行あるいは列方向に必要な
だけシフト操作が行なわれる。たと乏ば、３×３論理演
算ブロツク８は、２行シフト操作１２および２列シフト
操作１４を施すことにより、３ Ｘ ３ Ｗａ理演博ブ
ロック１１にタイミングを合わせることができる。 ３×３論理演算ブロツク８．９．１０．１１の演算結果
は、ＡＮＤゲート１６に同時に入力され、ＡＮＤ論理演
算されて出力される。 このように、５×５の画素配列を、複数の３×３の画素
配列に隣接するもの同士の境界を重複させて分解し、こ
れら複数の３×３画素配列の各論理演η：の結果につい
てさらにＡＮＤ論理をとることにより、擬似的に５×５
論理演算機能を実現することができる。なお、分解され
た各３×３論理演算ブロツク間の重複画素量は、多い程
５×５論理演算についての近似能力は向上するが、その
代り、心壁とされる３×３論理演算ブロツク数は増加す
る。 第９図は、第８図に示した５×５論理ブロツクの例を具
体化しだ１実施例回路を示す。 第９図において、１７は第４図に例示したような３×３
論理回路、１８はシフトおよびＡＮＤ論理回路、１９−
１乃至１９−７はシフトレジスタを構成する段、２０−
１および２０−２は１行バッファ、２１はＡＮＤゲート
を表わす。 ３×３論理演算回路１７ば４組の論理演算回路（それぞ
れが第４図の回路）を含み、それぞれ第８図の３×３論
理演算ブロツク８乃至１１０機能を実行する。なお４組
の論理演算回路の入力には共通にシリアル入力データが
供給され、出力は別々に取シ出される。またシフトおよ
びＡＮＤ論理回路１８は、第８図のシフト操作１２乃至
１５とＡ Ｎ １）ゲート１６の機能を果す。シフトレ
ジスタ段１９−１および１９−２と、１９−５および１
９−６とは、それぞれ２列シフト動作を行ない、１行バ
ッファ２０−１および２０−２は、２行シフト動作を行
なう。シフトレジスタ段１９−３．１９−４．１９−７
は、タイミング調整用のものであシ、本質的なものでは
ない。 なお、シフトレジスタ段１９−３．１９−４．１９−７
および１行バッファは多重化されているが、図では省略
して示されている。図示のシフトレジスタ段および１行
バッファを用いた構成により、ＡＮＤゲート２１から、
任意の５×５論理演算結果をとり出すととができる。 なお、第９図のシフトおよびＡＮＤ論理回路１８の機能
は、さらに第４図に示すような１つの３×３論理演算回
路によって置換えることが可能である。第１０図は、こ
のようにして同一構造の３×３論理演算回路のみを５組
用いて構成した５×５論理演算回路を示す。 捷だ、第７図乃至第９図に示した実施例は、４個の３×
３画素配列を抽出するタイミング合わせのためのシフト
制御を３×３論理演算結果に対して行なっているが、こ
れを第１１図に示すように、各３×３論理演算の入力側
で行なうこともできる。 この場合は、第７図の抽出回路５をそのまま利用し、し
かし５×５論理回路６０代シに、第６図の３×３論理回
路を４組と、Ａ Ｎ Ｄゲー） ２１とを組み合わせて
構成したものを用いればよい。 このようにして、５×５論理演算回路を、複数個の３×
３論理演算回路およびＡＮＤゲートの組み合わせを用い
て、擬似的に実現することができるが、５×５以上の論
理演算回路、たとえば７×７．９×９などの論理演算回
路も、本発明による５×５論理演算回路の複数個とＡＮ
Ｄゲートの組み合わせとして実現することができる。 〔発明の効果〕 以上述べたように、本発明によれば、汎用の５×５論理
演算回路の機能を、構成容易な３×３論理演算回路の組
み合わせで実現することができるため、コストの低減を
図ることができる。
ーブル式で構成した場合２５ピツトもの入力アドレス線
をもつＩＣメモリが必要となるので、実現困難であると
いう問題があった〇〔発明の目的および構成〕 本発明の目的は、パイプライン処理が可能な画像処理シ
ステムにおいて、テーブル式による汎用の５×５の論理
演算回路を提供することにおり、そのだめ、簡単に実現
できるテーブル式の汎用３×３論理演算回路を基本単位
としで組み合わせて５×５論理演算回路を擬似的に構成
するものであり、５×５画素配列を複数の３×３画素配
列の組み合わせとして分解し、該各３×３画素配列のデ
ータ金それぞれ抽出する手段と、咳複数の３×３画素配
列データの各々について３×３論理演算を行なう複数の
手段と、該複数の３×３論理演算手段の演算出力につい
て論理積演算を行なう手段とを特徴とするものである。 〔発明の実施例〕 以下に、本発明の詳細を実施例にしたがって説明する。 第８図は、本発明の原理説明図であり、第７図に示す５
×５論理演算回路を、第４図に示すような３×３論理演
算回路を用いて構成する場合を例に示しである。第８図
において、７は５×５論理演算ブロツクを示し、Ｐｌ乃
至Ｐ２□ はその５×５画素配列の各画素を示す。８乃
至１１は、それぞれＰ１％Ｐ３、ｐＨ、Ｐｌ３ を左
上端の基点画素とする３×３の異なる画素領域の論理演
算ブロックを表わし、また１２および１３は２行シフト
操作、１４および１５ば２列シフト操作、そして１６は
ＡＮＤゲートを表わす０５×５論理演算ブロツク７は、
隣接するもの同士が境界で一部重複する４つの３×３論
理演算ブロツク８．９．１０、ＩＩｖＣ分解される。さ
らに３×３論理演算ブロツク８．９、】０は、抽出タイ
ミングがもつとも遅くなる３×３論理演算ブロック１１
とそれぞれの画素マトリックスの抽出および論理演算タ
イミングを一致させるため、行あるいは列方向に必要な
だけシフト操作が行なわれる。たと乏ば、３×３論理演
算ブロツク８は、２行シフト操作１２および２列シフト
操作１４を施すことにより、３ Ｘ ３ Ｗａ理演博ブ
ロック１１にタイミングを合わせることができる。 ３×３論理演算ブロツク８．９．１０．１１の演算結果
は、ＡＮＤゲート１６に同時に入力され、ＡＮＤ論理演
算されて出力される。 このように、５×５の画素配列を、複数の３×３の画素
配列に隣接するもの同士の境界を重複させて分解し、こ
れら複数の３×３画素配列の各論理演η：の結果につい
てさらにＡＮＤ論理をとることにより、擬似的に５×５
論理演算機能を実現することができる。なお、分解され
た各３×３論理演算ブロツク間の重複画素量は、多い程
５×５論理演算についての近似能力は向上するが、その
代り、心壁とされる３×３論理演算ブロツク数は増加す
る。 第９図は、第８図に示した５×５論理ブロツクの例を具
体化しだ１実施例回路を示す。 第９図において、１７は第４図に例示したような３×３
論理回路、１８はシフトおよびＡＮＤ論理回路、１９−
１乃至１９−７はシフトレジスタを構成する段、２０−
１および２０−２は１行バッファ、２１はＡＮＤゲート
を表わす。 ３×３論理演算回路１７ば４組の論理演算回路（それぞ
れが第４図の回路）を含み、それぞれ第８図の３×３論
理演算ブロツク８乃至１１０機能を実行する。なお４組
の論理演算回路の入力には共通にシリアル入力データが
供給され、出力は別々に取シ出される。またシフトおよ
びＡＮＤ論理回路１８は、第８図のシフト操作１２乃至
１５とＡ Ｎ １）ゲート１６の機能を果す。シフトレ
ジスタ段１９−１および１９−２と、１９−５および１
９−６とは、それぞれ２列シフト動作を行ない、１行バ
ッファ２０−１および２０−２は、２行シフト動作を行
なう。シフトレジスタ段１９−３．１９−４．１９−７
は、タイミング調整用のものであシ、本質的なものでは
ない。 なお、シフトレジスタ段１９−３．１９−４．１９−７
および１行バッファは多重化されているが、図では省略
して示されている。図示のシフトレジスタ段および１行
バッファを用いた構成により、ＡＮＤゲート２１から、
任意の５×５論理演算結果をとり出すととができる。 なお、第９図のシフトおよびＡＮＤ論理回路１８の機能
は、さらに第４図に示すような１つの３×３論理演算回
路によって置換えることが可能である。第１０図は、こ
のようにして同一構造の３×３論理演算回路のみを５組
用いて構成した５×５論理演算回路を示す。 捷だ、第７図乃至第９図に示した実施例は、４個の３×
３画素配列を抽出するタイミング合わせのためのシフト
制御を３×３論理演算結果に対して行なっているが、こ
れを第１１図に示すように、各３×３論理演算の入力側
で行なうこともできる。 この場合は、第７図の抽出回路５をそのまま利用し、し
かし５×５論理回路６０代シに、第６図の３×３論理回
路を４組と、Ａ Ｎ Ｄゲー） ２１とを組み合わせて
構成したものを用いればよい。 このようにして、５×５論理演算回路を、複数個の３×
３論理演算回路およびＡＮＤゲートの組み合わせを用い
て、擬似的に実現することができるが、５×５以上の論
理演算回路、たとえば７×７．９×９などの論理演算回
路も、本発明による５×５論理演算回路の複数個とＡＮ
Ｄゲートの組み合わせとして実現することができる。 〔発明の効果〕 以上述べたように、本発明によれば、汎用の５×５論理
演算回路の機能を、構成容易な３×３論理演算回路の組
み合わせで実現することができるため、コストの低減を
図ることができる。
第１図はパイプライン方式の画像データ処理の説明図、
第２図および第３図はハードウェア論理回路方式をとっ
た場合の従来の５×５論理演算回路の構成図、第４図は
パイプライン処理可能な従来のテーブル式３×３論理演
算回路の構成図、第５図は、画面の画素配列の説明図、
第６図はテープル式の３×３論理回路の構成図、第７図
は従来のテーブル式の５×５の論理演算回路の構成図、
第８図は本発明の原理説明図、第９図は実施例回路図、
第１０図は第９図の実施例回路をブロック図で示したも
の、第１１図は他の実施例のブロック図である。 図中、１７は３×３論理演算回路、］８はシフトおよび
ＡＮＤ論理回路、１９−１乃至１９−７はシフトレジス
タ段、２０−１および２０−２は１行バッファ、２１は
ＡＮＤゲートを示す。 特許出願人 富士通株式会社
第２図および第３図はハードウェア論理回路方式をとっ
た場合の従来の５×５論理演算回路の構成図、第４図は
パイプライン処理可能な従来のテーブル式３×３論理演
算回路の構成図、第５図は、画面の画素配列の説明図、
第６図はテープル式の３×３論理回路の構成図、第７図
は従来のテーブル式の５×５の論理演算回路の構成図、
第８図は本発明の原理説明図、第９図は実施例回路図、
第１０図は第９図の実施例回路をブロック図で示したも
の、第１１図は他の実施例のブロック図である。 図中、１７は３×３論理演算回路、］８はシフトおよび
ＡＮＤ論理回路、１９−１乃至１９−７はシフトレジス
タ段、２０−１および２０−２は１行バッファ、２１は
ＡＮＤゲートを示す。 特許出願人 富士通株式会社
Claims (1)
- ５×５画素配列を複数の３×３画素配列の組み合わせと
して分解し、該各３×３画素配列のデータをそれぞれ抽
出する手段と、該複数の３×３画素配列データの各々に
ついて３×３論理演算を行なう複数の手段と、該複数の
３×３論理演算手段の演算出力について論理積演算を行
なう手段とからなる汎用５×５論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049266A JPS59173841A (ja) | 1983-03-24 | 1983-03-24 | 汎用５×５論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049266A JPS59173841A (ja) | 1983-03-24 | 1983-03-24 | 汎用５×５論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173841A true JPS59173841A (ja) | 1984-10-02 |
Family
ID=12826025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049266A Pending JPS59173841A (ja) | 1983-03-24 | 1983-03-24 | 汎用５×５論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173841A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61233869A (ja) * | 1985-04-08 | 1986-10-18 | Sharp Corp | 画像処理装置 |
| JPS6366680A (ja) * | 1986-09-08 | 1988-03-25 | Kiyadeitsukusu:Kk | デジタル画像処理方法 |
| JPS63234365A (ja) * | 1987-03-23 | 1988-09-29 | Asahi Optical Co Ltd | フイルタリング装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232641A (en) * | 1975-09-09 | 1977-03-12 | Nec Corp | Time space filter for spot-row data processing |
-
1983
- 1983-03-24 JP JP58049266A patent/JPS59173841A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232641A (en) * | 1975-09-09 | 1977-03-12 | Nec Corp | Time space filter for spot-row data processing |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61233869A (ja) * | 1985-04-08 | 1986-10-18 | Sharp Corp | 画像処理装置 |
| JPS6366680A (ja) * | 1986-09-08 | 1988-03-25 | Kiyadeitsukusu:Kk | デジタル画像処理方法 |
| JPS63234365A (ja) * | 1987-03-23 | 1988-09-29 | Asahi Optical Co Ltd | フイルタリング装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4174514A (en) | Parallel partitioned serial neighborhood processors | |
| US4639857A (en) | Digital data processor incorporating an orthogonally connected logic cell array | |
| JPH0233191B2 (ja) | ||
| CN110674927A (zh) | 一种用于脉动阵列结构的数据重组方法 | |
| EP0227406B1 (en) | Image signal processor | |
| JPS58181171A (ja) | 並列画像処理プロセツサ | |
| JP2976932B2 (ja) | 画像照合回路および画像照合集積回路 | |
| JPS63167967A (ja) | ディジタル信号処理集積回路 | |
| JPS59173841A (ja) | 汎用５×５論理演算回路 | |
| EP0006748B1 (en) | Apparatus and method for generating a transformation of a first data matrix to form a second data matrix | |
| US5274717A (en) | Parallel image processor for performing local neighboring image processing | |
| EP0073116A2 (en) | Integrated data processing circuits | |
| JP6747305B2 (ja) | データ処理装置及びニューラルネットワークシステム | |
| US12013809B2 (en) | Computing array and processor having the same | |
| JPH0566043B2 (ja) | ||
| JP3726971B2 (ja) | 並列プロセツサ装置 | |
| JPH0769955B2 (ja) | 画像処理プロセッサ | |
| Torralba | A systolic array with applications to image processing and wire-routing in VLSI circuits | |
| JPH07141150A (ja) | 乗算器 | |
| JPS621074A (ja) | 並列画像処理プロセツサ | |
| JP2516611B2 (ja) | 並列デ−タ処理装置 | |
| JPS63273176A (ja) | 空間フイルタリング装置 | |
| JPS61131070A (ja) | 並列画像処理プロセツサ | |
| JP2000020705A (ja) | 並列画像処理プロセッサ | |
| JP2647379B2 (ja) | 画像処理装置 |