JPH03102567A - 行列乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば離散フーリエ変換（ＤＦＴ）や離散コ
サイン変換（ＤＣＴ）の計算に使用して好適な行列乗算
回路に関する。

〔発明の概要〕

本発明は、行又は列の長さよりも少ない種類の要素を有
する定数行列と任意のベクトルとを乗算する行列乗算回
路において、そのベクトルの各要素を加減算する多入力
加算回路と、この多入力加減算回路の出力データとその
定数行列の要素とを乗算する乗算器とを設け、′その定
数行列の同じ種類の要素に関する乗算をまとめて行うこ
とにより、乗算器の数を減らして回路規模を小型化でき
る様にしたものである。

また、本発明はその加減算と乗算との順序を入れ替えた
ものである。

（従来の技術］ 離散フーリエ変換や離散コサイン変換等においては、定
数行列と所定のザンプルデークの集合としての人力ヘク
トルとの乗算によって出力データの集合としての出力ヘ
クトルを求めることが行われている。例えば定数行列を
ｎ行×ｎ列（行列要素がａｉｊ．０≦ＬＪ≦ｎ−１）の
行列Ａ，入力ヘクトルを要素がｘ，（０≦　１　≦ｎ−
１．　）のヘク１〜ルＸ，出力ヘクＩ・ルを要素かｙ＋
（０≦ｊ≦ｎＩ）のヘク［・ルｙどずると、ｙ＝Ａｘ即
ちの関係が或立ずる。この式（１）は次のように表わす
ことができる。

第６図は弐（２）でｎ＝８の場合の演算を行なうための
従来の行列乗算回路を示し、この第６図において、（１
）は入力ボート、（２Ａ）〜（２Ｇ）は夫々１／ジスタ
ーより或り遅延時間′■”の遅延回路、（３Ａ）〜（３
１＋）は夫々ホールドイネーブル端７−　Ｅ　Ｎ付きの
レジスターより成るランチ回路であり、その入力ボート
（１）には人カヘク１・ルＸの要素χ，（一般に複数ビ
ッｌ−　）が周期Ｔで直列に供給される。要素χｉ（０
≦Ｊ≦７）の数は８｛因であるため、８周期で或る規則
に従ってサンプルされた・＼ク［・ルの全要素が供給さ
れ、その次の８周期には次にザンプルされたヘクトルの
全要素が供給される。従って、武（２）の全演ｙｌ−は
８周１υ１８Ｔの間に実行されなければならない。

その入力ヘク１・ルＸは遅延回路（２八）〜（２Ｇ）に
よって順次遅延時間゛１゛がイ′Ｎｊ与されて、８周期
目には遅延回路（２八）〜（２Ｇ）の出力ボー１−には
夫々そのヘク１−ルＸの要素ｘ６〜Ｘｏが保持され、人
力ボート（１）には要素ｘ７が保持される。これらの要
素Ｘ７〜ｘｏはラッチ回路（３八）〜（３＋１）で同時
に保持されると共に、それから８周期経過後には次にサ
ンプルされたベクＩ−ルχの要素Ｘ７〜Ｘ，がランチ回
路？３Ａ）〜（３１１＞で同時に保持される。（４八）
〜（４１０は夫々乗算器、（５Ａ）　〜（５１０は夫々
行列Ａの要素ａｉｊ（ｊ＝ｏ，１．２，・・・・，７）
（ｉ−７〜Ｏ）が記憶された係数用メモリであり、乗算
器（４Ａ）〜（４．１１）の一方の入カボー１・には夫
々要素Ｘ７〜ｘａが供給され、乗算器（４Ａ）〜（４Ｈ
）の他方の入力ボートには夫々係数用メモリ（５八）〜
（５ＩＩ）より行列Ａの要素ａ　Ｉ．＋（ｊ　＝７　〜
Ｏ）が供給される。この場合、乗算器（４Ａ）の他方の
入カボー［・には係数用メモリ（５Ａ）より周期Ｔで係
数ａｇｏ〜ａ７■が順次供給され、同様に乗算器（４Ｂ
）〜（　４　Ｈ　）の他方の入カボーｌ・にば夫々８個
の係数ａＩ，〜ａ　＋−（ｉ　＝６〜０）が周！ＩＩｌ
Ｔで順次｛Ｊｋ給される。

（６Ａ）〜（６Ｇ）は夫々加算器、（７）は出力ベクＩ
・ルｙの要素ｙ＋（ｉ＝０〜７）が周期Ｔで順次出力さ
れる出力ボートを示し、乗算器（４＾）〜（４１１）の
夫々の乗算結果が加算器（６八）〜（６Ｇ）にて累加算
されて順次出力ベクｊ・ルｙの要素ｙ，が得られる如く
なされている。この第６図例によれば、８　！７ｉ］！
ＩＪＩ　８　１”の間に式（２）の演算が全部実行され
て、出力ヘク１・ルｙの全要素ｙ、が正確に求められる
。

？発明が解決しようとする課題〕 上ｉｉｌｃの如く８行×８列の定数行列六の行列乗算回
路には８個の乗算器（４八）〜（４Ｈ）が必要であり、
−ｒにｎ行×ｎ列の定数行列八の従来の行列乗算回路に
はｎ個の乗算器が必要である。

しかしながら、例えばその定数行列Ａが対角要素ａ１■
だげがａ（ａ≠１）で非幻角要素がＯの行列であれば、
その行列乗算回路は１個の乗算器だけで構或できること
より、その定数行列がその要素ａｉｊが所定のパターン
を有する特殊な行列であれば、その乗算器の数をｎ個よ
りも少なくして回路規模を小型化できることが予想され
る。

これに関して、特開昭６４　−　８６２７０号公報には
積和演算（例えばＡ　ｘ　ｌ−　Ｂ　）を小さな回路規
模で高速に実行する回路が開示されているが、この回路
自体は乗算器の数を減らずための回路ではない。

本発明は斯かる点に鑑み、定数行列とヘクトルとを乗算
する行列乗算同路において、その定数行列が所定の特殊
な行列であるときにその乗算器の数を少なくして回路規
模を小さくすることを目的とする。

〔課題を解決するための手段〕

本発明は、その特殊な行列として行又は列の長さよりも
少ないＭｉ類の要素を有する定数行列を想定する。

即ち本発明は例えば第１図に示す如く行又は列の長さよ
りも少ない種類の要素ａ，ｂ，ｃを有する定数行列と任
意のベクトルＸとを乗算する行列乗算回路において、そ
のベクトルχの各要素Ｘ，を加滅算する多入力加減算回
路（８Ａ）〜（８Ｃ）と、これら多入力加減算回路の出
力データと、その定数行列の要素ａ，ｂ，ｃとを乗算す
る乗算器（１３Ａ）〜（１３Ｃ）とを設け、この定数行
列の同じ種類の要素（例えばａと−ａ）に関する乗算を
まとめて行う様にしたものである。

また、本発明は例えば第３図に示す如くその様な行列乗
算回路において、そのベクトルの各要素Ｘ．とその定数
行列の要素ａ，ｂ，ｃとを予め乗算する乗算器（１５Ａ
）〜（１５Ｇ）と、これら乗算器の出力データを加減算
する加減算回路（１６｝１）〜（１９｝１）とを設け、
その定数行列の同し種類の要素（例えばａと−ａ）に関
する乗算をまとめて行う様にしたものである。

（作用） 斯かる本発明によれば、その定数行列の同じ種類の要素
に関する乗算がまとめて行われるので乗算器（１３Ａ）
〜（１３Ｃ）の数はその定数行列の同じ種類の要素の数
に減少できる。従って、回路規模が小型化できる。

〔実施例〕

以下、本発明行列乗算回路の一実施例につき第Ｆ図を参
照して説明しよう。本例は第６図例と同様に８行×８列
の定数行列Ａと入力ベクトルＸとを乗算して出力ヘクト
ルｙを得る回路に本発明を適用したものであり、この第
１図において第６図に対応する部分には同一符号を付し
てその詳細説明は省略する。

本例ではその定数行列六の要素ａｉｊの種類は行（列）
の長さである８よりも少ないことが前提とされている。

その定数行列Ａの要素ａ．ｊの種類を数えるには、ａ（
ａ≠０）とーａとは同一種類として数え、Ｏは数えない
ものとする。この場合、要素ａｉＪの種類が行（列）の
長さよりも少ない定数行列は例えば離散フーリエ変換（
Ｄ　Ｆ　Ｔ）に生し得る。即ち、サンプル点が８個のＤ
ＦＴを行う場合にはＷ＝ｅｘｐ（−２πｊ／８）とする
と次の行列Ｂが使用される。

は充足される。

説明の便宜上、第１図例の定数行列Ａの異なる要素はａ
，ｂ，ｃの３個であるとする。即ち、定数行列Ａの要素
ａ＋．＋（０≦Ｉ＋Ｊ　≦７）は±ａ．±ｂ又は±Ｃの
何れかであるため、要素が０，■，１のみである８行×
８列の行列Ｎ．，Ｎｂ，Ｎｃを用いてその定数行列Ａは
次のように分解できる。

Ａ＝ａＮａ＋ｂＮｂ＋ｃＮｃ　　　　・・−（３）従っ
て、人力ベクトルＸと出力ベクトルｙとの関係は次のよ
うに表わすことができる。

ｙ＝ａＮａｘ＋ｂＮｂｘ＋ｃＮｃｘ　　−（４）また、
それらベクトルｘ，ｙの要素を夫々Ｘｉ＋ｙ８（０≦ｉ
≦７）とすると、式（４）は次の式（５）の如く表現す
ることができる。

この行列Ｂにおいては異なる種類の要素はＩｗ，　ｗ”
及びＷ″の４個であり、本例の前提条件式（４）及び（
５）において、行列Ｎ．，Ｎ．　　Ｎｃの各要素は０及
び±１のみであるため演算ＮａｘＮ　ｂ　ｘ及びＮｃｘ
は夫々ベク１・ルＸの８個の要素χ，を加滅算ずるだけ
で実行できる。演算Ｎ　ａ　Ｘ　＋　Ｎ　ｂχ及びＮｃ
ｘによって得られるベクトルを夫々Ｕ（要素”ｉＬＶ（
要素ｖ　ｉ　）及びＷ（要素ｗ，）とすると、式（５）
より明らかな如く、出力ヘクトルｙの要素ｙ．は次のよ
うに３回の乗算及び２回の加算によって求めることがで
きる。

ｙ　．＝ａ　ｕ　ｉ，　＋　ｂ　ｖ　ｒ　＋ｃ　ｗ　Ｉ
（ｉ＝ｏ〜７）　　　　　・・・・・・（６）第１図は
弐（５）の演算を行・うための木例の行列東算回路を示
し、この第１図においては第６図と同様に、ラッチ回路
（３Ａ）〜（３Ｈ）の出力ボートには８周期８Ｔの間入
力ヘク１・ルχの要素Ｘ７〜Ｘｏを夫々保持する如くす
る。（８八）は８個の入カボー１・を有する多人力加減
算回路を示し、この多入力加減算回路（８Ａ）の第１〜
第８の入力ボートに夫々ヘクトルχの要素Ｘ７〜ＸＯを
供給ずる。（９Ａ）は３人力のデータセレクタ（ＩＯＡ
）及び人力データの符号を反転する２の補数器（ＩＩＡ
）より或る符号設定回路を示し、そのデータセレクタ（
１０Ａ）の第１及び第２の入カボーｌ・に夫々０及びヘ
クトルＸの要素ｘ７をイ』（給し、そのデータセレクタ
（ＩＯＡ）の第３の入力ボーｌ・にその要素Ｘ７を２の
袖数器（１．１４）を介して供給する。このデータセレ
クタ（ＩＯＡ）の第２の入カボー［・がそのままこの多
人力加減算回路（８八）の第１の人力ボートになり、こ
のデータセレクタ（ＩＯＡ）の出力データがそのままこ
の符号設定回路（９八）の出力データとなる。

同様に、この多入力加城算回路（８八）の第２〜第８の
入カボー［・を介して符号設定回路（９Ａ）と同一措成
の符号設定回路（９ｎ）〜（９１１＞に夫々ヘクトルχ
の要素ｘ６〜Ｘｏを供給し、これら符号設定回路（９Ａ
）〜（９＋１）の出力データを加算器（１２八）〜（１
２Ｇ）によって累積的に加ｆｆＱ−（累力ｎ算）し、こ
の累加算結果を乗算器（１３Ａ）の一方の人力ボートに
供給し、この乗算器（１３Ａ）の他方の人力ボートに木
例の定数行列八の１つの要素ａを供給する。この場合、
多入力加減算回路（８八）中の符号設定回路（９／ｌ）
〜■ （９＋１）が夫々式（５）の行列Ｎａの要素に従って周
期Ｔで動作することにより、その乗算Ｈ（１３Ａ）の一
方の入力ボートには周期Ｔで式（５）のヘクトルの要素
ｕ０〜ｕ７が順次供給される。

また、ヘクトルχの要素ｘ７〜ＸＯを多入力加減算回路
（８Ａ）と同一構或の多入力加減算回路（８Ｂ）及び（
８Ｃ）の第１〜第８の人カポー１・に俳給し、これら多
入力加減算回路（８Ｂ〉及び（８Ｃ）から夫々周期Ｔで
順次出力される式（５）のヘク１・ルの要素ＶＯ〜■７
及び要素Ｗ。−Ｗ７を乗算器（１３Ｂ）及び（１３Ｃ）
の一方の入力ボートに俳給し、これら乗算器（１３ｌ１
）及び（１．３Ｃ）の他方の入カボー１・に夫々木例の
定数行列の他の要素ｂ及びＣを供給し、乗算器（１３Ａ
）〜（１３Ｃ）の出力データを加算器（ＩＪＡ）及び（
１４／Ｒ）にて式（５）に従って加算して得られた出力
ヘクｌ・ルｙの要素ｙ。−ｙ７を出力ボー１・（７）に
供給する如くなす。

木例においては、人力一・クトルＸの各要素Ｘ。

〜ｘ７は８周（り１８′Ｆの間保持されており、その８
周期の間の第１周期〜第８１司１１Ｊ１に夫ｈ出力ボー
ト１２ ？７）より出力ヘク１・ルｙの各要素ｙ。−ｙ７が出力
される。この場合、従来例と異なり乗算器（１３Ａ）〜
（１３Ｃ）の数は３個で済んでいるため、回路規模が小
型化できる利益がある。

第１図例の回路を行列要素が士ａ！＋±ａ２＋・・・・
±ａ，のみから戊るｍ行×ｍ列の定数行列Ａ（ｋ＜ｍ）
と要素がＸ，（０≦ｉ≦ｍ−１）の入力ヘクトルＸとの
乗算を行う乗算回路に拡張した例を第２図に示し、この
第２図において、（２ｏ）〜（２．，）は夫々遅延時間
Ｔの遅延回路、（３，）〜（３．，）は夫々ラッチ回路
、（８ｌ）〜（８■）は夫々多入力加減算回路、（１３
，）〜（１３ｋ）は夫々要素ａ，〜ａ，が供給される乗
算器、（１４０〜（１４，−，）は夫々乗算器（１３１
）〜（１．３ｋ）の出力データを累加算するための力０
算器である。

本例においては出力ボート（７）より周期Ｔで出力ヘク
Ｉ・ルｙの要素ｙ，が順次出力される。そして、この第
２図より明らかな如く、一般に定数行列Ａの要素ａｉｊ
の種類がｋ個の場合には乗算器（１３■）〜（１３ｋ）
の数はｋ個に減少できる。

本発明の他の実施例につき第３図及び第４図を参照して
説明しよう。木例は第１図例と同様に３種類の要素ａ，
ｂ，ｃを有する８行×８列の定数行列と人力ヘクトルＸ
とを乗算する乗算回路に本発明を適用したものであるが
、式（４）における要素ａ，ｂ，ｃと行列Ｎ．，Ｎ，，
Ｎｃとの順序を交換したものである。

即ち、本例では式（４）及び（５）を夫々次のように変
形する。

ｙ＝Ｎ．ａｘ＋Ｎｂｂｘ＋Ｎｃｃｘ　　・−・・（４ｎ
）・・（５Ａ） 定義より行列Ｎ．，Ｎ．，Ｎｃの要素は０，１，−１の
何れかであると共に、式（３）より例えば行列Ｎ８の（
ｉ，ｊ）要素が１又は−１であれば行列Ｎ，及びＮｃの
夫々の（＋＋＋）要素は必ずＯとなる。従って、行列（
Ｎ．十Ｎｂ＋ＮＣ）の（ｉ，ｊ）要素をｎｉｊとずると
、ｎｉｊは０．１又は−■の何れかであり、ベクトルｙ
の要素ｙ１は次のように表わすことができる。

ｙ．一Σ　ｎ．、［ａｇ，ｂｘｌ又はｃｘｔ］（ｉ＝０
〜７）　　　　　・・・・・・（６Ａ）この式（６＾）
において、［ａｘＩ，ｂｇ又はＣＸｉコは行列Ｎ．，Ｎ
，又はＮｃの（ｉ．ｊ）要素が±１であるのに対応して
夫々ａｘ．，ｂｘ、又はＣＸ｛を使用することを意味す
る。

第３図は式（４Ａ）の演算を行うための本例の定数行列
乗算回路を示し、この第３図において、（１５Ａ）〜（
１５Ｃ）は夫々乗算器であり、これら乗算器（１５Ａ）
，（１５Ｂ）及び（１５ｃ）は入力ベクトルＸの各要素
Ｘｉに夫々定数行列Ａの要素ａ，ｂ及びＣを順次周期Ｔ
で乗算する。（１６Ａ）は４人力のデータセレクタ、（
１７八）は２人力のデータセレクタ、　（１８Ａ）は入
力データの符号を反転する２の補数器、（１９Ａ）は累
加算器を示し、データセレクタ（１６Ａ）の第１の入力
ボートに０を供給し、データセレクタ（１６Ａ）の第２
〜第４の入力ボートには夫々乗算器（１５Ａ）〜（１５
Ｇ）の乗算結果を供給し、このデータセレクタ（１６Ａ
）の出力データを直接及び２の補数器（１Ｂ４）１５ を介して夫々データセレクタ（１７Ａ）の一方及び他方
の入力ボートに供給し、このデータセレクク（１７Ａ）
より周期Ｔで出力される出力データを順次累加算器（１
９Ａ）で累積的に加算する。このとき、データセレクタ
（１６＾）及び（１７Ａ）におけるデータの選択を式（
５Ａ）の行列Ｎｌｌ，Ｎ．，Ｎｃの夫々の（０，ｊ）（
ｊ　＝Ｏ〜７）要素に応して切換えることにより実質的
に弐（６Ａ）のｊ＝０の場合の演算が実行されて、８周
期経過後には累加算器（１９Ａ）から出力ベクトルｙの
要素ｙ０が出力される。

本例では回路群（１６Ａ）〜（１９１１）と並列に回路
群（１６Ｂ）〜（１９Ｂ），回路群（１６Ｇ）〜（１９
Ｃ），・・・・及び回路群（１６１１）〜（１９１１）
を設ける。累力■１算器（１９Ｂ）〜（１９＋１）から
は８周期経過後に夫々出力ベクトルｙの要素ｙ，〜ｙ７
が出力される。

例えば、式（６Ａ）において３’ｏ一ａＸｏ　　ＣＸ１
＋ｃｘ３＋・・・・である場合の回路群（１６Ａ）〜（
１９Ａ）の動作につき第４図を参照して説明するに、１
周期目にはデータセレクタ（１６へ）及び（１７Ａ）を
第４図Ａに示す如く設定することにより累加算器（１９
＾）１６ からはａＸｏが出力され、同様に２周期目２　３周期目
及び４周期目には累加算器（１９Ａ）からは夫々ａＸｏ
−ｃｘ＋（第４図Ｂ），ａｘｏ　　ｃｘ＋（第４図Ｃ）
及びａ　Ｘｏ　　Ｃ　ｘ＋＋　Ｃ　Ｘ３Ｃ第４図Ｄ）が
出力される。

第３図において、　（２ＬＡ）〜（２１Ｇ）は夫々レジ
スターより或る周期Ｔの遅延回路、　（２０Ａ）〜（２
０Ｇ）は夫々２人力のデータセレクタを示し、遅延回路
（２１八）〜（２１Ｇ）を夫々データセレクタ（２０Ｂ
）〜（２０Ｇ）を介して縦続接続し、遅延回路（２１Ａ
）と出力ボート（７）とをデータセレクタ（２０Ａ）を
介して接続する。

そして、８周期経過後にデータセレクタ（２０＾）〜（
２０Ｇ）を夫々第３図の状態に設定することにより、累
加算器（１９Ｂ）〜（１９Ｇ）にて生威される出力ベク
トルｙの要素ｙ１〜ｙ６を夫々遅延回路（２１６）〜（
２１Ｆ）に供給し、累加算器（１９Ａ）にて生戒される
要素ｙｏを出力ポート（７）に供給し、累加算器（１９
Ｈ）にて生或される要素ｙ７を遅延回路（２１Ｇ）に供
給する如くなす。その後に、データセレクタ（２ＯＡ）
〜（２０Ｇ）にお４Ｊるデータの選択を夫々第３図の状
？と逆の状態に設定して、１周期ずつデータを移送する
ことにより、出力ボート（７）からは周期Ｔで出力ベク
トルｙの要素ｙ０〜ｙ７が順次直列に出力される。

上述のように木例においても出力ポー１−　（７）から
は定数行列八と入力ベクトルＸとの乗算結果である出力
ヘクトルｙの要素ｙ。−ｙ７が直列に出力される。この
場合、乗算器（１５Ａ）〜（１５　Ｃ　）の数は３個で
あるため、本例の回路規模も小型化できる利益がある。

第３図例の回路を行列要素が士ａｌ＋　±ａ２・・・・
　±ａｋのみから或るｍ行×ｍ列の定数行列Ａ　（ｋ＜
ｍ）と要素がｘｉ（○≦ｉ≦ｍ−１）の入力ベクトルＸ
との乗算を行う乗算回路に拡張した例を第５図に示し、
この第５図において、（１５，）〜（１５ｋ）は夫々人
ツノベクトルＸに要素ａ１〜ａｋを乗算する乗算器、（
１６０）〜（１６，−１）は夫々ｋ入力のデータセレク
タ、（１７ｏ）〜（１７■−，）は夫々２人カデータセ
レクタ、（１８．）〜（１８．，）は夫々２の補数器、
（１９ｏ）　〜’（１９．．）は夫々累加算器であり、
ｍ周３Ｕ］経？後に累加算器（１９ｏ）〜（１．９，−
．）より夫々出力ベクトルｙの要素ｙ。−３’ｍ−＋が
出力される。また、（２０ｏ）〜（２０■．．２）は夫
々遅延回路、（２］。）〜（２１■一。）は夫々データ
セレククを示し、これらの遅延回路及びデータセレクタ
によって出力・＼ク１・ルｙの要素ｙ。−ｙ１−１が出
力ボート（７）より直列に出力される。

この第５図より明らかなｂｏ　＜　、一般に定数行列八
の要素ａｉｊの種類がｋ個の場合には、木例の乗算回路
の乗算器（１．５．）〜（１５，）の数もｋ個に減少で
きる。

尚、上述実施例においては乗算器（第１図の（１３１１
）、第３図の（１５Ａ）等）が使用されているが、この
乗算器は入力データに定数を乗算するのみであるため、
テーブル化してＲＯＭ又はＲＡＭによって代用してもよ
い。このようにテーブル化した場合には回路規模をより
小型化できると共に、動作速度を向上できる。また、そ
のテーブルとしてＲＡ．Ｍを使用した場合には容易に別
の定数行列の乗算をも行うことができる。

１９ 尚、本発明は上述実施例に限定されず、本発明の要旨を
逸脱しない範囲で種々の構或を採り得ることは勿論であ
る。

２０ 〔発明の効果〕 本発明によれば、乗算器の数が定数行列の要素の種類の
数にまで減少でき回路規模がより小型化できる実用上の
利益がある。

【図面の簡単な説明】

第１図は本発明行列乗算回路の一実施例を示す構成図、
第２図は第１図例を一般化した例を示す構戒図、第３図
は本発明の他の実施例を示ず構或図、第４図は第３図例
の動作の説明に供する線図、第５図は第３図例を一般化
した例を示ず構威図、第６図は従来の行列乗算回路を示
す構戒図である。 （８＾）〜（８Ｃ）は夫々多入力加減算回路、　（１３
Ａ）〜（１３Ｃ）は夫々乗算器、（１４Ａ）及び（１４
Ｂ）は夫々加算器、（１５Ａ）〜（１５Ｃ）は夫々乗算
器、（１６へ）〜（１６Ｈ）は夫々データセレクタ、　
（１．９Ａ）〜（１９１｛）は夫々累加算器である。 Ｏχ０ ＱＸ＋ Ｑχ２ Ｑχ３ 特開乎 ３ １０２５６７　（１０） −５４０−

Claims (1)

1. 【特許請求の範囲】 １、行又は列の長さよりも少ない種類の要素を有する定
   数行列と任意のベクトルとを乗算する行列乗算回路にお
   いて、 上記ベクトルの各要素を加減算する多入力加減算回路と
   、該多入力加減算回路の出力データと上記定数行列の要
   素とを乗算する乗算器とを設け、 上記定数行列の同じ種類の要素に関する乗算をまとめて
   行う様にしたことを特徴とする行列乗算回路。 ２、行又は列の長さよりも少ない種類の要素を有する定
   数行列と任意のベクトルとを乗算する行列乗算回路にお
   いて、 上記ベクトルの各要素と上記定数行列の要素を予め乗算
   する乗算器と、該乗算器の出力データを加減算する加減
   算回路とを設け、 上記定数行列の同じ種類の要素に関する乗算をまとめて
   行う様したことを特徴とする行列乗算回路。