JPH04293360A - 直交変換演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル　スチル　ビ
デオカメラ、カラー複写機等におけるカラー画像データ
の圧縮伸張のための演算方法である離散コサイン変換演
算を利用する直交変換演算装置に関する。

【０００２】

【従来の技術】カラー撮影像を静止画像として記録する
場合、図５に示すように、カラー撮影像は電荷結合素子
（以下ＣＣＤと記す）１にて電気信号に変換され増幅器
２を介して信号処理回路３にて輝度（Ｙ）信号、色差（
Ｒ−Ｙ，Ｂ−Ｙ）信号に処理される。これらのＹ信号，
Ｒ−Ｙ信号，Ｂ−Ｙ信号のそれぞれは、Ａ／Ｄ変換器４
にてデジタル信号に変換された後、それぞれ対応するＹ
成分ページバッファ５、Ｒ−Ｙ成分ページバッファ６、
Ｂ−Ｙ成分ページバッファ７に各データが一旦格納され
る。尚、上記構成部分５ないし７に格納されるＹ，Ｒ−
Ｙ，Ｂ−Ｙの各成分データは、例えば一の撮影像が一枚
のＡ４サイズの用紙のみからなるものである場合にはこ
の用紙に描かれたすべての画像情報である。尚、一の撮
影像は、例えば縦方向に６０ブロック、横方向に９０ブ
ロックに区分された合計５４００ブロックよりなり、又
、１ブロックは縦、横それぞれ８画素からなる合計６４
画素より構成される。　　構成部分５ないし７のそれぞ
れより送出される成分データは、これら成分データをメ
モリ９に記憶するためにデータ圧縮を行ったり、逆にメ
モリ９に記憶された圧縮データを元の成分データに復号
する処理を行う、アダプティブ離散コサイン変換（以下
ＡＤＣＴあるいは単にＤＣＴと記す）処理部８に上述し
た１ブロック単位毎の各画素データが供給される。尚、
ＤＣＴ演算は式で表現すると以下の「式ア」となる。

【０００３】

【数１】 ｆ（ｉ，ｊ）は画像データである。

【０００４】式アより明らかなようにＤＣＴ演算は積和
演算の繰り返しであることより、ＡＤＣＴ処理部８は、
図６に示すような回路構成を有する。乗算器８０には、
構成部分５ないし７のそれぞれより順次１ブロック毎に
当該ブロックを構成している画素のデータと、ＤＣＴ処
理係数が供給される。そして乗算器８０は上記画素デー
タとＤＣＴ処理係数との乗算を行い、その結果データを
加算器８１へ送出する。加算器８１は、供給される結果
データの加算を行い、その加算結果データを縦８×横８
の区画に記憶可能なトランスポジションＲＡＭ８２に送
出する。尚、２次元の情報である撮影像のＡＤＣＴ処理
を行うには、画像の縦方向データにおける１次元のＤＣ
Ｔ処理と、画像の横方向データにおける１次元のＤＣＴ
処理とを行うことで２次元のＤＣＴ処理を達成する。よ
って上述した乗算器８０及び加算器８０における処理に
てまず１次元のＤＣＴ処理がなされたことになる。トラ
ンスポジションＲＡＭ８２より読み出された加算結果デ
ータは、さらに再度１次元のＤＣＴ処理を行うべく、上
記乗算器８０と同様の動作を行う乗算器８３に送出され
て乗算が行なわれ、その乗算結果データが加算器８４に
送出され加算が行なわれる。これにて２次元のＤＣＴ処
理が実行されたことになる。そして量子化回路８５及び
符号化回路８６を介することでＡＤＣＴ処理が終了する
。

【０００５】

【発明が解決しようとする課題】このようにＤＣＴ演算
処理は、乗算器及び加算器を使用して行なわれているの
で、ＤＣＴ演算処理速度は乗算器及び加算器における演
算速度にて決定され、又、乗算器及び加算器における演
算処理回数が多いことより、ＤＣＴ演算処理速度の高速
化の妨げとなっているという問題点があった。このよう
な問題点を解決するために、本願出願人は以下に示すよ
うな直交変換演算装置を既に提案している。即ち、図７
に示すように、ＤＣＴ処理部８を構成する乗算器８０，
８３に供給する画像データの一例であるＸ００ないしＸ
７０を　（Ｘ００＋Ｘ７０），　（Ｘ２０＋Ｘ５０），
（Ｘ１０＋Ｘ６０），　（Ｘ３０＋Ｘ４０），　（Ｘ０
０−Ｘ７０），　（Ｘ２０−Ｘ５０），　（Ｘ１０−Ｘ
６０），　（Ｘ３０−Ｘ４０）と処理する加減算器１０
０を有することで、８行８列からなるＤＣＴ処理係数は
、４行４列づつの４つに区分すると行列式イのように対
角線上の二つの区画オ及びカには４行４列からなる０の
みが存在するようになる。尚、図７に示す構成部分であ
って図６に示す構成部分と同じものについては同じ符号
を付している。

【０００６】したがって図７に示すように上記加減算器
１００が接続される乗算器８０等は、行列式イで表現さ
れた乗算及び加算を行なうために、係数ａ　，ｂ　，ｄ
　，ｅ　，ｆ　，ｇ　，ｈ　を保持し、３２回の乗算を
行なう。乗算器８０における動作は上述した通りであり
説明を省略するが、乗算器８０の個数は、従来例におい
てはＤＣＴ処理係数が８行８列より構成され入力データ
数が８つであったことより合計６４個必要であったが、
本実施例ではＤＣＴ処理係数において上述したように係
数が０である区画オ及びカが存在するので０以外の値が
存在する４行４列からなる二つの区画について乗算演算
を行えば良く、合計３２個となる。このような乗算器８
０は上述したものと同一の動作を行う加算器８１に接続
されるが、ＤＣＴ処理係数における区画オ及びカの存在
によって加算演算が行なわれるのは区画オ及びカ以外の
２区画における４行４列のデータに対してであり、加算
器８１の個数は従来の５６個より２４個となる。このよ
うな加算器８１は、上述したものと同一の構成をなし、
同一の動作を行うトランスポジションＲＡＭ８２に接続
される。尚、図７に示すように２回目のＤＣＴ処理に関
する乗算器８３の入力側にも加減算器１０１が接続され
る。

【０００７】このように加減算器１００及び１０１にて
、供給されるデータについて所定の加減算を行うことで
、乗算器８０、８３に供給されるＤＣＴ処理係数の一部
の値を０にすることができ、ＤＣＴ処理係数値が０につ
いては乗算を行う必要がなくなることより、１次元のＤ
ＣＴ処理に係る回路において、乗算器の個数を従来の６
４個より３２個に減少させることができ、又、それに伴
い加算器の個数を従来の５６個より２４個に減少させる
ことができる。このように処理演算数が減少するので、
ＡＤＣＴ処理に要する時間を従来の処理時間に比べ大幅
に短縮することができる。尚、上記説明はＤＣＴ処理に
ついて説明したが、圧縮された画像データを元の入力画
像データに再生するための逆ＤＣＴ処理についても同様
に上記加減算器を使用することで処理速度を向上させる
ことができる。

【０００８】本発明は上述したような改良されたＤＣＴ
処理部のみならず、従来技術による構成からなるＤＣＴ
処理部においても高速なＤＣＴ演算処理が可能であり、
さらにＤＣＴ演算装置の回路構成を簡略化することがで
きるＤＣＴ処理を利用する直交変換演算装置を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】本発明は、乗算演算及び
加算演算を繰り返すことで入力データを離散コサンイン
変換した後、データの量子化、ハフマン符号化を行うこ
とでデータ圧縮を行い、又、圧縮されたデータのハフマ
ン復号化を行った後のデータの逆量子化、逆離散コサン
イン変換後を行うことで入力データに復調する、直交変
換演算装置において、離散コサイン変換あるいは逆離散
コサイン変換の実行、又は離散コサイン変換及び逆離散
コサイン変換の両方を実行する場合、供給データの乗算
処理を行うシフトレジスタを備えたことを特徴とする。

【００１０】

【作用】このように構成することで、従来ＤＣＴ処理に
おいて乗算演算を行っていた乗算器に変わりシフトレジ
スタが乗算処理を行う。周知のようにデジタルデータを
上位側あるいは下位側にシフトした結果データは、入力
データを２倍、４倍あるいは０．５倍、０．２５倍等し
たことになる。このように入力データをシフトすること
はクロック信号をシフトレジスタに供給するだけで行え
る。このようにシフトレジスタはＤＣＴ処理における乗
算演算を高速に行い得るように作用する。尚、１ブロッ
クが８×８画素からなる場合、ＤＣＴ処理係数の個数は
限られており、かつそれらの値は予め定まった値である
ので、ＤＣＴ処理において乗算器をシフトレジスタに置
き換えることは演算処理速度の向上に絶大な効果を発揮
するものである。

【００１１】

【実施例】上述した式アより明らかなように、入力画像
データと乗算されるコサイン項の値は、上記式アではＮ
にて表され、上記ブロックを構成する画素数が決まれば
おのずと決定する一定の値であり、現在Ｎの値は８で標
準化されている。尚、Ｎの値が８であることより上述し
たような改良型のＤＣＴ処理部においては下記の行列式
イに示すように上記コサイン項の係数　（以下コサイン
係数という）の数はａ，ｂ，ｄないしｈの７つでありさ
らに１を加え、係数の数は合計８つとなる。尚、行列式
イには係数としてサイン演算によるものが示されている
が、これは演算上の手法であり式アに示される係数が変
化したものではない。

【００１２】

【数２】

【００１３】このように、乗算演算を行う一方の値が予
め定まっており、かつその数も有限であることより、乗
算演算を行う場合には以下に示すように乗算器よりシフ
トレジスタを用いた方が高速演算処理、回路規模の縮小
化が可能である。

【００１４】本実施例における直交演算処理装置は、図
１に示すように基本的な構成は図６に示すＤＣＴ処理部
における構成と同じであるが、乗算器に代えてシフトレ
ジスタ１７０及び１７１を設けた。即ち、図２に示すよ
うに入力画像データはシフトレジスタ１７０を構成する
４つのシフトレジスタ１７０ａないし１７０ｄの入力側
に供給され、各シフトレジスタ１７０ａないし１７０ｄ
の出力側は加算器８１に接続される。又、各シフトレジ
スタ１７０ａないし１７０ｄには、コサイン係数に応じ
てそれぞれのシフト量とシフト方向を指定するクロック
信号が供給される。尚、シフトレジスタ１７１もシフト
レジスタ１７０と同様の構成である。

【００１５】周知のようにデジタル信号にてなる入力デ
ータを上位方向へ１ビット分シフトさせて得られる出力
データは上記入力データを２倍した値に等しく、又、上
記入力データを下位方向へ１ビット分シフトさせて得ら
れる出力データは上記入力データを１／２倍した値と等
しい。例えば上記コサイン係数が３．７５であれば、３
．７５は例えば２＋１＋０．５＋０．２５と分解でき、
２倍することは上述したように入力データを上位方向へ
１ビットシフトさせ、１倍することは入力データをその
まま出力し、０．５倍することは上述したように入力デ
ータを下位方向へ１ビットシフトさせ、０．２５倍する
ことは入力データを下位方向へ２ビットシフトさせ、こ
れらのシフト後のデータを加算することで入力データを
３．７５倍したと同じ値を得ることができる。本実施例
の直交変換演算装置では上記シフトレジスタ１７０ａな
いし１７０ｄに上述した動作を行わせることで乗算器の
出力結果データと同じデータを得る。

【００１６】以下に本実施例の直交変換演算装置の動作
を説明する。尚、シフトレジスタ１７０及び１７１以外
の構成部分の動作は、図６等を参照した上述の説明に同
じであるので省略する。コサイン係数が上述した３．７
５である場合を例にとると、例えばシフトレジスタ１７
０ａは入力画像データを２倍し、シフトレジスタ１７０
ｂは入力画像データを１倍し、シフトレジスタ１７０ｃ
は入力画像データを０．５倍し、シフトレジスタ１７０
ｄは入力画像データを０．２５倍するように、各シフト
レジスタ１７０ａないし１７０ｄには所定のクロック信
号が供給され、各シフトレジスタ１７０ａないし１７０
ｄは入力画像データのシフト動作を行い、その結果デー
タを加算器８１へ送出する。加算器８１は各シフトレジ
スタ１７０ａないし１７０ｄより供給される上記結果デ
ータを加算し、加算器８１の出力から入力画像データの
３．７５倍の画像データを得る。

【００１７】尚、シフトレジスタ１７１もシフトレジス
タ１７０と同様の動作を行う。又、逆ＤＣＴ処理を行う
逆ＤＣＴ演算装置においても乗算器をシフトレジスタに
置き換えることで同様に乗算演算を行わせることができ
る。

【００１８】このように乗算器の代わりにシフトレジス
タを用いることで、シフト動作のみで画像データの乗算
処理が行えることより、乗算演算に要する時間を乗算器
を使用する場合にくらべ大幅に短縮することができる。 尚、ＤＣＴ処理以外のいかなる装置に使用される乗算器
についてもシフトレジスタに変更すれば高速処理が可能
になるものではなく、上述したようにＤＣＴ処理におい
ては変化する画像データに乗算されるＤＣＴ処理係数の
個数が少なく、かつその値が決定していることより上述
したような効果を得ることができるものである、したが
って本発明は乗算器をシフトレジスタに置換したもので
はあるが、従来、直交変換演算装置を構成する乗算器の
代わりにシフトレジスタを使用したものは存在せず、乗
算演算に要する時間を乗算器を使用する場合にくらべ大
幅に短縮することができるという効果は絶大である。

【００１９】さらに、本願出願人による上述したような
乗算器の個数を減らした改良型の直交変換演算装置にお
いては、上記コサイン項の係数　（以下コサイン係数と
いう）の数はａ，ｂ，ｄないしｈの７つでありさらに１
を加え、係数の数は合計８つとなり非常に係数の個数が
少なくなる。したがって、図４に示すように乗算器をシ
フトレジスタに置き換えることで、ＤＣＴ処理あるいは
逆ＤＣＴ処理をさらに高速に処理することができるとい
う効果を奏する。又、シフトレジスタを使用することで
回路構成をより簡略化することができる。尚、図４にお
いて図１及び図７に示す構成部分と同じ構成部分につい
ては同じ符号を付し、その説明を省略する。

【００２０】上述したようにシフトレジスタを使用する
ことでＤＣＴ処理を高速に行うことが可能となるので、
図５に示すような画像の１フレーム分を格納するページ
バッファ５等は不要となり、ラインバッファで構成する
ことができる。この点からも回路構成の縮小化を図るこ
とができ、又、高価なページバッファが不要となること
より安価な直交変換演算装置を提供することも可能とな
る。

【００２１】尚、上記実施例ではシフトレジスタ１７０
等を構成するシフトレジスタを４つ設けたが、図３に示
すように２つのシフトレジスタ１７０ｅ，１７０ｆを設
け、さらにシフトレジスタ１７０ｅ及び１７０ｆの出力
側にはシフトレジスタ１７０ｅ及び１７０ｆより出力さ
れる結果データを加算する加算器１７２を接続し、加算
器１７２の出力側を再度シフトレジスタ１７０ｅの入力
側へ接続するように構成してもよい。

【００２２】このように構成することで、上記例によれ
ばまずシフトレジスタ１７０ｅにて入力画像データの２
倍処理を行い、シフトレジスタ１７０ｆにて１倍処理を
行い、その結果を加算器１７２で加算し該加算結果デー
タである入力画像データが３倍処理された画像データを
シフトレジスタ１７０ｅへ格納する。次に、シフトレジ
スタ１７０ｆでは入力画像データの０．５倍処理を行い
、加算器１７２にてシフトレジスタ１７０ｅに格納され
ている３倍処理の入力画像データとシフトレジスタ１７
０ｆより供給される０．５倍処理された入力画像データ
との加算を行い入力画像データが３．５倍処理された画
像データを再度シフトレジスタ１７０ｅへ格納する。 以下同様に処理することで最終的に加算器１７２より入
力画像データを３．７５倍処理した画像データを得る。

【００２３】このようにシフトレジスタ数を減らすこと
でシフトレジスタを４つ設けた場合に比べ演算処理時間
は多少長くなるが回路規模を小さくすることができると
いう利点がある。

【００２４】

【発明の効果】以上詳述したように本発明によれば、Ｄ
ＣＴ処理部を構成する乗算器をシフトレジスタに置換し
たことより、乗算処理を実行するためには入力データを
シフトさせるクロック信号をシフトレジスタに供給する
だけで行え、ＤＣＴ処理における乗算演算を高速に行う
ことができる。又、シフトレジスタの使用により回路構
成を簡略化することもできる。又、本発明によればＤＣ
Ｔ処理が高速に行えることより、入力データを記憶する
高価なフレームメモリを不要とすることができ、より回
路構成を簡略化することができるとともに、安価な直交
変換演算装置を提供することもできる。又、本願出願人
が提案した上述した改良型のＤＣＴ処理部を構成する乗
算器をシフトレジスタに置換することで、さらに高速な
ＤＣＴ処理を行うことができるとともに、さらに回路構
成を簡略化することができる。

【図面の簡単な説明】

【図１】　　本発明の直交変換演算装置に備わるＤＣＴ
処理部の構成を示すブロック図である。

【図２】　　図１に示すシフトレジスタ部の一構成例を
示すブロック図である。

【図３】　　図１に示すシフトレジスタ部の他の構成例
を示すブロック図である。

【図４】　　本願出願人が提案した改良されたＤＣＴ処
理部において乗算器をシフトレジスタに置換した場合の
ＤＣＴ処理部の構成を示すブロック図である。

【図５】　　従来の直交変換演算装置の構成を示すブロ
ック図である。

【図６】　　図５に示すＤＣＴ処理部の構成を示すブロ
ック図である。

【図７】　　本願出願人が提案した改良されたＤＣＴ処
理部の構成を示すブロック図である。

【符号の説明】

１７０，１７１…シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　乗算演算及び加算演算を繰り返すこと
   で入力データを離散コサンイン変換した後、データの量
   子化、ハフマン符号化を行うことでデータ圧縮を行い、
   又、圧縮されたデータのハフマン復号化を行った後のデ
   ータの逆量子化、逆離散コサンイン変換後を行うことで
   入力データに復調する、直交変換演算装置において、離
   散コサイン変換あるいは逆離散コサイン変換の実行、又
   は離散コサイン変換及び逆離散コサイン変換の両方を実
   行する場合、供給データの乗算処理を行うシフトレジス
   タを備えたことを特徴とする直交変換演算装置。