CN1297311A - 压缩和解压缩图像信号的方法及其装置 - Google Patents

Abstract

一种用于在小型化的电路中实现高速2^N－2^NDCT和2－2^N－1－2^NDCT的方法。通过使用乘法器、寄存器、加法电路、减法电路、加/减法电路、固定系数乘法电路、与门电路或类似电路执行8－8DCT。通过在8－8DCT运算和2－4－8DCT运算之间切换乘法器、加/减法电路、固定系数乘法电路、寄存器,利用用于执行8－8DCT的部分电路执行2－4－8DCT。

Description

压缩和解压缩图像信号的方法及其装置

本发明涉及用于压缩图像信号和解压缩图像信号的一种方法以及实现图像信号压缩和解压缩图像信号的装置。

本申请要求1999年11月16日递交的日本专利申请平11-326188的常规优先权，因此它被引用在此。

照惯例，当传送一数字化图像的时候，由于图像信息量是巨大的，所以在传送之前图像信息是被压缩的。作为压缩图像信息的一个方法，已知的有称为MPEG(运动图像专家组)以及JPEG(联合图像专家组)的国际标准编码系统。在国际标准编码系统中，输入图像数据是按照DCT(离散余弦变换)被压缩的，并且通过IDCT(反转离散余弦变换)将压缩图像数据返回到它的原始图像数据。

国际标准编码系统使用的DCT是按照为国际标准(STD IEC61834-2-ENGL1,998)8-8 DTC(它规定国际标准编码系统)提供的下列公式(17)执行的。国际标准编码系统使用的IDCT是按照为国际标准(STDIEC61834-2-ENGL1,998)8-8 IDTC(它也规定国际标准编码系统)提供的下列公式(18)执行的。 $F(h,v)=C\left(v\right)C\left(h\right)\underset{y=0}{\overset{7}{\mathrm{\Σ}}}\underset{x=0}{\overset{7}{\mathrm{\Σ}}}\left\{(x,y)\cos \mathrm{\α}\right\}\cos \mathrm{\β}\…\left(17\right)$ 这里 $\left(h\right)=\frac{1}{2\sqrt{2}}----(h=0),----C\left(h\right)=\frac{1}{2}----(h=1,2,\…,7)$ $C\left(v\right)=\frac{1}{2\sqrt{2}}----(v=0),----C\left(v\right)=\frac{1}{2}----(v=1,2,\…,7)$ $\mathrm{\α}\≡\frac{\mathrm{\πv}(2y+1)}{16},------\mathrm{\β}\≡\frac{\mathrm{\πh}(2x+1)}{16}$ $f(x,y)=\underset{v=0}{\overset{7}{\mathrm{\Σ}}}\underset{h=0}{\overset{7}{\mathrm{\Σ}}}\{C\left(v\right)C\left(h\right)F(h,v)\cos \mathrm{\α}\·\cos \mathrm{\β}\}\…\left(18\right)$ 这里 $C\left(h\right)=\frac{1}{2\sqrt{2}}--(h=0),C\left(h\right)=\frac{1}{2}--(h=1,2,\…,7)$ $C\left(v\right)=\frac{1}{2\sqrt{2}}--(v=0),--C\left(v\right)=\frac{1}{2}--(v=1,2,\…,7)$ $\mathrm{\α}\≡\frac{\mathrm{\πv}(2y+1)}{16},------\mathrm{\β}\≡\frac{\mathrm{\πh}(2x+1)}{16}$

在此8-8 DCT器件的一例子(在此申请中称为“第一技术”)被揭示在公开的号为平5-181896的日本的专利申请中，在其中8-8DCT是在构成图像数据的由″8×8″象素数据构成的每一块上完成的，它是根据下列的公式(19)以及公式(20)，通过在横的方向排列的八段象素数据乘在纵的方向排列的八段象素数据获得的一乘积。

在8-8DCT器件中，8-8DCT和8-8IDCT是根据从公式(17)和(18)中导出的判定公式(19)和判定公式(20)通过算术运算完成的。

在上面的日本专利申请平5-181896中揭示的第一技术包括两个8-8DCT装置。两个8-8DCT中的一个根据判定公式(19)通过算术运算执行8-8DCT，它的组成包括适合于选择8段输入数据(a₀到a₇)中的出现的一片输入数据的八个选择电路；连接到选择电路的七个固定系数乘法器，固定系数乘法器适合于将从选择电路输出的每一被选择信号乘一不同的系数；连接到固定系数乘法器的输出的5种加/减单元，他们适合于对来自固定系数乘法器的每一输出信号以各种不同地合并方式执行加和减运算，以及是因此配置为五种加/减单元中的三种加/减单元被用于余弦变换而剩余两种加/减单元用于反转余弦变换，并且八个余弦变换系数是通过在选择电路中切换四次选择数据的方式，并且通过在加和减单元中从增加将减少或者反之通过四次切换计算方式获得的。然而，当执行余弦变换时，输入数据(a₀到a₇)包括a₀=x₀+x₇，a₁=x₁+x₆，a₂=x₂+x₅，a₃=x₃+x₄，a₄=x₀-x₇，a₅=x₁-x₆，a₆=x₂-x₅和a₇=x₃-x₄，它可以从8个输入图像数据(x₀到x₇)中获得。然而，当执行反余弦变换时，输入数据(a₀到a₇)包括a₀=x₀，a₁=x₆，a₂=x₂，a₃=x₄，a₄=-x₇，a₅=x₁，a₆=-x₅和a₇=x₃，它可以从8个输入图像数据(x₀到x₇)中获得。

两个8-8DCT器件的另外一个输出是由适合于选择八段输入数据(a₀到a₇)中的一个段的四个选择电路构成，连接到选择电路的四个固定系数乘法器，固定系数乘法器适合于将从选择电路输出的每一被选择信号乘以不同的系数；连接到固定系数乘法器的输出的五种加/减单元，他们适合于对来自固定系数乘法器的每一输出信号以各种不同地合并方式执行加或者减运算，并且被配置为四种加/减单元中的两种加/减单元被用于余弦变换，而剩余的两种加/减单元用于反余弦变换，并且八个余弦变换系数是通过在选择电路中切换八次选择数据的方式，以及通过在加和减单元中从加到减或者相反切换八次计算方式，以及在固定系数乘法器中通过切换八次两种系数的选择而获得的。用于DCT器件的八段输入数据(a₀到a₇)是与上面的两DCT器件中出现的相同的。

在这两个DCT器件中，可以通过对于从八段象素数据构成的每一行中获得的输入数据执行DCT计算出DCT系数，其构成在横的方向或在纵的方向排列的8×8象素数据组成的块，即，通过首先对从由横方向上排列的八象素数据构成的第一行中获得的输入数据执行DCT，然后按顺序对从第二行、第三行、…、第八行获得的输入数据执行DCT，可以获得DCT系数，每一行也是由在横方向上安排的八象素数据构成的。DCT被用于将时间轴上的数据信号变换为在频率域中的信号成分。

因此，通过DCT器件获得的DCT系数表示在频率域中的频率成分。64 DCT系数被用于只是编码集中在8×8象素数据构成的块的左上方的低频成分，它可以提供图像数据，在图像数据中包含在8×8象素块中的信息被压缩。然后，通过对包含在图像中的所有的8×8象素数据执行应用于单8×8象素块的DCT，可以获得具有对于每一8×8象素块压缩的信息的图像数据用于传送。

此外，另外一个DCT器件的例子(在这个申请中称为第二技术)，它可以使用在8-8DCT函数和2-4-8DCT(稍后详细地描述)函数，它被揭示在日本的专利申请No.平6-243160中。第二技术器件的构成为：因子切换控制器，根据来自因子切换控制器的控制信号排序数据的第一排序电路，第一个四次内部乘积计算电路，根据来自因子切换控制器的控制信号排序数据的第二排序电路，根据来自因子切换控制器的控制信号执行2-4-8DCT的用于2-4-8DCT的内部乘积计算电路，为了对于8-8DCT选择内部乘积计算电路的八次/四次内部乘积电路，一个四次内部乘积电路，其根据来自因子切换电路的控制信号选择用于2-4-8DCT的内部乘积计算电路的函数或者用于8-8DCT内部乘积计算电路的函数中的任何一个，以及根据来自因子切换电路的控制信号排序数据的第三排序电路。

然而，在第一技术的一个8-8DCT器件中，存在一不利之处，即在数字视频运算中需要的2-4-8DCT无法轻易地完成。这是由于下列原因。即，2-4-8DCT是根据下列公式(21)执行的，而2-4-8IDCT是根据下列公式(22)执行的。

这里v=0，1，…，7    z=y/2的整数 $C\left(h\right)=\frac{1}{2\sqrt{2}}--(h=0),--C\left(h\right)=\frac{1}{2}--(h=1,2,\…,7)$ $C\left(v\right)=\frac{1}{2\sqrt{2}}--(v=0),C\left(v\right)=\frac{1}{2}--(v=1,2,\…,7)$ $\mathrm{\α}\≡\frac{\mathrm{\πv}(2z+1)}{8},----\mathrm{\β}\≡\frac{\mathrm{\πh}(2x+1)}{16}$ 这里v=0，1，…，7    z=y/2的整数 $C\left(h\right)\frac{1}{2\sqrt{2}}--(h=0),C\left(h\right)=\frac{1}{2}-----(1,2,\…,7)$ $C\left(v\right)=\frac{1}{2\sqrt{2}}--(v=0),--C\left(v\right)=\frac{1}{2}--(v=1,2,\…,7)$ $\mathrm{\γ}\≡\frac{\mathrm{\πv}(2z+1)}{8},------\mathrm{\β}\≡\frac{\mathrm{\πh}(2x+1)}{16}$ 从分别地被用于8-8DCT和8-8IDCT的公式(17)和公式(18)与分别地被用于2-4-8DCT和2-4-8IDCT的公式(21)和公式(22)的比较中显然可以看出，使用在8-8DCT器件中的固定系数乘法器的固定系数{在公式(17)和公式(18)中作为余弦值表示的值}是与使用在2-4-8DCT器件中的固定系数乘法器的固定系数{在公式(21)和公式(22)中作为余弦值表示的值}不同的，此外，将被上面的固定系数乘的数据也是不同的。因此，当将对图像数据执行2-4-8DCT时，2-4-8DCT器件不得不分别地制造，在某种意义上类似于在上面的日本专利申请No.平6-243160中揭示的8-8DCT器件。

此外，在第二技术揭示的DCT器件中，可以使用8-8DCT和2-4-8DCT。然而，当DCT器件按照作为二维4×8DCT装置的模式操作时，DCT器件被配置为控制信号，例如具有逻辑“1”的信号从系数切换控制器馈送到第一排序电路、第二排序电路、八次/四次内部乘积电路、四次内部乘积电路以及第三排序电路，以实现二维4×8DCT功能，当DCT器件按照作为二维8×8DCT装置的模式操作时，DCT器件被配置为控制信号，例如具有逻辑“0”的信号从系数切换控制器馈送到第一排序电路、第二排序电路、八次/四次内部乘积电路、四次内部乘积电路以及第三排序电路，以实现二维4×8DCT功能。即，该器件被构造为，每次输入数据是按照来自系数切换控制器的控制信号确定的排序被排序时，对排序的数据执行预定内部乘积算术运算，以获得相应于从系数切换控制器输出的控制信号的DCT系数。结果，不仅仅对于二维4×8DCT而且对于二维8×8DCT总是需要数据排序处理的。通过来自系数切换控制器的控制信号实现二维4×8DCT或者二维8×8DCT功能的数据排序和电路选择彼此是不能分的。即，传统的DCT器件被配置为，适合于实现二维4×8DCT或二维8×8DCT的电路选择是以要求排序数据的处理在不能分的方式下的情形下做出的。因此，如果数据排序是通过一RAM(随机存取存储器)实现的，那么必然重复的处理排序数据，因此排序数据需要许多时间并且在获得DCT系数方面有一延迟，如果数据排序是通过硬件实现的，那么它引起电路规模的增加和信号传播的延迟。

考虑到上面的问题，本发明的一目的是提供用于压缩图像信号的一种方法、用于解压缩被压缩图像信号的一种方法、一种压缩处理装置和解压缩处理装置，它们能够通过使用在奇数位置的固定系数作为在2-2^{N- 1}-2^N DCT和2-2^N-1-2^N IDCT中使用的固定系数实现高速变换，并且能够通过将2-2^N-1-2^N DCT和2-2^N-1-2^N IDCT功能合并进入初次的2^N-2^N DCT并且2^N-2^N IDCT器件，减小电路尺寸和执行高速变换。

根据本发明的第一方面，提供的压缩图像信号的方法包括：

选择在形成图像数据的构成2^N×2^N(^N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在下面所示的公式(1)和公式(2)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

用每一相应的固定系数Pk乘每一片选择象素数据以获得乘积的处理；

在通过乘法处理获得的并且按照离散余弦变换规则的乘积确定的乘积之间执行加法运算和减法运算的处理；

输出通过加法运算和减法运算获得的值的处理，获得的值作为用于构成2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

在其中，在选择处理中，对于出自固定系数Pk的在下面所示公式(1)和公式(2)中具有奇数位置k的每一固定系数，按照预定顺序，选择在构成2^N×2^N象素数据块的一个行或者一个列中包含的由2^N段象素数据构成的第一组和第二组象素数据，在其中，在乘法处理中，为在公式(1)和公式(2)中具有奇数位置k的每一固定系数所选择的第一组和第二组象素数据被乘以在公式(1)和公式(2)中具有奇数位置的K的每一固定系数以获得乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(23\right)$

这里0≤k≤2^N-1-2

然而，不包括k=2^N-1-1； $P_k=\frac{1}{\sqrt{2}}\…\left(24\right)$

这里(k=2^N-1-1)。

在前述中，一较好的模式是选择包含在象素数据fj中的具有″j″数据的两段象素数据的和作为在选择处理中将被选择的第一组象素数据，两段象素数据一个是低编号数据而另外一个是下一个低编号数据并且其后为相同的方式，以及选择包含在象素数据fj中的具有″j″数据的两段象素数据之间的差别作为在选择处理中将被选择的第二组象素数据，其中两段象素数据一个是低编号数据而另外一个是下一个低编号数据并且其后为相同的方式。

根据本发明的第二方面，提供的解压缩图像信号的方法包括：

选择在一个行或一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的处理，该一个行或一个列构成按照离散余弦变换规则变换之后形成传送的变换系数数据的一块2^N×2^N(^N是一自然数)段变换系数数据块，用于在下面所示公式(3)和公式(4)中给出的并且按照离散余弦变换规则确定的每一固定系数Pk；

由每一相应的固定系数Pk乘每一选择选择的变换系数数据以获得乘积的处理；

在通过根据离散余弦变换规则确定的乘法处理所获得的乘积之间执行加法运算和减法运算的处理；

输出通过加法运算和减法运算获得的值的处理，获得的值作为用于构成2^N×2^N象素数据块的每一行或者每一列的象素数据fj；

在其中，在选择处理中，对于出自固定系数Pk的公式(3)和公式(4)中具有奇数位置K的每一固定系数，按照预定顺序选择在构成2^N×2^N段变换系数数据块的一个行或者一个列中包含的由2^N段变换系数数据构成的第一组和第二组变换系数数据，在其中，在所述乘法处理中，为在公式(3)和公式(4)中具有奇数位置K的每一固定系数所选择的每一个第一组和所述第二组变换系数数据被乘以在公式(3)和公式(4)具有奇数位置K的每一固定系数以获得乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(25\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括k=2^N-1-1； $P_k=\frac{1}{\sqrt{2}}\…\left(26\right)$ (k=2^N-1-1)。

在前述的内容中，较好的是第一组变换系数数据是两个变换系数数据的和，其中一个变换系数数据是由从包含构成第一半2^N段变换系数数据Fj的″j″数据和包含2^N-1段变换系数数据的第一变换数据集中选择的一个数据构成，而另一个变换系数数据是由从包含构成2^N段变换系数数据Fj的第二半的″j″数据的第二变换数据集中选择的一个数据构成，并且在其中第二组变换数据是由从第一组变换数据中选择的一个数据构成的变换系数数据和由从第二组变换数据选择的一个数据构成的变换系数数据之间的差别。

根据本发明的第三方面，提供的压缩图像信号的方法包括：

选择在形成图像数据的构成2^N×2^N(N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在下面所示的公式(5)和公式(6)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

由每一相应的固定系数Pk乘每一选择的象素数据以获得乘积的处理；

在通过乘法处理获得的并且按照离散余弦变换规则的乘积确定的乘积之间执行加法运算和减法运算的处理；

输出通过加法运算和减法运算获得的值的处理，获得的值作为用于构成2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

在选择处理中，在2^N-2^N离散余弦变换的情况下，对于由2^N-2^N离散余弦变换确定的每一固定系数Pk，按照预定顺序，从在构成2^N×2^N象素数据块的一行或者一个列中包含的2^N段象素数据中选择2^N段象素数据，

在其中，在选择处理中，在2-2^N-1-2^N离散余弦变换的情况下，按照预定顺序从包含在构成2^N×2^N段象素数据块的一个行或一个列中的2^N段象素数据中，选择由将被出自固定系数Pk的公式(5)和公式(6)中具有奇数位置K的每一固定系数相乘的2^N段象素数据构成的每一个第一组和第二组象素数据，

在其中，在乘法处理中，在2^N-2^N离散余弦变换的情况下，在选择处理中选择的每一2^N段象素数据被出自固定系数Pk的每一相应的固定系数相乘以获得乘积，

在其中，在2-2^N-1-2^N离散余弦变换的情况下，根据出自固定系数Pk的公式(5)和公式(6)中具有奇数位置K的相应的固定系数选择的每一个所述第一组和第二组象素数据被出自固定系数Pk的公式(5)和公式(6)中具有奇数位置K的所述固定系数相乘，以及

在其中，在加法处理以及减法处理中，在通过乘法处理获得的并且根据2^N-2^N离散余弦变换确定的乘积之间执行加法运算和减法运算，在其中，在2-2^N-1-2^N离散余弦变换的情况下，在通过乘法处理获得的并且是根据2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行所述加法运算和减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(27\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(28\right)$ (k=2^N-1-1)。

而且，较好的是在2^N-2^N离散余弦变换块中将被选择的象素数据包括由包含在一个行或者一个列中的2^N段象素数据构成的第一组象素数据，其中一个行或者一个列构成将被出自固定系数Pk的公式(5)和公式(6)中具有奇数位置k的每一固定系数相乘的2^N×2^N段象素数据块，并包括由将被出自固定系数Pk的具有公式(5)和公式(6)中奇数位置k的每一固定系数相乘的2^N段象素数据构成的第二组象素数据。

而且，较好的是在选择处理中选择的象素数据是构成一对预定象素数据的象素数据之间的和及差。

而且，在2-2^N-1-2^N离散余弦变换的情况下，较好的是构成预定象素数据对的象素数据是具有在象素数据fj中包含的″j″数据的两段象素数据，一个是低编号数据而另外一个是下一个低编号数据。

此外，在2^N-2^N离散余弦变换的情况下，较好的是构成预定象素数据对的象素数据是由从包含构成2^N段象素数据Fj的第一半的″j″数据和包含2^N-1段象素数据的第一变换数据组中选择的一个数据构成的象素数据和从包含构成2^N段象素数据fj的第二半的″j″数据并包含2^N-1段的象素数据的第二象素数据组中选择的一个数据构成的象素数据。

根据本发明的第四方面，提供的解压缩图像信号的方法包括：

选择在一个行或一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的处理，该一个行或一个列构成按照离散余弦变换规则变换之后形成传送的变换系数数据的一块2^N×2^N(N是一自然数)段变换系数数据块，用于在下面所示公式(3)和公式(4)中给出的并且按照离散余弦变换规则确定的每一固定系数Pk；

由每一相应的固定系数Pk乘每一选择的变换系数数据以获得乘积的处理；

在通过乘法处理获得的并且按照离散余弦变换规则的乘积确定的乘积之间执行加法运算和减法运算的处理；

输出通过加法运算和减法运算获得的值的处理，作为构成2^N×2^N变换系数数据块的每一行或者每一列的象素数据fj；

在选择处理中，在2^N-2^N反离散余弦变换的情况下，对于由2^N-2^N反离散余弦变换确定的每一固定系数Pk，按照预定顺序，从在构成2^N×2^N象素数据块的一行或者一个列中包含的2^N段象素数据中选择每一个2^N段象素数据，其中，在选择处理中，在2-2^N-1-2^N反离散余弦变换的情况下，对于出自固定系数Pk的在公式(7)和公式(8)中具有奇数位置k的每一固定系数，按照预定顺序选择第一组和第二组变换系数数据，每一组变换系数数据是由包含在构成2^N×2^N段变换系数数据的块的一个行或者一个列中的2^N段变换系数数据构成，

其中，在乘法处理中，在2^N-2^N反离散余弦变换的情况下，在选择处理中选择的每一2^N段象素数据被出自固定系数Pk的每一相应的固定系数相乘以获得乘积，其中，在2-2^N-1-2^N反离散余弦变换的情况下，根据出自固定系数Pk的在所述公式(7)和公式(8)中具有奇数位置K的相应的固定系数选择的每一个第一组和第二组象素数据被出自固定系数Pk的公式(7)和公式(8)中具有奇数位置K的固定系数相乘以获得乘积，

在其中，在加法处理和减法处理中，在2^N-2^N反离散余弦变换的情况下，在通过乘法处理获得的并且是根据2^N-2^N离散余弦变换规则确定的乘积之间执行加法运算和减法运算；在其中，在2-2^N-1-2^N反离散余弦变换的情况下，在通过乘法处理获得的并且是根据2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行加法运算和减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(29\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(30\right)$ (k=2^N-1-1)。

在前述的内容中，较好的方式是在2^N-2^N反离散余弦变换中将被选择的变换系数数据包括由包含在一个行或一个列中的2^N段变换系数数据构成的第一组变换系数数据，其中行或列构成将由出自固定系数Pk的公式(7)和公式(8)中具有奇数位置k的每一固定系数相乘的2^N×2^N段变换系数数据块，并且包括将被由出自固定系数Pk的公式(7)和公式(8)具有偶数位置k的每一固定系数相乘的2^N×2^N段变换系数数据构成的第二组变换系数数据。

根据本发明的第五方面，提供的压缩图像信号的器件包括：

一种装置，用于选择在形成图像数据的构成2^N×2^N(N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在下面所示的公式(9)和公式(10)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一相应的固定系数Pk乘以每一选择的象素数据以获得乘积；

一种装置，用于在通过乘法处理获得的并且按照离散余弦变换规则的乘积确定的乘积之间执行加法运算和减法运算；

一种装置，用于输出通过加法运算和减法运算获得的值，获得的值作为用于构成2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

在其中选择装置是按照预定顺序，为出自固定系数Pk的公式(9)和公式(10)中具有奇数位置K的每一固定系数选择在构成2^N×2^N象素数据块的一个行或者一个列中包含的由2^N段象素数据构成的第一组和第二组象素数据，并且在其中，乘法装置是，对于在公式(9)和公式(10)中具有奇数位置k的每一固定系数选择的每一个第一组和第二组象素数据用在公式(9)和公式(10)中具有奇数位置k的固定系数相乘以获得乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(31\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(32\right)$ $(k=2^{N-1}-1)$

在前述中，一较好的模式是由选择装置选择包含在象素数据fj中的具有″j″数据的两段象素数据的和作为第一组象素数据，两段象素数据一个是低编号数据而另外一个是下一个低编号数据，其后为相同的方式，以及由选择装置选择包含在象素数据fj中的具有″j″数据的两段象素数据之间的差作为第二组象素，其中两段象素数据一个是低编号数据而另外一个是下一个低编号数据，其后为相同的方式。

根据本发明的第六方面，提供的解压缩图像信号的器件包括：

一种用于选择在一个行或者一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的装置，其中一个行或一个列构成一块2^N×2^N(N是自然数)段变换系数数据块形成用离散余弦变换方法变换之后传送的变换系数数据，用于下面所示的公式(11)和公式(12)给出的并且根据离散余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一相应的固定系数Pk乘每一选择的变换系数数据以获得乘积；

一种装置，用于在通过按照离散余弦变换规则确定的乘法处理获得的乘积之间执行加法运算和减法运算；以及

一种装置，用于输出通过加法运算和减法运算获得的值，作为用于构成2^N×2^N象素数据块的每一行或者每一列的象素数据fj；

在其中选择装置是按照预定顺序，为出自固定系数Pk的在公式(11)和公式(12)中具有奇数位置K的每一固定系数选择在构成2^N段变换系数数据块的一个行或者一个列中包含的2^N段变换系数数据构成的每一个第一组和第二组象素数据，即按照预定顺序，为出自固定系数Pk的公式(11)和公式(12)中具有奇数位置K的每一固定系数选择在构成2^N段变换系数数据块的一个行或者一个列中包含的2^N段变换系数数据构成的每一个第一组和第二组象素数据，在其中，乘法装置是，对于在公式(11)和公式(12)中具有奇数位置K的每一固定系数所选择的每一个第一组和第二组变换系数数据乘以在公式(11)和公式(12)中具有奇数位置K的每一固定系数以获得乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(33\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(34\right)$ $(k=2^{N-1}-1)$

在前述的内容中，较好的方式是选择装置选择两个变换系数数据的和作为第一组变换系数数据，其中一个变换系数数据是由从包含构成第一半2^N段变换系数数据Fj的″j″数据和包含2^N-1段变换系数数据的第一变换数据组中选择的一个数据构成的，而另一个变换系数数据是由从包含构成2^N段变换系数数据Fj的第二半的″j″数据并且包含2^N-1段变换系数数据的第二变换数据组中选择的一个数据构成，并且在其中选择装置选择由从第一组变换数据组中选择的一个数据构成的变换系数数据和由从第二组变换数据组中选择的一个数据构成的变换系数数据之间的差别作为第二组变换数据。

根据本发明的第七方面，提供的压缩图像信号的器件包括：

一种装置，用于选择在形成图像数据的构成2^N×2^N(N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在下面所示的公式(13)和公式(14)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一相应的固定系数Pk乘每一选择的象素数据以获得乘积；

一种装置，用于在通过乘法装置获得的并且按照离散余弦变换规则的乘积确定的乘积之间执行加法运算和减法运算；

一种装置，用于输出通过加法运算和减法运算获得的值，获得的值作为用于构成2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

其中选择装置，在2^N-2^N离散余弦变换的情况下，对于由2^N-2^N离散余弦变换方法确定的每一固定系数Pk，按照预定顺序从在构成2^N×2^N象素数据块的一行或者一个列中包含的2^N段象素数据中选择2^N段象素数据，以及其中选择装置在2-2^N-1-2^N离散余弦变换的情况下，按照预定顺序从包含构成2^N×2^N段象素数据块的一个行或一个列中的2^N段象素数据中选择每一个第一组和第二组象素数据，每一组象素数据是由出自固定系数Pk的公式(13)和公式(14)中具有奇数位置K的每一固定系数相乘的2^N段象素数据构成的，

其中乘法装置，在2^N-2^N离散余弦变换的情况下，将由选择装置选择的每一2^N段象素数据与出自固定系数Pk的每一相应的固定系数相乘以获得乘积，其中乘法装置，在2-2^N-1-2^N离散余弦变换的情况下，将根据出自固定系数Pk的具有公式(13)和公式(14)中奇数位置K的相应的固定系数选择的每一个第一组和第二组象素数据与出自固定系数Pk的具有公式(13)和公式(14)中奇数位置K的固定系数相乘，以及

其中加法和减法装置，在2^N-2^N离散余弦变换的情况下，在通过乘法处理获得的并且是根据2^N-2^N离散余弦变换规则确定的乘积之间执行加法运算和减法运算；以及其中加法和减法装置，在2-2^N-1-2^N离散余弦变换的情况下，在通过乘法处理获得的并且是根据2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行加法运算和减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(35\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(36\right)$ $(k=2^{N-1}-1)$

在前述的内容中，较好的方式是所述2^N-2^N离散余弦变换中将被选择的象素数据包括由包含在一个行或一个列中的2^N段象素数据构成的第一组象素数据，其中行或列构成将由出自固定系数Pk的在公式(13)和公式(14)中具有奇数位置k的每一固定系数相乘的2^N×2^N段象素数据块，并包括由将被出自固定系数Pk的具有公式(13)和公式(14)中奇数位置k的每一固定系数相乘的2^N段象素数据构成的第二组象素数据。

而且，较好的是其中选择装置，选择构成一对预定象素数据的象素数据之间的和及差作为象素数据。

而且，较好的方式是其中选择装置，在2-2^N-1-2^N离散余弦变换的情况下，选择具有在象素数据fj中包含的“j”数据的两段象素数据作为构成预定的象素数据对的象素数据，一个是低编号数据而另外一个是下一个低编号数据。

而且，较好的方式是其中选择装置，在2^N-2^N离散余弦变换的情况下，选择由从包含构成2^N段象素数据Fj的第一半的“j”数据并且包含2^N-1段象素数据的第一变换数据组中选择的一个数据构成的象素数据，作为构成预定象素数据对的象素数据，并且选择由从包含构成2^N段象素数据fj的第二半的“j”数据的第二象素数据组中选择的一个数据构成的象素数据。

根据本发明的第八方面，提供的解压缩图像信号的器件包括：

一种用于选择在一个行或者一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的装置，其中一个行或一个列构成一块2^N×2^N(N是自然数)段变换系数数据块形成用离散余弦变换方法变换之后传送的变换系数数据，用于下面所示的公式(15)和公式(16)给出的并且根据离散余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一相应的固定系数Pk乘每一选择的变换系数数据以获得乘积；

一种装置，用于在由乘法装置获得的并且按照离散余弦变换规则的乘积确定的乘积之间执行加法运算和减法运算；

一种装置，用于输出通过加法运算和减法运算获得的值，获得的值作为用于构成2^N×2^N变换系数数据块的每一行或者每一列的象素数据fj；

其中选择装置，在2^N-2^N反离散余弦变换的情况下，对于由2^N-2^N反离散余弦变换规则确定的每一固定系数Pk，按照预定顺序从在构成2^N×2^N变换系数数据象素数据块的一行或者一个列中包含的2^N段变换系数数据中选择2^N段变换系数数据，并且其中选择装置在2-2^N-1-2^N反离散余弦变换情况下，对于出自固定系数Pk的在公式(15)和公式(16)中具有奇数位置k的每一固定系数，按照预定顺序选择第一组和第二组变换系数数据，每一组变换系数数据是由包含在构成2^N×2^N段变换系数数据的块的一个行或者一个列中的2^N段变换系数数据构成，

其中乘法装置，在2^N-2^N反离散余弦变换的情况下，将在选择处理中选择的每一2^N段象素数据与出自固定系数Pk的每一相应的固定系数相乘以获得乘积，以及其中乘法装置在2-2^N-1-2^N反离散余弦变换的情况下，将根据出自固定系数Pk的公式(15)和公式(16)中具有奇数位置k的每一固定系数所选择的每一个第一组和第二组变换系数数据与出自固定系数Pk的公式(15)和公式(16)中具有奇数位置k的每一固定系数相乘，以获得乘积；

其中加法和减法装置，在2^N-2^N反离散余弦变换的情况下，在通过乘法装置获得的并且是根据2^N-2^N离散余弦变换规则确定的乘积之间执行加法运算和减法运算，以及其中加法和减法装置，在2-2^N-1-2^N反离散余弦变换的情况下，在通过乘法处理获得的并且是根据2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行加法运算和减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(37\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(38\right)$ $(k=2^{N-1}-1)$

此外，一较好的方式是在所述2^N-2^N反离散余弦变换中，选择装置选择第一组变换系数数据和第二组变换系数数据作为变换系数数据，其中第一组变换系数数据由包含在构成将被出自固定系数Pk的公式(15)和公式(16)中具有奇数位置k的每一固定系数相乘的2^N×2^N段变换系数数据块的一个行或者一个列中的2^N×2^N段变换系数数据构成，第二组变换系数数据是由将被出自固定系数Pk的在公式(15)和公式(16)具有偶数位置k的每一固定系数相乘的2^N×2^N段变换系数数据构成。

通过下面结合附图进行的描述，本发明的上述的目的和其它目的、优势和特征将变得更加明显。

图1是示出根据本发明第一实施例的8-8/2-4-8DCT器件的电结构的概要的方块图；

图2是示出根据本发明第一实施例的8-8/2-4-8DCT器件的电结构的部分方块图；

图3是示出说明在根据本发明第一实施例的8-8/2-4-8DCT器件中8-8DCT的部分时序流程图；

图4是示出说明在根据本发明第一实施例的8-8/2-4-8DCT器件中8-8DCT的其余部分的时序流程图；

图5是示出说明在根据本发明第一实施例的8-8/2-4-8DCT器件中2-4-8DCT的部分时序流程图；

图6是示出说明在根据本发明第一实施例的8-8/2-4-8DCT器件中2-4-8DCT的时序流程图的剩余部分；

图7是局部地示出根据本发明第二实施例的8-8/2-4-8IDCT器件的结构的概要的方块图；

图8也是局部地示出根据本发明第二实施例的8-8/2-4-8IDCT器件的结构的概要的方块图；

图9是说明构成根据本发明第二实施例的8-8/2-4-8IDCT器件的8-8IDCT运算的部分时序流程图；

图10是说明构成根据本发明第二实施例的8-8/2-4-8IDCT器件的8-8IDCT运算的其余的部分时序流程图；

图11是说明构成根据本发明第二实施例的构成8-8/2-4-2IDCT器件的2-4-8IDCT运算的部分时序流程图；

图12是说明根据本发明第二实施例的构成8-8/2-4-8IDCT器件的2-4-8IDCT运算的其余的部分时序流程图；

图13是局部地示出根据本发明第三实施例的16-16/2-8-16DCT器件的电结构的概要的方块图；

图14是局部地示出根据本发明第三实施例的16-16/2-8-16DCT器件的电结构的概要的方块图；

图15是局部地示出根据本发明第四实施例的16-16/2-8-16IDCT器件的电结构的概要的方块图；以及

图16是局部地示出根据本发明第四实施例的16-16/2-8-16IDCT器件的电结构的概要的方块图。

下面将参照附图利用各种的实施例更进一步详述实现本发明的最佳方式。

第一实施例

图1是示出根据本发明第一实施例的8-8/2-4-8DCT器件的电结构的概要的方块图。图2是示出根据本发明第一实施例的8-8/2-4-8DCT器件的电结构的部分方块图；图3是示出根据本发明第一实施例的8-8/2-4-8DCT器件的部分时序流程图；图4是示出根据本发明第一实施例的8-8/2-4-8DCT器件的其余部分的时序流程图；图5是示出说明在根据本发明第一实施例的8-8/2-4-8DCT器件中的2-4-8DCT的部分运作时序流程图；图6是示出说明在根据本发明第一实施例的8-8/2-4-8DCT器件中的2-4-8DCT的其余部分运作时序流程图；通过在图2中的线Ⅰ-Ⅰ上叠加图1中的线Ⅰ-Ⅰ，可以示出8-8DCT/2-4-8 DCT器件的整个结构。

因此，根据第一实施例，由于8-8DCT/2-4-8DCT器件被配置为使一部分8-8DCT电路能被用于2-4-8DCT，所以在8-8DCT中通过管道处理类型算术运算获得的高速计算特性可以在2-4-8DCT中维持，并且高速计算特性仍然可以在偶数小型化8-8DCT和2-4-8DCT器件中维持。在描述8-8DCT/2-4-8DCT器件之前，在下面将首先解释用于在构成8×8象素数据的每一条行或一个列上执行8-8DCT的运作公式。

通过以空间的公式(39)的形式表达在上面的“相关技术描述”中描述的二维公式(17)，以及通过相对于h和x解压缩公式(39)，公式(39)由公式(40)表示。在此，P₀到P₆是如下的：P₀=cos(7π/16)=-cos(9π/16)=0.195090322…P₁=cos(6π/16)=-cos(10π/16)=0.382683432…P₂=cos(5π/16)=-cos(11π/16)=0.55557023…P₃=cos(4π/16)=-cos(12π/16)=0.707106781…P₄=cos(3π/16)=-cos(13π/16)=0.831469612…P₅=cos(2π/16)=-cos(14π/16)=0.923879532…P₆=cos(1π/16)=-cos(15π/16)=0.980785280… $F\left(h\right)=C\left(h\right)\underset{x=0}{\overset{7}{\mathrm{\Σ}}}f(x,y)\cos \left(\frac{\mathrm{\πh}(2x+1)}{16}\right)$ $C\left(h\right)\{f(0,y)\cos \left(\frac{\mathrm{\πh}}{16}\right)+f(1,y)\cos \left(\frac{3\mathrm{\πh}}{16}\right)+f(2,y)\cos \left(\frac{5\mathrm{\πh}}{16}\right)+f(3,y)\cos \left(\frac{7\mathrm{\πh}}{16}\right)$ $+f(4,y)\cos \left(\frac{9\mathrm{\πh}}{16}\right)+f(5,y)\cos \left(\frac{11\mathrm{\πh}}{16}\right)+f(6,y)\cos \left(\frac{13\mathrm{\πh}}{16}\right)+f(7,y)\cos \left(\frac{15\mathrm{\πh}}{16}\right)\}\…\left(39\right)$

那么，当通过设置以致使F(0)=F₀、F(1)=F₁、F(2)=F₂、F(3)=F₃、F(4)=F₄、F(5)=F₅、F(6)=F₆和F(7)=F₇，以及致使f(0,y)=f₀、f(1,y)=f₁、f(2,y)=f₂、f(3,y)=f₃、f(4,y)=f₄、f(5,y)=f₅、f(6,y)=f₆和f(7,y)=f₇而改变公式(40)时，公式(40)由公式(41)表示。通过改变公式(41)的右边，可以获得公式(42)。

通过对于在公式(42)中包含的f₀+f₇、f₁+f₆、f₂+f₅、f₃+f₄、f₀-f₇、f₁-f₆、f₂-f₅和f₃-f₄减去由公式(43)表示的数字，然后变动公式(42)的右边部分，可以获得公式(45)。第一实施例的8-8DCT/2-4-8DCT器件适合于按照公式(45)执行8-8DCT。

接下来，在下面将描述用于对8×8象素数据的每一行或每一列进行2-4-8DCT的运算操作公式。

以与用于公式(40)的相同的方式，通过以一维公式(46)的形式表示在“背景技术描述”中所描述的二维公式(21)，以及通过设置相对于h和x解压缩公式(46)获得的F(0)、F(1)、F(2)、F(3)、F(4)、F(5)、F(6)、F(7)、f(0,z)、f(1,z)、f(2,z)、f(3,z)、f(4,z)、f(5,z)、f(6,z)和f(7,z)，以致使F(0)=F₀、F(1)=F₁、F(2)=F₂、F(3)=F₃、F(4)=F₄、F(5)=F₅、F(6)=F₆和F(7)=F₇，以及设置为致使f(0,z)=f₀、f(1,z)=f₁、f(2,z)=f₂、f(3,z)=f₃、f(4,z)=f₄、f(5,z)=f₅、f(6,z)=f₆和f(7,z)=f₇，可以获得公式(47)。在公式(47)中的值P₀到P₆是与公式(40)中的相同的。

这里 $\mathrm{\β}\≡\frac{\mathrm{\πh}(2x+1)}{16}$

通过改变公式(47)的右边部分，可以获得公式(48)。通过重新整理公式(48)，可以获得公式(49)。

通过对于在公式(49)中包含的f₀+f₁、f₂+f₃、f₄+f₅、f₆+f₇、f₀-f₁、f₂-f₃、f₄-f₅和f₆-f₇减去由公式(50)表示的数字，可以获得公式(51)。第一实施例的8-8DCT/2-4-8DCT器件适合于按照公式(51)执行2-4-8DCT。

在上面描述的8-8DCT/2-4-8DCT是如下构成的，包括：一多工器12，八个数据寄存器14₁到14₈构成一第一数据寄存器组13，四个加法电路18₁到18₄构成第一加法电路组17，四个减法电路20₁到20₄构成减法电路组19，八个数据寄存器22₁到22₈构成第二数据寄存器组21，八个多工器24₁到24₈构成第一多工器组23，两个加/减法电路26₁和26₂构成第一加/减法电路组25，两个多工器28₁到28₂构成第二多工器组27，七个数据寄存器30₁到30₇构成第三数据寄存器组29，一个P₃系数乘法电路32₁，一个P₅系数乘法电路32₂，一个P₁系数乘法电路32₃，一个P₆/P₃系数乘法电路324，一个P₄/P₅系数乘法电路32₅，一个P₂系数乘法电路32₆，一个P₀/P₁系数乘法电路32₇，7个数据寄存器34₁到34₇构成第四数据寄存器组33，五个“与”电路36₁到36₅，四个加法电路38₁到38₄构成第二加法电路组37以及五个数据寄存器40₁到40₅构成第五数据寄存器组39。以下，数据寄存器被将简单地称作寄存器(如图中示为“REG”)和多工器简单地表示为MUX。

MUX12选择的输出在构成被执行初次DCT的8×8象素块的每一行中包含的八段象素数据，或者在通过初次DCT获得的构成8×8数据块的每一列中包含的八段象素数据。从MUX12输出的八段数据的每一个被称为f₀到f₇。当执行8-8DCT时，MUX12存储数据f₀进入寄存器14₁，数据f₇进入寄存器14₂，数据f₁进入寄存器14₃，数据f₆进入寄存器14₄，数据f₂进入寄存器14₅，数据f₅进入寄存器14₆，数据f₃进入寄存器14₇以及数据f₄进入寄存器14₈，这是在第一寄存器组13中，以及当执行2-4-8DCT时，MUX12将数据f₁到f₈存入与数据f₁到f₈对应的寄存器14₁到14₈。

构成第一加法电路组17的四加法电路18₁到18₄的每一个，在8-8DCT和2-4-8DCT两者的情况下，对从两个寄存器输出的数据执行加法运算。即，加法电路18₁把存储在寄存器14₁中的数据加到存储在寄存器14₂中的数据上。加法电路18₂把存储在寄存器14₃中的数据加到存储在寄存器14₄中的数据上。加法电路18₃把存储在寄存器14₅中的数据加到存储在寄存器14₆中的数据上。加法电路18₄把存储在寄存器14₇中的数据加到存储在寄存器14₈中的数据上。

构成减法电路组19的四个减法电路20₁到20₄的每一个，在8-8DCT和2-4-8DCT两者的情况下，对从两个寄存器输出的数据执行减法运算。即，减法电路20₁从存储在寄存器14₁中的数据中减去存储在寄存器14₂中的数据。减法电路20₂从存储在寄存器14₄中的数据中减去存储在寄存器14₃中的数据。减法电路20₃从存储在寄存器14₅中的数据中减去存储在寄存器14₆中的数据。减法电路20₄从存储在寄存器14₇中的数据中减去存储在寄存器14₈中的数据。

构成第二寄存器组21的每一寄存器22₁到22₈临时存储从每一加法电路18₁到18₄输出的数据或者从每一减法电路20₁到20₄输出的数据。寄存器22₁临时存储从加法电路18₁输出的数据。寄存器22₂临时存储从加法电路18₂输出的数据。寄存器22₃临时存储从加法电路18₃输出的数据。寄存器22₄临时存储从加法电路18₄输出的数据。寄存器22₅临时存储从减法电路20₁输出的数据。寄存器22₆临时存储从减法电路20₂输出的数据。寄存器22₇临时存储从减法电路20₃输出的数据。寄存器22₈临时存储从减法电路20₄输出的数据。MUX12和加法电路18₁到18₄的每一寄存器14₁到14₈，每一减法电路20₁到20₄和每一寄存器22₁到22₈对于每个四运算周期重复相同的运算，每一运算周期相当于由MUX24₁到24₈执行的四运算周期并且其后相同。

由构成第一MUX组23的每一MUX24₁、24₂、24₃和24₄执行的选择数据的运算在8-8DCT和2-4-8DCT两者中是相同的。即，MUX24₁连接到每一寄存器22₁、22₂、22₃和22₄的输出并且适合于按照寄存器22₁、22₄、22₁和22₄的顺序选择寄存器，并且按顺序输出四段数据。MUX24₂连接到每一寄存器22₁、22₂、22₃和22₄的输出并且适合于按照寄存器22₂、22₃、22₂和22₃的顺序选择寄存器，并且顺序地输出四段数据。MUX24₃连接到每一寄存器22₁、22₂、22₃和22₄的输出并且适合于按照寄存器22₁、22₄、22₂和22₃的顺序选择寄存器，并且顺序地输出四段数据。MUX24₄连接到每一寄存器22₁、22₂、22₃和22₄的输出并且适合于按照寄存器22₂、22₃、22₁和22₄的顺序选择寄存器，并且顺序地输出四段数据。

构成第一MUX组23的每一MUX24₅、24₆、24₇和24₈的选择数据的运算在8-8DCT和2-4-8DCT两者中是不相同的。

在8-8DCT情况下，每一MUX24₅、MUX24₆、MUX24₇和MUX24₈的选择数据运算是如下所述的。MUX24₅连接到每一寄存器22₅、22₆、22₇和22₈的输出并且适合于按照寄存器22₅、22₇、22₆和22₈的顺序选择寄存器，并且顺序地输出四段数据。MUX24₆连接到每一寄存器22₅、22₆、22₇和22₈的输出并且适合于按照寄存器22₆、22₅、22₈和22₇的顺序选择寄存器，并且顺序地输出四段数据。MUX24₇连接到每一寄存器22₅、22₆、22₇和22₈的输出并且适合于按照寄存器22₇、22₈、22₅和22₆的顺序选择寄存器，并且顺序地输出四段数据。MUX24₈连接到每一寄存器22₅、22₆、22₇和22₈的输出并且适合于按照寄存器22₈、22₆、22₇和22₅的顺序选择寄存器，并且顺序地输出四段数据。

在2-4-8 DCT情况下，每一MUX24₅、MUX24₆、MUX24₇和MUX24₈的选择数据运算是如下所述的。MUX24₅连接到每一寄存器22₅、22₆、22₇和22₈的输出并且适合于按照寄存器22₅、22₆、22₇和22₈的顺序选择寄存器，并且顺序地输出四段数据。MUX24₆连接到每一寄存器22₅、22₆、22₆和22₈的输出并且适合于按照寄存器22₅、22₈、22₆和22₇的顺序选择寄存器，并且顺序地输出四段数据。MUX24₇连接到每一寄存器22₅、22₆、22₇和22₈的输出并且适合于按照寄存器22₆、22₇、22₆和22₇的顺序选择寄存器，并且顺序地输出四段数据。MUX24₈连接到每一寄存器22₅、22₆、22₇和22₈的输出并且适合于按照寄存器22₆、22₇、22₅和22₈的顺序选择寄存器，并且顺序地输出四段数据。

在8-8DCT和2-4-8DCT两个情况下，构成第一加/减组的加/减法电路26₁分别地对按照从MUX24₁输出的四段数据的第一排序和第二排序输出的数据和按照从MUX24₂输出的四段数据的第一排序和第二排序输出的数据执行加法运算，以及对按照从MUX24₁输出的四段数据的第三排序和第四排序输出的数据和对按照从MUX24₂输出的四段数据的第三排序和第四排序输出的数据执行减法运算。即，按照第一排序从MUX24₁输出的数据被加到按照第一排序从MUX24₂输出的数据，对按照第二排序输出的数据执行相同的加法运算。在将被加/减法电路26₁执行的减法运算中，从MUX24₂输出的数据被从MUX24₁输出的数据中减去。在2-4-8DCT情况下，加/减法电路26₂对按照从MUX24₅输出的四段数据的第一排序和第二排序输出的数据和按照从MUX24₇输出的四段数据的第一排序和第二排序输出的数据执行加法运算，以及对按照从MUX24₅输出的四段数据的第三排序和第四排序输出的数据以及从MUX24₇输出的四段数据的第三排序和第四排序输出的数据执行减法运算。在将由加/减法电路26₂执行的减法运算中，从MUX24₇输出的数据被从MUX24₅输出的数据中减去。

构成第二MUX组27的MUX28₁，在8-8DCT情况下，选择从MUX24₅按顺序输出的四段数据，并且在2-4-8DCT情况下，选择按顺序从加/减法电路26₂输出的数据。MUX28₂，在8-8DCT情况下，选择按顺序从MUX24₇输出的四段数据，以及在2-4-8DCT情况下，不选择从MUX24₇输出的四段数据而是选择对应于MUX28₃的四运算周期的四次“0”(在2-4-8DCT中运算周期被称作“第二运算周期”)。

构成第三寄存器组29的寄存器30₁按顺序存储四段数据在算术运算结果上。寄存器30₂按顺序存储从MUX24₃按顺序输出的四段数据。寄存器30₃按顺序存储从MUX24₄按顺序输出的四段数据。寄存器30₄按顺序存储从MUX28₁按顺序输出的四段数据。寄存器30₅按顺序存储从MUX24₆按顺序输出的四段数据。寄存器30₆按顺序存储从MUX28₂按顺序输出的四段数据。寄存器30₆按顺序存储从MUX24₈按顺序输出的四段数据。

P₃系数乘法电路32₁用一固定系数P₃乘从寄存器30₁按顺序输出的四段数据中的每一个。P₅系数乘法电路32₁用一固定系数P₅乘从寄存器30₂按顺序输出的四段数据中的每一个。P₁系数乘法电路32₃用一固定系数P₁乘从寄存器30₃按顺序输出的四段数据中的每一个。P₆/P₃系数乘法电路324在8-8DCT和2-4-8DCT之间切换固定系数，在8-8DCT情况下，用固定系数P₆乘从寄存器30₄输出的每一四段数据，在2-4-8DCT情况下，用一固定系数P₃乘从寄存器30₄输出的每一四段数据。P₄₅系数乘法电路32₅在8-8DCT并且2-4-8之间切换固定系数，在8-8DCT情况下，用固定系数P₄乘从寄存器30₅输出的四段数据的每一个，在2-4-8DCT情况下，用固定系数P₅乘乘从寄存器30₅输出的四段数据的每一个。P₂系数乘法电路32₆用固定系数P₂乘从寄存器30₆按顺序输出的四段数据的每个。P₀/P₁系数乘法电路32₇在8-8DCT和2-4-8之间切换固定系数，在8-8DCT情况下，用固定系数P₀乘从寄存器30₇输出的四段数据的每一个，在2-4-8DCT情况下，用固定系数P₁₅乘从寄存器30₇输出的四段数据的每一个。

构成第四寄存器组33的寄存器34₁，在8-6DCT和2-4-8DCT两者中，按顺序存储从P₃系数乘法电路32₁按顺序输出的四段数据的每个并且输出每一数据作为正值。寄存器34₂，在8-8DCT和2-4-8DCT两者中，按顺序存储从P₅系数乘法电路74按顺序输出将按照第一排序和第四排序输出的数据作为正值，输出将按照第二排序和第三排序输出的数据作为负值。寄存器34₃，在8-8DCT和2-4-8DCT两者中，按顺序，存储从P₁数乘法电路32₃按顺序输出输出的四段段数据的每个，并且输出将按照第一排序和第三排序输出的数据作为正值，输出将按照第二排序和第四排序输出的数据作为负值。

寄存器34₃按顺序存储从P₆/P₃系数乘法电路324按顺序输出的四段数据的每个，以及在8-8DCT情况下，输出将按照第一排序输出的数据作为正值，输出将按照第二排序到第四排序输出的数据作为负值，而在2-4-8DCT情况下，将按照第一排序到第四排序顺序输出的每一四段数据作为正值。寄存器34₅按顺序存储从P₄/P₅系数乘法电路325按顺序输出的四段数据的每个，以及在8-8DCT情况下，输出将按照第一到第四排序输出的数据作为正值，而在2-4-8DCT情况下，将按照第一排序和第四排序输出的每一四段数据作为正值，将按照第二排序和第三排序输出的数据作为负值。寄存器34₆，按顺序存储从P₂系数乘法电路32₆按顺序输出的四段数据的每个，输出将按照第一排序和第三排序输出的数据作为正值，输出将按照第二排序和第四排序输出的数据作为负值。寄存器34₇，按顺序存储从P₀/P₁乘法电路32₇按顺序输出的四段数据的每个，在8-8DCT情况下，输出将按照第一排序和第四排序输出的数据作为正值，输出将按照第二排序和第三排序输出的数据作为负值，在2-4-8DCT情况下，输出将按照第一排序和第三排序输出的数据作为正值，输出将按照第二排序和第四排序输出的数据作为负值。

在第二加法电路组37中包含的加法电路38₁与在第五寄存器组39中包含的寄存器40₁和与电路36₁一起构成数据累积电路。在8-8DCT和2-4-8DCT两者中，按照四运算周期的第一运算周期到第四运算周期的顺序，在每个运算周期中，来自寄存器40₁的数据被馈送到与电路36₁的一个输入端，信号“0”、“1”、“0”以及“1”按顺序馈送到与电路36₁的另外一个输入端，它们是从二进制信号列产生电路(未示出)中输出的。即，累积的值从寄存器寄存器40₁输出，它是通过在加法电路38₁中，将从寄存器34₁输出并且馈送到加法电路38₁的一个输入端的数据与在前面一个时钟在寄存器40₁中存储的而且在下一个时钟通过与电路36₁馈送到加法电路38₁的另外一个输入端的数据相加获得的。

加法电路38₂与寄存器40₂和与电路36₂一起构成数据累积电路。同样，在8-8DCT和2-4-8DCT两者中，按照四运算周期的第一运算周期到第四运算周期的顺序，在每个运算周期中，来自寄存器40₃的数据被馈送到与电路36₂的一个输入端，信号“0”、“1”、“0”以及“1”按顺序馈送到与电路36₂的另外一个输入端，它们是从二进制信号列产生电路(未示出)中输出的。即，累积的值从寄存器寄存器40₂输出，它是通过在加法电路38₂中，将从寄存器34₄和寄存器34₃输出并且馈送到加法电路38₂的第一第一输入端和第二输入端的数据与在前面一个时钟在寄存器40₂中存储的而且在下一个时钟通过与电路36₂馈送到加法电路38₂的第三输入端的数据相加获得的。

加法电路38₃与寄存器40₃和与电路36₃一起构成数据累积电路。在8-8DCT情况下，按照在四运算周期的的第一运算周期到第四运算周期顺序，在每个运算周期中，来自寄存器34₃的数据馈送到与电路36₃的一个输入，“0”信号馈送到与电路36₃的另外一个输入。在2-4-8DCT情况下，按照四秒运算周期的第一运算周期到第四运算周期的顺序，在每个运算周期中，来自寄存器34₃的数据被馈送到与电路36₃的一个输入端，信号“0”、“1”、“0”以及“1”按顺序馈送到与电路36₃的另外一个输入端，它们是从二进制信号列产生电路(未示出)中输出的。即，在8-8DCT情况下，来自寄存器34₂的数据经过加法电路38₃并且被存储在寄存器40₃中。在2-4-8DCT情况下，累积的值从寄存器40₃输出，它是通过在加法电路38₃中，将从寄存器34₂输出并且馈送到加法电路38₃的一个输入端的数据与在前面一个时钟在寄存器40₃中存储的而且在下一个时钟通过与电路36₃馈送到加法电路38₃的另外一个输入端的数据相加获得的。

加法电路38₄与寄存器40₄和与电路36₄和与电路36₅一起构成数据累积电路。在8-8DCT情况下，在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中，来自寄存器34₄的数据馈送到与电路36₄的一个输入端，“1”信号馈送到与电路36₄的另外一个输入端，并且在2-4-8DCT情况下，在四秒运算周期按第一运算周期到第四运算周期顺序，在每一运算周期中信号“0”被馈送，它是从二进制信号列产生电路(未示出)输出的。在8-8DCT情况下，在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中，来自寄存器40₄的数据馈送到与电路36₅的一个输入端，“0”信号馈送到与电路36₅的另外一个输入端，而在2-4-8DCT情况下，在四秒运算周期按第一运算周期到第四运算周期顺序，在每一运算周期中馈送信号“0”、“1”、“0”和“1”，它是从二进制信号列产生电路(未示出)输出的。

在8-8DCT情况下，在每个运算周期从寄存器34₄、34₅、34₆和34₇按顺序输出的每个数据按顺序在每个运算周期被输入到加法电路38₄的第一输入、第二输入、第三输入和第四输入，而在2-4-8DCT情况下，累积的值从寄存器寄存器40₄输出，它是通过在加法电路38₄中，将从寄存器34₅、34₆和34₇在每个运算周期输出的并且馈送到加法电路38₄的第二输入端、第三输入和第四输入的数据与在前面一个时钟在寄存器40₅中存储的而且在下一个时钟通过与电路36₄馈送到加法电路38₄的第五输入端的数据相加获得的。

虽然MUX12到寄存器40₁到寄存器40₄的每一电路中的延迟和在它们的运算周期中出现偏离，但是在下面的操作描述中将不详细地陈述这样的延迟和偏离。

接下来将参照图1到4描述第一实施例中的操作。首先将说明8-8DCT的运算。在按顺序从MUX12输出的构成8×8象素数据方块的每一行中包含的八段象素数据f₀到f₇中的每一个被存入构成第一寄存器组13的寄存器14₁到14₈的每一个中。即，数据f₀被存储在寄存器14₁中，数据f₇在寄存器14₂中，数据f₁存在寄存器14₃中，数据f₆存在寄存器14₄中，数据f₂存在寄存器14₅中，数据f₅存在寄存器14₆中，数据f₃存在寄存器14₇中以及数据f₄存在寄存器14₈中。在寄存器14₁中存储的数据f₀被馈送到加法电路18₁的一被加数输入而在寄存器14₂中存储的数据f₇被供应给加法电路18₁的一加数输入，然后从加法电路18₁输出数据f₀+f₇=a₀。在寄存器14₃中存储的数据f₁被馈送到加法电路18₂的一被加数输入而在寄存器14₄中存储的数据f₆被供应给加法电路18₂的一加数输入，然后从加法电路18₂输出一加过的数值f₁+f₆=a₁。在寄存器14₅中存储的数据f₂被馈送到加法电路18₃的一被加数输入而在寄存器14₆中存储的数据f₅被供应给加法电路18₃的一加数输入，然后从加法电路18₃输出数据f₂+f₅=a₂。在寄存器14₇中储存的数据f₃被供应给加法电路18₄的一被加数输入而在寄存器14₇中储存的数据f₁馈送到加法电路18₄的加数输入，然后从加法电路18₄输出数据f₃+f₄=a₃。在寄存器14₁中存储的数据f₀被馈送到减法电路20₁的一被减法数输入而在寄存器14₂中存储的数据f₇被供应给减法电路20₁的一减数输入，然后从减法电路20₁输出数据f₀-f₇=a₄。在寄存器14₃中存储的数据f₁被馈送到减法电路20₂的一被减法数输入而在寄存器14₄中存储的数据f₆被供应给减法电路20₂的一减数输入，然后从减法电路20₂输出数据f₁-f₆=a₅。在寄存器14₅中存储的数据f₂被馈送到减法电路20₃的一被减法数输入而在寄存器14₆中存储的数据f₅被供应给减法电路20₃的一减数输入，然后从减法电路20₃输出数据f₂-f₅=a₆。在寄存器14₇中存储的数据f₃被馈送到减法电路20₄的一被减法数输入而在寄存器14₇中存储的数据f₄被供应给减法电路20₄的一减数输入，然后从减法电路20₄输出数据f₃-f₄=a₄。

从加法电路18₁到加法电路18₄输出的数据a₀到a₃通过寄存器22₁到寄存器22₄被输入到MUX24₁到MUX24₄。MUX24₁按照寄存器22₁、22₄、22₁和22₄的顺序选择寄存器，并且按顺序输出四段相应的数据a₀、a₃、a₀和a₃。MUX24₂按照寄存器22₂、22₃、22₃和22₃的顺序选择寄存器，并且按顺序输出四段相应的数据a₁、a₂、a₁和a₂。MUX24₃按照寄存器寄存器22₁、22₄、22₂和22₃的顺序选择寄存器，并且按顺序输出四段相应的数据a₀、a₃、a₁和a₂。MUX24₄按照寄存器22₂、22₃、22₁和22₄的顺序选择寄存器，并且按顺序输出四段相应的数据a₁、a₂、a₀和a₃。

MUX24₅按照寄存器22₅、22₇、22₆和22₈的顺序选择寄存器，并且按顺序输出四段相应的数据a₄、a₆、a₅和a₇。MUX24₆按照寄存器22₆、22₅、22₈和22₇的顺序选择寄存器，并且按顺序输出四段相应的数据a₅、a₄、a₇和a₆。MUX24₇按照寄存器22₇、22₈、22₅和22₆的顺序选择寄存器，并且按顺序输出四段相应的数据a₆、a₇、a₄和a₅。MUX24₈按照寄存器22₈、22₆、22₇和22₅的顺序选择寄存器，并且按顺序输出四段相应的数据a₇、a₅、a₆和a₄。

加/减法电路26₁对从MUX24₁顺序输出的四段数据a₀、a₂、a₀和a₃的按照第一排序和第二排序输出的数据和从MUX24₂输出的四段数据a₁、a₂、a₁和a₂的按照第一排序和第二排序输出的数据执行加法运算，并且对从MUX24₁顺序输出的四段数据a₀、a₂、a₀和a₃的按照第三排序和第四排序输出的数据和从MUX24₂输出的四段数据a₁、a₂、a₁和a₂的按照第三排序和第四排序输出的数据执行减法运算，结果，顺序地输出数据a₀+a₁、数据a₃+a₂数据a₀-a₁和数据a₃-a₂。即，按照第一排序从MUX24₁输出的数据被加到按照第一排序从MUX24₂输出的数据上，对按照第二排序输出的数据执行相同的加法运算，以及更进一步对按照第三和第四排序输出的数据完成类似的减法运算。在四运算周期的从第一运算周期到第四运算周期中每个运算周期输出的每一个数据a₀-a₁、a₃+a₂、a₀-a₁和a₃-a₂，在按顺序存入寄存器30₁(参见图3所示寄存器30₁)之后，被在P₃系数乘法电路32₁中的固定系数P₃相乘，并且按顺序存入寄存器34₁(参见图3中的寄存器34₁)。从MUX24₃按顺序输出的每一数据a₀、a₃、a₁和a₂，在按顺序存入寄存器30₂(参见图3所示寄存器30₂)之后，被在P₅系数乘法电路32₂中的固定系数P₅相乘，并且按顺序存入寄存器34₂(参见图3中的寄存器34₂)。从MUX24₄顺序输出的每一数据a₁、a₂、a₀和a₃，在按顺序存入寄存器30₃(参见图3所示寄存器30₃)之后，被在P₁系数乘法电路32₃中的固定系数P₁相乘，并且按顺序存入寄存器34₃(参见图3中的寄存器34₃)。

从MUX24₅顺序输出的每一数据a₄、a₆、a₅和a₇，在按顺序存入寄存器30₄(参见图4所示寄存器30₄)之后，被在P₆/P₆系数乘法电路324中的固定系数P₆相乘，并且按顺序存入寄存器34₄(参见图4中的寄存器34₄)。从MUX24₆顺序输出的每一数据a₅、a₄、a₇和a₆，在按顺序存入寄存器30₅(参见图3所示寄存器30₅)之后，被在P₄/P₅系数乘法电路32₅中的固定系数P₄相乘，并且按顺序存入寄存器34₅(参见图3中的寄存器34₅)。从MUX24₇顺序输出的每一数据a₆、a₇、a₄和a₅，按顺序存入寄存器30₆(参见图4所示寄存器30₆)之后，被P₂系数乘法电路32₆中的固定系数P₂相乘，并且按顺序存入寄存器34₆(参见图4中的寄存器34₆)。从MUX24₈顺序输出的每一数据a₇、a₅、a₆和a₄，按顺序存入寄存器30₇(参见图4所示寄存器30₇)之后，被P₀/P₁系数乘法电路32₇中的固定系数P₀相乘，并且按顺序存入寄存器34₇(参见图4中的寄存器34₇)。

在四运算周期的从第一运算周期到第四运算周期中的每一运算周期中，从寄存器34₁输出的数据(a₀+a₁)P₃P₃、数据(a₃+a₂)P₃、数据(a₀-a₁)P₃、数据(a₃-a₂)P₃，数据(a₀+a₁)P₃在加法电路38₁、寄存器40₁和与电路36₁执行的四运算周期的第一运算周期中被存入寄存器40₁，数据(a₀+a₁)P₃+(a₃+a₂)P₃在第二运算周期被存入寄存器40₁，数据(a₀-a₁)P₃在第三运算周期被存入寄存器40₁以及数据(a₀-a₁)P₃+(a₃-a₂)P₃在第四运算周期被存入寄存器40₁(参见图3中的寄存器40₁)。在离散余弦变换中，对于顺序存入寄存器40₁中并且从那里输出的数据，在第一运算周期存储的数据(a₀+a₁)P₃和在第三运算周期存入寄存器40₁的数据(a₀-a₁)P₃未被定义值并且不被使用作为变换系数数据。上面的数据是利用在寄存器40₁的输出线路的正下方的星号(^*)表示。

在第二运算周期存储的数据(a₀+a₁)P₃+(a₃-a₂)P₃和在第四运算周期存储的数据(a₀-a₁)P₃-(a₃-a₂)P₃被使用作为在公式(45)中包含的运算值的变换系数数据F₀和F₄。变换系数数据F₀和F₄被显示在图2中寄存器40₁的输出线路的正下方。

对于在四运算周期的第一运算周期到第四运算周期中每个运算周期中从寄存器34₂输出的数据a₀P₅、数据a₃P₅、数据a₁P₅、数据a₂P₅，以及在四运算周期的从第一运算周期到第四运算周期中每个运算周期中从寄存器34₃输出的数据a₁P₁、数据a₂P₁、数据a₀P₁、数据a₃P₁，数据a₀P₅+a₁P₁在加法电路38₂、寄存器40₂和与电路36₂执行的四秒运算周期的第一运算周期中被存入寄存器40₂，数据a₀P₅+a₁P₁-a₃P₅-a₂P₁在第二运算周期被存入寄存器40₂，数据-a₂P₁+a₀P₁在第三运算周期被存入寄存器40₂以及数据-a₀P₅+a₀P₁+a₂P₅-a₃P₁在第四运算周期被存入寄存器40₂(参见图3中的寄存器40₂)。

在离散余弦变换中，对于顺序存入寄存器40₂中并且从那里输出的数据，在第一运算周期和在第三运算周期存储的数据a₀P₅+a₁P₁a₀P₁-a₁P₅未被定义值并且不被使用作为变换系数数据。上面的数据是利用在图2中寄存器40₂的输出线路的正下部的星号(^*)表示。在第二运算周期和第四运算周期储存的数据a₀P₅+a₁P₁-a₃P₅-a₂P₁和数据-a₁P₅+a₀P₁+a₂P₅-a₃P₁使用作为在公式(45)中包含的运算值的变换系数数据F₂和变换系数数据F₆。变换系数数据F₂和F₆被显示在寄存器40₂的输出线路的正下方。

由于在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中信号“0”被馈送到与电路36₃的另外一个输入，经过加法电路38₃并且被存储在寄存器40₃中，所以在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从寄存器34₄输出的数据a₄P₆、数据-a₆P₆、数据-a₅P₆、数据-a₇P₆。在离散余弦变换中，在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中顺序存入寄存器40₃的任何数据未被定义值并且不被使用作为变换系数数据。上面的数据是利用在图2中寄存器40₃的输出线路的正下部的星号(^*)表示。

在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从寄存器34₄按顺序输出的并且通过与电路36₄馈送的数据a₄P₆、数据-a₆P₆、数据-a₅P₆以及数据-a₇P₆，在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从寄存器34₅输出的数据a₅P₄、数据a₄P₄、数据a₇P₄、数据a₆P₄，在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从寄存器34₆按顺序输出的数据a₆P₂、数据-a₇P₂、数据a₄P₂以及数据-a₅P₂，在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从寄存器34₇输出的数据a₇P₀、数据-a₅P₀、数据a₆P₀以及数据a₄P₀，在加法电路38₄中，按照四运算周期的从第一运算周期到第四运算周期周期的每个运算周期相加，加法运算的结果被顺序存入寄存器40₄(参见图4中的寄存器40₄)。

在寄存器40₄中存储的并且在四运算周期的第一运算周期输出的数据a₄P₆+a₅P₄+a₆P₂+a₇P₀被使用作为在公式(45)中包含的运算值的变换系数数据F₁，在第二运算周期从寄存器40₄输出的数据-a₆P₆+a₄P₄-a₇P₂-a₅P₀被使用作为在公式(45)中包含的运算值的变换系数数据F₃，在第三运算周期从寄存器40₄输出的数据-a₅P₆+a₇P₄+a₄P₂+a₆P₀被使用作为在公式(45)中包含的运算值的变换系数数据F₅，在第四运算周期从寄存器40₄输出的数据-a₇P₆+a₆P₄-a₅P₂+a₄P₀被使用作为在公式(45)中包含的运算值的变换系数数据F₇。变换系数数据F₁、F₃、F₅和F₇被显示在寄存器40₄的输出线路的右下方。

通过完成上面的算术运算，在构成8×8数据块的一个行中包含的八段数据上的初次8-8DCT结束。在构成8×8数据块的下一个行后续的每一行执行如在上面所描述的相同的初次8-8DCT，其后对构成8×8数据块的所有的八行上的8-8DCT以类似的方式结束。在对所有的八行完成初次8-8DCT之后，在构成8×8数据块的八数据列的每个列上执行二次的8-8DCT。通过完成初次8-8DCT和二次的8-8DCT获得的变换系数数据被用于输入8×8图片数据的压缩。因此，通过使用变换系数数据能够进行被压缩的象素数据的传送，该变换系数数据是通过在一图像内的8×8象素数据执行初次8-8DCT和二次8-8DCT获得的，该图像是将用于8×8象素数据块压缩传送的。

接下来，将描述2-4-8DCT的运算。在构成8×8象素数据块的每一行象素中包含的从MUX12顺序输出的八段象素数据f₀到f₇的每一个，以每一象素数据f₀到f₇对应于每一寄存器14₁到14₈的方式，存入每一寄存器14₁到14₈中。

在寄存器14₁中存储的数据f₀被馈送到加法电路18₁的一被加数输入而提供到寄存器14₂的数据f₁被供应给加法电路18₁的加数输入端，然后从加法电路18₁输出数据f₀+f₁=b₀。在寄存器14₃中存储的数据f₂被馈送到加法电路18₂的一被加数输入而提供到寄存器14₄的数据f₀被供应给加法电路18₂的加数输入端，然后从加法电路18₂输出数据f₂+f₃=b₁。在寄存器14₅中存储的数据f₄被馈送到加法电路18₃的一被加数输入而在寄存器14₆中存储的数据f₅被供应给加法电路18₃的一加数输入，然后从加法电路18₃输出数据f₄+f₅=b₂。在寄存器14₇中储存的数据f₆被供应给加法电路18₄的一被加数输入而在寄存器14₈中储存的数据f₇馈送到加法电路18₄的加数输入，然后从加法电路18₄输出数据f₆+f₇=b₃。在寄存器14₁中存储的数据f₀被馈送到减法电路20₁的一被减法数输入端而在寄存器14₂中存储的数据f₁被供应给减法电路20₁的一减数输入端，然后从减法电路20₁输出数据f₀-f₁=b₄。在寄存器14₃中存储的数据f₂被馈送到减法电路20₂的一被减法数输入端而在寄存器14₄中存储的数据f₃被供应给减法电路20₂的一减数输入，然后从减法电路20₂输出数据f₂-f₂=b₅。在寄存器14₅中存储的数据f₄被馈送到减法电路20₃的一被减法数输入端而在寄存器14₆中存储的数据f₅被供应给减法电路20₃的一减数输入端，然后从减法电路20₃输出数据f₄-f₄=b₆。在寄存器14₇中存储的数据f₆被馈送到减法电路20₄的一被减法数输入端而在寄存器14₈中存储的数据f₆被供应给减法电路20₄的一减数输入端，然后从减法电路20₄输出数据f₆-f₇=b₇。

从加法电路18₁到加法电路18₄输出的数据b₀到数据b₃通过寄存器22₁到寄存器22₄输入到MUX24₁到MUX24₄。MUX24₁按照寄存器22₁、22₄、22₁和22₄的顺序选择寄存器，并且按顺序输出四段数据b₀、b₃、b₀和b₃。MUX24₂按照寄存器22₂、22₃、22₃和22₃的顺序选择寄存器，并且按顺序输出四段相应的数据b₁、b₂、b₁和b₂。MUX24₃按照寄存器22₁、22₄、22₂和22₃的顺序选择寄存器，并且按顺序输出四段数据b₀、b₃、b₁和b₂。MUX24₄按照寄存器22₂、22₃、22₁和22₄的顺序选择寄存器，并且按顺序输出四段数据b₁、b₂、b₀和b₃。

加/减法电路26₁在按照四运算周期的第一运算周期到第二运算周期中每个运算周期给出的四段数据b₀、b₃、b₀和b₃的第一排序和第二排序从MUX24₁输出的数据上，以及在按照四运算周期的第一运算周期到第二运算周期中每个运算周期给出的四段数据b₁、b₂、b₁和b₂的第一排序和第二排序从MUX24₂输出的数据上执行加法运算，并且在按照四运算周期的第一运算周期到第二周期中每个运算周期给出的四段数据b₀、b₃、b₀和b₃的第三排序和第四排序从MUX24₁输出的数据上，以及在按照四运算周期的第一运算周期到第二运算周期中每个运算周期给出的四段数据b₁、b₂、b₁和b₂的第三排序和第四排序从MUX24₂输出的数据上执行减法运算，作为结果，输出数据b₀+b₁、数据b₃+b₂、数据b₀-b₁和数据b₃-b₂。即，按照第一排序从MUX24₁输出的数据被加到按照第二排序从MUX24₂输出的数据上，在另外一个数据上执行相同的加法和减法运算。

每一数据b₀+b₁、数据b₃+b₂、数据b₀-b₁和数据b₃-b₂顺序从加/减法电路26₁输出，在被存在寄存器30₁(参见寄存器30₁)之后，由在P₃系数乘法电路32₁中的固定系数P₃相乘，并且按顺序存入寄存器34₁(参见图5中寄存器34₁)。

从MUX24₃按顺序输出的每一数据b₀、b₃、b₁和b₂，在按顺序存入寄存器30₂(参见示寄存器30₂)之后，被在P₅系数乘法电路32₂中的固定系数P₅相乘，并且按顺序存入寄存器34₂(参见寄存器34₂)。从MUX24₄按顺序输出的每一数据b₁、b₂、b₀和b₃，在按顺序存入寄存器30₃(参见示寄存器30₃)之后，被在P₁系数乘法电路32₃中的固定系数P₁相乘，并且按顺序存入寄存器34₃(参见寄存器34₃)。

MUX24₅按照寄存器22₅、22₈、22₅和22₈的顺序选择寄存器，并且按顺序输出四段相应的数据b₄、b₇、b₄和b₇。MUX24₇按照寄存器22₆、寄存器22₇、寄存器22₆、寄存器22₇的顺序选择寄存器，并且按顺序输出四段相应的数据b₅、b₆、b₅和b₆。

加/减法电路26₂对从MUX24₅给出的四段数据b₄、b₇、b₄和b₇的按照第一排序和第二排序输出的数据和从MUX24₇给出的四段数据b₅、b₆、b₅和b₆的按照第一排序和第二排序输出的数据执行加法运算，并且对从MUX24₅给出的四段数据b₄、b₇、b₄，数据b₇的按照第一排序和第二排序输出的数据，以及从MUX24₇给出的四段数据b₅、b₆、b₅，b₆的按照第一排序和第二排序输出的数据执行减法运算，作为结果，输出数据b₄+b₅、数据b₇+b₆、数据b₄-b₅和数据b₇-b₆。按顺序输出的数据b₄+b₅、数据b₇+b₆、数据b₄-b₅和数据b₇-b₆通过MUX28₁顺序地存入寄存器30₄(参见寄存器30₄)。

MUX24₆按照寄存器22₅、22₈、22₆和22₇的顺序选择寄存器，并且按顺序输出四段相应的数据b₄、b₇、b₅和b₆。按顺序输出的四段数据b₄、b₇、b₅和b₆被存入寄存器30₅(参见寄存器30₅)。MUX28₂选择四次“0”并且顺序输出“0”数据。顺序输出的四段“0”数据被按顺序存在寄存器30₆中(参见图6中寄存器30₆)。MUX24₈按照寄存器22₆、22₇、22₅和22₈的顺序选择寄存器，并且按顺序输出四段相应的数据b₅、b₆、b₄和b₇。按顺序输出的四段数据b₅、b₆、b₄和b₇被存入寄存器30₇(参见寄存器30₇)。

从寄存器34₁按顺序输出的数据(b₀+b₁)P₃、数据(b₃+b₂)P₃、数据(b₀-b₁)P₃和数据(b₃-b₂)P₃中，在由寄存器40₁和与电路36₁执行的四运算周期的第一运算周期，数据(b₀+b₁)P₃被存入寄存器40₁，数据(b₀+b₁)P₃+(b₃+b₂)P₃在第二运算周期被存入寄存器40₁，数据(b₀+b₁)P₃在第三运算周期被存入寄存器40₁，以及数据(b₀-b₁)P₃+(b₃-b₂)P₃在第四运算周期被存入寄存器40₁(参见图5寄存器40₁)。

在离散余弦变换方法中，对于顺序存入寄存器40₁中并且从那里输出的数据，在第一运算周期在寄存器40₁中存储的数据(b₀+b₁)P₃和在第三运算周期存入寄存器40₁的数据(b₀-b₁)P₃未被定义值并且不被使用作为变换系数数据。上面的数据是利用在图2中寄存器40₁的输出线路的左下部的星号(^*)表示。

在第二运算周期存储的数据(b₀+b₁)P₃+(b₃+b₂)P₃和在第四运算周期存储的数据(b₀-b₁)P₃+(b₃-b₂)P₃被使用作为在公式(51)中包含的运算值的变换系数数据F₀和F₂。变换系数数据F₀和F₂被显示在寄存器40₁的输出线路的左下方。

对于从寄存器34₂按顺序输出的数据b₀P₅、数据b₃P₅、数据b₁P₅、数据b₂P₅，从寄存器34₃按顺序输出的数据b₁P₁、数据b₀P₁、数据b₀P₁和b₃P₁，数据b₀P₅+b₁P₁在由加法电路38₂、寄存器40₂和与电路36₂执行的四运算周期的第一运算周期中被存入寄存器40₂，数据b₀P₅+b₁P₁-b₃P₅-b₂P₁在第二运算周期被存入寄存器40₂，数据-b₁P₅+b₀P₁在第三运算周期被存入寄存器40₂，数据-b₁P₅+b₀P₁+b₂P₅-b₃P₁在第四运算周期被存入寄存器40₂(参见寄存器40₂)。

在离散余弦变换方法中，对于存入寄存器40₂中并且从那里输出的数据，在第一运算周期和在第三运算周期存储的数据b₀P₅+b₁P₁和数据-b₁P₅+b₀P₁未被定义值并且不被使用作为变换系数数据。上面的数据是利用在图2中寄存器40₂的输出线路的左下部的星号(^*)表示。

在第二运算周期存储的数据b₀P₅+b₁P₁-b₃P₅-b₂P₁和第四运算周期储存的数据-b₁P₅+b₀P₁+b₂P₅-b₃P₁被使用作为在公式(45)中包含的运算值的变换系数数据F₁和F₃。变换系数数据F₁和F₃被显示在图2中寄存器40₁的输出线路的右下方。

按顺序存入寄存器30₄并且从那里按顺序输出的每一数据b₄+b₅、数据b₇+b₆、数据b₄-b₅和数据b₇-b₆被P₆/P₃系数乘法电路324中的固定系数P₃相乘。在四运算周期的第一运算周期，从P₆/P₃系数乘法电路324输出并且存在寄存器34₄(参见图6中的寄存器34₄)中的数据(b₄+b₅)被加到从与电路36₃输出并且存入寄存器40₃的“0”数据中(参见图6中的寄存器40₃)。在2-4-8DCT中，在第一运算周期馈送到寄存器40₃的数据不被使用作为转变系数数据。上面的数据是利用在图2中寄存器40₃的输出线路的下部的星号(^*)表示。

在四运算周期的第二运算周期通过与电路36₃输入的数据(b₄+b₅)P₃和在在四运算周期的第二运算周期从寄存器34₄输出的数据(b₇+b₆)被馈送到加法电路38₃，数据(b₄+b₅)P₃+(b₇+b₆)P₃从加法电路38₃输出并且存入寄存器40₃(参见寄存器40₃)。在2-4-8DCT中，在第二运算周期馈送到寄存器40₃的数据被使用作为转变系数数据F₄。变换系数数据F₄被显示在图2中寄存器40₃的输出线路的下方。

数据(b₄-b₅)P₃和“0”数据在四运算周期的第三运算周期被馈送给加法电路38₃，数据(b₄-b₅)P₃被从加法电路38₃输出并且存入寄存器40₃(参见图6中的寄存器40₃)。在2-4-8DCT中，在第三运算周期馈送到寄存器40₃的数据不被使用作为转变系数数据。上面的数据是利用在图2中寄存器40₃的输出线路的下部的星号(^*)表示。在四运算周期的第四运算周期通过与电路36₃输入的数据(b₄-b₅)P₃和在第四运算周期从寄存器34₄输出的数据(b₇-b₆)被馈送到加法电路38₃，然后数据(b₄-b₅)P₃+(b₇-b₆)P₃从加法电路38₃输出并且存入寄存器40₃(参见寄存器40₃)。在第四运算周期馈送到寄存器40₃的数据被使用作为在2-4-8DCT中的变换系数数据F₆。变换系数数据F₆被显示在图2中寄存器40₃的输出线路的下方。

在四运算周期的从第一运算周期到第四运算周期的每一周期中存入寄存器30₅并且按顺序输出的每个数据b₄、b₇、b₅和b₆，被P₄/P₅系数乘法电路32₅中的固定系数P₅相乘。在四运算周期的从第一运算周期到第四运算周期的每一周期中存入并且按顺序输出的四段“0”数据的每个(参见寄存器30₆)，被P₄/P₅系数乘法电路32₅中的固定系数P₅相乘。在四运算周期的从第一运算周期到第四运算周期的每一周期中存入寄存器30₇并且按顺序输出的每个数据b₅、b₆、b₄和b₇，被P₀/P₁系数乘法电路32₇中的固定系数P₁相乘。

在2-4-8DCT情况下，由于在四运算周期的从第一运算周期到第四运算周期中的每个运算中，信号“0”被馈送到与电路36₄的另外一个输入端，因此从P₆/P₃系数乘法电路32₄输出的数据被馈送到加法电路38₄，从P₄/P₅系数乘法电路32₅按顺序输出并且按顺序存入寄存器34₅的数据b₄P₅、b₇P₅、b₅P₅和b₆P₅(参见图6中寄存器34₅)，以及从P₀/P₁系数乘法电路32₇输出并且按顺序存入寄存器34₇的数据b₅P₁、b₆P₁、b₄P₁和b₇P₁(参见图6中的寄存器34₇)，在每个运算周期中被馈送到加法电路。

在四运算周期的第一运算周期，数据b₄P₅+b₅P₁从加法电路38₄输出并且存入寄存器40₄(参见图6中的寄存器40₄)。

在第一运算周期供应给寄存器40₄的数据不被使用作为2-4-8DCT中的变换系数数据。变换系数数据被显示在图2中寄存器40₄的输出线路的左下方。

在四运算周期的第二运算周期通过与电路36₅输入的数据b₄P₅+b₅P₁和在第二运算周期从寄存器34₅输出的数据-b₇P₅和在第二运算周期从寄存器34₇输出的数据-b₆P₁被供应给加法电路38₄，从加法电路38₄输出数据b₄P₅+b₅P₁-b₇P₅-b₆P₁并且存入寄存器40₄(参见寄存器40₄)。在第二运算周期供应给寄存器40₄的数据不被使用作为2-4-8DCT中的变换系数数据F₅。变换系数数据被显示在图2中寄存器40₄的输出线路的左下方。

在四运算周期的第三运算周期中，从加法电路38₄输出数据-b₅P₅+b₄P₁并且存入寄存器40₄(参见寄存器40₄)。在第三运算周期供应给寄存器40₄的数据被使用作为2-4-8DCT中的变换系数数据。上面的数据是利用在图2中寄存器40₃的输出线路的左下部的星号(^*)表示。

在四运算周期的第四运算周期通过与电路36₅输入的数据-b₅P₅+b₄P₁和在第四运算周期从寄存器34₅输出的数据b₆P₅和在第四运算周期从寄存器34₇输出的数据-b₇P₁被供应给加法电路38₄，然后从加法电路38₄输出数据-b₅P₅+b₄P₁+b₆P₅-b₇P₁并且存入寄存器40₄(参见图6中的寄存器40₄)。在第四运算周期供应给寄存器40₄的数据被使用作为2-4-8DCT中的变换系数数据F₇。DCT系数F₇被显示在图2中寄存器40₄的输出线路的左下方。

通过完成上面的算术运算，在构成8×8数据块的一个行中包含的八段数据上的初次2-4-8DCT结束。在构成8×8数据块的下一个行后续的每一行执行如在上面所描述的相同的初次2-4-8DCT，其后对构成8×8数据块的所有的八行上的2-4-8DCT以类似的方式结束。在对所有的八行完成初次2-4-8DCT之后，在构成8×8数据块的八数据列的每个列上执行二次的2-4-8DCT，并且结束二次2-4-8DCT。通过完成二次2-4-8DCT获得的变换系数数据被用于输入的8×8象素数据的压缩。通过对在将传送的一图像数据中的每一8×8象素数据执行初次2-4-8DCT和二次2-4-8DCT，该图像数据被压缩并且可以被传送。

因此，根据本发明，由于8-8DCT器件和2-4-8DCT器件被配置为通过切换，在8-8DCT电路中使用的部分固定系数乘法电路能被使用作为2-4-8DCT中所需的固定系数乘法电路，所以通过在8-8DCT中管道处理型算术运算获得的高速计算特性在2-4-8DCT中可以被保持，而且甚至在小型化的8-8DCT和2-4-8DCT器件中仍然可以保持高速计算特性。第二实施例

图7是局部地示出根据发明第二实施例的8-8/2-4-8IDCT器件的结构的概要的方块图。图8也是局部地示出根据发明第二实施例的8-8/2-4-8IDCT器件的结构的概要的方块图。图9是说明构成根据本发明第二实施例的8-8/2-4-8IDCT器件的8-8IDCT运算的部分时序流程图。图10是说明构成根据本发明第二实施例的8-8/2-4-8IDCT器件的8-8IDCT运算的其余部分时序流程图。图11是说明构成根据本发明第二实施例的8-8/2-4-8IDCT器件的2-4-8IDCT运算的一部分时序流程图。图12是说明构成根据本发明第二实施例的8-8/2-4-8IDCT器件的2-4-8IDCT运算的其余部分时序流程图。通过在图8中的线Ⅱ-Ⅱ上叠加图7中的线Ⅱ-Ⅱ，可以示出8-8IDCT/2-4-8IDCT器件的整个结构。

因此，根据本实施例，由于8-8IDCT/2-4-8IDCT器件被配置为通过切换，在8-8IDCT电路中使用的部分固定系数乘法电路能被使用作为2-4-8IDCT中所需的固定系数乘法电路，所以通过在8-8IDCT中管道处理型算术运算获得的高速计算特性在2-4-8IDCT中可以被保持，而且甚至在小型化的8-8IDCT和2-4-8IDCT器件中仍然可以保持高速计算特性。

在描述8-8IDCT/2-4-8IDCT器件结构之前，在下面将首先描述用于在的8×8象素数据的每一条行或一个列上执行8-8IDCT的运算公式。

当通过以一维公式(52)的形式表示在上面的“相关技术描述”中描述的二维公式(18)，以及通过相对于h和x解公式(52)，如在公式(40)的情况下，获得的f(0)、f(1)、f(2)、f(3)、f(4)、f(5)、f(6)、f(7)以及F(0,v)、F(1,v)、F(2,v)、F(3,v)、F(4,v)、F(5,v)、F(6,v)和F(7,v)，被设置为以致使f(0)=f₀、f(1)=f₁、f(2)=f₂、f(3)=f₃、f(4)=f₄、f(5)=f₅、f(6)=f₆、f(7)=f₇以及F(0,v)=F₀、F(1,v)=F₁、F(2,v)=F₂，F(3,v)=F₃，F(4,v)=F₄，F(5,v)=F₅，F(6,v)=F₆以及F(7,v)=F₇时，并且作为结果的公式被改变以及重新排列以获得公式(53)。在公式(53)中的P₀到P₆是如公式(40)中一样相同的值。 $f\left(x\right)=\underset{h=0}{\overset{7}{\mathrm{\Σ}}}C\left(h\right)F(h,v)\cos \mathrm{\β}\…\left(52\right)$ 这里 $\mathrm{\β}\≡\frac{\mathrm{\πh}(2x+1)}{16}$

公式(54)是通过改变上面的公式(53)的右边获得的，公式(55)是通过重新整理公式(54)的右边获得的。

通过更进一步重新整理公式(55)的右边，得到公式(56)。通过将在公式(56)中的F₀、F₁、F₂、F₃、F₄、F₅、F₆以及F₇设置为公式(57)中的那些值，获得了公式(58)。

构成根据第二实施例的8-8IDCT/2-4-8IDCT器件110的8-8IDCT器件是根据公式(58)运算操作的。

接下来，在下面首先描述用于对构成8×8象素数据的每一行或一个列执行2-4-8IDCT的运算公式。

当通过以一维公式(52)的形式表示在上面的“相关技术描述”中描述的二维公式(18)，以及通过相对于h和x解公式(52)，如在公式(40)的情况下，获得的f(0)、f(1)、f(2)、f(3)、f(4)、f(5)、f(6)、f(7)以及F(0,z)、F(1,z)、F(2,z)、F(3,z)、F(4,z)、F(5,z)、F(6,z)和F(7,z)，被设置为以致使f(0)=f₀、f(1)=f₁、f(2)=f₂、f(3)=f₃、f(4)=f₄、f(5)=f₅、f(6)=f₆、f(7)=f₇以及F(0,v)=F₀、F(1,v)=F₁、F(2,v)=F₂，F(3,v)=F₃，F(4,v)=F₄，F(5,v)=F₅，F(6,v)=F₆以及F(7,v)=F₇时，并且作为结果的公式被改变以及重新排列以获得公式(60)。在公式(60)中的P₀到P₆是如公式(40)中一样相同的值。这里 $\mathrm{\β}\≡\frac{\mathrm{\πh}(2x+1)}{16}$

公式(61)是通过改变上面的公式(60)的右边获得的，公式(62)是通过重新整理公式(61)的右边获得的。

通过以与公式(63)相同的方式设置在公式(62)中的F₀+F₄、F₃+F₇、F₁+F₅、F₂+F₆、F₀-F₄、F₃-F₇、F₁-F₅、和F₂-F₆，得到公式(64)。构成根据第二实施例的8-8IDCT/2-4-8IDGT器件2-4-8IDCT器件是按照公式(64)运算操作的。

在8-8 IDCT情况下，MUX112选择的输出将被用于8×8变换系数数据(此后称为“8×8数据”)的初次IDCT的每一八段数据(对其执行8-8IDCT)或者输出通过初次IDCT获得在构成8-8数据的每一行中包含的八段数据的每个到每一相应的寄存器14₁到14₈，并且，在2-4-8IDCT情况下，选择的输出八段数据F₀到F₇的数据F₀到构成第一寄存器组113的寄存器14₁，数据F₁到寄存器14₅，数据F₂到寄存器14₃，数据F₃到寄存器14₇，数据F₄到寄存器14₂，数据F₅到寄存器14₆，数据F₆到寄存器14₄以及数据F₇到寄存器14₈。

在8-8IDCT情况下，构成第一MUX组15的MUX16₁₂、16₂、16₃₂、16₄、16₅、16₆、16₇、16₈选择“0”数据，以及在8-8IDCT情况下，MUX16₁₁和MUX16₃₁分别地选择寄存器14₂和寄存器14₄。在2-4-8IDCT情况下，MUX16₂、16₄到16₈分别地选择相应的寄存器14₃和14₄到14₈。在2-4-8IDCT情况下，MUX16₁₁、16₁₂、16₃₁和16₃₂分别地选择寄存器14₁、14₂、14₃和14₄。在8-8IDCT和2-4-8IDCT两者情况下，构成第二MUX组123的MUX124₁连接到寄存器22₁、22₂、22₃和22₄中的每一个的输出，选择四次寄存器22₁并且顺序输出四段数据。在8-8IDCT情况下，MUX124₂连接到寄存器22₁、22₂、22₃和22₄中的每一个的输出，选择四次寄存器22₃，并且顺序输出四段数据，并且在2-4-8IDCT情况下，选择四次寄存器22₂并且顺序输出四段数据。在8-8IDCT情况下，MUX124₃连接到寄存器22₁、22₂、22₃和22₄中的每一个的输出，按照寄存器22₂、22₄、22₄和22₂的顺序选择寄存器，并且按顺序输出四段数据，并且在2-4-8IDCT情况下，按照寄存器22₃、22₄、22₄和22₃的顺序选择寄存器，并且顺序输出四段数据。在8-8IDCT情况下，MUX124₄连接到寄存器22₁、22₂、22₃和22₄中的每一个的输出，按照寄存器22₄、22₃、22₂和22₄的顺序选择寄存器，并且按顺序输出四段数据，并且在2-4-8IDCT情况下，按照寄存器22₄、22₃、22₃和22₄的顺序选择寄存器，并且按顺序输出四段数据。在8-8IDCT情况下，MUX124₅连接到寄存器22₅、22₆、22₇和22₈中的每一个的输出，按照寄存器22₅、22₇、22₆和22₈的顺序选择寄存器，并且按顺序输出四段数据，并且在2-4-8IDCT情况下，选择四次寄存器22₅并且顺序输出四段数据。在8-8IDCT情况下，MUX124₆连接到寄存器22₅、22₆、22₇和22₈中的每一个的输出，按照寄存器22₆、22₅、22₈和22₇的顺序选择寄存器，并且按顺序输出四段数据，并且在2-4-8IDCT情况下，按照寄存器22₇、22₈、22₈和22₇的顺序选择寄存器并且按顺序输出四段数据。在8-8IDCT情况下，MUX124₇连接到寄存器22₅、22₆、22₇和22₈中的每一个的输出，按照寄存器22₇、22₈、22₅和22₆的顺序选择寄存器，并且按顺序输出四段数据，并且在2-4-8IDCT情况下，选择四次寄存器22₆并且按顺序输出四段数据。在8-8IDCT情况下，MUX124₈连接到寄存器22₅、22₆、22₇和22₈中的每一个的输出，按照寄存器22₈、22₆、22₇和22₅的顺序选择寄存器，并且按顺序输出四段数据，并且在2-4-8IDCT情况下，选择寄存器22₈、22₇、22₇和22₈并且顺序输出四段数据。

构成第一加/减法电路组125的加/减法电路126₁对按照第一排序和第四排序从MUX124₁顺序输出的四段数据中的数据和从MUX124₂顺序输出的四段数据中的数据执行加法运算，并且对于从MUX124₁和从MUX124₂按照第二排序和第三排序输出的四段数据中的数据执行减法运算；即，按照第一排序从MUX124₁输出的数据被加到按照第一排序从MUX124₂输出的数据上，对按照第四排序输出数据执行同样的加法运算，对按照第二排序和第三排序输出的数据执行类似的减法操作。在由加/减法电路126₁执行的减法运算中，从MUX124₁输出的数据中减去MUX124₂输出的数据。

构成第一加/减法电路组125的加/减法电路126₂按照第一排序和第四排序，对从MUX124₅顺序输出的四段数据中的数据和从MUX124₇顺序输出的四段数据中的数据执行加法运算，并且对于从MUX124₅和从MUX124₇按照第二排序和第三排序输出的四段数据中的数据执行减法运算；即，按照第一排序从MUX124₅输出的数据被加到按照第一排序从MUX124₇输出的数据上，对按照第四排序输出数据执行同样的加法运算，对按照第二排序和第三排序输出的数据执行类似的减法操作。在由加/减法电路126₂执行的减法运算中，从MUX124₅输出的数据中减去MUX124₇输出的数据。

构成第四寄存器组133的寄存器134₁，在8-8IDCT和2-4-8IDCT两者中，按顺序存储从P₅系数乘法电路32₂按顺序输出的四段数据的每个并且输出每一数据作为正值。构成第四寄存器组133的寄存器134₂，在8-8IDCT和2-4-8IDCT两者中按顺序存储从P₅系数乘法电路32₂按顺序输出的四段段数据的每个，并且输出按照第一排序和第三排序存储的数据为正值，输出将按照第二排序和第四排序存储的数据为负值。寄存器134₃，在8-8IDCT和2-4-8IDCT两者中存储从P₁系数乘法电路32₃按顺序输出的四段数据的每个，并且输出按照第一排序和第二排序存储的数据为正值，输出将按照第三排序和第四排序存储的数据为负值。

寄存器134₄存储按顺序从P₆/P₃系数乘法电路324输出的四段数据的每个，并且在8-8IDCT情况下，输出将按照第一排序、第二排序和第四排序输出的数据为正值，而将按照第三排序输出的数据为负值，在2-4-8IDCT情况下，输出所有的储存的数据中的每一个为正值。寄存器134₅存储按顺序从P₄/P₅系数乘法电路输出的四段数据的每个，并且在8-8IDCT情况下，输出将按照第一排序和第二排序输出的数据为正值，而将按照第三排序和第四排序输出的数据为负值，在2-4-8IDCT情况下，输出按照第一排序和第三排序输出的数据为正值，而将按照第二和第四排序输出的数据为负值。寄存器134₆存储从P₂系数乘法电路32₆按顺序输出的四段数据的每个，输出将按照第一排序和第四排序输出的数据为负值，输出将按照第二排序和第三排序输出的数据为负值。寄存器134₇存储从P₀/P₁系数乘法电路32₇按顺序输出的四段数据的每个，并且在8-8IDCT情况下，输出将按照第一排序到第三排序输出的数据为负值，而将按照第四排序输出的数据为正值，在2-4-8IDCT情况下，输出按照第一排序和第二排序输出的数据为正值，而按照第三排序和第四排序输出的数据为负值。

加法电路138₂对在寄存器134₁储存的数据、在寄存器134₂储存的数据和在寄存器134₃储存的数据执行加法运算。从加法电路138₂按顺序输出的数据被按顺序存入寄存器40₂。加法电路138₄对在寄存器134₄储存的数据、寄存器134₅储存的数据、存入寄存器134₆的数据以及寄存器134₇储存的数据执行加法运算。从加法电路138₄输出的数据被存在寄存器40₄中。

来自寄存器40₃的数据被供应给加法电路44的被加数输入端和减法电路42的被减数输入端，来自寄存器40₄的数据供应给加法电路44的加数输入端和减法电路42的减数输入端。从减法电路42输出的数据供应给构成第六寄存器组45的寄存器46，来自加法电路44的数据供应给构成第六寄存器组45的寄存器48。

此外，第二实施例的结构与在第一实施例的结构除了在上面描述那些结构之外是相同的。因此，在图7和图8中，与第一实施例中图1和图2中相同的零组件被给予同样的编号，对它们的描述被省略。

然而，寄存器134₁的结构是与寄存器34₁的结构一样的。加法电路18₁连接到寄存器14₁的输出和MUX16₂的输出，加法电路18₂连接到寄存器14₃的输出和MUX16₄的输出，加法电路18₃连接到寄存器14₅的输出和MUX16₄的输出，加法电路18₄连接到寄存器14₇的输出和MUX16₄的输出。此外，减法电路20₁连接到MUX16₁₁和MUX16₁₂每一个的输出，减法电路20₂连接到MUX16₃₁和MUX16₃₂的输出，减法电路20₃连接到寄存器14₆和MUX16₂₂，减法电路20₃连接到寄存器14₆的输出和MUX16₂₂的输出，减法电路20₄连接到寄存器14₆的输出和MUX16₄的输出。

接下来将参照图7到图12描述第二实施例中的运算过程。首先，将说明8-8IDCT中的运算过程。

在按照8-8DCT被压缩的8×8图像数据的列方向中存在的八段数据F₀到F₇的每一个被储入构成第一寄存器组113的每个相应的寄存器14₁到14₈。

由于MUX16₁₂、16₂、16₃₂、16₄、16₅、16₆、16₇和16₈已经选择“0”数据而MUX16₁₁和MUX16₃₃已经分别选择寄存器14₂和寄存器14₄，从加法电路18₁输出F₀=a₀，从加法电路18₂输出数据F₂=a₂，从加法电路18₃输出数据F₄=a₃，从加法电路18₄输出数据F₆=a₁，从减法电路20₁输出数据F₁=a₅，从减法电路20₂输出F₃=a₇，从减法电路20₃输出数据-F₅=a₆，从减法电路20₄输出数据-F₇=a₄。

从加法电路18₁到加法电路18₄按顺序输出的数据a₀到a₃通过寄存器22₁到寄存器22₄被输入到MUX124₁到MUX124₄。加/减法电路126对在四运算周期从第一周期到第四运算周期中的每个运算周期中顺序从MUX124₁输出的数据a₀和对四运算周期的从第一运算周期到第四运算周期中每个运算周期中顺序输出的数据a₃执行加法运算和减法运算，结果，按顺序输出数据a₀+a₃、数据a₀-a₃、数据a₀-a₃和数据a₀+a₃。

从加法/减法电路126₁按顺序输出的数据a₀+a₃、数据a₀-a₃、数据a₀-a₃和数据a₀+a₃被存储在寄存器30₁中(参见图9中的寄存器30₁)。在四运算周期的从第一运算周期到第四运算周期中的每个运算周期从MUX124₃输出的数据a₂、数据a₁、数据a₁、数据a₂，以及四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₄输出的数据a₁、数据a₂、数据a₂和数据a₁被按顺序存储进入寄存器30₃(参见图9中的寄存器30₃)。

在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₅输出的数据a₅、数据a₆、数据a₇和数据a₄被按顺序存储存储进入寄存器30₄(参见图10中的寄存器30₄)。在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₆输出的数据a₇、数据a₅、数据a₄和数据a₆被按顺序存入寄存器30₅(参见图10中的寄存器30₅)。在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中输出的数据a₆、数据a₄、数据a₅和数据a₇被存入寄存器30₆(参见图10中的寄存器30₆)。在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中输出的数据a₄数据a₇、数据a₆和数据a₅被按顺序存入寄存器30₇(参见图10中的寄存器30₇)。

按顺序存入寄存器30₁的数据被P₃系数乘法电路32₁中的固定系数P₃相乘而作为结果的数据按顺序存入寄存器134₁(参见图9中的寄存器134₁)。按顺序存入寄存器30₂的数据被P₅系数乘法电路32₂中的固定系数P₅相乘而作为结果的数据按顺序存入寄存器134₂(参见图9中的寄存器134₂)。按顺序存入寄存器30₃的数据被P₁系数乘法电路32₃中的固定系数P₁相乘而作为结果的数据按顺序存入寄存器134₃(参见图9中的寄存器134₃)。按顺序存入寄存器30₄的数据被P₆系数乘法电路324中的固定系数P₆相乘而作为结果的数据按顺序存入寄存器134₄(参见图10中的寄存器134₄)。按顺序存入寄存器30₅的数据被P₄/P₅系数乘法电路32₅中的固定系数P₄相乘而作为结果的数据按顺序存入寄存器134₅(参见图10中的寄存器134₅)。按顺序存入寄存器30₆的数据被P₂系数乘法电路32₆中的固定系数P₂相乘而作为结果的数据按顺序存入寄存器134₆(参见图10中的寄存器134₆)。按顺序存入寄存器30₇的数据被P₀/P₁系数乘法电路32₇中的固定系数P₀相乘而作为结果的数据按顺序存入寄存器134₇(参见图10中的寄存器134₇)。

加法电路138₂对从寄存器134₁、寄存器134₂和寄存器134₃馈送的每一数据按照四运算周期的第一运算周期到第四运算周期的顺序执行加法运算，输出数据(a₀+a₃)P₃+a₂P₅+a₁P₁，(a₀-a₃)P₃-a₁P₅+a₂P₁，(a₀-a₃)P₃+a₁P₅-a₂P₁，(a₀+a₃)P₃-a₂P₅-a₁P₁被按顺序存入寄存器40₂(参见图9中的寄存器40₂)。

加法电路138₄对从寄存器134₄、寄存器134₅和寄存器134₆馈送的每一数据按照四运算周期的第一运算周期到第四运算周期的顺序执行加法运算，并且输出数据a₅P₆+a₇P₄-a₆P₂-a₄P₀，a₆P₆+a₅P₄+a₄P₂-a₇P₀，-a₇P₆-a₄P₄+a₅P₂-a₆P₀，a₄P₆-a₆P₄-a₇P₂+a₅P₀被按顺序存入寄存器40₄(参见图9中的寄存器40₄)。

当存入寄存器40₂并且在每个第二运算周期输出的数据在寄存器40₄中存储并且并且在每个第二运算周期输出的数据在加法电路44中相乘时，在第一运算周期获得在对排列构成输入8×8数据块的列方向的八段数据F₀到数据F₇执行压缩之前存在的数据f₀到f₇的数据f₀，在第二运算周期获得在对八段数据F₀到数据F₇执行压缩之前存在的数据f₀到数据f₇的数据f₁，在第三运算周期获得在对八段数据F₀到数据F₇执行压缩之前存在的数据f₀到数据f₇的数据f₂，在第四运算周期获得在对八段数据F₀到数据F₇执行压缩之前存在的数据f₀到数据f₇的数据f₃。数据f₀、数据f₁、数据f₂以及数据f₃被按顺序存入寄存器48。在图8中，对应于八段数据F₀到数据F₇的将被存在寄存器48中的图像数据f₀到图像数据f₃显示在寄存器48的输出线路的下部。

此外，当在减法电路42中从寄存器40₃储存的并且在第二运算周期输出的数据中减去在寄存器40₄储存的并且在第二运算周期输出的数据时，在第一运算周期获得在对排列在构成输入8×8数据块的一列方向的八段数据F₀到数据F₇执行压缩之前存在的数据f₀到数据f₇的数据f₄，在第二运算周期获得在对八段数据F₀到数据F₇执行压缩之前存在的数据f₀到数据f₇的数据f₅，在第三运算周期获得在对八段数据F₀到数据F₇执行压缩之前存在的数据f₀到数据f₇的数据f₆，以及在第四运算周期获得在对八段数据F₀到数据F₇执行压缩之前存在的数据f₀到数据f₇的数据f₇。数据f₄、数据f₅、数据f₆和数据f₇按顺序存入寄存器46(参见图10中的寄存器46)。在图8中，对应于八段数据F₀到数据F₇的将被存在寄存器46中的图像数据f₄到图像数据f₇显示在寄存器48的输出线路的下部。

通过完成上面的算术运算，在构成8×8数据块的一个列中包含的八段数据上的初次8-8IDCT结束。在构成8×8数据块的下一个列后续的每一列执列如在上面所描述的相同的初次8-8IDCT，其后对构成8×8数据块的所有的八个列上的8-8IDCT以类似的方式结束。在对所有的八行完成初次8-8IDCT之后，对在构成8×8数据块的每个行中包含的八段数据执行二次8-8IDCT(为IDCT进行变换数据)。通过完成对每一8×8段数据将执行的初次8-8IDCT和二次8-8IDCT，可以再现通过8-8DCT压缩的传送的图像数据。

接下来，将描述2-4-8IDCT的运算。排列在从MUX112按顺序传送的8×8变换系数中列方向的，通过执行2-4-8DCT获得的8×8数据块的八段数据F₀到数据F₇的每一个被存入构成第一寄存器组113的每一寄存器14₁到寄存器14₈，如下所述：即，数据F₀被存储入寄存器14₁中，数据F₄存入寄存器14₂中，数据F₂存入寄存器14₃中，数据F₆存入寄存器14₄中，数据F₁存入寄存器14₅中，数据F₅存入寄存器14₆中，数据F₃存入寄存器14₇中以及数据F₇存入寄存器14₈中。

由于MUX16₂、MUX16₄到MUX16₈已经选择相应的寄存器14₁、寄存器14₄到寄存器，以及MUX16₁₁、MUX16₁₂、MUX16₃₁、MUX16₃₂已经选择相应的寄存器14₁、寄存器14₃、寄存器14₃、寄存器14₄，从加法电路18₁输出数据F₀+F₄=b₀，从加法电路18₂输出数据F₂+F₆==b₃，从加法电路18₃输出数据F₁+F₅=b₂，从加法电路18₄输出数据F₃+F₇=b₁，从减法电路20₁输出数据F₀-F₄=b₄，从减法电路20₂输出F₂-F₆=b₇，从减法电路20₄输出数据F₃-F₇=b₅。

从加法电路18₁到加法电路18₄输出的数据b₀到数据b₃通过寄存器22₁到寄存器22₄输入到MUX124₁到MUX124₄。通过加法和减法电路126₁按顺序对如下数据执行加法运算和减法运算，包括对四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₁输出的数据b₀，以及对四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₂输出的数据b₃，作为产生的结果，按顺序输出数据b₀+b₃、数据b₀-b₃、数据b₀-b₃、以及数据b₀+b₃。按顺序从加/减法电路126₁输出的数据b₀+b₃、数据b₀-b₃、数据b₀-b₃以及b₀+b₃被存在寄存器30₁中(参见图11中的寄存器30₁)。

在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₃输出的数据b₂、数据b₁、数据b₁和数据b₂被按顺序存入寄存器30₂(参见图11中的寄存器30₂)，而在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₄输出的数据b₁、数据b₂、数据b₂和数据b₁被按顺序存入寄存器30₃(参见图11中的寄存器30₃)。

通过加法和减法电路126₂按顺序对如下数据执行加法运算和减法运算，包括对四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₅输出的数据b₄、数据b₄、数据b₄以及数据b₄，以及对四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₇输出的数据b₇、数据b₇、数据b₇和数据b₇，以及从加/减法电路126₂输出数据b₄+b₇、数据b₄-b₇、数据b₄-b₇以及数据b₄+b₇。数据b₄+b₇、数据b₄-b₇、数据b₄-b₇以及数据b₄+b₇被按顺序存入寄存器30₄(参见图11中的寄存器30₄)。

在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₆输出的数据b₆、数据b₅、数据b₅和数据b₆被按顺序存入寄存器30₅(参见图11中的寄存器30₅)。在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₇输出的数据b₇、数据b₇、b₇以及b₇都未被MUX28₂选择，而且由MUX28₂选择的四段“0”数据被按顺序存入寄存器30₆(参见图11中的寄存器30₆)。在四运算周期的从第一运算周期到第四运算周期中的每个运算周期中从MUX124₈输出的数据b₅、数据b₆、数据b₅被按顺序存入寄存器30₇(参见图11中的寄存器30₇)。

按顺序存入寄存器30₁的每一数据被P₃系数乘法电路32₁中的固定系数P₃相乘，产生的结果数据被按顺序存入寄存器134₁(参见图11中的寄存器134₁)。按顺序存入寄存器30₂的每一数据被P₅系数乘法电路32₂中的固定系数P₅相乘，产生的结果数据被按顺序存入寄存器134₂(参见图11中的寄存器134₂)。按顺序存入寄存器30₃的每一数据被P₁系数乘法电路32₁中的固定系数P₁相乘，产生的结果数据被按顺序存入寄存器134₃(参见图11中的寄存器134₃)。按顺序存入寄存器30₄的每一数据被P₆/P₃系数乘法电路324中的固定系数P₃相乘，产生的结果数据被按顺序存入寄存器134₄(参见图12中的寄存器134₄)。按顺序存入寄存器30₅的每一数据被P₄/P₅系数乘法电路32₅中的固定系数P₅相乘，产生的结果数据被按顺序存入寄存器134₅(参见图12中的寄存器134₅)。按顺序存入寄存器30₆的每一数据被P₂系数乘法电路32₆中的固定系数P₂相乘，产生的结果数据被按顺序存入寄存器134₆(参见图12中的寄存器134₆)。按顺序存入寄存器30₇的每一数据被P₀/P₁系数乘法电路32₇中的固定系数P₁相乘，产生的结果数据被按顺序存入寄存器134₇(参见图12中的寄存器134₇)。

在四运算周期的从第一运算周期到第四运算周期中的每个运算周期从寄存器134₁、134₂和134₃输出的数据在加法电路138₂中相加，数据(b₀+b₃)P₃+b₂P₅+b₁P₁作为在第一运算周期获得的数据从加法电路138₂输出，(b₀-b₃)P₃-b₁P₅+b₂P₁作为在第二运算周期获得的数据输出，数据(b₀-b₃)P₃+b₁P₅-b₂P₁作为在第三运算周期获得的数据输出，数据(b₀+b₃)P₃-b₂P₅-b₁P₁作为在第四运算周期获得的数据输出，这些数据被顺序存入寄存器40₂。在存储顺序上，将被按顺序存入寄存器40₂的数据包括对应于输入的八段数据F₀到数据F₇的出自象素数据f₀到象素数据f₇的数据f₀、数据f₂、数据f₄以及数据f₆(相当于公式(64)中的f₀、f₂、f₁和f₆)。在图8，本象素数据f₀，象素数据f₂，象素数据f₄以及象素数据f₆是显示在寄存器40₂的输出线路的下部。

在四运算周期的从第一运算周期到第四运算周期中的每个运算周期从寄存器134₄、寄存器134₅和寄存器134₆输出的数据在加法电路138₂中相加，数据(b₄+b₇)P₃++b₆P₅+b₅P₁作为在第一运算周期获得的数据从加法电路138₄输出，(b₄-b₇)P₃-b₅P₅+b₆P₁作为在第二运算周期获得的数据输出，数据(b₄-b₇)P₃+b₆P₅-b₆P₁作为在第三运算周期获得的数据输出，数据(b₄+b₇)P₃-b₆P₅-b₅P₁作为在第四运算周期获得的数据输出，这些数据被顺序存入寄存器40₄。在存储顺序上，将被按顺序存入寄存器40₄的数据包括对应于输入的八段数据F₀到数据F₇的出自象素数据f₀到象素数据f₇的数据f₁、数据f₂、数据U以及数据f₆(相当于公式(64)中的f₁、f₃、f₅和f₇)。在图8中，象素数据f₁、象素数据f₃、象素数据f₅以及象素数据f₇被显示在寄存器40₄的输出线路的下部。

通过完成上面的算术运算，在构成8×8数据块的一个列中包含的八段数据上的初次2-4-8IDCT结束。在构成8×8数据块的下一个列后续的每一列上执行如在上面所描述的相同的初次2-4-8IDCT，其后对构成8×8数据块的所有的八个列上的2-4-8IDCT以类似的方式结束。在对所有的八个列完成初次2-4-8IDCT之后，对在构成8×8数据块的每个列中包含的八段八数据执行二次2-4-8IDCT(为IDCT进行变换数据)。通过对在将传送的一图像数据中的每一8×8象素数据执行初次2-4-8IDCT和二次2-4-8IDCT，按2-4-8DCT压缩的图像数据可以被再现。

因此，根据本提出发明，由于8-8IDCT以及2-4-8IDCT器件被配置为通过切换，在8-8IDCT电路中使用的部分固定系数乘法电路能被使用作为2-4-8IDCT中所需的固定系数乘法电路，所以通过在8-8IDCT中管道处理型算术运算获得的高速计算特性在2-4-8DCT中可以被保持，而且甚至在小型化的8-8IDCT和2-4-8IDCT器件中仍然可以保持高速计算特性。第三实施例

图13是局部地示出根据本发明第三实施例的16-16/2-8-16DCT器件的电结构的概要的方块图。图14是局部地示出根据本发明第三实施例的16-16/2-8-16DCT器件的电结构的概要的方块图。通过在图14中的行Ⅲ-Ⅲ上叠加图13中的行Ⅲ-Ⅲ，可以示出16-16DCT/2-8-16DCT器件的整个结构。第三实施例的16-16/2-8-16DCT的结构与第一实施例和和第二实施例的结构有很大的不同，即，16-16DCT或2-8-16DCT是在将被输入的16×16段的象素数据上执行的。在16-16DCT情况下，16-16DCT/2-8-16DCT器件210根据通过解压缩以及重新排列公式(17)获得的判定公式(65)执行算术运算，在2-8-16DCT情况下，根据通过解压缩和重新整理公式(21)获得的判定公式(66)执行算术运算。在判定公式(66)中的值e₀到值e₁₅是由公式(67)给出的，在判定公式(66)中的值g₀到值g₁₅是由公式(68)给出的。

在公式(65)和公式(66)中的值P₀到P₁₅是如下的：P₀=cos(15π/32)=-cos(17π/32)=0.09801714034…P₁=cos(14π/32)=-cos(18π/32)=0.195090322…P₂=cos(13π/32)=-cos(19π/32)=0.2902846773…P₃=cos(12π/32)=-cos(20π/32)=0.3826834324…P₄=cos(11π/32)=-cos(21π/32)=0.4713967368…P₅=cos(10π/32)=-cos(22π/32)=0.555570233…P₆=cos(9π/32)=-cos(23π/32)=0.634393842…P₇=cos(8π/32)=-cos(24π/32)=0.707106781…P₈=cos(7π/32)=-cos(25π/32)=0.7730104534…P₉=cos(6π/32)=-cos(26π/32)=0.8314696123…P₁₀=cos(5π/32)=-cos(27π/32)=0.8819212644…P₁₁=cos(4π/32)=-cos(28π/32)=0.9238795325…P₁₂=cos(3π/32)=-cos(29π/32)=0.9567403357…P₁₃=cos(2π/32)=-cos(30π/32)=0.9807852804…P₁₄=cos(π/32)=-cos(31π/32)=0.9951847276…P₁₅=cos(0π/32)=-cos(π)=1

此实施例的16-16DCT₂-8-16DCT210被构造为，固定系数乘法电路的一部分是由16-16DCT和2-8-16DCT共同使用的，以执行管道型高速算术运算，并且甚至在小型化的电路中也可以执行16-16DCT和2-8-16DCT。

第三实施例的16-16DCT/2-8-16DCT器件的组成包括：一个MUX212，构成第一寄存器组213的十六个寄存器14₁到寄存器14₁₆，构成第一加法电路组217的八个加法电路18₁到18₈，构成减法电路组219的八个减法电路20₁到减法电路20₈，构成第二寄存器组22₁的十六个寄存器22₁到寄存器22₁₆，构成第一MUX组22₃的十六个MUX224₁到MUX224₁₆，构成第一加/减法电路组225的两个加/减法电路226₁和加/减法电路226₂，构成第二MUX组227的两个MUX28₁和MUX28₂，构成第三寄存器组229的十五个寄存器30₁到寄存器30₁₅，P₇系数乘法电路232₁，P₁₁系数乘法电路232₂，P₃系数乘法电路232₃，P₁₃系数乘法电路232₄，P₉系数乘法电路232₅，P₅系数乘法电路232₆，P₁系数乘法电路232₇，P₁₄/P₇系数乘法电路232₈，P₁₂/P₁₁系数乘法电路232₉，P₁₀/P₃系数乘法电路232₁₀，P₈/P₁₃系数乘法电路232₁₁，P₆/P₉系数乘法电路232₁₂，P₄/P₅系数乘法电路232₁₃，P₂系数乘法电路232₁₄，P₀/P₁系数乘法电路232₁₅，构成第四寄存器组233的十五个寄存器234₁到寄存器234₁₅，构成第二加法电路组237的六个加法电路238₁到加法电路238₆，八个加法电路236₁到加法电路236₉，以及构成第五寄存器组39的六个寄存器40₁到寄存器40₆。在图13，每个寄存器14₁到寄存器14₆被显示为R。

MUX212选择的输出被执行初次DCT的十六段图片数据的每一个，它是包含在构成由16×16段图片数据组成的块的每一行中，或选择输出从初次DCT获得的十六段图片数据的每一个，它是包含在构成由16×16段图片数据组成的块的每一列中。在下文中，从MUX212输出的每一个十六段数据被称为数据f₀到数据f₁₅。MUX212，在16-16DCT情况下，将数据f₀存入构成第一寄存器组213的寄存器14₁，f₁₅存入寄存器14₂，f₁存入寄存器14₃，f₁₄存入寄存器14₄，f₂存入寄存器14₅，f₁₃存入寄存器14₆，f₃存入寄存器14₇，f₁₂存入寄存器14₈，f₄存入寄存器14₉，f₁₁存入这寄存器14₁₀，f₅存入寄存器14₁₁，f₁₀存入寄存器14₁₂，f₆存入寄存器14₁₃，f₉存入寄存器14₁₄，f₇存入寄存器14₁₅和f₈存入寄存器14₁₆，以及，在2-4-8DCT情况下，存储f₀到f₁₅到相应的寄存器14₁到寄存器14₁₆。

构成第一加法电路组217的每一加法电路18₁到18₉，在16-16DCT和2-8-16DCT两者的情况下，对在两个寄存器中存储的数据执行加法运算。即，加法电路18₁把存储在寄存器14₁中的数据加到存储在寄存器14₂中的数据上。加法电路18₂把存储在寄存器14₃中的数据加到存储在寄存器14₄中的数据上。加法电路18₃把存储在寄存器14₅中的数据加到存储在寄存器14₆中的数据上。加法电路18₄把存储在寄存器14₇中的数据加到存储在寄存器14₈中的数据上。加法电路18₅把存储在寄存器14₉中的数据加到存储在寄存器14₁₀中的数据上。加法电路18₆把存储在寄存器14₁₁中的数据加到存储在寄存器14₁₂中的数据上。加法电路18₇把存储在寄存器14₁₃中的数据加到存储在寄存器14₁₄中的数据上。加法电路18₈把存储在寄存器14₁₅中的数据加到存储在寄存器14₁₆中的数据上。

每一减法电路20₁到20₈，在16-16DCT和2-8-16DCT两者的情况下，对在两个寄存器中存储的数据执行减法运算。即，减法电路20₁从存储在寄存器14₁中的数据中减去存储在寄存器14₂中的数据。减法电路20₂从存储在寄存器14₃中的数据中减去存储在寄存器14₄中的数据。减法电路20₃从存储在寄存器14₅中的数据中减去存储在寄存器14₆中的数据。减法电路20₄从存储在寄存器14₇中的数据中减去存储在寄存器14₈中的数据。减法电路20₅从存储在寄存器14₉中的数据中减去存储在寄存器14₁₀中的数据。减法电路20₆从存储在寄存器14₁₁中的数据中减去存储在寄存器14₁₂中的数据。减法电路20₇从存储在寄存器14₁₃中的数据中减去存储在寄存器14₁₄中的数据。减法电路20₈从存储在寄存器14₁₅中的数据中减去存储在寄存器14₁₆中的数据。

构成第二寄存器组22₁的寄存器22₁临时存储从加法电路18₁输出的数据。寄存器22₂临时存储从加法电路18₂输出的数据。寄存器22₃临时存储从加法电路18₃输出的数据。寄存器22₄临时存储从加法电路18₄输出的数据。寄存器22₅临时存储从加法电路18₅输出的数据。寄存器22₆临时存储从加法电路18₆输出的数据。寄存器22₇临时存储从加法电路18₇输出的数据。寄存器22₈临时存储从加法电路18₈输出的数据。

寄存器22₉临时存储从减法电路20₁输出的数据。寄存器22₁₀临时存储从减法电路20₂输出的数据。寄存器22₁₁临时存储从减法电路20₃输出的数据。寄存器22₁₂临时存储从减法电路20₄输出的数据。寄存器22₁₃临时存储从减法电路20₅输出的数据。寄存器22₁₄临时存储从减法电路20₆输出的数据。寄存器22₁₅4临时存储从减法电路20₇输出的数据。寄存器22₁₆临时存储从减法电路20₈输出的数据。

在16-16DCT情况下，在构成第一MUX组223的MUX224₁到MUX224₄中的选择数据的操作是如下所述的：

MUX224₁连接到每一寄存器22₁到寄存器22₈的输出并且按照寄存器22₁、22₄、22₅、22₈、22₁,22₄,22₅和22₈的顺序选择寄存器，并且按顺序输出八段数据。MUX224₂连接到每一寄存器22₁到寄存器22₈的输出并且按照寄存器22₂、22₃、22₆、22₇、22₂,22₃,22₆和22₇的顺序选择寄存器，并且按顺序输出八段数据。MUX224₃连接到每一寄存器22₁到寄存器22₈的输出并且按照寄存器22₁、22₄、22₅、22₈、22₂,22₃,22₆和22₇的顺序选择寄存器，并且按顺序输出八段数据。MUX224₄连接到每一寄存器22₁到寄存器22₈的输出并且按照寄存器22₂、22₃、22₆、22₇、22₁、22₄、22₅和22₈的顺序选择寄存器，并且按顺序输出八段数据。

在2-8-16DCT情况下在MUX224₁到MUX224₈中选择数据的运算操作是如下所述的：

MUX224₁连接到每一寄存器22₁到22₈的输出并且按照寄存器22₁、22₄、22₅、22₈、22₁、22₄、22₅以及22₉的顺序选择寄存器，并且按顺序输出八段数据。MUX224₂连接到每一寄存器22₁到22₈的输出，并且按照寄存器22₂、22₃、22₅、22₇、22₂、22₂、22₃、22₆以及22₇的顺序选择寄存器，并且按顺序输出八段数据。MUX224₃连接到每一寄存器22₁到22₈的输出，并且按照寄存器22₁、22₈、22₄、22₅、22₂、22₃、22₆以及22₇的顺序选择寄存器，并且按顺序输出八段数据。MUX224₄连接到每一寄存器22₁到22₈的输出，并且按照寄存器22₂、22₃、22₆、22₇、22₁、22₄、22₅以及22₈的顺序选择寄存器，并且按顺序输出八段数据。

在16-16DCT情况下，在MUX224₅到MUX224₈中选择数据的运算操作是如下所述的：

MUX224₅连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₁、22₈、22₆、22₃、22₇、22₂、22₅和22₄的顺序选择寄存器，并且按顺序输出八段数据。MUX224₆连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₂、22₇、22₁、22₇、22₄、22₅、22₃和22₆的顺序选择寄存器，并且按顺序输出八段数据。MUX224₇连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₃、22₆、22₄、22₅、22₁、22₈、22₂和22₂的顺序选择寄存器，并且按顺序输出八段数据。MUX224₈连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₄、22₅、22₇、22₂、22₃、22₆、22₁和22₈的顺序选择寄存器，并且按顺序输出八段数据。

在2-8-16DCT情况下在MUX224₅到MUX224₈中选择数据的运算操作是如下所述的：

MUX224₅连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₃、22₆、22₂、22₇、22₁、22₈、22₄和22₅的顺序选择寄存器，并且按顺序输出八段数据。MUX224₆连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₂、22₈、22₄、22₅、22₂、22₇、22₃和22₆的顺序选择寄存器，并且按顺序输出八段数据。MUX224₇连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₄、22₅、22₁、22₈、22₃、22₆、22₂和22₇的顺序选择寄存器，并且按顺序输出八段数据。MUX224₈连接到每一寄存器22₁到寄存器22₈的输出，并且按照寄存器22₂、22₇、22₃、22₆、22₄、22₅、22₁和22₈的顺序选择寄存器，并且按顺序输出八段数据。

在16-16DCT以及2-8-16DCT之间，构成第一MUX组223的MUX224₉到MUX224₁₆中的选择数据的操作是不同的：首先，对于16-16DCT，MUX224₉到MUX224₁₆中的选择数据的运算操作如下：

MUX224₉连接到寄存器22₉到22₁₆的每一输出并且按照寄存器22₉到寄存器22₁₆的顺序选择寄存器，以及按照顺序22₉、22₁₄、22₁₅、22₁₃、22₁₂、22₁₀、22₁₁以及22₁₆的顺序选择寄存器。MUX224₁₀连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₀、22₉、22₁₂、22₁₁、22₁₄、22₁₃、22₁₆以及22₁₅的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₁连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₁、22₁₃、22₉、22₁₅、22₁₀、22₁₆、22₁₂以及22₁₄的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₂连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₂、22₁₅、22₁₁、22₉、22₁₆、22₁₄、22₁₀以及22₁₃的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₃连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₃、22₁₀、22₁₄、22₉、22₁₁、22₁₅以及22₁₂的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₄连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₄、22₁₂、22₁₆、22₁₀、22₁₅、22₉,22₁₃以及22₁₁的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₅连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₅、22₁₆、22₁₃、22₁₄、22₁₁、22₁₂、22₉以及22₁₀的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₆连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₆、22₁₁、22₁₀、22₁₂、22₁₃、22₁₅、22₁₄以及22₉的顺序选择寄存器，并且按顺序输出八段数据。

接下来，在下面将描述对于2-8-16DCT，MUX22₉到到MUX22₁₆中选择数据的操作运算。

MUX224₉连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₉、22₁₂、22₁₃、22₁₆、22₉、22₁₂、22₁₃以及22₁₆的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₀连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₉、22₁₆、22₁₂、22₁₃、22₁₀、22₁₁、22₁₄以及22₁₅的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₁连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₀、22₁₁、22₁₄、22₁₅、22₉、22₁₂、22₁₃以及22₁₆的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₂连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₉、22₁₆、22₁₁、22₁₄、22₁₀、22₁₅、22₁₂以及22₁₃的顺序选择寄存器并且按顺序输出八段数据。MUX224₁₃连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₀、22₁₅、22₉、22₁₆、22₁₂、22₁₃、22₁₁以及22₁₄的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₄连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₁、22₁₄、22₁₂、22₁₃、22₉、22₁₆、22₁₀以及22₁₅的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₅连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₀、22₁₁、22₁₄、22₁₅、22₁₀、22₁₁、22₁₃以及22₁₄的顺序选择寄存器，并且按顺序输出八段数据。MUX224₁₆连接到每一寄存器22₉到寄存器22₁₆的输出，并且按照寄存器22₁₂、22₁₃、22₁₀、22₁₅、22₁₁、22₁₄、22₉以及22₁₆的顺序选择寄存器并且按顺序输出八段数据。

构成加/减法电路组225的加/减法电路226₁，在16-16DCT以及2-8-16DCT两个情况下，对按照从MUX224₁顺序输出的八段数据的第一排序到第四排序和从MUX224₂顺序输出的八段数据的第一排序到第四排序输出的数据执行加法运算，以及对于按照从MUX224₁顺序输出的八段数据的第五排序到第八排序和从MUX224₂顺序输出的八段数据的第五排序到第八排序执行减法运算。

即，加/减法电路226₁从MUX224₁输出的数据中减去MUX224₂输出的数据。加/减法电路22₆₃，在16-16DCT以及2-8-16DCT两个情况下，对按照从MUX224₉顺序输出的八段数据的第一排序到第四排序和从MUX224₁₅顺序输出的八段数据的第一排序到第四排序输出的数据执行加法运算，以及对于按照从MUX224₉顺序输出的八段数据的第五排序到第八排序和从MUX224₁₅顺序输出的八段数据的第五排序到第八排序执行减法运算。

加/减法电路226₂从MUX224₉输出的数据中减去MUX224₁₅输出的数据。

构成第二MUX组227的MUX28₁，在16-16DCT情况下，选择从MUX224₉顺序输出的八段数据，在2-8-16DCT情况下，选择从加/减法电路226₂按顺序输出的数据。

构成第二MUX组227的MUX28₁，在16-16DCT情况下，选择从MUX224₉顺序输出的八段数据，在2-8-16DCT情况下，选择从加/减法电路226₂按顺序输出的数据。MUX28₂，在16-16DCT情况下，选择从MUX224₁₅按顺序输出的八段数据，在2-4-8DCT情况下，不选择从224₁₅按顺序输出的八段数据而是选择八次“0”，它对应于MUX28₂的八个运算周期。

构成第三寄存器组229的寄存器30₁按顺序存储从加/减法电路226₁按顺序输出的八段数据的运算结果。寄存器30₃按顺序存储从MUX224₃按顺序输出的八段数据。寄存器30₃按顺序存储从MUX224₄按顺序输出的八段数据。寄存器30₄按顺序存储从MUX224₅按顺序输出的八段数据。寄存器30₅按顺序存储从MUX224₆按顺序输出的八段数据。寄存器30₆按顺序存储从MUX224₇按顺序输出的八段数据。寄存器30₇按顺序存储从MUX224₈按顺序输出的八段数据。

寄存器30₈按顺序存储从MUX224₉按顺序输出的八段数据的运算结果。寄存器30₉按顺序存储从MUX224₁₀按顺序输出的八段数据。寄存器30₁₀按顺序存储从MUX224₁₁按顺序输出的八段数据。寄存器30₁₁按顺序存储从MUX224₁₂按顺序输出的八段数据。寄存器30₁₂按顺序存储从MUX224₁₃按顺序输出的八段数据。寄存器30₁₃按顺序存储从MUX224₁₄按顺序输出的八段数据。寄存器30₁₅按顺序存储从MUX224₁₆按顺序输出的八段数据。

P₇系数乘法电路232₁到P₁系数乘法电路232₇中的每一个，在16-16DCT和2-8-16DCT情况下，用一相同的固定系数乘从每一寄存器输出的数据。即，P₇系数乘法电路232₁用固定系数P₇乘从寄存器30₁按顺序输出的每个八段数据。P₁₁系数乘法电路232₂用固定系数P₁₁乘从寄存器30₃按顺序输出的每个八段数据。P₃系数乘法电路232₃用固定系数P₃乘从寄存器30₃按顺序输出的每个八段数据。P₁₃系数乘法电路232₄用固定系数P₁3乘从寄存器30₄按顺序输出的每个八段数据。P₉系数乘法电路232₅用固定系数P₉乘从寄存器30₅按顺序输出的每个八段数据。P₅系数乘法电路232₆用固定系数P₅乘每一个八段数据。P₁系数乘法电路232₇用固定系数P₁乘从寄存器30₇按顺序输出的每个八段数据。

P₁₄/P₇系数乘法电路232₈到P₄/P₅系数乘法电路232₁₅的每一个，在16-16DCT和2-8-16DCT情况下，被适于切换固定系数以及利用另外一个固定系数执行乘法。即，P₁₄/P₇系数乘法电路232₈，在16-16DCT情况下，用固定系数P₁₄乘从寄存器30₈按顺序输出的每一个八段数据，以及在2-4-16DCT情况下，用固定系数P₇乘从寄存器30₈按顺序输出的每一个八段数据。P₁₂/P₁₁系数乘法电路232₉，在16-16DCT情况下，用固定系数P₁₂乘从寄存器30₉按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₁1乘从寄存器30₉按顺序输出的每一个八段数据。P₁₀/P₃系数乘法电路232₁₀，在16-16DCT情况下，用固定系数P₁₀乘从寄存器30₁₀按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₃乘从寄存器30₁₀按顺序输出的每一个八段数据。P₈/P₁₃系数乘法电路232₁₁，在16-16DCT情况下，用固定系数P₈乘从寄存器30₁₁按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₁₃乘从寄存器30₁₀按顺序输出的每一个八段数据。P₆/P₉系数乘法电路232₁₂，在16-16DCT情况下，用固定系数P₆乘从寄存器30₁₂按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₉乘从寄存器30₁₂按顺序输出的每一个八段数据。P₄/P₅系数乘法电路232₁₃，在16-16DCT情况下，用固定系数P₄乘从寄存器30₁₃按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₅乘从寄存器30₁₃按顺序输出的每一个八段数据。P₂系数乘法电路232₁₄用固定系数P₂乘从寄存器30₁₄按顺序输出的每个八段数据。P₀/P₁系数乘法电路232₁₅，在16-16DCT情况下，用固定系数P₀乘从寄存器30₁₅按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₁乘从寄存器30₁₅按顺序输出的每一个八段数据。

构成第四寄存器组233的每一寄存器234₁、234₃、234₅和234₁₄，在16-16DCT以及2-8-16DCT情况下，如下所述地按顺序存储数据并且输出数据：

寄存器234₁按顺序存储从P₇系数乘法电路232₁按顺序输出的每个八段数据，并且按顺序输出每一数据为正值。

寄存器234₃按顺序存储从P₃系数乘法电路232₃按顺序输出的每个八段数据，并且将要按照第一排序、第四排序、第五排序和第八排序输出的数据作为正值输出，而要按照第二排序、第三排序、第六排序和第七排序输出的作为负值输出。寄存器234₅按顺序存储从P₉系数乘法电路232₅按顺序输出的每个八段数据，并且将要按照第一排序、第三排序、第五排序和第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第八排序输出的作为负值输出。寄存器234₁₄按顺序存储从P₂系数乘法电路232₁₄按顺序输出的每个八段数据，并且将要按照第一排序、第四排序、第五排序和第八排序输出的数据作为正值输出，而要按照第二排序、第三排序、第六排序和第七排序输出的作为负值输出。

寄存器234₂按顺序存储从P₁₁系数乘法电路232₂按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第四排序、第六排序输出的数据作为正值输出，而要按照第二排序、第三排序、第五排序、第七排序和第八排序输出的数据作为负值输出。以及，在2-8-16DCT情况下，将要按照第一排序、第二排序、第六排序和第七排序输出的数据作为正值输出，而要按照第三排序、第四排序、第五排序和第八排序输出的数据作为负值。

寄存器234₄按顺序存储从P₁3系数乘法电路232₄按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第三排序、第五排序和第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第八排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第二排序、第四排序、第五排序和第八排序输出的数据作为正值输出，而要按照第一排序、第三排序、第六排序和第七排序输出的数据作为负值。

寄存器234₆按顺序存储从P₅系数乘法电路232₆按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第三排序、第五排序以及第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第八排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第二排序、第三排序、第五排序和第八排序输出的数据作为正值输出，而要按照第一排序、第四排序、第六排序和第七排序输出的数据作为负值。

寄存器234₇按顺序存储从P₁系数乘法电路232₇按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第三排序、第五排序以及第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第八排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第二排序、第三排序、第五排序和第七排序输出的数据作为正值输出，而要按照第一排序、第四排序、第六排序和第八排序输出的数据作为负值。

寄存器234₈按顺序存储从P₁₄/P₇系数乘法电路232₈按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第三排序、第五排序以及第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第八排序输出的数据作为负值输出，以及在2-8-16DCT情况下，要被输出的每一数据作为正值输出。

寄存器234₉按顺序存储从P₁₂/P₁₁系数乘法电路232₉按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第二排序、第七排序以及第八排序输出的数据作为正值输出，而要按照第三排序到第六排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第一排序、第二排序、第四排序、第六排序和第七排序输出的数据作为正值输出，而要按照第三排序、第五排序和第八排序输出的数据作为负值。

寄存器234₁₀按顺序存储从P₁₀/P₃系数乘法电路232₁₀按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序和第三排序输出的数据作为正值输出，而要按照第二排序、以及第四排序到第八排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第一排序和第四排序到第八排序输出的数据作为正值输出，而要按照第二排序和第三排序输出的数据作为负值。

寄存器234₁₁按顺序存储从P₈/P₁₃系数乘法电路232₁₁按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序和第四排序到第六排序输出的数据作为正值输出，而要按照第二排序、第三排序、第七排序以及第八排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第一排序、第四排序、第六排序和第八排序输出的数据作为正值输出，而要按照第二排序、第三排序、第五排序和第七排序输出的数据作为负值。

寄存器234₁₂按顺序存储从P₆/P₉系数乘法电路232₁₂按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第三排序、第五排序以及第六排序输出的数据作为正值输出，而要按照第四排序、第七排序和第八排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第一排序、第三排序、第五排序和第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第七排序输出的数据作为负值。

寄存器234₁₃按顺序存储从P₄/P₅系数乘法电路232₁₃按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序、第三排序和第五排序到第八排序输出的数据作为正值输出，而要按照第二排序以及第四排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第一排序、第四排序、第五排序和第八排序输出的数据作为正值输出，而要按照第二排序、第三排序、第六排序和第七排序输出的数据作为负值。

寄存器234₁₅按顺序存储从P₀/P₁系数乘法电路232₁₅按顺序输出的每个八段数据，以及在16-16DCT的情况下，将要按照第一排序到第四排序和第六排序到第八排序输出的数据作为正值输出，而要按照第五排序输出的数据作为负值输出，以及，在2-8-16DCT情况下，将要按照第一排序、第四排序、第五排序和第七排序输出的数据作为正值输出，而要按照第二排序、第三排序、第六排序和第八排序输出的数据作为负值。

在第二加法电路组237中包含的加法电路238₁与构成第五寄存器组239的寄存器40₁和与电路236₁一起构成数据累积电路。在16-16DCT和2-8-16DCT两者中，从寄存器40₁馈送数据到与电路236₁的一个输入，与电路236₁的另外一个输入是从二进制信号列产生电路(未示出)馈送的并且符合八运算周期的从第一运算周期到第八运算周期顺序的信号“0”、“1”、“1”、“0”、“1”、“1”以及“1”。累积的值从寄存器寄存器40₁输出，它是通过在加法电路238₁中，将从寄存器234₁输出的并且馈送到加法电路238₁的一个输入端的数据与在前面一个时钟在寄存器40₁中存储的而且在下一个时钟通过与电路236₁馈送到加法电路238₁的另外一个输入端的数据相加获得的。

加法电路238₂与寄存器40₂和与电路236₂一起构成数据累积电路。在16-16DCT和2-8-16DCT两者中，从寄存器40₂馈送数据到与电路236₂的一个输入，与电路236₂的另外一个输入是从二进制信号列产生电路(未示出)馈送的并且符合八运算周期的从第一运算周期到第八运算周期顺序的信号“0”、“1”、“1”、“0”、“1”、“1”以及“1”。累积的值从寄存器寄存器40₂输出，它是通过在加法电路238₂中，将从寄存器234₂和寄存器234₃输出的并且馈送到加法电路238₂的一个输入端的数据与在前面一个时钟在寄存器40₂中存储的而且在下一个时钟通过与电路236₂馈送到加法电路238₂的另外一个输入端的数据相加获得的。

加法电路238₃与寄存器40₃和与电路236₃一起构成数据累积电路。在16-16DCT和2-8-16DCT两者中，从寄存器40₃馈送数据到与电路236₃的一个输入，与电路236₃的另外一个输入是从二进制信号列产生电路(未示出)馈送的并且符合八运算周期的从第一运算周期到第八运算周期顺序的信号“0”、“1”、“1”、“0”、“1”、“1”以及“1”。累积的值从寄存器40₃输出，它是通过在加法电路238₂中，将从寄存器234₄到寄存器234₇输出到加法电路238₃的第一输入端的数据与在前面一个时钟在寄存器40₃中存储的而且在下一个时钟通过与电路236₃馈送到加法电路238₃的第五输入端的数据相加获得的。

加法电路238₄，在16-16DCT情况下，对从寄存器234₈到寄存器234₁₅输出的数据执行加法运算并且将结果存入寄存器40₄，以及在2-8-16DCT情况下，与寄存器234₈到寄存器234₁₅和与电路236₅一起构成累积电路。即，在16-16DCT情况下，与电路236₅的一个输入被馈送从寄存器40₅输出的数据而与电路236₅的另外一个输入被二进制列产生电路(未示出)馈送八运算周期的第一运算周期到第八运算周期中的信号“0”，而在2-8-16DCT情况下，被馈送信号“0”、“1”、“0”和“1”、“0”、“1”、“0”以及“1”，它们对应于八运算周期的从第一运算周期到第八运算周期的顺序，并且是由二进制列产生电路(未示出)馈送的。

与电路236₇的一个输入被馈送来自寄存器234的数据，与电路236₈的一个输入被馈送来自寄存器234的数据，与电路236₉的一个输入被馈送来自寄存器30₁₀的数据。在16-16DCT情况下，与电路236₇、与电路236₈以及与电路236₉中每一个的另一个输入端，在八运算周期的第一运算周期到第八运算周期中，被二进制列产生电路(未示出)馈送信号“0”，以及在2-8-16情况下，在八运算周期的第一运算周期到第八运算周期中由二进制列产生电路(未示出)馈送信号“1”。

在16-16DCT情况下，在八运算周期的每一运算周期从每一寄存器234₈到寄存器234₁₅按顺序输出的数据，在每个运算周期中被馈送到加法电路238₄的第一输入到第八输入中的一个，并且受到加法运算然后结果数据被按顺序存入寄存器40₄，同时，在2-8-16DCT情况下，在八运算周期的每一运算周期中从每一寄存器234₁₁到寄存器234₁₅按顺序输出的并且被到加法电路238₄的第四输入到第八输入中的一个输入端的数据，被加到在前面一个时钟存入寄存器40₄中储存的数据上，并且在下一个时钟通过在加法电路238₄中的与电路236₅馈送到加法电路238₄的第九输入端，并且从寄存器40₄输出结果数据。

接下来，将参照图13到14描述第一实施例的16-16DCT以及2-4-8DCT的运算操作。首先，将在下面说明16-16DCT的运算操作。

在从MUX212按顺序传送的构成16×16段数据块的每一行中包含的每个十六段数据F₀到数据F₁₅(用于DCT输入的数据)是存入在第一寄存器组213中包含的每一寄存器14₁到寄存器14₁₅。即，数据f₀被存入构成第一寄存器组213的14₁，数据f₁₅存入寄存器14₂，数据f₁存入寄存器14₃，数据f₁₄存入寄存器14₄，数据f₂存入寄存器14₅，数据f₁₃存入寄存器14₆，数据f₃存入寄存器14₇，数据f₁₂存入寄存器14₈，数据f₄存入寄存器14₈，数据f₁₁存入寄存器14₁₀，数据f₅存入寄存器14₁₁，数据f₁₀存入寄存器14₁₂，数据f₆存入寄存器14₁₃，数据f₉存入寄存器14₁₄，数据f₇存入寄存器14₁₅以及数据f₈存入寄存器16。

因此，当每一个十六段象素数据被存入每一寄存器14₁到寄存器14₁₆时，从加法电路18₁输出数据f₀+f₅=e₀，从加法电路18₂输出数据f₁+f₁₄=e₁，从加法电路18₃输出数据f₂+f₁₃=e₂，从加法电路18₄输出数据f₃+f₁₂=e₃从加法电路18₅输出数据f₄+f₁₁=e₄，从加法电路18₆输出数据f₅+f₁₀=e₅，从加法电路18₇输出数据f₆+f₉=e₆，从加法电路18₈输出数据f₇+f₈=e₇。

从减法电路20₁输出数据f₀-f₁₅=e₈，从减法电路20₂输出数据f₁-f₁₄=e₉，从减法电路20₃输出数据f₂-f₁₃=e₁₀，从减法电路20₄输出数据f₃-f₁₂=e₁₁，从减法电路20₅输出数据f₄-f₁₁=e₁₂，从减法电路20₆输出数据f₅-f₁₀=e₁₃，从减法电路20₇输出数据f₆-f₉=e₁₄，从减法电路20₈输出数据f₇-f₈=e₁₅。

从加法电路18₁输出的数据e₀被存在寄存器22₁中，从加法电路18₂输出的数据e₁被存在寄存器22₂中，从加法电路18₃输出的数据e₂被存在寄存器22₃中，从加法电路18₄输出的数据e₃被存在寄存器224中，从加法电路18₅输出的数据e₄被存在寄存器22₅中，从加法电路18₆输出的数据e₅被存在寄存器22₆中，从加法电路18₇输出的数据e₆被存在寄存器22₇中，从加法电路18₈输出的数据e₇被存在寄存器22₈中，从减法电路20₁输出的数据e₈被存在寄存器22₉中，从减法电路20₂输出的数据e₉被存在寄存器22₁₀中，从减法电路20₃输出的数据e₁₀被存在寄存器22₁₁中，从减法电路20₄输出的数据e₁₁被存在寄存器22₁₂中，从减法电路20₅输出的数据e₁₂被存在寄存器22₁₃中，从减法电路20₆输出的数据e₁₃被存在寄存器22₁₄中，从减法电路20₇输出的数据e₁₄被存在寄存器22₁₅中，从减法电路20₈输出的数据e₁₅被存在寄存器22₁₆中。

从加法电路18₁到加法电路18₈输出的数据e₀到数据e₇通过寄存器22₁到寄存器22₈被输入到MUX224₁到MUX224₈，从MUX224₁到MUX224₈输出下列数据。

在八运算周期的每个运算周期按顺序从MUX224₁输出的八段数据e₀、e₃、e₄、e₇、e₀、e₃、e₄以及e₇被供应给加/减法电路226₁，而八运算周期的每个运算周期中从MUX224₂按顺序输出的八段数据e₁、e₂、e₅、e₆、e₁、e₂、e₅以及e₆被供应给供应给加/减法电路226₁，在八运算周期的每个运算周期中从加/减法电路226₁按顺序输出数据e₀+e₁、数据e₃+e₂、数据e₄+e₅、数据e₇+e₆、数据e₀-e₁、数据e₃-e₂、数据e₄-e₅以及数据e₇-e₆，被存在寄存器30₁中。

在八运算周期的每个运算周期由MUX224₃选择在八操作周期的每个操作周期中从寄存器22₁到寄存器22₈输出的八段数据e₀、e₁、e₂、e₃、e₄、e₅、e₆以及e₇，从MUX224₃按顺序输出数据e₀、e₃、e₄、e₇、e₁、e₂、e₅以及e₆，并且存在寄存器30₂中。在八运算周期的每个运算周期由MUX224₄选择在八操作周期的每个操作周期中从寄存器22₁到寄存器22₈输出的八段数据e₀、e₁、e₂、e₃、e₄、e₅、e₆以及e₇，从MUX224₄按顺序输出数据e₁、e₂、e₅、e₆、e₀、e₃、e₄以及e₇，并且存在寄存器30₃中。在八运算周期的每个运算周期由MUX224₅选择在八操作周期的每个操作周期中从寄存器22₁到寄存器22₈输出的八段数据e₀、e₁、e₂、e₃、e₄、e₅、e₆以及e₇，从MUX224₅按顺序输出数据e₀、e₇、e₅、e₀、e₆、e₁、e4以及e₃，并且存在寄存器30₄中。在八运算周期的每个运算周期由MUX224₆选择在八操作周期的每个操作周期中从寄存器22₁到寄存器22₈输出的八段数据e₀、e₁、e₂、e₃、e₄、e₅、e₆以及e₇，从MUX224₆按顺序输出数据e₁、e₆、e₀、e₆、e₃、e₄、e₂以及e₅，并且存在寄存器30₅中。在八运算周期的每个运算周期由MUX224₇选择在八操作周期的每个操作周期中从寄存器22₁到寄存器22₈输出的八段数据e₀、e₁、e₂、e₃、e₄、e₅、e₆以及e₇，从MUX224₇按顺序输出数据e₂、e₅、e₃、e₄、e₀、e₇、e₆以及e₁，并且存在寄存器30₆中。

在八运算周期的每个运算周期由MUX224₈选择在八操作周期的每个操作周期中从寄存器22₁到寄存器22₈输出的八段数据e₀、e₁、e₂、e₃、e₄、e₅、e₆以及e₇，从MUX224₈按顺序输出数据e₃、e₄、e₆、e₁、e₂、e₅、e₀以及e₇，并且存在寄存器30₇中。

在八运算周期的每个运算周期由MUX224₉选择在八操作周期的每个操作周期中从寄存器22₉到寄存器22₁₂输出的八段数据e₈、e₉、e₁₀、e₁₁、e₁₂、e₁₃、e₁₄以及e₁₅，从MUX224₉按顺序输出数据e₈、e₁₃、e₁₄、e₁₂、e₁₁、e₉、e₁₀以及e₁₅，并且通过MUX28₁存在寄存器30₈中。在八运算周期的每个运算周期由MUX224₁₀选择在八操作周期的每个操作周期中从寄存器22₉到寄存器22₁₂输出的八段数据e₈、e₉、e₁₀、e₁₁、e₁₂、e₁₃、e₁₄以及e₁₅，从MUX224₁₀按顺序输出数据e₉、e₈、e₁₁、e₁₀、e₁₃、e₁₂、e₁₅以及e₁₄，并且存在寄存器30₉中。在八运算周期的每个运算周期由MUX224₁₁选择在八操作周期的每个操作周期中从寄存器22₉到寄存器22₁₂输出的八段数据e₈、e₉、e₁₀、e₁₁、e₁₂、e₁₃、e₁₄以及e₁₅，从MUX224₁₁按顺序输出数据e₁₀、e₁₂、e₈、e₁₄、e₉、e₁₅、e₁₁以及e₁₃，并且存在寄存器30₁₀中。在八运算周期的每个运算周期中由MUX224₁₂选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₂输出的数据e₈、e₉、e₁₀、e₁₁、e₁₂、e₁₃、e₁₄以及e₁₅，从MUX224₁₂顺序地输出数据e₁₁、e₁₄、e₁₀、e₈、e₁₅、e₁₃、e₉和e₁₂，并且存在寄存器30₁₁中。在八运算周期的每个运算周期中由MUX224₁₃选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₂输出的数据e₈、e₉、e₁₀、e₁₁、e₁₂、e₁₃、e₁₄以及e₁₅，并且从MUX224₁₃按顺序输出数据e₁₂、e₉、e₁₃、e₁₅、e₈、e₁₀、e₁₄和e₁₁，并且存在寄存器30₁₂中。在八运算周期的每个运算周期中由MUX224₁₄选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₂输出的数据e₈、e₉、e₁₀、e₁₁、e₁₂、e₁₃、e₁₄以及e₁₅，并且从MUX224₁₄按顺序输出数据e₁₃、e₁₁、e₁₅、e₉、e₁₄、e₈、e₁₂和e₁₀，并且存在寄存器30₁₃中。在八运算周期的每个运算周期中由MUX224₁₅选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₂输出的数据e₈、e₉、e₁₀、e₁₁、e₁₂、e₁₃、e₁₄以及e₁₅，并且从MUX224₁₅按顺序输出数据e₁₄、e₁₅、e₁₂、e₁₃、e₁₉、e₁₁、e₈和e₉，并且存在寄存器30₁₄中。在八运算周期的每个运算周期中由MUX224₁₆选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₂输出的数据e₁、e₃、e₅、e₇、e₉、e₁₁、e₁₃以及e₁₅，并且从MUX224₁₆按顺序输出数据e₁₅、e₁₀、e₉、e₁₁、e₁₂、e₁₄、e₁₃和e₈，并且存在寄存器30₁₅中。

在八运算周期的每个运算周期从寄存器30₁到寄存器30₇输出的每一片数据在八运算周期的每个运算周期中被每一相应的固定系数乘法电路232₁到232₇中的每一相应的固定系数P₇、P₁₁、P₁₃、P₃、P₉，P₅和P₁相乘，并且被存入每一相应的寄存器234₁到寄存器234₇。即，在八运算周期的每个运算周期中按顺序存入寄存器234₁的每一片数据经历在加法电路238₁中的加运算，而结果数据被存入寄存器40₁。

在八运算周期的第一运算周期从加法电路238₁输出数据(e₀+e₁)P₇，在八运算周期的第二运算周期输出数据(e₀+e₁+e₃+e₂)P₇，在八运算周期的第三运算周期输出数据(e₀+e₁+e₃+e₂+e₄+e₅)P₇，在八运算周期的第四运算周期输出数据(e₀+e₁+e₃+e₂+e₄+e₅＋e₇+e₆)P₇，在八运算周期的第五运算周期输出数据(e₀-e₁)P₇，在八运算周期的第六运算周期输出数据(e₀-e₁+e₃-e₂)P₇，在八运算周期的第七运算周期输出数据(e₀-e₁+e₃-e₂+e₄-e₅)P₇，在八运算周期的第八运算周期输出数据(e₀-e₁+e₃-e₂+e₄-e₅+e₇-e₆)P₇。在八运算周期的每个运算周期从加法电路238₁输出的数据中的第四运算周期和第八运算周期中输出的数据表示在公式(65)中表达的运算值F₀和运算值F₈，它被显示为在寄存器40₁的输出线路的下部F₀和F₈，在第一运算周期到第三运算周期和第五运算周期到第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₁的输出线路的右下部的星号标记“^*”所示。

按顺序存入寄存器234₂和寄存器234₃的每片数据在八运算周期的每个运算周期中在加法电路238₂中中经历加法运算，而结果数据被存入寄存器40₂。

在八运算周期的第一运算周期从加法电路238₂输出数据e₀P₁₁+e₁P₃，在八运算周期的第二运算周期输出数据e₀P₁₁+e₁P₃-e₃P₁₁-e₂P₃，在八运算周期的第三运算周期输出数据e₀P₁₁+e₁P₃-e₃P₁₁-e₂P₃-e₄P₁1-e₅P₃，在八运算周期的第四运算周期输出数据e₀P₁₁-e₁P₃-e₃P₁₁-e₂P₃-e₄P₁₁-e₅P₃+e₇P₁₁+e₆P₃，在八运算周期的第五运算周期输出数据-e₁P₁₁+e₀P₃，在八运算周期的第六运算周期输出数据-e₁P₁₁+e₀P₃+e₂P₁₁-e₃P₃，在八运算周期的第七运算周期输出数据-e₁P₁₁+e₀P₃+e₂P₁₁-e₃P₃-e₅P₁₁-e₄P₃，在八运算周期的第八运算周期输出数据-e₁P₁₁+e₀P₃+e₂P₁₁-e₃P₃-e₅P₁₁-e₄P₃-e₆P₁₁＋e₇P₃。

在八运算周期的每个运算周期中从加法电路238₂输出的数据中，在第四运算周期和第八运算周期输出的数据表示在公式(65)中表达的运算值F₂和运算值F₆，它们被显示为在寄存器40₂的输出线路的右下部的F₂和F₆，在第一运算周期到第三运算周期和第五运算周期到第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₂的输出线路的右下部的星号标记″^*″所示。

按顺序存入寄存器234₄到寄存器234₇的每片数据在八运算周期的每个运算周期中在加法电路238₃中经历加法运算，而结果数据被存入寄存器40₃。

在八运算周期的第一运算周期从加法电路238₃输出数据e₀P₁₃+e₁P₉+e₂P₅+e₃P₁，在八运算周期的第二运算周期输出数据e₀P₁₃+e₁P₉+e₂P₅+e₃P₁-e₇P₁₃-e₆P₉-e₅PX-e₄P₁，在八运算周期的第三运算周期输出数据e₅P₁₃-e₀P₉+e₃P₅+e₆P₁，在八运算周期的第四运算周期输出数据e₅P₁₃+e₀P₉+e₃P₅+e₆P₁-e₂P₁₃-e₆P₉-e₄P₅-e₁P₁，在八运算周期的第五运算周期输出数据e₆P₁3+e₂P₉+e₀P₅+e₃P₁，在八运算周期的第六运算周期输出数据e₆P₁3+e₂P₉+e₀P₅-e₃P₁-e₁P₁3-e₄P₉-e₇P₅-e₅P₁，在八运算周期的第七运算周期输出数据e₄P₁₃+e₂P₉-e₁P₅+e₀P₁，在八运算周期的第八运算周期输出数据e₄P₁₃+e₂P₉-e₁P₅+e₀P₁-e₃P₁₃-e₅P₉+e₆P₅-e₇P₁。

在八运算周期的每个运算周期中从加法电路238₃输出的数据中，在第二运算周期、第四运算周期、第六运算周期和第八运算周期输出的数据表示在公式(65)中表达的运算值F₁₀、运算值F₁₄、运算值值F₄和运算值F₁₂，它们被显示为在寄存器40₂的输出线路的右下部的F₁₀、F₁₄、F₄和F₁₂，在第一运算周期，第三运算周期，第五运算周期，第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₃的输出线路的右下部的星号标记″^*″所示。

按顺序存入寄存器234₈到寄存器234₁₅的每片数据在八运算周期的每个运算周期中在加法电路238₄中经历加法运算，而结果数据被存入寄存器40₄。

在八运算周期的第一运算周期从加法电路238₄输出数据e₈P₁₄+e₉P₁₂+e₁₀P₁₀+e₁₁P₈+e₁₂P₆+e₁₃P₄+e₁₄P₂+e₁₅P₀，在八运算周期的第二运算周期输出数据-e₁₃P₁₄+e₈P₁₂-e₁₂P₁₀+e₉P₆-e₁₁P₄-e₁₅P₂+e₁₀P₀，在八运算周期的第三运算周期输出数据e₁₄P₁₄-e₁₁P₁₂+e₈P₁₀-e₁₀P₈+e₁₃P₆+e₁₅P₄-e₁₂P₂+e₉P₀，在八运算周期的第四运算周期输出数据e₁₂P₁₄-e₁₀P₁₂-e₁₄P₁₀+e₈P₈-e₁₅P₆-e₉P₄+e₁₃P₂+e₁₁P₀，在八运算周期的第五运算周期输出数据e₁₁P₁₄-e₁₃P₁₂-e₉P₁₀+e₁₅P₈-e₈P₆+e₁₄P₄-e₁₀P₂-e₁₂P₀，在八运算周期的第六运算周期输出数据-e₉P₁₄-e₁₂P₁₂-e₁₅P₁₀+e₁₃P₈+e₁₀P₆+e₈P₄+e₁₁P₂+e₁₄P₀，在八运算周期的第七运算周期输出数据e₁₀P₁₄+e₁₅P₁₂-e₁₁P₁₀-e₉P₈-e₁₄P₆+e₁₂P₄+e₈P₂+e₁₃P₀，在八运算周期的第八运算周期输出数据-e₁₅P₁₄+e₁₄P₁₂-e₁₃P₁₀-e₁₂P₈-e₁₁P₆+e₁₀P₄-e₉P₂+e₈P₀。在八运算周期的每一运算周期从加法电路238₄输出的数据分别地表示公式(65)中的运算值F₁、F₃、F₅、F₇、F₉、F₁₁、F₁₃和F₁₅，它们被显示为图14中的寄存器40₄的输出线路右下部的F₁、F₃、F₅、F₇、F₉、F₁₁、F₁₃和F₁₅。

通过完成上面的算术运算，在构成16×16数据块的一个行中包含的八段数据上的初次16-16DCT结束。在构成16×16数据块的下一个行后续的每一行执行如在上面所描述的相同的初次16-16DCT，其后对构成16×16数据块的所有的八行上的16-16DCT以类似的方式结束。在对所有的八行完成初次16-16DCT之后，在构成16×16数据块的八数据列的每个列上执行二次16-16DCT。通过完成二次16-16DCT获得的变换系数数据被用于输入的16×16象素数据的压缩。因此，通过使用变换系数数据能够进行被压缩的象素数据的传送，该变换系数数据是通过在一图像内的16×16象素数据执行初次16-16DCT和二次16-16DCT获得的，该图像是将用于16×16象素数据块压缩传送的。

接下来，将描述2-8-16DCT的运算。从MUX212按顺序传送的构成16×16数据块的每个行的每个十六段数据F₀到数据F₁₅(用于DCT的输入数据)是存入在第一寄存器组213中包含的每一寄存器141到寄存器1415。

当每一十六段象素数据f₀到象素数据f₁₅被存入每一寄存器14₁到寄存器14₁₆时，从加法电路18₁输出数据f₀+f₁=g₀，从加法电路18₂输出数据f₂+f₃=g₁，从加法电路18₃输出数据f₄+f₅=g₂，从加法电路18₄输出数据f₆+f₇=g₃，从加法电路18₅输出数据f₈+f₉=g₄，从加法电路18₆输出数据f₁₀+f₁₁=g₅，从加法电路18₇输出数据f₁₂+f₁₃=g₆，从加法电路18₈输出数据f₁₄+f₁₅=g₇。从减法电路20₁输出数据f₀-f₁，从减法电路20₂输出数据f₂-f₃=g₉，从减法电路20₃输出数据f₄-f₅=g₁₀，从减法电路20₄输出数据f₆-f₇=g₁₁，从减法电路20₅输出数据f₈-f₉=g₁₂，从减法电路20₆输出数据f₁₀-f₁₁=g₁₃从减法电路20₇输出数据f₁₂-f₁₃=g₁₄，从减法电路20₈输出数据f₁₄-f₁₅=g₁₅。从减法电路20₁输出数据f₀-f₁，从减法电路20₂输出数据f₂-f₃=g₉，从减法电路20₃输出数据f₄-f₅=g₁₀，从减法电路20₄输出数据f₆-f₇=g₁₁，从减法电路20₅输出数据f₈-f₉=g₁₂，从减法电路20₆输出数据f₁₀-f₁₁=g₁₃从减法电路20₇输出数据f₁₂-f₁₃=g₁₄，从减法电路20₈输出数据f₁₄-f₁₅=g₁₅。

从加法电路18₁输出的数据g₀被存入寄存器22₁，从加法电路18₂输出的数据g₁被存入寄存器22₂，从加法电路18₃输出的数据g₂被存入寄存器22₃，从加法电路18₄输出的数据g₃被存入寄存器224，从加法电路18₅输出的数据g₄被存入寄存器22₅，从加法电路18₆输出的数据g₅被存入寄存器22₆，从加法电路18₇输出的数据g₆被存入寄存器22₇，从加法电路18₈输出的数据g₇被存入寄存器22₈。

从减法电路20₁输出的数据g₈被存入寄存器22₉，从减法电路20₂输出的数据g₉被存入寄存器22₁₀，从减法电路20₃输出的数据g₁₀被存入寄存器22₁₁，从减法电路20₄输出的数据g₁₁被存入寄存器22₁₂，从减法电路20₅输出的数据g₁₂被存入寄存器22₁₃，从减法电路20₆输出的数据g₁₃被存入寄存器22₁₄，从减法电路20₇输出的数据g₁₄被存入寄存器22₁₁，从减法电路20₈输出的数据g₁₅被存入寄存器22₁₆。

当从加法电路18₁到加法电路18₈输出的数据g₀到数据g₇通过寄存器22₁到寄存器22₈被输入到MUX224₁到MUX224₈时，从MUX224₁到MUX224₈输出下列数据。当在八运算周期的每个运算周期从MUX224₁按顺序输出的八段数据g₀、g₃、g₄、g₇、g₀、g₃、g₄和g₇被供应给加/减法电路226₁，而八段数据g₁、g₂、g₅、g₆、g₁、g₂、g₅和g₆被供应给加/减法电路226₁时，按顺序输出数据g₀+g₁、数据g₃+g₂、数据g₅+g₄、数据g₇+g₆、数据g₁-g₀、数据g₃-g₂、数据g₅-g₄和数据g₇-g₆，并且存入寄存器30₁。

在八运算周期的每个运算周期中由MUX224₃选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据g₀、g₃、g₄、g₇、g₀、g₃、g₄和g₇，并且从MUX224₃按顺序输出每个数据g₀、g₇、g₃、g₄、g₁、g₂、g₅和g₆，并且存入寄存器30₂。在八运算周期的每个运算周期中由MUX224₄选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据g₀、g₁、g₂、g₃、g₄、g₅、g₆和g₇，并且从MUX224₄按顺序输出每个数据g₁、g₂、g₅、g₆、g₀、g₃、g₄和g₇，并且存入寄存器30₃。在八运算周期的每个运算周期中由MUX224₅选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据g₀、g₁、g₂、g₃、g₄、g₅、g₆和g₇，并且从MUX224₅按顺序输出每个数据g₂、g₅、g₁、g₆、g₀、g₇、g₃和g₄，并且存入寄存器30₄。在八运算周期的每个运算周期中由MUX224₆选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据g₀、g₁、g₂、g₃、g₅、g₅、g₆和g₇，并且从MUX224₆按顺序输出每个数据g₀、g₇、g₃、g₄、g₁、g₆、g₂和g₅，并且存入寄存器30₅。在八运算周期的每个运算周期中由MUX224₇选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据g₀、g₁、g₂、g₃、g₆、g₆、g₆和g₇，并且从MUX224₇按顺序输出每个数据g₃、g₄、g₀、g₇、g₂、g₅、g₁和g₆，并且存入寄存器30₆。在八运算周期的每个运算周期中由MUX224₈选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据g₀、g₁、g₂、g₃、g₄、g₅、g₆和g₇，并且从MUX224₈按顺序输出每个数据g₁、g₆、g₂、g₅、g₃、g₄、g₀和g₇，并且存入寄存器30₇。在八运算周期的每个运算周期中由MUX224₉选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₈、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且从MUX224₉按顺序输出每个数据g₈、g₁₁、g₁₂、g₁₅、g₈、g₁₁、g₁₂和g₁₅，并且存入寄存器30₈。在八运算周期的每个运算周期中由MUX224₁₀选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₉、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且从MUX224₁₀按顺序输出每个数据g₈、g₁₅、g₁₁、g₁₂、g₉、g₁₀、g₁₃和g₁₄，并且存入寄存器30₉。在八运算周期的每个运算周期中由MUX224₁₁选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₉、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且从MUX224₁₁按顺序输出每个数据g₉、g₁₀、g₁₃、g₁₄、g₈、g₁₁、g₁₂和g₁₅，并且存入寄存器30₁₀。

在八运算周期的每个运算周期中由MUX224₁₂选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₉、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且从MUX224₁₂按顺序输出每个数据g₈、g₁₅、g₁₀、g₁₃、g₉、g₁₄、g₁₁和g₁₂，并且存入寄存器30₁₁。在八运算周期的每个运算周期中由MUX224₁₃选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₉、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且从MUX224₁₃按顺序输出每个数据g₉、g₁₄、g₈、g₁₅、g₁₁、g₁₂、g₁₀和g₁₃，并且存入寄存器30₁₂。在八运算周期的每个运算周期中由MUX224₁₄选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₉、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且从MUX224₁₄按顺序输出每个数据g₁₀、g₁₃、g₁₁、g₁₂、g₈、g₁₅、g₉和g₁₄，并且存入寄存器30₁₃。

在八运算周期的每个运算周期中MUX224₁₅未选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₉、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且数据“0”被选择八次并按顺序输出然后存入寄存器30₁₄。在八运算周期的每个运算周期中由MUX224₁₆选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据g₈、g₉、g₁₀、g₁₁、g₁₂、g₁₃、g₁₄和g₁₅，并且从MUX224₁₆按顺序输出每个数据g₁₁、g₁₂、g₉、g₁₄、g₁₀、g₁₃、g₈和g₁₅，并且存入寄存器30₁₅。

在八运算周期的每个运算周期从寄存器30₁到寄存器30₇输出的每一片数据在八运算周期的每个运算周期中被每一相应的固定系数乘法电路232₁到232₇中的每一相应的固定系数P₇、P₁₁、P₃、P₁₃、P₉,P₅和P₁相乘，并且被存入每一相应的寄存器234₁到寄存器234₇。按顺序存入寄存器234₁的每一数据在八运算周期的每个运算周期中在加法电路238₁中经历加法运算，而结果数据被存入寄存器40₁。

在八运算周期的第一运算周期从加法电路238₁输出数据(g₀+g₁)P₇，在八运算周期的第二运算周期输出数据(g₀+g₁+g₃+g₂)P₇，在八运算周期的第三运算周期输出数据(g₀+g₁+g₃+g₂+g₄+g₅)P₇，在八运算周期的第四运算周期输出数据(g₀+g₁+g₃+g₂+g₄+g₅+g₇+g₆)P₇，在八运算周期的第五运算周期输出数据(g₀-g₁)P₇，在八运算周期的第六运算周期输出数据(g₀-g₁+g₃-g₂)P₇，在八运算周期的第七运算周期输出数据(g₀-g₁+g₃-g₂+g₄-g₅)P₇，在八运算周期的第八运算周期输出数据(g₀-g₁+g₃-g₂+g₄-g₅+g₇-g₆)P₇。在八运算周期的每个运算周期中从加法电路238₁输出的数据中，在第四运算周期和第八运算周期输出的数据表示在公式(66)中表达的运算值F₀和运算值F₄，它们被显示为在寄存器40₁的输出线路的左下部的F₀和F₄，在第一运算周期到第三运算周期和第五运算周期到第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₁的输出线路的左下部的星号标记“^*”所示。

按顺序存入寄存器234₂和寄存器234₃的每个数据在八运算周期的每个运算周期中在加法电路238₂中经历加法运算，而结果数据被存入寄存器40₂。

在八运算周期的第一运算周期从加法电路238₂输出数据g₀P₁₁+g₁P₃，在八运算周期的第二运算周期输出数据g₀P₁₁+g₁P₃+g₇P₁₁-g₂P₃，在八运算周期的第三运算周期输出数据g₀P₁₁+g₁P₃+g₇P₁₁-g₂P₃-g₃P₁₁-g₅P₃，在八运算周期的第四运算周期输出数据g₀P₁₁+g₁P₃+g₇P₁₁-g₂P₃-g₃P₁₁-g₅P₃-g₄P₁₁+g₆P₃，在八运算周期的第五运算周期输出数据-g₁P₁₁+g₁P₁₁++g₁P₁₁+g₀P₃，在八运算周期的第六运算周期输出数据-g₁P₁₁+g₀P₃+g₂P₁₁-g₃P₃，在八运算周期的第七运算周期输出数据-g₁P₁₁+g₀P₃+g₂P₁₁-g₃P₃+g₅P₁₁-g₄P₃，在八运算周期的第八运算周期输出数据-g₁P₁₁+g₀P₃+g₂P₁₁-g₃P₃+g₅P₁₁-g₄P₃-g₆P₁₁+g₇P₃。在八运算周期的每个运算周期中从加法电路238₂输出的数据中，在第四运算周期和第八运算周期输出的数据表示在公式(66)中表达的运算值F₀和运算值F₄，它们被显示为在寄存器40₂的输出线路的左下部的F₂和F₆，在第一运算周期到第三运算周期和第五运算周期到第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₂的输出线路的左下部的星号标记“^*”所示。

按顺序存入寄存器234₄到寄存器234₇的每个数据在八运算周期的每个运算周期中在加法电路238₃中经历加法运算，而结果数据被存入寄存器40₃。

在八运算周期的第一运算周期从加法电路238₃输出数据-g₀P₁₃+g₀P₉-g₃P₅-g₁P₁，在八运算周期的第二操作周期输出数据-g₂P₁₃+g₀P₉-g₃P₅-g₁P₁+g₅P₁₃-g₇P₉+g₄P₅+g₆P₁，在八运算周期的第三运算周期输出数据-g₁P₁₃+g₃P₉+g₀P₅+g₂P₁，在八运算周期的第四运算周期输出数据-g₁P₁₃+g₃P₉+g₀P₅+g₂P₁+g₆P₁₃-g₄P₉-g₇P₅-g₅P₁，八运算周期的第五运算周期输出数据g₀P₁₃+g₁P₉+g₂P₅+g₃P₁，在八运算周期的第六运算周期输出数据g₀P₁₃+g₁P₉+g₂P₅+g₃P₁-g₇P₁₃-g₆P₉-g₅P₅-g₄P₁，在八运算周期的第七运算周期输出数据-g₃P₁3+g₂P₉-g₁P₅+g₀P₁，在第八运算周期输出数据+g₀P₉-g₁P₅+g₀P₁+g₄P₁₃-g₅P₉+g₆P₅-g₇P₁。在八运算周期的每个运算周期中从加法电路238₃输出的数据中，在第二运算周期、第四运算周期、第六运算周期和第八运算周期输出的数据表示在公式(66)中表达的运算值F₃、运算值F₅、运算值F₁和运算值F₇，它们被显示为在寄存器40₃的输出线路的左下部的F₃、F₅、F₁和F₇，在第一运算周期，第三运算周期，第五运算周期，第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₃的输出线路的左下部的星号标记“^*”所示。

从MUX224₉和224₁₅输出的每个数据，在已经在加/减法电路226₁中经历加法运算和减法操作并且已经通过MUX28₁被存在寄存器30₉以及由P₁₄/P₇固定乘法电路232₈相乘之后，在八运算周期的每个运算周期在加法电路238₅中经历加法运算并且被存在寄存器40₅中。

在八运算周期的第一运算周期从加法电路238₅输出数据(g₈+g₉)，在八运算周期的第二运算周期输出数据(g₈+g₉+g₁₁+g₁₀)P₇，在八运算周期的第三运算周期输出数据(g₈+g₉+g₁₁+g₁₀+g₁₂+g₁₃)P₇，在八运算周期的第四运算周期输出数据(g₈+g₉+g₁₁+g₁₀+g₁₂+g₁₃+g₁₅+g₁₄)P₇，在八运算周期的第五运算周期输出数据(g₈-g₉)，在八运算周期的第六运算周期输出数据(g₈-g₉+g₁₁-g₁₀)P₇，在第七运算周期输出数据(g₈-g₉+g₁₁-g₁₀+g₁₂-g₁₃)P₇，以及在第八运算周期输出数据(g₈-g₉+g₁₁-g₁₀+g₁₂-g₁₃+g₁₅-g₁₄)P₇。在八运算周期的每个运算周期中从加法电路238₅输出的数据中，在第四运算周期和第八运算周期输出的数据表示在公式(66)中表达的运算值F₈和运算值F₁₂，它们被显示为在寄存器40₅的输出线路的左下部的F₈和F₁₂，在第一运算周期到第三运算周期和第五运算周期到第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₅的输出线路的左下部的星号标记“^*”所示。

按顺序存入寄存器234₉到寄存器234₁₀的每个数据在八运算周期的每个运算周期中在加法电路238₆中经历加法运算，而被存入寄存器40₆。在八运算周期的第一运算周期从加法电路238₆输出数据g₈P₁₁+g₉P₃，在八运算周期的第二运算周期输出数据g₈P₁₁+g₉P₃+g₁₅P₁₁-g₁₀P₃，在八运算周期的第三运算周期输出数据g₈P₁₁+g₉P₃+g₁₅P₁₁-g₁₀P₃-g₁₁P₁₁-g₁₃P₃，在八运算周期的第四运算周期输出数据g₈P₁₁+g₉P₃+g₁₅P₁₁-g₁₀P₃-g₁₁P₁₁-g₁₃P₃-g₁₂P₁₁+g₁₄P₃，在八运算周期的第五运算周期输出数据-g₈P₁₁+g₉P₃，在八运算周期的第六运算周期输出数据-g₉P₁₁+g₈P₃+g₁₀P₁₁+g₁₁P₃，在八运算周期的第七运算周期输出数据-g₉P₁₁+g₈P₃+g₁₀P₁₁+g₁₁P₃+g₁₃P₁₁+g₁₂P₃，在八运算周期的第八运算周期输出数据-g₉P₁1+g₈P₃+g₁₀P₁₁+g₁₁P₃+g₁₃P₁₁+g₁₂P₃-g₁₄P₁₁+g₁₅P₃。在八运算周期的每个运算周期中从加法电路238₆输出的数据中，在第四运算周期和第八运算周期输出的数据表示在公式(66)中表达的运算值F₁₀和运算值F₁₄，它们被显示为在寄存器40₃的输出线路的左下部的F₁₀和F₁₄，在第一运算周期到第三运算周期和第五运算周期到第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₃的输出线路的左下部的星号标记“^*”所示。从MUX224₁₂、MUX224₁₃、MUX224₁₄以及MUX224₁₆输出的每个数据被存入寄存器30₁₁、寄存器30₁₂、寄存器30₁₃和寄存器30₁₅，然后被在每一相应的P₈/P₁₃固定系数乘法电路232₁₁、P₆/P₉固定系数乘法电路232₁₂、P₄/P₅固定系数乘法电路232₁₃和P₀/P₁固定系数乘法电路232₁₅中的每个固定系数P₁₃、固定系数P₉，固定系数P₅和固定系数P₁相乘。每一结果数据被存在寄存器234₁₁到寄存器234₁₅中，在八运算周期的每个运算周期经历加法运算然后被存在寄存器40₄中。

在八运算周期的第一运算周期从加法电路238₄输出数据数据g₈P₁₃+g₉P₉+g₁₀P₅+g₁₁P₁，在八运算周期的第二运算周期输出数据g₈P₁₃+g₉P₉+g₁₀P₅+g₁₁P₁-g₁₅P₁₃-g₁₄P₉-g₁₃P₅-g₁₂P₁，在八运算周期的第三运算周期输出数据-g₁₀P₁₃+g₈P₉-g₁₁P₅-g₉P₁，在八运算周期的第四运算周期输出数据-g₁₀P₁₃+g₀P₉-g₁₁P₅-g₉P₁+g₁₃P₁₃-g₁₅P₉+g₁₀P₅+g₁P₁，在八运算周期的第五运算周期输出数据-g₉P₁₃+g₁₁P₉+g₈P₃+g₁₀P₁，在八运算周期的第六运算周期输出数据-g₉P₁₃+g₁₁P₉+g₈P₅+g₁₀P₁+g₁₄P₁₃-g₁₂P₉-g₁₅P₅-g₁₃P₁，在八运算周期的第七运算周期输出数据-g₁₁P₁₃+g₁₀P₉-g₉P₅+g₈P₁以及在第八运算周期输出数据-g₁₁P₁₃+g₁₀P₉-g₉P₅+g₈P₁+g₁₂P₁2-g₁₃P₉+g₁₄P₅-g₁₅P₁。在八运算周期的每个运算周期中从加法电路238₄输出的数据中，在第二运算周期、第四运算周期、第六运算周期和第八运算周期输出的数据表示在公式(66)中表达的F₁₁、F₁₃、F₁₅，它们被显示为在寄存器40₄的输出线路的左下部的F₁₁、F₁₃、F₁₅，在第一运算周期，第三运算周期，第五运算周期，第七运算周期输出的数据表示未定义值，它们是由图14中的寄存器40₄的输出线路的左下部的星号标记“^*”所示。

通过完成上面的算术运算，在构成16×16数据块的一个行中包含的十六段数据上的初次2-4-16DCT结束。在构成16×16数据块的下一个行后续的每一行执行如在上面所描述的相同的初次2-8-16DCT，其后对构成8×8数据块的所有的八行上的2-4-16DCT以类似的方式结束。在完成对所有的十六行的初次2-8-16DCT之后，对构成16×16数据块的十六数据列的每个列执行二次2-8-16DCT。通过完成二次2-8-16DCT获得的变换系数数据被用于输入的16×16象素数据的压缩。因此，通过使用变换系数数据能够进行被压缩的象素数据的传送，该变换系数数据是通过在一图像内的16×16象素数据执行初次2-8-16DCT和二次2-8-16DCT获得的，该图像是将用于16×16象素数据块压缩传送的。

因此，根据第三实施例，由于16-16IDCT/2-8-16IDCT器件被配置为，在16-16DCT电路中使用的部分固定系数被使用作为2-8-16DCT中所需的固定系数乘法电路，

所以，甚至在用于16-16DCT器件和2-8-16DCT器件的整个装置尺寸小型化的情况下，在16-16DCT器件中通过管道处理型算术运算获得的高速计算特性可以被完全地保持。第四实施例

图15是局部地示出根据发明第四实施例的16-16/2-8-16IDCT器件的电结构的概要的方块图。图16是局部地示出根据本发明第四实施例的16-16/2-8-16IDCT器件的电结构的概要的方块图。通过在图16中的线Ⅱ-Ⅱ上叠加图15中的线Ⅱ-Ⅱ，可以示出16-16DCT/2-8-16DCT器件的整个结构。第四实施例的结构与第三实施例的结构有很大不同，即，为了从在第三实施例中通过对输入数据执行16-16/2-8-16DCT按照16-16/2-8-16DCT被压缩的图像数据的原始图像，对该被压缩图像数据执行16-16/2-8-16IDCT。本实施例的16-16IDCT/2-8-16IDCT，在16-16IDCT情况下，根据通过解压缩和重新整理公式(18)获得的一判定公式(69)执行算术运算，在2-8-16DCT情况下，根据通过解压缩和重新整理公式(22)获得的一判定公式(70)执行算术运算。在判定公式(69)中的值h₀到值h₁₅是由公式(71)给出的，在判定公式(70)中的值g₀到值g₁₅是由公式(72)给出的。

此外，在公式(69)和公式(70)中的P₀到P₁₅是与在公式(65)和公式(66)中的P₀到P₁₅相同的。

MUX312，在16-16IDCT情况下，选择的输出在每个行中包含的被执行16-16IDCT的十六段数据用于初次IDCT的16×16变换系数数据(此后称为“数据”)，或者输出构成通过初次IDCT获得的16×16数据的每个行中包含的十六段数据F₀到数据F₁₅到相应的寄存器14₀到寄存器14₁₅，以及，在2-8-16IDCT情况下，存储十六段数据F₀到数据F₁₅中的数据F₀进入在第一寄存器组313中包含的寄存器14₁，数据F₈存入寄存器14₂，数据F₁存入寄存器14₃，数据F₉存入寄存器14₄，数据F₂存入寄存器14₅，数据F₁₀存入寄存器14₆，数据F₃存入寄存器14₇，数据F₁₁存入寄存器14₈，数据F₅存入寄存器14₉，数据F₁₃存入寄存器14₁₀，数据F₆存入寄存器14₁₁，数据F₁₄存入寄存器14₁₂，数据F₇存入寄存器14₁₃，数据F₁₅存入寄存器14₁₄，数据F₄存入寄存器14₁₅以及数据F₁₂存入寄存器14₁₆。

每一MUX16₁到16₈、16₉₂、16₁₀₂、16₁₁₂、16₁₂₂、16₁₃₂、16₁₄₂、16₁₅₂以及16₁₆₂，在16-16IDCT情况下，选择“0”数据，而在2-8-16IDCT情况下，选择每一寄存器14₂、14₄、14₆、14₈、14₁₀，14₁₂，14₁₄以及14₁₆。每一MUX16₉₁、16₁₀₁，、16₁₁₁、16₁₂₁、16₁₃₁、16₁₄₁、16₁₅₁和16₁₆₁，在16-16IDCT情况下，选择每一寄存器14₃、14₇、14₉、14₁₃、14₁₄、14₈、14₁₀和14₁₄，而在2-8-16IDCT情况下，选择每一寄存器14₁、14₃、14₅、14₇、14₉、14₁₁，14₁₃和14₁₅。

构成第一加法电路组317的加法电路18₁将来自寄存器14₁的输出数据与MUX16₁输出的数据相加，加法电路18₂将寄存器14₃输出的添加与MUX162输出的数据相加，加法电路18₃将寄存器14₅输出的数据与MUX16₃输出的数据相加，加法电路18₄将寄存器输出的数据与MUX164输出的数据相加，加法电路18₅将来自寄存器14₉的输出数据与MUX16₅输出的数据相加，加法电路18₆将寄存器14₁₁输出的添加与MUX166输出的数据相加，加法电路18₇将寄存器14₁₃输出的数据与MUX167输出的数据相加，加法电路18₈将寄存器输出的数据与MUX16₈输出的数据相加。

构成减法电路组319的减法电路20₁对MUX16₉₁输出的数据和从MUX16₉₂输出的数据执行减法运算，减法电路20₂对MUX16₁₀₁输出的数据和MUX16₁₀₂输出的数据执行减法运算，减法电路20₃对MUX16₁₁₁输出的数据和MUX16₁₁₂输出的数据执行减法运算，减法电路20₄对MUX16₁₂₁输出的数据和MUX16₁₂₂输出的数据执行减法运算，减法电路20₅对MUX16₁₃₁输出的数据和MUX16₁₃₂输出的数据执行减法运算，减法电路20₆对MUX16₁₄₁输出的数据和从MUX16₁₄₂输出的数据执行减法运算，减法电路20₇对MUX MUX16₁₅₁输出的数据和MUX16₁₅₂输出的数据执行减法运算，减法电路20₈对MUX16₁₆₁输出的数据和MUX16₁₆₂输出的数据执行减法运算。

每一加法电路18₁到加法电路18₉输出的数据是存入包含在第二寄存器组321中的每一相应的寄存器22₁到寄存器22₈，每一减法电路20₁到减法电路20₈输出的数据被存入每一相应的寄存器22₉到寄存器22₁₆。

构成第二MUX组的MUX324₁连接到每一寄存器22₁到寄存器22X的一输出，并且在16-16IDCT和2-8-16IDCT两种情况下，选择寄存器22₁八次并按顺序输出八段数据。MUX324₂，在16-16IDCT情况下，选择八次寄存器22₅并且按顺序输出八段数据，而在2-8-16IDCT情况下，选择寄存器22₈并按顺序输出八段数据。

MUX324₃，在16-16IDCT情况下，按照寄存器22₃、22₇、22₇、22₃、22₃、22₇、22₇、和22₃的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₃、22₆、22₆、22₃、22₃、22₆、22₆和22₃的顺序选择寄存器并且按顺序输出八段数据。

MUX324₄，在16-16IDCT情况下，按照寄存器22₇、22₃、22₃、22₇、22₇、22₃、22₃和22₇的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₆、22₃、22₃、22₆、22₆、22₃、22₃和22₃的顺序选择寄存器并且按顺序输出八段数据。

MUX324₅，在16-16IDCT情况下，按照寄存器22₂、22₆、22₄、22₈、22₈、22₄、22₆、和22₂的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₂、22₅、22₄、22₇、22₇、22₄、22₅和22₂的顺序选择寄存器并且按顺序输出八段数据。

MUX324₆，在16-16IDCT情况下，按照寄存器22₄、22₂、22₈、22₆、22₆、22₈、22₂和22₄的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16MUX324IDCT情况下，按照寄存器224、22₂、22₇、22₅、22₅、22₇、22₂和22₄的顺序选择寄存器并且按顺序输出八段数据。

MUX324₇，在16-16IDCT情况下，按照寄存器22₆、22₈、22₂、224、224、22₂、22₈和22₆的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16MUX324 IDCT情况下，按照寄存器22₅、22₇、22₂、224、224、22₂、22₇和22₅的顺序选择寄存器并且按顺序输出八段数据。

MUX324₈，在16-16IDCT情况下，按照寄存器22₈、224、22₆、22₂、22₂、22₆、224和22₈的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16 MUX324IDCT情况下，按照寄存器22₇、22₄、22₅、22₂、22₂、22₅、22₄和22₇的顺序选择寄存器并且按顺序输出八段数据。

MUX324₉，在16-16IDCT情况下，按照寄存器22₉、22₁₄、22₁₅、22₁₃、22₁₂、22₁₀、22₁₁和22₁₆的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，反复地选择八次寄存器22₁₆并且按顺序输出八段数据。

MUX324₁₀，在16-16IDCT情况下，按照寄存器22₁₀、22₉、22₁₂、22₁₁、22₁₄、22₁₃、22₁₆和22₁₅的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₁₁、22₁₄、22₁₄、22₁₁、22₁₁、22₁₄、22₁₄和22₁₁的顺序选择寄存器并且按顺序输出八段数据。

MUX324₁₁，在16-16IDCT情况下，按照寄存器22₁₁、22₁₃、22₉、22₁₅、22₁₀、22₁₆、22₁₂和22₁₄的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₁₄、22₁₁、22₁₁、22₁₄、22₁₄、22₁₁、22₁₁和22₁₄的顺序选择寄存器并且按顺序输出八段数据。

MUX324₁₂，在16-16IDCT情况下，按照寄存器22₁₂、22₁₅、22₁₁、22₉、22₁₆、22₁₄、22₁₀和22₁₃的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₁₀、22₁₃、22₁₂、22₁₅、22₁₅、22₁₂、22₁₃和22₁₀的顺序选择寄存器并且按顺序输出八段数据。

MUX324₁₃，在16-16IDCT情况下，按照寄存器22₁₃、22₁₀、22₁₄、22₁₆、22₉、22₁₁、22₁₅和22₁₂的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₁₂、22₁₀、22₁₅、22₁₃、22₁₃、22₁₅、22₁₀和22₁₂的顺序选择寄存器并且按顺序输出八段数据。

MUX324₁₄，在16-16IDCT情况下，按照寄存器22₁₄、22₁₂、22₁₆、22₁₀、22₁₅、22₉、22₁₃和22₁₁的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₁₃、22₁₅、22₁₀、22₁₂、22₁₂、22₁₀、22₁₅和22₁₃的顺序选择寄存器并且按顺序输出八段数据。

MUX324₁₅，在16-16IDCT情况下，按照寄存器22₁₅、22₁₆、22₁₃、22₁₄、22₁₁、22₁₂、22₉和22₁₀的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，按照寄存器22₁₅、22₁₂、22₁₃、22₁₀、22₁₅、22₁₃、22₁₂和22₁₅的顺序选择寄存器并且按顺序输出八段数据。

MUX324₁₆，在16-16IDCT情况下，按照寄存器22₁₆、22₁₁、22₁₀、22₁₂、22₁₃、22₁₅、22₁₄和22₉的顺序选择寄存器，并且按顺序输出八段数据，而在2-8-16IDCT情况下，反复地选择八次寄存器22₁₆并且按顺序输出八段数据。

构成第一加/减法电路组325的加/减法电路32₆₁对于按照第一排序、第四排序、第五排序和第八排序从MUX324₁按顺序输出的八段数据以及按照第一排序、第四排序、第五排序和第八排序从MUX324₂按顺序输出的八段数据执行加法运算，以及对于按照第二排序、第三排序、第六排序以及第七排序从MUX324₁按顺序输出的八段数据和按照第二排序、第三排序、第六排序和第七排序从MUX324₂按顺序输出的八段数据执行减法运算。在由加/减法电路32₆₁执行的减法运算中，从MUX324₁输出的数据中减去MUX324₂输出的数据。

构成第一加/减法电路组325的加/减法电路32₆₂对于按照第一排序、第四排序、第五排序和第八排序从MUX324₉按顺序输出的八段数据以及按照第一排序、第四排序、第五排序和第八排序从MUX324₁₆按顺序输出的八段数据执行加法运算，以及对于按照第二排序、第三排序、第六排序以及第七排序从MUX324₁按顺序输出的八段数据和按照第二排序、第三排序、第六排序和第七排序从MUX324₂按顺序输出的八段数据执行减法运算。在由加/减法电路32₆₂执行的减法运算中，从MUX324₉输出的数据中减去MUX324₉₆输出的数据。

构成第二MUX组327的MUX28₁，在16-16DCT情况下，选择从MUX324₉顺序输出的八段数据，在2-8-16DCT情况下，选择从加/减法电路32₆₂按顺序输出的数据。MUX28₂，在16-16IDCT情况下，按顺序选择从MUX324₁₅输出的八段数据，以及在2-8-16IDCT情况下，选择八次“0”数据而输出它们。MUX28₃，在16-16IDCT情况下，按顺序选择从MUX324₁₆输出的八段数据，以及在2-8-16IDCT情况下，按顺序选择加/减法电路324₁₅输出的八段的并且按顺序输出它们。

构成第二寄存器组329的寄存器30₁按顺序存储从加/减法电路32₆₁按顺序输出的八段运算结果。寄存器30₂存储按顺序选择并且从MUX324₃输出的八段数据。寄存器30₃存储按顺序选择并且从MUX324₄输出的八段数据。寄存器30₄存储按顺序选择并且从MUX324₅输出的八段数据。寄存器30₅存储按顺序选择并且从MUX324₆输出的八段数据。寄存器30₆存储按顺序选择并且从MUX324₇输出的八段数据。寄存器30₇存储按顺序选择并且从MUX324₈输出的八段数据。

寄存器30₈存储按顺序选择并且从MUX28₁输出的八段数据。寄存器30₉存储按顺序选择并且从MUX324₁₀输出的八段数据。寄存器30₁₀存储按顺序选择并且从MUX324₁₁输出的八段数据。寄存器30₁₁存储按顺序选择并且从MUX324₁₂输出的八段数据。寄存器30₁₂存储按顺序选择并且从MUX324₁₃输出的八段数据。寄存器30₁₃存储按顺序选择并且从MUX324₁₃输出的八段数据。寄存器30₁₄存储按顺序选择并且从MUX28₂输出的八段数据。寄存器30₁₅存储按顺序选择并且从MUX28₃输出的八段数据。

P₇系数乘法电路232₁用固定系数P₇乘从寄存器30₁按顺序输出的每个八段数据。P₁₁系数乘法电路232₂用固定系数P₁₁乘从寄存器30₂按顺序输出的每个八段数据。P₃系数乘法电路232₃用固定系数P₃乘从寄存器30₃按顺序输出的每个八段数据。P₁₃系数乘法电路232₄用固定系数P₁₃乘从寄存器30₄按顺序输出的每个八段数据。P₉系数乘法电路232₅用固定系数P₉乘从寄存器30₅按顺序输出的每个八段数据。P₅系数乘法电路232₆用固定系数P₅乘从寄存器30₆按顺序输出的每个八段数据。P₁系数乘法电路232₇用固定系数P₁乘从寄存器30₇按顺序输出的每个八段数据。

P₁₄/P₇系数乘法电路232₆，在16-16DCT情况下，用固定系数P₁₄乘从寄存器30₈按顺序输出的每一个八段数据，以及在2-4-16DCT情况下，用固定系数P₇乘从寄存器30₈按顺序输出的每一个八段数据。P₁₂/P₁₁系数乘法电路232₉，在16-16DCT情况下，用固定系数P₁₂乘从寄存器30₉按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₁1乘从寄存器30₉按顺序输出的每一个八段数据。P₁₀/P₃系数乘法电路232₁₀，在16-16DCT情况下，用固定系数P₁₀乘从寄存器30₁₀按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₃乘从寄存器30₁₀按顺序输出的每一个八段数据。P₈/P₁₃系数乘法电路232₁₁，在16-16DCT情况下，用固定系数P₈乘从寄存器30₁₁按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₁₃乘从寄存器30₁₁按顺序输出的每一个八段数据。

P₆/P₉系数乘法电路232₁₂，在16-16DCT情况下，用固定系数P₆乘从寄存器30₁₂按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₉乘从寄存器30₁₂按顺序输出的每一个八段数据。P₄/P₅系数乘法电路232₁₃，在16-16DCT情况下，用固定系数P₄乘从寄存器30₁₃按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₅乘从寄存器30₁₃按顺序输出的每一个八段数据。

P₂系数乘法电路232₁₄，在16-16DCT情况下，用一固定系数P₂乘从寄存器30₁₄按顺序输出的每个八段的数据。P₀/P₁系数乘法电路232₁₅，在16-16DCT情况下，用固定系数P₀乘从寄存器30₁₅按顺序输出的每一个八段数据，以及在2-8-16DCT情况下，用固定系数P₁乘从寄存器30₁₅按顺序输出的每一个八段数据。

构成第四寄存器组333的寄存器334₁，在16-16IDCT和2-8-16IDCT两种情况下，按顺序存储从P₇系数乘法电路232₁按顺序输出的每个八段的数据，并且输出将按照第一排序到第八排序输出的数据为正值。寄存器334₂，在16-16IDCT，2-8-16IDCT两者中，按顺序存储从P₁₁系数乘法电路232₂按顺序输出的每个八段段数据，输出将按照第一排序、第三排序、第六排序和第八排序输出的数据作为正值，输出将按照第二排序，第四排序、第五排序和第七排序输出的数据作为负值。寄存器334₃，在16-16IDCT和2-8-16IDCT两者中，按顺序，存储从P₃系数乘法电路232₃按顺序输出的八段段数据的每个，并且输出将按照第一排序、第二排序和第七排序输出的数据作为正值，将按照第三排序到第六排序输出的数据作为负值。

寄存器334₄存储从P₁₃系数乘法电路232₄按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序、第四排序到第七排序输出的数据作为正值输出，而要按照第二排序、第三排序和第八排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第五排序到第七排序输出的数据作为正值输出，而要按照第二排序到第四排序和第八排序输出的数据作为负值。寄存器334₅存储从P₉系数乘法电路232₅按顺序输出的每个八段数据，在16-16IDCT情况下，将按照第一排序到第四排序和第七排序输出的数据作为正值输出，而将按照第五排序、第六排序和第八排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序到第四排序输出的数据作为正值输出，而要按照第五排序到第八排序输出的数据作为负值输出。寄存器334₆存储从P₅系数乘法电路232₆按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序、第五排序、第七排序和第八排序输出的数据作为正值输出，而要按照第二排序到第四排序和第六排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第三排序、第五排序和第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第八排序输出的数据作为负值。寄存器334₇存储从P₁系数乘法电路232₇按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序、第三排序、第四排序、第七排序和第八排序输出的数据作为正值输出，而要按照第二排序，第五排序和第六排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第三排序、第四排序和第七排序输出的数据作为正值输出，而要按照第二排序、第五排序、第六排序和第八排序输出的数据作为负值。寄存器334₈存储从P₁₄/P₇系数乘法电路232₈按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序、第三排序、第五排序和第七排序输出的数据作为正值输出，而要按照第二排序，第六排序和第八排序输出的数据作为负值输出，以及在2-8-16IDCT情况下，要被按照第一排序到第八排序输出的数据作为正值输出。寄存器334₉存储从P₁₂/P₁₁系数乘法电路232₉按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序、第二排序、第七排序和第八排序输出的数据作为正值输出，而要按照第二排序到第六排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第三排序、第六排序和第八排序输出的数据作为正值输出，而要按照第二排序、第四排序、第五排序和第七排序输出的数据作为负值。寄存器334₁₀存储从P₁₀/P₃系数乘法电路232₁₀按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序和第三排序输出的数据作为正值输出，而要按照第二排序、第四排序到第八排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第二排序、第七排序和第八排序输出的数据作为正值输出，而要按照第三排序到第六排序输出的数据作为负值。寄存器334₁₁存储从P₈/P₁₃系数乘法电路232₁₁按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序、第四排序到第六排序和第八排序输出的数据作为正值输出，而要按照第二排序、第三排序和第七排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第五排序到第七排序输出的数据作为正值输出，而要按照第二排序到第四排序和第八排序输出的数据作为负值。寄存器334₁₂存储从P₆/P₉系数乘法电路232₁₂按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序到第三排序、第五排序和第六排序输出的数据作为正值输出，而要按照第四排序、第七排序和第八排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序到第四排序输出的数据作为正值输出，而要按照第五排序到第八排序输出的数据作为负值。寄存器334₁₃存储从P₄/P₅系数乘法电路232₁₃按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序、第三排序、第五排序到第八排序输出的数据作为正值输出，而要按照第二排序、第四排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第三排序、第五排序和第七排序输出的数据作为正值输出，而要按照第二排序、第四排序、第六排序和第八排序输出的数据作为负值。寄存器334₁₄存储从P₂系数乘法电路232₁₄按顺序输出的每个八段数据，以及在16-16IDCT和2-8-16IDCT两种情况下，将要按照第一排序、第四排序、第六排序和第七排序输出的数据作为正值输出，而要按照第二排序、第三排序、第五排序和第八排序输出的数据作为正值输出。寄存器334₁₅存储从P₀/P₁系数乘法电路232₁₅按顺序输出的每个八段数据，以及在16-16IDCT的情况下，将要按照第一排序到第四排序和第六排序到第八排序输出的数据作为正值输出，而要按照第五排序输出的数据作为负值输出，以及，在2-8-16IDCT情况下，将要按照第一排序、第三排序、第四排序和第七排序输出的数据作为正值输出，而要按照第二排序、第五排序、第六排序和第八排序输出的数据作为负值。

加法电路338₃，在16-16IDCT和2-8-16IDCT两种情况下，对从寄存器334₁到寄存器334₇按顺序输出的八段数据执行加法运算。寄存器40₃存储从加法电路338₃输出的数据。

加法电路338₄，在16-16IDCT和2-8-16IDCT两种情况下，对从寄存器334₈到寄存器334₁₅按顺序输出的八段数据执行加法运算。寄存器40₄存储从加法电路36₄输出的数据。

来自寄存器40₃的数据被供应给加法电路44的被加数输入端和减法电路42的被减数输入端，来自寄存器40₄的数据供应给加法电路44的加数输入端和减法电路42的被减数输入端。从减法电路42输出的数据供应给包含在第六寄存器组45中的寄存器46，来自加法电路44的数据供应给包含在第六寄存器组45中的寄存器48。第四实施例的其他结构是与第三实施例中的那些结构相同的，对图13和图14给出的相同的参考编号分配给在图15和图16中所示的零组件，并且省略有关联的描述。

将参照图15和图16描述第四实施例中的运算操作。首先，将说明16-16DCT的运算操作。

用于构成16×16变换系数数据的每个列(该16×16变换系数数据对顺序来自MUX312的16×16象素执行16-16DCT压缩之后传送的)的每个十六段象素数据f₀到象素数据f₁₅，被存入对应于十六段数据F₀到数据F₁₅的每一个构成第一寄存器组313的每个寄存器14₁到寄存器14₁₆中。

由于MUX16₁到16₈、16₉₂、16₁₀₂、16₁₁₂、16₁₂₂、16₁₃₂、16₁₄₂、16₁₅₂、16₁₆₂已经分别地选择“0”数据，而MUX16₉₁、16₁₀₁、16₁₁₁、16₁₃₁、16₁₄₁、16₁₅₁和16₁₆₁已经分别地选择寄存器14₃、14₇、14₉、14₁₃、14₄、14₁₀和14₁₄，从加法电路18₁输出数据F₀=h₀，从加法电路18₂输出数据F₂=h₂，从加法电路18₃输出数据F₄=h₄，从加法电路18₄输出数据F₆=h₆，从加法电路18₅输出数据F₈=h₈，从加法电路18₅输出数据F₁₀=h₁，从加法电路18₆输出数据F₁₀=h₁₀，从加法电路18₇输出数据F₁₂，从加法电路18₈输出数据F₁₄=h₁₄，从减法电路20₁输出数据F₁=h₁，从减法电路20₂输出数据F₃=h₃，从减法电路20₃输出数据F₅=h₅，从减法电路20₄输出数据F₇=h₇，从减法电路20₅输出数据F₉=h₉，从减法电路20₆输出数据F₁₁=h₁₁，从减法电路20₇输出数据F₁₃=h₁₃以及从减法电路20₉输出数据F₁₅=h₁₅。

从加法电路18₁输出的数据h₀被存入寄存器22₁，从加法电路18₂输出的数据h₂被存入寄存器22₂，从加法电路18₃输出的数据h₄被存入寄存器22₃，从加法电路18₄输出的数据h₆被存入寄存器224，从加法电路18₅输出的数据h₈被存入寄存器22₅，从加法电路18₆输出的数据h₁₀被存入寄存器22₆，从加法电路18₇输出的数据存入寄存器22₇，从加法电路18₈输出的数据h₁₄被存入寄存器22₈。

从减法电路20₁输出的数据h₁被存入寄存器22₉，从减法电路20₂输出的数据h₃被存入寄存器22₁₀，从减法电路20₃输出的数据h₅被存入寄存器22₁₁，从减法电路20₄输出的数据h₇被存入寄存器22₁₂，从减法电路20₆输出的数据h₉被存入寄存器22₁₃，从减法电路20₇输出的数据h₁₅被存入寄存器22₁₅，从减法电路20₈输出的数据g₁₅被存入寄存器22₁₆。

在八运算周期的每个运算周期由MUX324₁选择寄存器22₁输出的数据h₀，并且供应给加/减法电路32₆₁，在八运算周期的每个运算周期MUX324₂选择寄存器22₅输出的数据h₈并且供应给加/减法电路32₆₁，然后在八运算周期的每个运算周期按顺序从加/减法电路32₆₁输出每个数据h₀+h₈、数据h₀-h₈、数据h₀-h₈、数据h₀+h₈、数据h₀+h₈、数据h₀-h₈、数据h₀-h₈和数据h₀+h₈，并且存入寄存器30₁。在八运算周期的每个运算周期中由MUX324₃选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据h₀、h₂、h₄、h₆、h₈、h₁₀、h₁₂和h₁₄，并且从MUX324₃按顺序输出每个数据h₄、h₁₂、h₁₂、h₄、h₄、h₁₂、h₁₂和h₄，并且存入寄存器30₂。在八运算周期的每个运算周期中由MUX324₄选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据h₀、h₂、h₄、h₆、h₈、h₁₀、h₁₂、和h₁₄，并且从MUX324₄按顺序输出每个数据h₁₂、h₄、h₄、h₁₂、h₁₂、h₄、h₄和h₁₂，并且存入寄存器30₃。在八运算周期的每个运算周期中由MUX324₅选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据h₀、h₂、h₄、h₆、h₈、h₁₀、h₂、和h₁₄，并且从MUX324₅按顺序输出每个数据h₂、h₁₀、h₆、h₁₄、h₁₄、h₆、h₁₀和h₂，并且存入寄存器30₄。在八运算周期的每个运算周期中由MUX324₆选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据h₀、h₂、h₄、h₆、h₈、h₁₀、h₁₂、和h₁₄，并且从MUX324₆按顺序输出每个数据h₆、h₂、h₁₄、h₁₀、h₁₀、h₁₄、h₂和h₆，并且存入寄存器30₅。在八运算周期的每个运算周期中由MUX324₇选择在八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据h₀、h₂、h₄、h₆、h₈、h₁₀、h₁₂、和h₁₄，并且从MUX324₇按顺序输出每个数据h₁₀、h₁₄、h₂、h₆、h₆、h₂、h₁₄和h₁₀，并且存入寄存器30₅。在八运算周期的每个运算周期中由MUX324₈选择在8运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的每个数据h₀、h₂、h₄、h₆、h₈、h₁₀、h₁₂和h₁₄，并且从MUX324₇按顺序输出每个数据h₁₄、h₆、h₁₀、h₂、h₂、h₁₀、h₆和h₁₄，并且存入寄存器30₇。

在八运算周期的每个运算周期中由MUX324₉选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆通过输出的每个数据h₁、h₃、h₅、h₇、h₉、h₁₁、h₁₃和h₁₅，并且从MUX324₉按顺序输出每个数据h₁、h₁₁、h₁₁、h₁₃、h₉、h₇、h₃、h₅和h₁₅，并且存入寄存器30₈。在八运算周期的每个运算周期中由MUX324₁₂选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据h₁、h₃、h₅、h₇、h₉、h₁₁、h₁₃和h₁₅，并且从MUX324₁₂按顺序输出每个数据h₇、h₁₃、h₅、h₁、h₁₅、h₁₁、h₃和h₉，并且存入寄存器30₁₁。在八运算周期的每个运算周期中由MUX324₁₂选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据h₁、h₃、h₅、h₇、h₉、h₁₁、h₁₃和h₁₅，并且从MUX324₁₃按顺序输出每个数据h₉、h₃、h₁₁、h₁₅、h₁、h₅、h₁₃和h₇，并且存入寄存器30₁₂。在八运算周期的每个运算周期中由MUX324₁₄选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据h₁、h₃、h₅、h₇、h₉、h₁₁、h₁₃和h₁₅，并且从MUX324₁₄按顺序输出每个数据h₁₁、h₇、h₁₅、h₃、h₁₃、h₁、h₉和h₅，并且存入寄存器30₁₃。在八运算周期的每个运算周期中由MUX324₁₅选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据h₁、h₃、h₅、h₇、h₉、h₁₁、h₁₃和h₁₅，并且从MUX324₁₅按顺序输出每个数据h₁₃、h₁₅、h₉、h₁₁、h₅、h₇、h₁和h₃，并且存入寄存器30₁₄。在八运算周期的每个运算周期中由MUX324₁₅选择在八运算周期的每个运算周期中从寄存器22₉到寄存器22₁₆输出的每个数据h₁、h₃、h₅、h₇、h₉、h₁₁、h₁₃和h₁₅，并且从MUX324₁₅按顺序输出每个数据h₁₅、h₅、h₃、h₇、h₉、h₁₃、h₁₁和h₁，并且存入寄存器30₁₅。

在八运算周期的每个运算周期从寄存器30₁到寄存器30₇输出的每个数据在八运算周期的每个运算周期中被相应的固定系数乘法电路232₁到232₇中的一相应的固定系数P₇、P₁₁、P₃、P₁₃、P₉，P₅和P₁相乘，并且被存入相应的寄存器334₁到寄存器234₇。按顺序存在寄存器334₁到寄存器334₇的每个数据在八运算周期的每个运算周期中在加法电路338₃中经历加法运算和被存在寄存器40₃中。

在本加法电路338₃中的在八运算周期的第一运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀+h₈)P₇+h₄P₁₁+h₁₂P₃+h₂P₁3+h₆P₆+h₁₀P₅+h₁₄P₁。在第一运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₀+f₈。在加法电路338₃中的在八运算周期的第二运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀-h₈)P₇-h₁₂P₁₁+h₄P₃-h₁₀P₁₃+h₂P₉-h₆P₁。在第二运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₁+f₉。在加法电路338₃中的在八运算周期的第三运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀-h₈)P₇+h₁₂P₁₁-h₄P₃-h₆P₁3+h₁P₉-h₂P₅+h₁₀P₁。在第三运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₂+f₁₀。本加法电路338₃中的在八运算周期的第四运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀+h₈)P₇-h₄P₁₁-h₁₂P₃-h₂P₁₃-h₆P₆-h₁₀P₅-h₁₄P₁。在第四运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₃+f₁₁。在加法电路338₃中的在八运算周期的第五运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀+h₈)P₇-h₄P₁₁-h₁₂P₃+h₁₄P₁₃-h₁₀P₉-h₂P₁。在第五运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₄+f₁₂。在加法电路338₃中的在八运算周期的第六运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀+h₈)P₇+h₁₂P₁₁-h₄P₃+h₆P₁₃-h₁₄P₉-h₂P₅-h₁₀P₁。在第五运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₅+f₁₃。在加法电路338₃中的在八运算周期的第七运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀+h₈)P₇-h₁₂P₁₁+h₄P₃+h₁₀P₁₃+h₂P₉+h₁₄P₅+h₆P₁。在第七运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₆+f₁₄。在加法电路338₃中的在八运算周期的第八运算周期被执行加法运算并且被存入寄存器40₃中的数据是(h₀+h₈)P₇+h₄P₁₁-h₁₂P₃-h₂P₁₃-h₆P₉+h₁₀P₅+h₁₄P₁。在第八运算周期中在寄存器40₃存储的数据是公式(69)中的运算值f₇+f₁₅。

在八运算周期的每个运算周期从寄存器30₈到30₁₅输出的每个数据在八运算周期的每个运算周期中被相应的固定系数乘法电路232₈到232₁₅中的一相应的固定系数P₁₄、P₁₂ P₁₀、P₈、P₄，P₂和P₀相乘，并且被存入相应的寄存器334₈到334₁₅。按顺序存在寄存器334₈到寄存器334₁₅的每个数据在八运算周期的每个运算周期中在加法电路338₄中经历加法运算和被存在寄存器40₄中。

在加法电路338₄中的在八运算周期的第二运算周期被执行加法运算并且被存入寄存器40₃中的数据是-h₁P₁₄+h₁P₁₂-h₉P₁₀-h₁₃P₈+h₃P₆-h₇P₄h₁₅P₂+h₅P₀。在第二运算周期中在寄存器40₄存储的数据是公式(69)中的运算值f₁-f₉。在加法电路338₄中的在八运算周期的第三运算周期被执行加法运算并且被存入寄存器40₄中的数据是h₁₃P₁₄-h₇P₁₂+h₁P₁₀-h₅P₈+h₁₁P₆+h₁₅P₄-h₉P₂+h₃P₀。在第三运算周期中在寄存器40₄存储的数据是公式(69)中的运算值f₂-f₁₀。在加法电路338₄中的在八运算周期的第四运算周期被执行加法运算并且被存入寄存器40₄中的数据是h₉P₁₄-h₅P₁₂-h₁₃P₁₀+h₁P₈-h₁₅P₆-h₃P₄+h₁₁P₂+h₇P₀。在第四运算周期中在寄存器40₄存储的数据是公式(69)中的运算值f₃-f₁₁。在加法电路338₄中的在八运算周期的第五运算周期被执行加法运算并且被存入寄存器40₄中的数据是h₇P₁₄-h₁₁P₁₂-h₃P₁₀+h₁₅P₈+h₁P₆+h₁₃P₄-h₅P₂-h₉P₀。在第五运算周期中在寄存器40₄存储的数据是公式(69)中的运算值f₄-f₁₂。在加法电路338₄中的在八运算周期的第六运算周期被执行加法运算并且被存入寄存器40₄中的数据是-h₃P₁₄-h₉P₁₂-h₁₅P₁₀+h₁₁P₈+h₅P₆+h₁P₄+h₇P₂+h₁₃P₀。在第六运算周期中在寄存器40₄存储的数据是公式(69)中的运算值f₅-f₁₃。在加法电路338₄中的在八运算周期的第七运算周期被执行加法运算并且被存入寄存器40₄中的数据是h₅P₁₄+h₁₅P₁₂-h₇P₁₀-h₃P₈+h₁₃P₆+h₉P₄+h₁P₂+h₁₁P₀。在第七运算周期中在寄存器40₄存储的数据是公式 (69)中的运算值f₆-f₁₄。在加法电路338₄中的在八运算周期的第八运算周期被执行加法运算并且被存入寄存器40₄中的数据是-h₁₅P₁₄+h₁₃P₁₂-h₁₁P₁₀+h₉P₈-h₇P₆+h₅P₄-h₃P₂+h₁P₀。在第八运算周期中在寄存器40₄存储的数据是公式(69)中的运算值f₇-f₁₅。

在加法电路42中对从寄存器40₃按顺序输出的八段数据和从寄存器40₄按顺序输出的八段数据执行加法运算，从加法电路42输出作为结果的数据f₀、f₁、f₂、f₃、f₄、f₅、f₆和f₇然后按顺序存入寄存器46。本数据f₀，f₁，f₂，f₃，f₄，f₅，f₆和f₇被显示在图16中的寄存器46的输出线路的下部。在加法电路44中对从寄存器40₃按顺序输出的八段数据和从寄存器40₄按顺序输出的八段数据执行加法运算，从加法电路44输出作为结果的数据f₈、f₉、f₁₀、f₁₁、f₁₂、f₁₃、f₁₄和f₁₅，然后按顺序存入寄存器46。数据f₈、f₉、f₁₀、f₁₁、f₁₂、f₁₃、f₁₄和f₁₅被显示在图16中的寄存器46的输出线路的下部。

通过完成上面的算术运算，对在构成已经经历DCT之后传送的16×16数据块的一个列中包含的十六段数据上的初次16-16IDCT结束。在构成16×16数据块的下一个列后续的每一列执行如在上面所描述的相同的初次16-16IDCT，其后对构成16×16数据块的所有的十六个列上的16-16IDCT以类似的方式结束。在对于所有的十六列的初次16-16IDCT完成之后，对构成16×16数据块的十六数据列的每个列执行二次16-16IDCT(对于被DCT变换的数据)。通过完成二次16-16IDCT，在已经经历16-16DCT之后传送的原始图像图片可以被再现。

接下来，将说明2-8-16IDCT的操作运算。在构成16×16段数据组成的块的每个列中包含的十六段象素数据f₀到象素数据f₁₅中的每一个(其中16×16段数据是在对从MUX312按顺序输出的16×16象素经历16-16DCT之后传送的)，被存入与十六段数据F₀到数据F₁₅的每个相对应的构成第一寄存器组313的每个寄存器14₁到寄存器14₁₆中。

十六段数据F₀到数据F₁₅中的数据F₀存入构成第一寄存器组313的寄存器14₁，数据F₈存入寄存器14₂，数据F₁存入寄存器14₃，数据F₉存入寄存器14₄，数据F₂存入寄存器14₅，数据F₁₀存入寄存器14₆，数据F₃存入寄存器14₇，数据F₁₁存入寄存器14₈，数据F₅存入寄存器14₉，数据F₁₃存入寄存器14₁₀，数据F₆存入寄存器14₁₁，data数据F₁₄存入寄存器14₁₂，数据F₇存入寄存器14₁₃，数据F₁₅存入寄存器14₁₄，数据F₄存入寄存器14₁₅而数据F₁₂存入寄存器14₁₆。

由于MUX16₁到16₈、16₉₂、16₁₀₂、16₁₁₂、16₁₂₂、16₁₃₂、16₁₄₂、16₁₅₂和16₁₆₂已经分别地选择寄存器14₂、14₄、14₆、14₈、14₁₀、14₁₂、14₁₄和14₁₆，MUX16₉₁、16₁₀₁、16₁₁₁、16₁₂₁、16₁₃₁、16₁₄₁、16₁₅₁和16₁₆₁已经分别地选择寄存器14₁、14₃、14₅、14₇、14₉、14₁₁、14₁₃和14₁₄，从加法电路18₁输出数据F₀+F₈=i₀，从加法电路18₂输出数据F₁+F₉=i₁，从加法电路18₃输出数据F₂+F₁₀=，从加法电路18₄输出数据F₃+F₁₁=i₃，从加法电路18₅输出数据F₅+F₁₃=i₅，从加法电路18₆输出数据F₆+F₁4=i₅，从加法电路18₇输出数据F₇+F₁₅=i₆，从加法电路18₈输出数据F₄+F₁₂=i₇，从减法电路20₁输出F₇-F₈=i₈，从减法电路20₂输出F₁-F₉=i₉，从减法电路20₃输出F₂-F₁₀=i₁₀从减法电路20₄输出F₃-F₁₁=i₁₁，从减法电路20₅输出F₅-F₁₃=i₁₂，从减法电路20₆输出F₆-F₁₄=i₁₃，从减法电路20₇输出F₇-F₁₅=i₁₄，从减法电路20₈输出F₄-F₁₂=i₁₅。

从加法电路18₁输出的数据i₀被存入寄存器22₁，从加法电路18₂输出的数据i₁被存入寄存器22₂，从加法电路18₃输出的数据i₂被存入寄存器22₃，从加法电路18₄输出的数据i₃被存入寄存器224，从加法电路18₅输出的数据i₄被存入寄存器22₅，从加法电路18₆输出的数据i₅被存入寄存器22₆，从加法电路18₇输出的数据i₆被存入寄存器22₇，从加法电路18₈输出的数据i₇被存入寄存器22₈。从减法电路20₁输出的数据i8被存入寄存器22₉，从减法电路20₂输出的数据i₉被存入寄存器22₁₀，从减法电路20₃输出的数据i₁₀被存入寄存器22₁₁，从减法电路20₄输出的数据i₁₁被存入寄存器22₁₂，从减法电路20₅输出的数据i₁₂被存入寄存器22₁₃，从减法电路20₆输出的数据i₁₃被存入寄存器22₁₄，从减法电路20₇输出的数据i₁₄被存入寄存器22₁₁，从减法电路20₈输出的数据i₁₅被存入寄存器22₁₆。

在八运算周期的每个运算周期中在MUX324₁中选择八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的数据i₀到数据i8，数据i₀从MUX324₁顺序输出八次并且被供应给加/减法电路32₆₁。在八运算周期的每个运算周期中在MUX324₂中选择八运算周期的每个运算周期中从寄存器22₁到寄存器22₈输出的数据i₀到数据i₇，数据i₇从MUX324₂顺序输出八次并且被供应给加/减法电路32₆₁，并且在八运算周期的每个运算周期从加/减法电路32₆₁按顺序输出每个数据i₀+i₇、i₀-i₇、i₀-i₇、i₀+i₇、i₀+i₇、i₀-i₇，i₀、-i₇和i₀+i₇，并且存入寄存器30₁。

在八运算周期的每个运算周期在MUX324₃中选择八运算周期的每个运算周期从寄存器22₁到寄存器22₈输出的每个数据i₀到数据i₇，以及按顺序输出每个数据i₂、i₅、i₅、i₂、i₂、i₅、i₅和i₂并且存入寄存器30₂。在八运算周期的每个运算周期在MUX324₄中选择在八运算周期的每个运算周期从寄存器22₁到寄存器22₈输出的每个数据i₀到数据i₇，以及按顺序输出每个数据i₅、i₂、i₅、i₅、i₂、i₂和i₅并且存入寄存器30₃。在八运算周期的每个运算周期在MUX324₅中选择在八运算周期的每个运算周期从寄存器22₁到寄存器22₈输出的每个数据i₀到数据i₇，以及按顺序输出每个数据i₁、i₄、i₃、i₆、i₆、i₃、i₄和i₁并且存入寄存器30₄。在八运算周期的每个运算周期在MUX324₆中选择在八运算周期的每个运算周期从寄存器22₁到寄存器22₈输出的每个数据i₀到数据i₇，以及按顺序输出每个数据i₃、i₁、i₆、i₄、i₄、i₆、i₁和i₃并且存入寄存器30₅。在八运算周期的每个运算周期在MUX324₇中选择在八运算周期的每个运算周期从寄存器22₁到寄存器22₈输出的每个数据i₀到数据i₇，以及按顺序输出每个数据i₄、i₆、i₁、i₃、i₃、i₁、i₆和i₄并且存入寄存器30₆。在八运算周期的每个运算周期在MUX324₈中选择在八运算周期的每个运算周期从寄存器22₁到寄存器22₈输出的每个数据i₀到数据i₇，以及按顺序输出每个数据i₆、i₃、i₄、i₁、i₁、i₄、i₃和i₆并且存入寄存器30₇。

在八运算周期的每个运算周期在MUX324₉中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₈输出的每个数据i₈到数据i₁₅，以及从MUX324₉顺序输出八次数据i8并且供应给加/减法电路32₆₁，在八运算周期的每个运算周期在MUX324₁₆中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₈输出的每个数据i8到数据i₁₅，以及从MUX324₁₆顺序输出八次数据i₁₅并且供应给加/减法电路32₆₁，而在八运算周期的每个运算周期按顺序输出每个数据i₈+i₅、数据i₈-i₁₅、数据i₈-i₁₅、数据i₈+i₁₅、数据i₈+i₅、数据i₈-i₁₅和数据i₈+i₁₅，并且通过MUX28₁存入寄存器30₈。

在八运算周期的每个运算周期在MUX324₁₀中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₆输出的每个数据i₈到数据i₁₅，以及按顺序输出每个数据i₁₀、1i₃、i₁₃、i₁₀、i₁₀、i₁₃、i₁₃和i₁₀并且存入寄存器30₉。

在八运算周期的每个运算周期在MUX324₁₁中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₆输出的每个数据i8到数据i₁₅，以及按顺序从MUX324₁₁输出每个数据i₁₃、i₁₀、i₁₀、i₁₃、i₁₃、i₁₀、i₁₀和i₁₃并且存入寄存器30₁₀。在八运算周期的每个运算周期在MUX324₁₂中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₆输出的每个数据i₈到数据i₁₅，以及按顺序从MUX324₁₂输出每个数据i₉、i₁₂、i₁₁、i₁₄、i₁₄、i₁₁、i₁₂和i₉并且存入寄存器30₁₁。在八运算周期的每个运算周期在MUX324₁₃中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₆输出的每个数据i8到数据i₁₅，以及按顺序从MUX324₁₃输出每个数据i₉、i₁₂、i₁₁、i₁₄、i₁₄、i₁₁、i₁₂和i₉并且存入寄存器30₁₁。在八运算周期的每个运算周期在MUX324₁₄中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₆输出的每个数据i₈到数据i₁₅，以及按顺序从MUX324₁₄输出每个数据i₁₂、i₁₄、i₉、i₁₁、i₁₁、i₁₉、i₁₄和i₁₂并且存入寄存器30₁₁。

在八运算周期的每个运算周期在MUX324₁₅中选择在八运算周期的每个运算周期从寄存器22₉到寄存器22₁₆输出的每个数据i₈到数据i₁₅，以及按顺序从MUX324₁₅输出每个数据i₁₄、i₁₁、i₁₂、i₉、i₉、i₁₂、i₁₁和i₁₄并且通过MUX28₃存入寄存器30₁₅。由于MUX28₂已经选择“0”数据，从MUX324₁₅输出的所有的数据被作为“0”数据存入寄存器334₁₄。

八运算周期的每个运算周期中从寄存器30₁到寄存器30₇输出的每个数据在八运算周期的每个运算周期中在加法电路338₃中经历加法运算，而结果数据被存入寄存器40₃。在八运算周期的第一运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀+i₇)P₇+i₂P₁₁+i₅P₃+i₁P₁₃+i₁₃P₉+i₄P₅+i₆P₁。在第一运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₀，它显示在图16中寄存器40₃的输出线路的下部。在八运算周期的第二运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀-i₇)P₇-i₅P₁₁+i₂P₃-i₄P₁₃+i₁P₉-i₆P₅-i₃P₁。在第二运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₂，它显示作为在图16中寄存器40₃的输出线路的下部的f₂。在八运算周期的第三运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀-i₇)P₇-i₅P₁₁-i₂P₃-i₃P₁₃+i₆P₉+i₁P₅+i₄P₁。在第三运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₄，它显示作为在图16中寄存器40₃的输出线路的下部的f₄。在八运算周期的第四运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀+i₇)P₇-i₂P₁₁-i₅P₃-i₆P₁₃+i₄P₉-i₃P₅+i₁P₁。在第四运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₆，它显示作为在图16中寄存器40₃的输出线路的下部的f₆。在八运算周期的第五运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀+i₇)P₇-i₂P₁₁-i₅P₃-i₆P₁₃-i₄P₉+i₃P₅-i₁P₁。在第五运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₈，它显示作为在图16中寄存器40₃的输出线路的下部的f₈。在八运算周期的第六运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀-i₇)P₇+i₅P₁₁-i₂P₃+i₆P₁₃-i₆P₉-i₁P₅-i₄P₁。在第六运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₁₀，它显示作为在图16中寄存器40₃的输出线路的下部的f₁₀。在八运算周期的第七运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀-i₇)P₇-i₅P₁₁+i₂P₃+i₄P₁₃-i₁P₉+i₆P₅+i₃P₁。在第七运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₁₂，它显示作为在图16中寄存器40₃的输出线路的下部的f₁₂。在八运算周期的第八运算周期内在加法电路338₃经历加法运算的并且被存在寄存器40₃中的数据是(i₀+i₇)P₇+i₂P₁₁-i₅P₃-i₁P₁₃-i₃P₉-i₄P₅-i₆P₁。在第八运算周期存入寄存器40₃的数据表示在公式(70)中的运算值f₁₄，它显示作为在图16中寄存器40₃的输出线路的下部的f₁₄。

八运算周期的每个运算周期中从寄存器334₈到寄存器334₁₅输出的每个数据在八运算周期的每个运算周期中在加法电路338₄中经历加法运算并且被存入寄存器40₄。

在八运算周期的第一运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈+i₁₅)P₇+i₁₀P₁₁+i₁₃P₃+i₉P₁₃+i₁₁P₉+i₁₂P₅+i₁₄P₁。在第一运算周期存入寄存器40₄的数据表示在公式(70)中的运算值f₁，它显示作为在图16中寄存器40₄的输出线路的下部的f₁。在八运算周期的第二运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈-i₁₅)P₇-i₁₃P₁₁+i₁₀P₃-i₁₂P₁₃+i₉P₉-i₁₄P₅-i₁₄P₁。在第二运算周期存入寄存器40₄的数据表示在公式(70)中的运算值f₃，它显示作为在图16中寄存器40₄的输出线路的下部的f₃。在八运算周期的第三运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈-i₁₅)P₇+i₁₃P₁₁-i₁₀P₃-i₁₁P₁₃+i₁₄P₉+i₉P₅+i₁₂P₁。在第三运算周期存入寄存器40₄的数据表示在公式(70)中的运算值f₅，它显示作为图16中的寄存器40₄的输出线路下部的f₅。在八运算周期的第四运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈+i₁₅)P₇-i₁₀P₁₁-i₁₃P₃-i₁₄P₁₃+i₁₂P₉-i₁₁P₅+i₉P₁。在第四运算周期存入寄存器40₄的数据表示在公式(70)中的运算值f₇，它显示作为图16中的寄存器40₄的输出线路下部的f₇。在八运算周期的第五运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈+i₁₅)P₇-i₁₀P₁₁-i₁₃P₃+i₁₄P₁₃-i₁₂P₉+i₁₁P₅-i₉P₁。在第五运算周期存入寄存器40₄的数据表示在公式(70)中的运算值f₉，它显示作为图16中的寄存器40₄的输出线路下部的f₉。在八运算周期的第六运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈-i₁₅)P₇+i₁₃P₁₁-i₁₀P₃+i₁₁P₁₃-i₁₄P₉-i₉P₅-i₁₂P₁。在第六运算周期存入寄存器40₄的数据表示在公式(70)中的运算值f₁₁，它显示作为图16中的寄存器40₄的输出线路下部的f₁₁。在八运算周期的第七运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈-i₁₅)P₇-i₁₃P₁₁+i₁₀P₃+i₁₂P₁₃-i₉P₉+i₁₄P₅+i₁₁P₁。在第七运算周期存入寄存器40₄的数据表示公式(70)中的运算值f₁₃，它显示作为图16中的寄存器40₄的输出线路下部的f₁₃。在八运算周期的第八运算周期内在加法电路338₄经历加法运算的并且被存在寄存器40₄中的数据是(i₈+i₁₅)P₇+i₁₀P₁₁+i₁₃P₁₃-i₉P₁₃-i₁₁P₉-i₁₂P₅-i₁₄P₁。在第八运算周期存入寄存器40₄的数据表示在公式(70)中的运算值f₁₅，它显示作为图16中的寄存器40₄的输出线路下部的f₁₅。

通过完成上面的算术运算，对于在由经历2-8-16DCT之后传送的16×16数据块构成的一个列中包含的十六段数据的初次2-8-16IDCT结束。在构成16×16数据块的下一个列后续的每一列执行如在上面所描述的相同的初次2-8-16DCT，其后对构成16×16数据块的所有的十六列上的2-8-16IDCT以类似的方式结束。在完成对所有的十六行的初次2-8-16IDCT之后，对构成16×16数据块(DCT变换的数据)的十六数据列的每个列执行二次2-8-16IDCT。通过对每个16×16数据完成初次2-8-16IDCT和二次2-8-16IDCT，可以再生经历2-8-16DCT之后传送的原始图像图片。

因此，根据本发明，由于16-16IDCT和2-8-16IDCT被配置为通过切换，在16-16IDCT电路中使用的部分固定系数乘法电路能被使用作为2-8-16IDCT中所需的固定系数乘法电路，所以，在2-8-16IDCT中可以维持在16-16IDCT中通过管道处理型算术运算获得的高速计算特性，并且甚至在用于16-16IDCT和2-8-16IDCT的整个装置尺寸小型化的情况下，仍然可以维持高速计算特性。

根据上面的第一实施例到第四实施例，可以得出下列的结论：

通过以第一实施例和第三实施例情况下相同的方式根据“N”解公式(73)并且重新整理可以获得公式(74)。因此，如第一实施例和第二实施例中的情况那样，通过对构成2^N×2^N象素数据的每个行和每个列执行公式(74)表达的运算，可以执行2-2^N-1-2^NDCT的运算。

这里v=0,1,…,7    z=y/2的整数 $C\left(h\right)=\frac{1}{2\sqrt{2}}---(h=0),C\left(v\right)=\frac{1}{2\sqrt{2}}--(v=0)$ $C\left(h\right)=\frac{1}{2}---(h=1,2,\…7)C\left(v\right)=\frac{1}{2}---(v1,2,\…,7)$ $\mathrm{\δ}\≡\frac{\mathrm{\πv}(2z+1)}{N2},$ $\mathrm{\ϵ}\≡\frac{\mathrm{\πh}(2h+1)}{N}$

首先，描述在公式(74)在右边的右边位置中的矩阵。

在公式(74)右侧右边位置中的矩阵中包含的成分中，给出的具有最终编号P₁、P₃、P₉、P₁3的成分，以及在公式(75)中表达的成分，是通过在i=1到i=2^N-1-1情况下选择所有其它(每一个)的“i”获得的系数，在此这些系数被表示成固定系数Pi(i=0,1,2,…2^N-1-1)，如公式(76)所示。通过选择系数，此系数是当i=2^N-3到i=2^N-1-1时可以通过选择所有其他“1”获得的，在此所述的所有其他“1”是在选择除i=1到i=2^N-1-1时选择所有其他“1”获得的固定系数系数之外的系数之后留下的，以及因此通过选择仍然留下的所有其他“1”，此后，可以确定在公式(74)中在右侧的右边位置中矩阵中所含的每一成分。在本申请中，可以如在上面所述确定的固定系数被称作被称作“可以根据离散余弦变换规则确定的固定系数”。 $P_{2^N-3}\…\left(75\right)$

在公式(74)中的右侧左上位置矩阵中包含的第一行上的第一列是通过公式(77)和由公式(78)给出的公式(77)中的每项值kj(j=0,1,2,…2^N-1-1)给出的。

在公式(74)中在右侧的左下部分的矩阵中第一行的第一列是通过公式(79)以及由公式(80)给出的在公式(79)中的每项值kj(j=2^N-1,2^N-1+1,2^N-1+2,2^N-1)给出的。

在公式(74)中左侧左上位置矩阵中每个组件中的公式(74)示出的单元格表示一个成分。没有由单元格示出的所有的成分是”0”。如公式(74)所示，在第二行上的第一列是一个成分。

由”2¹×2¹”所示的结构到”2^N-3X2^N-3”显示的结构是朝着右下方向排列的，而且从”2^N-3x2^N-3”所示结构到”2^N-2X2^N-2”所示另外一个结构是朝右下方向排列的。

成分2¹×2¹(2¹×2¹块单元格)被包含在由”2¹×2¹”所示出的结构中，那就是说，由第三行和第四行以及第二列和第三列显示。成分2²×2²(2²×2²块单元格)被包含在由”2²×2²”所示出的结构中，那就是说，由第五行和第八行以及第四列和第七列所包含的结构显示。成分2^N-3×2^N-3(2^N-3×2^N-3块单元格)包含在由”2^N-3×2^N-3”所示的结构中。成分2^N-2×2^N-2(2^N-2×2^N-2块单元格)包含在由”2^N-3×2^N-3”所示的结构中。

在公式(74)中上部的矩阵中构成第二行和第一列的成分中的每一个以及在由”2¹×2¹”所示结构到由2^N-2×2^N-2所示结构中的每一个是通过加上和减去由公式(78)表达的每个kj的公式[kjm]_N-2(选择的不同于m=j的下标的一个值)给出的。此外，在公式(74)下部的矩阵中构成第二行和第一列的成分中的每一个以及在由”2¹×2¹”所示结构到由2^N-2×2^N-2所示结构中的每一个是通过加上和减去由公式(80)表达的每个kj的公式[kj^N]_N-2(选择的不同于m=j的下标的一个值)给出的。

下面将描述在公式(74)右边的左侧位置和右侧位置的矩阵中的判定运算。用在右边矩阵中的第一成分乘在第一行和第一列和第二行和第一列上的成分。

用在右边矩阵中的第二成分和第三成分乘在由2¹×2¹所示的结构中包含的每个列中的每个成分。用在右边矩阵中的第四成分到第七成分乘在由2²×2²所示的结构中包含的每个列中的每个成分。用在右边矩阵中的第2^N-3到第(1+2¹+2²+…，2^N-4)成分乘由2^N-3×2^N-3所示的结构。这个关系可以应用于在上部和在下部的矩阵中。

通过在公式(74)中的右边的左侧位置矩阵的判定运算和右侧位置矩阵的判定运算所获得的每一成分的每一乘积的和表示相应于在公式(74)中的右边所示的一个判定的一个成分(变换系数数据，那就是说，即，在公式(74)中显示为F的数据)。

由具有在上面描述的奇数数目的固定系数Pi乘的每一成分是象素数据(即，在公式(78)和公式(80)中“f”所示的数据)。

虽然不可能通过一个常规的公式以及/或者常规表达形式表示构成在上面所描述的矩阵的哪个kj的成分出现。然而，按照在公式(51)和公式(66)中所做的相同的方式，通过相对于指定值^N展开和重新排列公式(73)，可以对于该指定值N确定上面描述的加和减公式[kjm]_N-2以及加和减公式[kj^N]_N-2。

而且，在变换系数数据是32×32的情况下，按照与第二实施例和第四实施例中所执行的相同的方式，按照与第二实施例相同的方式，通过相对于N展开和重新排列公式(81)获得公式(82)，以及通过对在2^N×2^N变换系数数据的每一行或每个列中包含的数据执行公式(82)表示的运算，可以执行对于2-2^N-1-2^N IDCT的运算。在公式(82)中表示的数N是一个自然数。在公式(82)上部的判定中的在左边示出的矩阵是具有奇数数字的象素，在公式(82)的下部的判定中的左边示出的矩阵是具有偶数数字的象素。

在公式(82)中右边的左上侧位置的矩阵[lop]的第一列和在下部的矩阵[loq]被表示成变换系数数据F₀和公式(83)之间一个和或者差，而另外一个成分是由不包括公式(83)中表示的变换系数的具有成分Fk(1≤k≥2^N-1-2)的一个矩阵表示的。

这里v=0,1,…,7    z=y/2的整数

$F_{2^{N-1}-1}\…\left(83\right)$

2^N-2^N DCT是根据公式(84)执行的，2^N-2^N IDCT是根据公式(85)执行的。在公式(84)中的左边和右边使用的字符和注释两者以及在公式(85)中的左边和右边矩阵中使用的字符和注释初次上对应于公式(74)和公式(82)。在公式(84)和公式(85)中的右侧的左边位置的矩阵中包含的每一成分不同于公式(74)和公式(82)中的那些成分，如在下面所示的：

在公式(84)中包含的每一成分[A_St]_N-2和[B_SU]_N-1是通过公式(86)给出的。在每一成分[A_st]_N-2和[B_SU]_N-1中使用的的、t以及u的含义与j、m以及N的含义相对应。象素数据f₀到f_2N-1是公式(86)给出的象素数据。每一成分[C_Vw]和[D_vx]是作为在2^N-2^N IDCT中的变换系数给出的。在公式(85)中包含的每一成分[C_vw]和[D_vx]中使用的v、w和x的含义与公式(82)中的o、p和q的含义相对应。

$f_{2^{N-1}}\…\left(87\right)$

因此，通过使用用于执行2^N-2^N DCT的部分电路，可以对2^N-2^N象素数据执行2-2^N-1-2^N DCT。而且，通过利用用于执行2^N-2^N IDCT的部分电路，可以对2^N-2^N变换系数数据执行2-2^N-1-2^N IDCT。

如上面所描述的，根据本发明，按照同样的顺序或不同的顺序，从包含在2^N×2^N(^N是自然数)中的一个行或者一个列中的2^N段象素数据中，通过选择由2^N段象素数据构成的第一组象素数据和第二组象素数据(所述2^N段象素数据将是由按照离散余弦变换规则确定的具有奇数数字k的一固定系数Pk(0≤k≤2^N-1)相乘的)，通过用具有奇数数字k的固定系数乘对应于具有奇数数字k的固定系数的选择的第一组象素数据和选择的第二组象素数据两者以便产生一个乘积，通过将该乘积加到相应的固定系数，以及根据该添加数值通过输出对应于该添加数值的出自变换系数数据Pk的预定数字的变换系数数据，可以在管道格式中以高速执行2-2^N-1-2^N DCT。

对于2-2^N-1-2^N IDCT，由于它是按照与2-2^N-1-2^N DCT情况下一样的方式配置的，所以它可以是对2^N×2^N段的变换系数数据执行的。

显然本发明不限制为上面的实施例，而是在没有偏离本发明的范围和实质的范围内改变和修改的。例如，当不只是32×32段象素数据而且32×32段变换系数数据也被使用时，可以实现在第一实施例到第四实施例中所达到的效果。此外，在上面的第一实施例中，描述了用于8-8DCT和2-4-8DCT两者的运算，在第二实施例中描述了用于8-8IDCT和2-4-8IDCT两者的运算，在第三实施例中描述了用于16-16DCT和2-8-16IDCT两者的运算，在第四实施例中描述了用于16-16DCT和2-8-16IDCT两者的运算。可是，2-4-8DCT、2-4-8IDCT，2-8-16DCT和2-8-16IDCT可以各别地和独立地执行。而且，通过切换MUX和从没有使用分立器件的寄存器中输出的数据码，可以完成8-8DCT、2-4-8DCT、8-8IDCT和2-4-8IDCT。如果图像信号的离散余弦变换速度不是很重要的，可以通过软件执行用于DCT和IDCT的上面的运算。在上面描述的每一实施例中，在MUX运算操作之前和运算操作之后的时间，例如，对MUX24₁-MUX24₈进行输入的时间和接在对MUX24₁到MUX24₈的输入之后的运算时间可以是1：2^N-1。此外，在上面的实施例中，使用了一个和以及/或者差，然而，如在日本的专利的申请No平5-181896中所揭示的，通过使用选择格式的信号，可以同样地实现本发明。

因此，根据本发明，由于2^N-2^N DCT和2-2^N-1-2^N DCT器件被构造为通过切换，使在2^N-2^N DCT中使用的部分固定系数乘法电路可以被用于在2-2^N-1-2^N DCT中所需的笃定系数乘法电路，通过在2^N-2^N DCT中管道处理型数学运算获得的高速计算特性在2-2^N-1-2^N DCT中可以保持，而且即使在小型化的2^N-2^N DCT器件和2-2^N-1-2^N DCT器件中仍然可以保持高速计算特性。上面所述的相同效果在根据本发明的2^N-2^N IDCT和2-2^N-1-2^NIDCT器件中也可以实现。

显然，本发明并不限于上面的实施例，在没有脱离本发明的范围和实质的情况下，是能够进行改变和修改的。

Claims (22)

1．一种用于压缩图像信号的方法，其中包括：

选择在形成图像数据的构成2^N×2^N(N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在下面所示的公式(1)和公式(2)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

用每一相应的固定系数Pk乘每一小段选择的所述象素数据以获得乘积的处理；

在通过乘法处理获得的并且按照所述离散余弦变换规则的乘积确定的乘积之间执行加法运算以及/或者减法运算的处理；

输出通过所述加法运算以及/或者所述减法运算获得的值的处理，作为构成所述2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

在其中，在所述选择处理中，对于出自所述固定系数Pk的所述公式(1)和所述公式(2)中具有奇数位置k的每一固定系数，按照预定顺序选择在构成2^N×2^N象素数据块的一个行或者一个列中包含的由2^N段象素数据构成的第一组和第二组象素数据，在其中，在所述乘法处理中，为所述公式(1)和所述公式(2)中具有奇数位置k的每一固定系数所选择的所述第一组和所述第二组象素数据被乘以在所述公式(1)和所述公式(2)中具有奇数位置K的每一固定系数以获得乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(1\right)$ $0\≤k\≤2^{N-1}-2$ 在此不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(2\right)$ $(k=2^{N-1}-1)$

2、根据权利要求1所述的压缩图像数据的方法，其特征在于选择具有包含在所述象素数据fj中的“j”数据的2^N段象素数据的和，作为在所述选择处理中将被选择的所述第一组象素数据，所述两段象素数据一个是低编号数据而另外一个是下一个低编号数据，并且其后以相同的方式，选择包含在所述象素数据fj中的具有″j″数据的两段象素数据之间的差作为在所述选择处理中将被选择的所述第二组象素数据，其中所述2^N段象素数据一个是低编号数据而另外一个是下一个低编号数据，并且其后为相同的方式。

3、一种解压缩图像信号的方法，包括：

选择在一个行或一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的处理，所述一个行或一个列构成按照离散余弦变换规则变换之后形成传送的变换系数数据的一块2^N×2^N(N是一自然数)段变换系数数据块，用于在下面所示公式(3)和公式(4)中给出的并且按照离散余弦变换规则确定的每一固定系数Pk；

由每一所述相应的固定系数Pk乘每一所述选择的变换系数数据以获得乘积的处理；

在通过根据所述离散余弦变换规则确定的所述乘法处理所获得的乘积之间执行加法运算和减法运算的处理；

输出通过所述加法运算和所述减法运算获得的值的处理，获得的值作为用于构成2^N×2^N象素数据块的每一行或者每一列的象素数据fj；

在其中，在所述选择处理中，对于出自固定系数Pk的公式(3)和公式(4)中具有奇数位置K的每一固定系数，按照预定顺序选择在构成所述2^N×2^N段变换系数数据块的一个行或者一个列中包含的由2^N段变换系数数据构成的第一组和第二组变换系数数据，在其中，在所述乘法处理中，为在所述公式(3)和公式(4)中具有奇数位置K的每一固定系数所选择的每一个所述第一组和所述第二组变换系数数据被乘以在所述公式(3)和公式(4)具有奇数位置K的每一固定系数以获得所述乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(3\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(4\right)$ $(k=2^{N-1}-1)$

4、根据权利要求1所述的解压缩图像的方法，其特征在于所述第一组变换系数数据是两个变换系数数据的和，其中一个变换系数数据是由从包含构成第一半2^N段变换系数数据Fj的″j″数据和包含2^N-1段变换系数数据的第一变换数据组中选择的一个数据构成，而另一个变换系数数据是由从包含构成2^N段变换系数数据Fj的第二半的″j″数据的和包含2^N-1段变换系数数据的第二变换数据组中选择的一个数据构成，并且其中所述第二组变换数据是由从所述第一组变换数据中选择的一个数据构成的变换系数数据和由从所述第二组变换数据选择的一个数据构成的变换系数数据之间的差。

5、一种压缩图像信号的方法，包括：

选择在形成图像数据的构成2^N×2^N(N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在公式(5)和公式(6)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

由每一所述相应的固定系数Pk乘以每一所述选择的象素数据以获得乘积的处理；

在通过所述乘法处理获得的并且按照所述离散余弦变换规则确定的乘积之间执行加法运算和减法运算的处理；

输出通过所述加法运算和减法运算获得的值的处理，获得的值作为用于构成所述2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

在所述选择处理中，在2^N-2^N离散余弦变换的情况下，对于由2^N-2^N离散余弦变换确定的每一固定系数Pk，按照预定顺序，从在构成2^N×2^N象素数据块的一行或者一个列中包含的2^N段象素数据中选择2^N段象素数据，

在其中，在选择处理中，在2-2^N-1-2^N离散余弦变换的情况下，按照预定顺序从包含在构成2^N×2^N段象素数据块的一个行或一个列中的2^N段象素数据中，选择由将被出自固定系数Pk的公式(5)和公式(6)中具有奇数位置K的每一固定系数相乘的2^N段象素数据构成的每一个第一组和第二组象素数据，在其中，在所述乘法处理中，在2^N-2^N离散余弦变换的情况下，在所述选择处理中选择的每一2^N段象素数据被出自固定系数Pk的每一相应的固定系数相乘以获得乘积，在其中，在2-2^N-1-2^N离散余弦变换的情况下，根据出自固定系数Pk的公式(5)和公式(6)中具有奇数位置K的相应的固定系数选择的每一个所述第一组和第二组象素数据被出自固定系数Pk的所述公式(5)和所述公式(6)中具有奇数位置K的所述固定系数相乘，以及

在其中，在所述加法处理以及所述减法处理中，在通过所述乘法处理获得的并且根据所述2^N-2^N离散余弦变换确定的乘积之间执行加法运算和减法运算，在其中，在2-2^N-1-2^N离散余弦变换的情况下，在通过所述乘法处理获得的并且是根据所述2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行所述加法运算和减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(5\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(6\right)$ $(k=2^{N-1}-1)$

6、根据权利要求5所述的压缩图像的方法，其特征在于在所述2^N-2^N离散余弦变换块中将被选择的所述象素数据包括由包含在构成2^N×2^N段象素数据块的行列中的一个行或者一个列的2^N段象素数据的所述第一组象素数据，所述第一组象素数据将被固定系数Pk所乘，该固定系数为所述公式(5)和所述公式(6)中k为奇数时的系数，并包括由将被出自固定系数Pk的所述公式(5)和所述公式(6)中具有奇数位置k的每一固定系数相乘的2^N段象素数据构成的第二组象素数据。

7、根据权利要求5或6所述的压缩图像的方法，其特征在于在所述选择处理中选择的所述象素数据是构成一对预定象素数据的象素数据之间的和及差。

8、根据权利要求7所述的压缩图像的方法，其特征在于在2-2^N-1-2^N离散余弦变换的情况下，构成所述预定象素数据对的所述象素数据是具有在所述象素数据fj中包含的″j″数据的2^N段象素数据，一个是低编号数据而另外一个是下一个低编号数据。

9、根据权利要求7所述的压缩图像的方法，其特征在于在所述2^N-2^N离散余弦变换的情况下，构成所述预定象素数据对的所述象素数据是由从包含构成所述2^N段象素数据Fj的第一半的″j″数据和包含2^N-1段象素数据的所述第一变换数据组中选择的一个数据构成的象素数据和从包含构成所述2^N段象素数据fj的第二半的″j″数据并包含2^N-1段的象素数据的第二象素数据组中选择的一个数据构成的象素数据。

10、一种用于解压缩图像信号的方法，其特征在于包括：

选择在一个行或一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的处理，该一个行或一个列构成按照离散余弦变换规则变换之后形成传送的变换系数数据的一块2^N×2^N(N是一自然数)段变换系数数据块，用于在下面所示公式(3)和公式(4)中给出的并且按照离散余弦变换规则确定的每一固定系数Pk；

由每一相应的固定系数Pk乘每一选择的变换系数数据以获得乘积的处理；

在通过乘法处理获得的并且按照所述离散余弦变换规则确定的乘积之间执行加法运算和/或减法运算的处理；

输出通过所述加法运算和/或所述减法运算获得的值的处理，作为构成所述2^N×2^N变换系数数据块的每一行或者每一列的象素数据fj；

其中在所述选择处理中，在2^N-2^N反离散余弦变换的情况下，对于由2^N-2^N反离散余弦变换确定的每一所述固定系数Pk，按照预定顺序，从在构成所述2^N×2^N象素数据块的一行或者一个列中包含的2^N段象素数据中选择每一个2^N段象素数据，其中，在所述选择处理中，在2-2^N-1-2^N反离散余弦变换的情况下，对于出自所述固定系数Pk的在所述公式(7)和所述公式(8)中具有奇数位置k的每一固定系数，按照预定顺序选择第一组和第二组变换系数数据，每一组变换系数数据是由包含在构成2^N×2^N段变换系数数据的块的一个行或者一个列中的2^N段变换系数数据构成，

其中，在所述乘法处理中，在所述2^N-2^N反离散余弦变换的情况下，在所述选择处理中选择的每一所述2^N段象素数据被出自固定系数Pk的每一相应的固定系数相乘以获得乘积，其中，在所述2-2^N-1-2^N反离散余弦变换的情况下，根据出自所述固定系数Pk的在所述公式(7)和公式(8)中具有奇数位置K的相应的固定系数选择的每一个所述第一组和所述第二组象素数据被出自固定系数Pk的所述公式(7)和所述公式(8)中具有奇数位置K的每一所述固定系数相乘以获得乘积，

在其中，在所述加法运算处理和/或所述减法运算处理中，在所述2^N-2^N反离散余弦变换的情况下，在通过所述乘法处理获得的并且是根据所述2^N-2^N离散余弦变换规则确定的乘积之间执行所述加法运算和/或所述减法运算；在其中，在所述2-2^N-1-2^N反离散余弦变换的情况下，在通过所述乘法处理获得的并且是根据所述2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行所述加法运算和/或所述减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(7\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(8\right)$ $(k=2^{N-1}-1)$

11、根据权利要求10所述的解压缩图像的方法，其特征在于在所述2^N-2^N反离散余弦变换中将被选择的所述变换系数数据包括由包含在一个行或一个列中的2^N段变换系数数据构成的所述第一组变换系数数据，其中行或列构成将由出自固定系数Pk的所述公式(7)和所述公式(8)中具有奇数位置k的每一固定系数相乘的所述2^N×2^N段变换系数数据块，并且包括将被由出自所述固定系数Pk的公式(7)和公式(8)具有奇数位置k的每一固定系数相乘的2^N×2^N段变换系数数据构成的第二组变换系数数据。

12、一种用于压缩图像信号的器件，其特征在于包括：

一种装置，用于选择在形成图像数据的构成2^N×2^N(N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在下面所示的公式(9)和公式(10)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一所述相应的固定系数Pk乘以每一所述选择的象素数据以获得乘积；

一种装置，用于在通过所述乘法处理获得的并且按照所述离散余弦变换规则的乘积确定的乘积之间执行加法运算和/或减法运算；

一种装置，用于输出通过所述加法运算和/或减法运算获得的值，获得的值作为用于构成所述2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

其中所述选择装置是按照预定顺序，为出自所述固定系数Pk的所述公式(9)和所述公式(10)中具有奇数位置K的每一固定系数选择在构成所述2^N×2^N象素数据块的一个行或者一个列中包含的由2^N段象素数据构成的每一个所述第一组和所述第二组象素数据，并且其中，所述乘法装置是，对于在所述公式(9)和所述公式(10)中具有奇数位置k的每一所述固定系数选择的每一个所述第一组和所述第二组象素数据用在所述公式(9)和所述公式(10)中具有奇数位置k的所述固定系数相乘以获得乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(9\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(10\right)$ $(k=2^{N-1}-1)$

13、根据权利要求12所述的压缩图像信号的器件，其特征在于由所述选择装置选择包含在所述象素数据fj中的具有″j″数据的2^N段象素数据的和作为第一组象素数据，所述两段象素数据一个是低编号数据而另外一个是下一个低编号数据，其后为相同的方式，以及由所述选择装置选择包含在所述象素数据fj中的具有″j″数据的2^N段象素数据之间的差作为第二组象素，其中所述2^N段象素数据一个是低编号数据而另外一个是下一个低编号数据，其后为相同的方式。

14、一种用于解压缩图像信号的器件，其特征在于包括：

一种用于选择在一个行或者一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的装置，其中一个行或一个列构成一块2^N×2^N(N是自然数)段变换系数数据块形成用离散余弦变换方法变换之后传送的变换系数数据，用于下面所示的公式(11)和公式(12)给出的并且根据离散余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一所述相应的固定系数Pk乘每一所述选择的变换系数数据以获得乘积；

一种装置，用于在通过按照所述离散余弦变换规则确定的乘法处理获得的乘积之间执行加法运算和/或减法运算；以及

一种装置，用于输出通过所述加法运算和/或所述减法运算获得的值，作为用于构成所述2^N×2^N象素数据块的每一行或者每一列的象素数据fj；

在其中所述选择装置是按照预定顺序，为出自所述固定系数Pk的所述公式(11)和所述公式(12)中具有奇数位置K的每一所述固定系数，选择在构成2^N段变换系数数据块的一个行或者一个列中包含的2^N段变换系数数据构成的每一个第一组和第二组象素数据，其中，乘法装置是，对于在所述公式(11)和所述公式(12)中具有奇数位置K的每一所述固定系数所选择的每一个所述第一组和所述第二组变换系数数据乘以在所述公式(11)和所述公式(12)中具有奇数位置K的每一所述固定系数以获得所述乘积； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(11\right)$ $0\≤k\≤2^{N-1}-2$ 这里不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(12\right)$ $(k=2^{N-1}-1)$

15、根据权利要求14所述的用于解压缩图像信号的器件，其特征在于所述选择装置选择两个变换系数数据的和作为所述第一组变换系数数据，其中一个变换系数数据是由从包含构成第一半所述2^N段变换系数数据Fj的″j″数据和包含2^N-1段变换系数数据的第一变换数据组中选择的一个数据构成的，而另一个变换系数数据是由从包含构成所述2^N段变换系数数据Fj的第二半的″j″数据并且包含2^N-1段变换系数数据的第二变换数据组中选择的一个数据构成，并且其中所述选择装置选择由从所述第一组变换数据组中选择的一个数据构成的变换系数数据和由从所述第二组变换数据组中选择的一个数据构成的变换系数数据之间的差别作为所述第二组变换数据。

16、一种用于压缩图像信号的器件，其特征在于包括：

一种装置，用于选择在形成图像数据的构成2^N×2^N(N是自然数)段象素数据块的一个行或一个列中包含的2^N段象素数据fj(0≤j≤2^N-1)的处理，用于在下面所示的公式(13)和公式(14)中给出的并且是根据离散的余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一所述相应的固定系数Pk乘每一所述选择的象素数据以获得乘积；

一种运算装置，用于在通过所述乘法装置获得的并且按照所述离散余弦变换规则确定的乘积之间执行加法运算和/或减法运算；

一种装置，用于输出通过所述加法运算和/或减法运算获得的值，获得的值作为用于构成所述2^N×2^N象素数据块的每一行或者每一列的变换系数数据Fj；

其中所述选择装置，在2^N-2^N离散余弦变换的情况下，对于由所述2^N-2^N离散余弦变换方法确定的每一固定系数Pk，按照预定顺序从在构成所述2^N×2^N象素数据块的一行或者一个列中包含的2^N段象素数据中选择2^N段象素数据，以及其中所述选择装置在2-2^N-1-2^N离散余弦变换的情况下，按照预定顺序从包含构成所述2^N×2^N段象素数据块的一个行或一个列中的2^N段象素数据中选择每一个第一组和第二组象素数据，每一组象素数据是由出自所述固定系数Pk的所述公式(13)和所述公式(14)中具有奇数位置K的每一固定系数相乘的2^N段象素数据构成的，

其中所述乘法装置，在2^N-2^N离散余弦变换的情况下，将由所述选择装置选择的每一所述2^N段象素数据与出自所述固定系数Pk的每一相应的固定系数相乘以获得乘积，其中所述乘法装置，在所述2-2^N-1-2^N离散余弦变换的情况下，将根据出自所述固定系数Pk的具有所述公式(13)和所述公式(14)中奇数位置K的每一相应的固定系数选择的每一个所述第一组和所述第二组象素数据与出自所述固定系数Pk的具有所述公式(13)和所述公式(14)中奇数位置K的每一所述固定系数相乘，以及

其中所述运算装置，在所述2^N-2^N离散余弦变换的情况下，在通过所述乘法处理获得的并且是根据所述2^N-2^N离散余弦变换规则确定的乘积之间执行所述加法运算和/或所述减法运算；以及其中所述加法和减法装置，在所述2-2^N-1-2^N离散余弦变换的情况下，在通过所述乘法处理获得的并且是根据所述2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行所述加法运算和/或所述减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(13\right)$ $0\≤k\≤2^{N-1}-2$ 在此不包括 $k=2^{N-1}-1;$ $P_k\frac{1}{\sqrt{2}}\…\left(14\right)$ $(k=2^{N-1})$

17、根据权利要求16所述的用于压缩图像信号的器件，其特征在于在所述2^N-2^N离散余弦变换中将被选择的象素数据包括由包含在一个行或一个列中的2^N段象素数据构成的所述第一组象素数据，其中行或列构成将由出自所述固定系数Pk的所述公式(13)和所述公式(14)中具有奇数位置k的每一所述固定系数相乘的所述2^N×2^N段象素数据块，并包括由将被出自所述固定系数Pk的具有所述公式(13)和所述公式(14)中奇数位置k的每一所述固定系数相乘的所述2^N段象素数据构成的所述第二组象素数据。

18、根据权利要求16所述的用于压缩图像信号的器件，其特征在于所述选择装置选择构成一对预定象素数据的象素数据之间的和及差作为所述象素数据。

19、根据权利要求18所述的用于压缩图像信号的器件，其特征在于所述选择装置在所述2-2^N-1-2^N离散余弦变换的情况下，选择具有在所述象素数据fj中包含的″j″数据的2^N段象素数据作为构成所述预定的象素数据对的所述象素数据，一个是低编号数据而另外一个是下一个低编号数据。

20、根据权利要求18所述的用于压缩图像信号的器件，其特征在于所述选择装置，在所述2^N-2^N离散余弦变换的情况下，选择由从包含构成所述2^N段象素数据Fj的第一半的″j″数据并且包含2^N-1段象素数据的所述第一变换数据组中选择的一个数据构成的象素数据，作为构成所述预定象素数据对的所述象素数据，并且选择由从包含构成所述2^N段象素数据fj的第二半的″j″数据的所述第二象素数据组中选择的一个数据构成的象素数据。

21、一种用于解压缩图像信号的器件，其特征在于包括：

一种用于选择在一个行或者一个列中包含的2^N段变换系数数据Fj(0≤j≤2^N-1)的装置，其中一个行或一个列构成一块2^N×2^N(N是自然数)段变换系数数据块形成用离散余弦变换方法变换之后传送的变换系数数据，用于下面所示的公式(15)和公式(16)给出的并且根据离散余弦变换规则确定的每一固定系数Pk；

一种装置，用于由每一所述相应的固定系数Pk乘每一所述选择的变换系数数据以获得乘积；

一种运算装置，用于在由所述乘法装置获得的并且按照所述离散余弦变换规则确定的乘积之间执行加法运算和/或减法运算；

一种装置，用于输出通过所述加法运算和/或所述减法运算获得的值，获得的值作为用于构成所述2^N×2^N变换系数数据块的每一行或者每一列的象素数据fj；

其中所述选择装置，在2^N-2^N反离散余弦变换的情况下，对于由所述2^N-2^N反离散余弦变换规则确定的每一所述固定系数Pk，按照预定顺序从在构成2^N×2^N变换系数数据象素数据块的一行或者一个列中包含的2^N段变换系数数据中选择2^N段变换系数数据，并且其中所述选择装置在2-2^N-1-2^N反离散余弦变换情况下，对于出自所述固定系数Pk在所述公式(15)和所述公式(16)中具有奇数位置k的每一固定系数，按照预定顺序选择第一组和第二组变换系数数据，每一组变换系数数据是由包含在构成所述2^N×2^N段变换系数数据的块的一个行或者一个列中的2^N段变换系数数据构成，

其中乘法装置，在2^N-2^N反离散余弦变换的情况下，将在所述选择处理中选择的每一2^N段象素数据与出自所述固定系数Pk的每一相应的固定系数相乘以获得乘积，以及其中乘法装置在2-2^N-1-2^N反离散余弦变换的情况下，将根据出自所述固定系数Pk的所述公式(15)和所述公式(16)中具有奇数位置k的每一所述固定系数所选择的每一个所述第一组和所述第二组变换系数数据与出自所述固定系数Pk的所述公式(15)和所述公式(16)中具有奇数位置k的每一所述固定系数相乘，以获得乘积；

其中所述运算装置，在所述2^N-2^N反离散余弦变换的情况下，在通过所述乘法装置获得的并且是根据所述2^N-2^N离散余弦变换规则确定的乘积之间执行加法运算和/或减法运算，以及其中所述运算装置，在所述2-2^N-1-2^N反离散余弦变换的情况下，在通过所述乘法处理获得的并且是根据所述2-2^N-1-2^N离散余弦变换规则确定的乘积之间执行所述加法运算和/或减法运算； $P_k=\cos \left(\frac{(N-1-k)\mathrm{\π}}{2^{N+1}}\right)\…\left(15\right)$ $0\≤k\≤2^{N-1}-2$ 在此不包括 $k=2^{N-1}-1;$ $P_k=\frac{1}{\sqrt{2}}\…\left(16\right)$ $(k=2^{N-1}-1)$

22、根据权利要求21所述的解压缩图像信号的器件，其特征在于在所述2^N-2^N反离散余弦变换中，所述选择装置选择所述第一组变换系数数据和所述第二组变换系数数据作为变换系数数据，其中所述第一组变换系数数据由包含在构成将被出自所述固定系数Pk的所述公式(15)和所述公式(16)中具有奇数位置k的每一所述固定系数相乘的2^N×2^N段变换系数数据块的一个行或者一个列中的2^N×2^N段变换系数数据构成，所述第二组变换系数数据是由将被出自所述固定系数Pk的在所述公式(15)和所述公式(16)具有偶数位置k的每一所述固定系数相乘的2^N×2^N段变换系数数据构成。

Images