JP2962970B2 - 周波数から時間領域への変換方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は周波数表現から時間表現
へ信号を変換する方法、及びその変換処理を行う為のデ
ィジタル回路装置に関する。

【０００２】

【従来の技術】電気通信の分野における共通の目標は情
報量及び伝送速度の両方を増加させることである。しか
しながら、各通信媒体には伝送速度に限界があり、伝達
信号を処理しなければならない送受信端におけるハード
ウエアについても同様のことが言える。例えば、電信線
は、たとえ電信キーをたたいて入力することよりはタイ
プし郵送された書類を読むことの方が早いとしても、情
報を伝送するための媒体としては一般的に郵便に比較し
てずっと高速である。伝達情報を符号化する方法もまた
情報の伝達速度を制限する。例えば、遠回しの電報は同
一の情報量の簡潔なメッセージに比べて伝達するのに時
間がかかる。従って、伝送すべきデータをできる限り圧
縮し、その後通信の両端部において高速伝送媒体を用い
てできる限り高速に処理することにより最高の送受信速
度が得られ、このことはしばしばシステムのネックが低
減若しくは除去されることを意味する。

【０００３】大量のデータの高速伝送を行うことが重要
である応用分野の一つにディジタルテレビジョンの分野
がある。しかしながら、従来のテレビジョンシステムは
テレビジョン画面に示されるライン内の画素（“ピクセ
ル”）の輝度及び色を制御するためにアナログの高周波
及び電気信号を用いており、それに対してディジタルテ
レビジョン伝送システムは画像のディジタル表現を生成
するためにアナログ信号をピクセルの輝度及び色値に対
応する二進“数”に変換する。最近のディジタル符号化
方式及びハードウエア構造は一般的に従来のアナログ伝
送システムに比べてずっと高速の情報伝送速度を達成し
ている。このようにして、ディジタルテレビジョンは従
来のアナログの同等物に比べてずっと高い解像度及びず
っと実物に近い画像を得ることができるのである。

【０００４】産業化した国々の多くにおいては今後十年
間でいわゆる高品位テレビジョン（ＨＤＴＶ）システム
を含めてディジタルテレビジョンシステムが従来のアナ
ログテレビジョン技術にとって代わると予想されてい
る。アナログからディジタルへの画像処理の変化は、伝
送及び記憶の両方の面において、アナログオーディオレ
コードから現在あらゆるところにあるコンパクトディス
ク（ＣＤ）への変化と同様になると考えられる。

【０００５】ディジタル画像技術の一般的有用性を高め
るために、ディジタル画像を符号化し、また復号するた
めの標準化された方式が採用されている。そのような標
準化方式の一つとしてはＪＰＥＧ規格が有り、静止画に
用いられている。動画については、現在二つの規格−Ｍ
ＰＥＧ及びＨ．２６１があり、その両方が動画の連続す
るフレームの各々に対してＪＰＥＧ類似の処理を行う。
ＪＰＥＧを繰り返し使用することに対する優位性を得る
ために、ＭＰＥＧ及びＨ．２６１はフレーム間の差、即
ち動き、が小であるという良く知られた事実を利用して
おり、後のフレームとの差に基づいて動作する。従っ
て、変化に対応する情報を伝送または記憶する方が一般
に、連続した画面内の各フレームが連続した画面内の最
も近いフレームと全く異なっているかの如くして同等の
静止画情報を伝送または記憶するのに比べてより少ない
時間または空間しか必要としないのである。

【０００６】便宜上、全ての現行の規格は画像または映
像をタイルもしくはブロックに分割して動作するもので
あり、各ブロックは幅８ピクセル高さ８ピクセルの画面
部分から構成される。次に、各ピクセルはピクセルの
「成分」として知られる３（またはそれ以上）のディジ
タル数によって表される。有色のピクセルを成分に分割
する方法には種々の異なる方法がある。例えば、一般的
な標記法を用いれば、ＹＵＶ、ＹＣ_rＣ_b、ＲＧＢ、等で
ある。従来のＪＰＥＧ類似の方法は全て各成分に対して
別々に動作する。

【０００７】目は画像内の高周波数成分（もしくはエッ
ジ）に対しては感覚が鈍いことが良く知られている。通
常、画面の視聴者が画質の大幅な低下に気がつくことな
しに、最高周波数に関する情報を完全に除去することが
可能である。この、目が情報の欠落を検出すること無し
に、高周波数情報を除去することによって画像内の情報
量を減少させるという効果を発揮するために、空間情報
（例えば輝度の実際の値）を含む８×８ピクセルブロッ
クは何らかの方法で周波数情報を得るために変換されね
ばならない。ＪＰＥＧ、ＭＰＥＧ及びＨ．２６１規格は
全て公知のディスクリートコサイン変換を用いて８×８
空間マトリクスを操作し、８×８周波数マトリクスを得
ている。

【０００８】上記の如く、入力データは画面の四角の領
域を表している。入力データを周波数表現に変換する際
に、適用される変換は二次元の変換でなければならない
が、そのような二次元変換は効率的に計算するのが容易
でない。公知の二次元ディスクリートコサイン変換（Ｄ
ＣＴ）及びそれに関連する逆ＤＣＴ（ＩＤＣＴ）は、し
かしながら、“分離”できるという特性が有る。このこ
とは８×８ピクセルブロックにおける６４ピクセルを同
時に操作する代わりに、ブロックを最初に行×行の中間
値に変換し、それを次に列×列に変換して最終的な変換
周波数値を得ることが可能であることを意味している。

【０００９】次数Ｎの一次元ＤＣＴは二つのＮ×Ｎマト
リクスを掛けることと数学的に等価である。８×８ピク
セルブロックについて必要なマトリクスの掛け算を行う
ためには５１２回の掛け算及び４４８回の足し算が必要
であり、８×８ピクセルブロックに完全な２次元ＤＣＴ
を行うためには１０２４回の掛け算及び８９６回の足し
算が必要である。これらの演算操作、及び特に掛け算等
の操作は複雑で低速であり、そのため達成可能な変換速
度は低く制限される。さらにそれらはＤＣＴを行うため
に用いられるシリコンチップ上でかなりの空間を必要と
する 。

【００１０】ＤＣＴ操作は必要とされる計算を少なくす
るために整理し直すことができる。現在二つの主な方法
がＤＣＴに必要とされる計算を減少させるために用いら
れており、その両方が“二進デシメーション（ｄｅｃｉ
ｍａｔｉｏｎ）”を用いている。“二進デシメーショ
ン”という用ワードはＮ×Ｎ変換が２つのＮ／２×Ｎ／
２変換と、それを配置する際のいくらかの計算上の付帯
部分とによって行うことができることを意味している。
８×８変換は５１２回の掛け算及び４４８回の足し算を
必要とするけれども、４×４変換は６４回の掛け算及び
４８回の足し算のみでよい。こうして二進デシメーショ
ンによって３８４回の掛け算及び３５２回の足し算が不
要になり、デシメーションを行う際に導入される付帯部
分は通常この計算処理の減少に比較して目立たない大き
さである。

【００１１】現在、二進デシメーションのためには二つ
の主な方法が、Byeong Gi Lee（"ANew Algorithm to Co
mpute the DCT", IEEE Transactions on Acoustics, Sp
eech and Signal Processing, Vol. Assp 32, No. 6,
p. 1243, December 1984) 及び Wen-Hsiung Chen（"A F
ast Computational Algorithm for the DCT", Wen-Hsiu
ng Chen, C. Harrison Smith, S.C. Pralick, IEEE Tra
nsactions on Communications, Vol. Com 25, No. 9,
p. 1004, September 1977）により開発されている。Lee
の方法は逆ＤＣＴの定義に本来備わっている対称性を利
用しており、単純なコサイン識別情報を用いることによ
って再帰型二進デシメーションのための方法を定義して
いる。Leeによる解決方法はＩＤＣＴに対してのみ適当
である。Chenの方法はマトリクスを対角行列のみに還元
する再帰型マトリクス識別情報を用いている。この方法
は対角行列に対する公知の識別情報を用いてＤＣＴの容
易な二進デシメーションを与えるものである。

【００１２】Lee及びChenの方法の重大な不利益は、い
つ掛け算及び足し算を行わなければならないかという点
に関してバランスがとれていないことである。本質的
に、これらの方法の両方において多数の足し算の後に多
数の掛け算、またはその逆を行う必要がある。ハードウ
エアにおいてLeeまたはChenの方法を処理する場合には
加算器及び乗算器を並列に動作させることは不可能で
る。ハードウエアの最高の利用状態はすべての加算器及
び乗算器が全ての時間に使用される時であるから、この
ことはそれらの方法の速度及び効率を低下させる。

【００１３】ＤＣＴ及びＩＤＣＴ操作を行うためのかか
る公知の方法の更に他の不利益は、いわゆる正規化係数
を扱うことが通常困難であり、公知のアーキテクチャで
は全ての乗算器が使用されている時に余分の掛け算を追
加することが必要になる。ビデオデータに前方及び逆Ｄ
ＣＴを適用するための、ある公知の方法はソフトウエア
デザイナーにとって計算を実行しなければならない半導
体装置のレイアウトを心配しなくて良く、非常に単純か
つ高度に効率的である。しかしながら、かかる方法は、
しばしば極度に低速であり、ディジタルビデオに必要と
される伝送速度で満足に動作するには半導体アーキテク
チャ及びハードウエアの相互の接続が極度に複雑にな
る。

【００１４】現在あるビデオデータのＤＣＴ及びＩＤＣ
Ｔ操作を行う方法及びハードウエア構造の更に別の欠点
は数値の浮動小数点の内部表現が必要とされることであ
る。この不利益について説明すると、まず、人が、小数
点（もし有れば）の右側にある桁を含めて、３桁の数の
みしか扱うことができない計算機を使用すると仮定す
る。更に計算器が数１２．３及び及び４．５６を加算す
ると仮定する。（小数点がこれらの２つの数の数字の位
置に対して固定していないこと、換言すれば、小数点は
“浮動”可能であることに注意）この計算器は解１６．
８６を完全に表すのに必要な４つの数字を記憶すること
はできないため、計算器は最も右にある数字“６”を省
略することにより解を切り捨てて１６．８とするか、あ
るいは解を最も近い３桁の近似値１６．９にまるめるハ
ードウエアを設けて解を３桁の数に還元しなければなら
ない。

【００１５】この非常に簡単な例が示すように、もし浮
動小数点の演算が想定または必要とされると、正確さを
失うか、答をまるめる際の誤差を最小にする非常に複雑
で場所をとる回路を含めるかのいずれかを受け入れなけ
ればならない。しかしながら、効率的な丸め回路を用い
たとしても丸めまたは切り捨て誤差の蓄積及び伝幡によ
りビデオ信号に容認できない歪が生じるかも知れない。
一般に浮動小数点の丸め及び切り捨て誤差は加算よりも
掛け算に対してより大であるため、この問題はビデオ信
号を処理するための方法が幾つかの掛け算を必要とする
場合により大きくなる。

【００１６】ずっと効率的なＤＣＴ／ＩＤＣＴ処理方法
及びハードウエア構造を使用すれば、その方法において
用いられる数を固定小数点を用い、各数の完全なダイナ
ミックレンジが使用可能であるように表すことが保証さ
れる。そのようなシステムにおいては、切り捨て及び丸
め誤差は除去されるかあるいは少なくとも大きく減少さ
れる。

【００１７】上記の例において、もしハードウエアが４
桁の数字を扱うことができたとすると、９９．９９より
大の数は全く必要が無くなり、全ての数が２番目及び３
番目の数の間に小数点を持つことになり、その結果小数
点の存在は計算に全く影響しなくなり、演算はすべての
数が整数であるかの如くして実行することが可能にな
る。解１２３０＋０４５６＝１６８６は、“１６８６”
が“６”と“８”との間に小数点を持たねばならないこ
とは誰でも常に知ることができるため１２．３０＋４．
５６＝１６．８６とする場合と同じく明らかである。或
いは、もし数（定数またはそれ以外）が同一の範囲内に
入るように選択的に桁移動または調整されたとすると、
その範囲の各数はまた一組の整数として正確かつ曖昧さ
無く表すことができる。

【００１８】必要とされる乗算器の数を減らす一つの方
法は単に異なる信号源からの入力データを受け入れるこ
とが可能な一つの乗算器を用いることである。換言すれ
ば、あるアーキテクチャにおいては、単一の乗算器を用
いてＤＣＴまたはＩＤＣＴの計算の異なるステップにお
いて必要とされる掛け算を行っているのである。そのよ
うな“クロスバースイッチング”は必要とされる乗算器
の数を減少させるかも知れないけれども、その代わりに
乗算器への入力を選択し、他の入力を乗算器から分離
し、選択された信号源から適切な信号を切り替えて乗算
器の入力に供給する大規模で複雑なマルチプレクサ構造
を含めなければならないことを意味している。また、共
用された乗算器からの多数の出力を切り替えて適切な後
段の回路に供給するために追加の大規模マルチプレクサ
が必要とされる。従って、クロスバースイッチングもし
くはマルチプレクシングは複雑で、一般的に低速であり
（余分の記憶装置が必要とされるため）、最終的な半導
体として実現する段階でコストが大になる領域である。

【００１９】“クロスバースイッチング”を含む現行の
アーキテクチャの更に他の欠点はそれらが汎用の乗算器
を必要とすることである。換言すれば，現行のシステム
は両方の入力が可変である乗算器を必要とするのであ
る。良く知られているように、ディジタル乗算器を使用
する場合は一般に加算器及び桁送り器の列を、乗算器の
ワードの現在のビットが“１”であるならば、被乗数の
値が部分的な結果に加算されるけれども現在のビットが
“ゼロ”であるならば加算されない。汎用乗算器は全て
のビットが“１”である場合にも対処しなければならな
いため、加算器の列を乗算ワードの各ビットに対して設
ける必要がある。

【００２０】一例として、データワードが８ビット幅で
あり、一つの入力を５倍したいと考えたと仮定すると、
数５の８ビット表現は００００１０１である。換言すれ
ば、ディジタルの５の乗算は入力値を左に２桁移動し、
（４の掛け算に対応する）その後、その桁移動しない値
に加算するだけで良い。係数の他の６桁はビット値が
“０”であり、それら桁移動や加算のステップを必要と
しない。

【００２１】固定係数の乗算器即ち、この場合、５によ
る掛け算のみが可能な乗算器は、掛け算を行うために一
つの桁送り器と一つの加算器のみが必要である（桁上げ
ビットを処理するのに必要な回路は除く）。汎用乗算器
は、逆に、その内の６つは全く使用されないにも拘らず
８桁の各々に桁送り器及び加算器が必要である。上記の
例が示すように、固定の係数を用いることにより設計者
が係数の内のゼロに対応する加算器の列を除くことが可
能になり、シリコンチップの領域を節約し、乗算器を簡
略化することが可能である。

【００２２】

【発明が解決しようとする課題】本発明は効率的であり
かつ半導体装置における占有面積を増加させることなく
かく演算操作が配置され、高い処理能力を実現する二次
元ＤＣＴ／ＩＤＣＴ方法及び装置を提供することが目的
である。

【００２３】

【課題を解決するための手段及びその作用】本発明の種
々の局面については添付の請求項に例示されている。本
発明の更に他の局面によるＩＤＣＴ方法においては、Ｎ
×Ｎピクセルブロックの各Ｎ−行及びＮ−列のための一
次元ＩＤＣＴは選択的に除去され、一次元ＩＤＣＴがＮ
／２偶数番ピクセル入力ワード及びＮ／２奇数番ピクセ
ル入力ワードに対して別々に実行される。

【００２４】好適な実施例において、ＪＰＥＧ規格に基
づき、Ｎは８に決められている。二次元ＩＤＣＴの結果
は二つの一次元ＩＤＣＴ操作（中間的なデータの再整理
−位置変更−を伴う）を連続して行うことによって得ら
れる。共通処理ステップにおいては、Ｎ＝８に対して、
入力値の最初の対が掛け算を行う必要なしに出力加算器
及び減算器に供給される。入力値の第２の対の各々は二
つの桁移動されたコサイン値に対応する二つの係数値の
各々によって乗算される。共通処理ステップにおいては
他に掛け算は必要でなく、一回の減算及び一回の加算の
みが必要である。第２の対が入力値の第１の対に対して
各対が対応するように加算または差が求められ、偶数ま
たは奇数の結果の値が形成される。

【００２５】前共通処理ステージにおいて、最下位の奇
数番入力ワードは前もって√２倍され、奇数番入力ワー
ドは共通処理ブロックにおいて処理される前に対をなし
て加算される。後共通処理ステージにおいては処理され
た奇数番入力ワードに対応する中間値が所定の一定の係
数に乗算されて奇数番の結果値が形成される。偶数番及
び奇数番の結果値の計算の後、Ｎ／２上位出力が偶数番
の結果値からの奇数番の結果値の減算により形成され、
Ｎ／２下位出力が奇数番の結果値と偶数番の結果値との
単純な加算によって形成される。

【００２６】ＤＣＴ（ビデオ処理システムの伝送側端部
における変換）及びＩＤＣＴ（受信側端部における変換
であり、発明の種々の局面のうちの一つ以上を含む）の
両方について、処理すべき値は好ましくは√２だけ意図
的に上位側に桁移動される。ＤＣＴ／ＩＤＣＴ操作が実
行された後に、その結果の値は単純な二進右シフトによ
って２だけ下位方向に桁移動される。このよく考えられ
たバランスした上位方向への桁移動により従来の方法に
おいて必要とされた掛け算のうちの幾つかが除かれる。

【００２７】本発明の方法の他の局面によれば、一定の
係数または中間の結果のデータワードの選ばれたビット
は丸められ或いは選ばれたビットの所定の設定により
“１”か“０”の何れかに調整される。ピクセルデータ
の二次元変換は第１の一次元ＩＤＣＴ変換処理ステップ
からの出力値に対する第２の同一の一次元操作により実
行される。

【００２８】本発明の更に他の局面によるＩＤＣＴシス
テムは前共通処理回路、共通処理回路、及び後共通処理
回路を含み、前共通、共通、後共通処理の計算が入力デ
ータワードに対して行われる。監視用コントローラによ
って、種々のシステムラッチのロードを制御する制御信
号と、好ましくは、Ｎ／２偶数番及びＮ／２奇数番入力
ワードの前共通ブロックの入力ラッチへの供給を時間的
に直列に多重化するための制御信号と、偶数番及び奇数
番の結果の値を加算し低位出力信号を形成してラッチす
ることと、奇数番の結果の値を偶数番の結果の値から減
算して高位出力信号を形成してラッチすることを管理す
る制御信号と、内部マルチプレクサを逐次制御する制御
信号とが生成される。

【００２９】奇数番及び偶数番入力ワードは好ましくは
同一の処理ブロックにおいて別々の経路で処理される。
入力データワードは好ましくは（必ずではなく）厳密に
昇順または降順ではないけれども、データ経路に対する
効率的な“バタフライ”構造を形成することを可能にす
る順序でラッチされる。少なくとも共通処理回路は純粋
な論理回路として構成することができ、その正常な動作
のためにクロック又は制御信号を必要としないが、他の
処理ブロックについても個々の応用状態に依存して同様
のことが言える。

【００３０】汎用乗算器（２つの可変入力を有する）は
必要とされず、その代わりに好ましい実施例全体にわた
って一定係数の乗算器が含まれる。更に、好ましい実施
例は全ての必要な算術演算を行うために固定小数点整数
演算素子を含む。発明のいくつかの実施例は以下の特徴
の一つ以上を有するビデオデータのＩＤＣＴ変換を行う
方法及びシステムを提供するように設計されていること
が明らかになる。 （１）贅沢な算術演算を常に使用すること。 （２）ＩＤＣＴを実行するために必要とされるシリコン
領域を減少させるために、記憶素子（ラッチ等）は、そ
の数が好ましくはアーキテクチャの効率的なパイプライ
ン処理のために必要とされる数より多くはない程度に小
数であり、余分の記憶素子を必要とする汎用乗算器の代
わりに小数の一定係数乗算器に接続される。 （３）個々の算術演算が複雑なデザインを用いる必要が
ないように演算操作が配置されていること。例えば、も
し公知の「リップル加算器」が使用されていれば、これ
らは解を「分解し」（下を参照）または生成するのに十
分な時間を合わせる。もしデータ経路においてかかるリ
ップル加算器に先行する他の素子が加算器の動作が終了
するのを待っている間に何も動作しない状態になるよう
に演算操作が配置されているとすると、この遅れを避け
るように操作を再配置することによりより高い処理能力
（スループット）及び効率が得られる。 （４）自然な順序で結果を生成することができること。 （５）贅沢で複雑なクロスバースイッチングが必要でな
いこと。 （６）アーキテクチャが非常に高速の動作を支持するこ
とが可能であること。 （７）伝送ハードウエアを通したデータの流れを制御す
る回路がその面積を小さくできること。

【００３１】

【実施例】発明のより良い理解を促し、発明が実際にど
の様に実体化されるかを示すために、以下例として、添
付図面を参照して説明する。発明の理論的背景 種々の部品の目的、機能及び本発明によるＩＤＣＴシス
テムにおいて用いられた信号処理方法の利点を理解する
ためには、システムの理論的基礎を理解することが役立
つ。

【００３２】２次元ＩＤＣＴの分割可能性 ピクセルのＮ×Ｎブロックのため二次元順方向ディスク
リートコサイン変換（ＤＣＴ）の数学的定義は以下の通
りであり、Y(j,k) はピクセル絶対値 X(m,n)に対応する
ピクセル周波数値である。

【００３３】

【数１】

【００３４】項２／Ｎは変換の直流レベルを支配し、係
数 c(j)、c(k) は正規化因子として知られている。対応
する逆ディスクリートコサイン変換、即ちＩＤＣＴ、に
対する表現は以下の通りである。

【００３５】

【数２】

【００３６】順方向ＤＣＴは空間値（輝度などの特性を
直接表すか、あるいはＭＰＥＧ規格などにおけるように
差を表す）をその周波数表現に変換する。逆ＤＣＴはそ
の名前が示すように、他の「方向」即ち、ＩＤＣＴは周
波数値を逆に空間値に戻す方向に動作する。式Ｅ２にお
いて、コサイン関数は各々が加算指数の一つにのみ依存
する。従って、式Ｅ２は以下のように書き直すことがで
きる。

【００３７】

【数３】

【００３８】これは、ｋ及びｎに依存するすべての項の
積に対して最初の一次元ＩＤＣＴを行うことと等価であ
り、続けて、直接の標準標準的なデータ転置の後に第１
のＩＤＣＴ操作の出力を入力とする第２の一次元ＩＤＣ
Ｔが行われる。一次元ＩＤＣＴの定義 一次元のＮ点のＩＤＣＴ（Ｎは偶数番）は以下の式によ
り表される。

【００３９】

【数４】

【００４０】更に、y(n)は逆変換関数のＮ入力 であ
り、x(k)はその出力である。二次元の場合と同じよう
に、ＤＣＴのための式は加算記号以下で同一の構造を有
しているけれども、加算記号の外側に正規化定数が設け
られ、ｘ及びｙベクトルが式の中で位置が入れ替わって
いる。一次元ＩＤＣＴの分解 上に示した如く、二次元ＩＤＣＴは転置操作により分離
された一連の一次元ＩＤＣＴ操作をもちいることによっ
て計算することができる。一実施例によれば、これらの
一次元操作の各々は順次部分操作に区切られ、次にそれ
らは必要な半導体装置の大きさ及び複雑さを更に減少さ
せるために利用される。

【００４１】係数の正規化 前述した如く、ＩＤＣＴハードウエアの重要な設計目標
は回路に含めなければならない乗算器の必要数を減少さ
せることである。従ってＤＣＴまたはＩＤＣＴを計算す
る方法の大部分は掛け算の必要回数を減少させることを
意図したものである。この実施例によれば、しかしなが
ら、全ての入力値は意図的に√２だけ上位側に桁移動さ
れている。換言すれば、この実施例による方法を用いる
とき、ＩＤＣＴの式Ｅ４の右側部分は意図的に√２倍さ
れている。

【００４２】この実施例によれば、２回の一次元ＩＤＣ
Ｔ操作が順次実行されて（中間の転置を有する）最終的
な二次元ＩＤＣＴの結果が得られる。これらの一次元操
作の各々は、同一の√２による掛け算を含む。中間の転
置は桁移動を伴わないため、２回の√２による連続した
掛け算の結果は最終的な二次元の結果は√２・√２＝２
だけ上位方向に桁移動されることになる。桁移動されな
い値を求めるためには、回路は単に２でわり算するだけ
でよく、この操作は値がすべてディジタルで表現されて
いるため、データの単純な右シフトにより容易に達成で
きる。

【００４３】以下の記述でより明確になる如く、各一次
元ＩＤＣＴ処理段階における上位方向の√２の桁移動及
び最終的な下位方向への２の桁移動はすべてシステムの
ハードウエア内の加算器、乗算器、及び桁送り器により
達成される。そのため本システムが接続され得る他の装
置に対して桁移動された入力が本システムにより要求さ
れることは無い。これにより、システムはＪＰＥＧまた
はＭＰＥＧ規格により動作する従来の装置と互換性をも
つことができる。

【００４４】このように、この実施例による正規化によ
って、少なくとも二つの√２の掛け算の処理のためにＩ
ＤＣＴ半導体アーキテクチャ内にハードウエア乗算器を
設ける必要をなくすことができる。以下に詳述する如
く、各一次元操作における入力データに対する追加の単
一の掛け算ステップ（√２による上位方向への桁移動）
は、従来の方法を用いた場合に必要とされる更に他の掛
け算ステップを除去することにつながる。

【００４５】一次元ＩＤＣＴの高位及び低位出力への分
離 ここで、式Ｅ４はＮ／２低位出力（ｋ＝０，１，．．．
Ｎ／２−１）及びＮ／２高位出力（ｋ＝Ｎ／２，Ｎ／２
＋１，．．．Ｎ）について別々に評価可能である。Ｎ＝
８に対して、これは最初に入力を変換して y(O)、y
(1)、y(2) 及び y(3)を計算し、次に入力を変換して y
(4)、y(5)、y(6) 及び y(7) を計算することができるこ
とを意味している。

【００４６】高位出力（ｋ＝Ｎ／２＋１，．．．Ｎ）に
対して変数ｋ’＝（Ｎ−１−ｋ）を導入すると、ｋ’は
ｋが（Ｎ／２＋１）からＮに変化するときに（Ｎ／２
−１）から０に変化する。Ｎ＝８に対しては、これはｋ
＝｛４，５，６，７｝に対してｋ’＝｛３，２，１，
０｝となることを意味している。次に、式Ｅ４が以下の
二つの部分式Ｅ５（加算の間隔以外はＥ４と同一であ
る）及びＥ６に分離できることを示す。 低位出力：

【００４７】

【数５】

【００４８】高位出力：

【００４９】

【数６】

【００５０】ただし k = {N, ..., (N/2+1)} k'→{0,
1, ..., (N/2ー1)} （すべての高位の項においてc(n) = 1 であるため c(n)
はこの式に含めていない。）Ｅ５及びＥ６は項 （−
１）ⁿが加算記号以下の積の符号を上側のＮ／２出力値
に対する奇数番号入力（ｎが奇数）について変化させる
こと及び y(0) 項が c(0)＝１／√２により乗算される
ことを除いて加算記号以下が同一の構造であることに注
意されたい。

【００５１】一次元ＩＤＣＴの偶数番及び奇数番入力へ
の分離 一次元ＩＤＣＴの式Ｅ４における単一の和もまた二つの
和、即ち偶数番入力（Ｎ＝８に対してｙ（０），ｙ
（２），ｙ（４）及びｙ（６））のための一つの和及び
奇数番入力（Ｎ＝８に対してｙ（１），ｙ（３），ｙ
（５）及びｙ（７））のための一つの和に分離できるこ
とが注目される。ｇ（ｋ）が偶数番入力のための部分和
を表し、ｈ（ｋ）が奇数番入力のための部分和を表すも
のとする。

【００５２】これにより

【００５３】

【数７】

【００５４】ただし k = {0, 1, ..., (N/2−1)}

【００５５】

【数８】

【００５６】ただし k = {0, 1, ..., (N/2−1)} Ｎ＝８に対して、式Ｅ７及びＥ８の両方における和がｎ
＝｛０，１，２，３｝に引き継がれる。ここでよく知ら
れたコサインの恒等関数を思い出すと、 2・cosA・cosB = cos(A+B) + cos(A-B)であり、A = π
(2k+1)/2N 及び B = π（2k+1)(2n+1)/2N とする。その
結果式Ｅ８の両辺に2・cos A = 1/(2・cos(π(2k+1)/2
N)) = C^k を乗算することができる。

【００５７】Ｃ^kが加算指数ｎに依存していないため、
加算記号内で移動することができることが注目される。
次に定義に従って y(-1)=0 とすると、入力 y(7) に対
するコサイン関数はゼロに等しいことが注目される。h
(k) のため式はその結果以下の形式に書き換えることが
できる。

【００５８】

【数９】

【００５９】 ここでｋ＝｛０，１，．．．，（Ｎ／２−１）｝ “入力”［ｙ（２ｎ＋１）＋ｙ（２ｎ−１）］はｈ
（ｋ）を計算する際に奇数番入力項は対にされ、Ｎ／２
“対の入力”ｐ（ｎ）＝［ｙ（２ｎ＋１）＋ｙ（２ｎ−
１）］を形成することを示唆していることが注目され
る。Ｎ−８に対してｐ（ｎ）の値は以下の通りである。

【００６０】n p(n) 0 y(-1)+y(1)=y(1) （定義により y(-1)=0） 1 y(1)+y(3） 2 y(3）+y(5) 3 y(5)+y(7) h(k) のための式Ｅ９は次に以下の如く表される。

【００６１】

【数１０】

【００６２】 ただしｋ＝｛０，１，．．．，（Ｎ／２−１）｝ ここで、加算記号の下のコサイン項はｇ（ｋ）及びｈ
（ｋ）の両方に対して同一であり、両者は一次元ＩＤＣ
Ｔの構造（式Ｅ５と比較して）を有することが注目され
る。奇数番ｋ項即ち、ｈ（ｋ）のためのＩＤＣＴの結果
には、しかしながら、係数Ｃｋ＝１／｛２・ｃｏｓ［π
（２ｋ＋１）／２Ｎ］｝が乗算される。換言すれば、ｇ
（ｋ）は偶数番入力ｙ（２Π）に対して動作するＮ／２
点ＩＤＣＴであり、ｈ（ｋ）は［ｙ（２ｎ＋１）＋ｙ
（２ｎ−１）］に対して動作するＮ／２点ＩＤＣＴ、た
だし定義によりｙ（−１）−０、である。

【００６３】ここで以下の識別子を導入する。 yn = y(n) c1 = cos(π/8） c2 = cos(2π/8） = cos(π/4) = 1/√2 c3 = cos(3π/8) d1 = 1/[2・cos(π/16)] d3 = 1/[2・cos(3π/16)] d5 = 1/[2・cos(5π/16)] d7 = 1/[2・cos(7π/16)] さらに以下の桁移動コサイン係数を導入する。

【００６４】c1s = √2・cos(π/8） c3s = √2・cos(3π/8） 公知のコサイン関数の均等性（cos(-φ) = cos(φ)）及
び周期性（cos(π-φ)= -cos(φ)）を用いると、式Ｅ７
及びＥ８はＮ＝８に対して拡張され、以下の結果が得ら
れる（c(0)は １／√２ である） g(0) = 1/√2・y0 + y2c1 + y4c2 + y6c3 = 1/√2・(y0 + y2・c1s + y4 + y6・c3s) g(1) = 1/√2・y0 + y2c3 - y4c2 - y6c1 = 1/√2・(y0 + y2・c3s - y4 - y6・c1s) g(2) = 1/√2・y0 - y2c2 - y4c2 + y6c1 = 1/√2・(y0 - y2・c3s - y4 + y6・c1s) g(3) = 1/√2・y0 - y2c1 + y4c2 - y6c3 = 1/√2・(y0 - y2・c1s + y4 - y6・c3s) 及び h(0) = d1・{y1 + (y1+y3）c1 + (y3+y5)c2 + (y5+y7)c
3} = d1/√2・{√2・y1 + (y1+y3）・c1s + (y3+y5) + (y5
+y7)・c3s} h(1) = d3・{y1 + (y1+y3）c3 - (y3+y5)c2 - (y5+y7)c
1} = d3/√2・{√2・y1 + (y1+y3）・c3s - (y3+y5) - (y5
+y7)・c1s} h(2) = d5・{y1 - (y1+y3）c3 - (y3+y5)c2 + (y5+y7)c
1} = d5/√2・{√2・y1 - (y1+y3）・c3s - (y3+y5) + (y5
+y7)・c1s} h(3）= d7・{y1 - (y1+y3）c1 + (y3+y5)c2 - (y5+y7)c
3} = d7/√2・{√2・y1 - (y1+y3）・c1s + (y3+y5) - (y5
+y7)・c3s} ここで、この実施例によれば、ＤＣＴ及びＩＤＣＴ操作
の両方に対して全ての値が√２だけ上位方向に桁移動さ
れていることを思い出されたい。言い替えれば、この実
施例によれば h(k) 及び g(k) の両方にはこの桁移動係
数が乗算される。従って g(k) 及び h(k) の式は以下の
如くなる。

【００６５】（Ｅ１１）： g(0) = y0 + y2・c1s + y4 + y6・c3s g(1) = y0 + y2・c3s - y4 - y6・c1s g(2) = y0 - y2・c3s - y4 + y6・c1s g(3）= y0 - y2・c1s + y4 - y6・c3s 及び （Ｅ１２）： h(0) = d1{√2・y1 + (y1+y3）・c1s + (y3+y5) + (y5+
y7)・c3s} h(1) = d3{√2・y1 + (y1+y3）・c3s - (y3+y5) - (y5+
y7)・c1s} h(2) = d5{√2・y1 - (y1+y3）・c3s - (y3+y5) + (y5+
y7)・c1s} h(3）= d7{√2・y1 - (y1+y3）・c1s + (y3+y5) - (y5+
y7)・c3s} c2 = cos(π/4)= 1/√2 であるから、 √２による掛け
算により「桁移動された」ｃ２の値は１になることが分
かる。式（ビデオ絶対値及び周波数値の値の桁移動に対
応する）をこの実施例に従って桁移動することにより、
ｃ２により乗算する必要を全く無くすることが可能であ
る。更に、二つのコサイン項のみを評価すれば良く、ｃ
１ｓ及びｃ３ｓは両方とも一定係数であり、汎用乗算器
は必要なくなる。これによって、ＩＤＣＴ操作を半導体
により実行する場合に、対応するハードウエア乗算器を
用いる必要がなくなる。

【００６６】g(k) 及び h(k) の構造上の類似性はこれ
らの式のセットをマトリクス形式で表わすことによって
示すことができる。Ｃを以下の様に定義される４×４コ
サイン係数マトリクスであるとする。

【００６７】

【数１１】

【００６８】次に

【００６９】

【数１２】

【００７０】そして

【００７１】

【数１３】

【００７２】ただしＤ＝ｄｉａｇ［ｄ１，ｄ３，ｄ５，
ｄ７］は４×４マトリクスであって、ｄ１，ｄ３，ｄ５
及びｄ７は対角線上にあり、全ての他の要素はゼロに等
しい。Ｅ１４及びＥ１５が示す如く、偶数番入力を操作
してｇ（ｋ）を得る操作及び奇数番入力を操作してｈ
（ｋ）を得る操作の両者はコサイン係数マトリクスＣに
よる掛け算の共通ステップを有する。ｈ（ｋ）を得るた
めには、入力は最初に対として加算されねばならず（定
義によりｙ（−１）＝０）、ｙ（１）には√２が掛け算
されねばならず、Ｃによる掛け算の結果にはＤが掛け算
されねばならない。

【００７３】上述の式はまた、Ｎ点の一次元ＩＤＣＴ
（Ｅ４参照）は二つのＮ／２点一次元ＩＤＣＴに分割す
ることができ、その各々はＮ／２奇数番（グループ化さ
れた）及びＮ／２偶数番入力値の共通コア操作（加算記
号以下）を含むことを示している。上記の式はこの実施
例において実行されるＩＤＣＴのための以下の様な単純
な構造を生成する。

【００７４】 低位出力 （Ｎ＝８に対して、出力ｋ−｛０，１，２，３｝）： （Ｅ１６）：ｙ（ｋ）＝ｇ（ｋ）＋ｈ（ｋ） 高位出力 （Ｎ＝８に対して、出力ｋ＝｛４，５，６，７｝）： （Ｅ１７）：ｙ（ｋ）＝ｙ（Ｎ−１−ｋ’）＝ｇ（ｋ’）−ｈ（ｋ’） ｇ（ｋ）は偶数番入力値に対して直接作用して直接出力
値を生成するけれども、ｈ（ｋ’）は入力値のグループ
化及び値ｄ１，ｄ３，ｄ５及びｄ７による掛け算を含む
ことが注目される。

【００７５】通常の場合と同じく、ＩＤＣＴ回路の設計
者は大きさ対速度、多数の素子を実装することに対して
相互接続の複雑さを減少させること等の多くの妥協点
（トレードオフ）に直面する。例えば、多くの場合にシ
リコンチップ上により多くの、或いはより複雑な、素子
を含めることにより計算の速度を高めることが可能であ
るが、このことは明らかに装置を大きくし複雑化する。
また、ＩＤＣＴチップ上で利用可能な面積あるいは望ま
しい面積が洗練された複雑な回路デザイン例えば“ロッ
クアヘッド”加算器等の使用を制限もしくは除外するこ
とになるかもしれない。

【００７６】精度の基準全ての計算の精度が無限大であ
り、その結果部品のスペース及び計算時間に制限が無い
と仮定すると、ＤＣＴ変換された画像データに対してＩ
ＤＣＴを行うことによって再現された画像は元の画像を
完全に再生することになる。勿論、そのような完全性は
現行の技術を用いて得られるものではない。

【００７７】しかしながら、いくらかの標準化を達成す
るために、ＩＤＣＴシステムは現在国際電信電話諮問委
員会（ＣＣＩＴＴ）により「ＣＣＩＴＴ勧告Ｈ．２６１
の付録１−逆変換精度規格」によって提案されている標
準化された方法に従って計測されている。このテストは
ランダム整数を含む８×８ブロックの10,000個の組を生
成することを規定している。これらのブロックは次に予
め定義された精度を用いてＤＣＴ及びＩＤＣＴ変換され
（予め定義された丸め処理、クリッピング処理、及び算
術演算をその前または後に行う）、８×８「基準」ＩＤ
ＣＴ出力データの10,000個の組を生成する。

【００７８】ＩＤＣＴの処理系をテストする際に、ＣＣ
ＩＴＴテストブロックが入力として用いられる。実際の
ＩＤＣＴ変換された出力は次に統計的に公知の“基準”
ＩＤＣＴ出力データと比較される。ピーク、平均値、不
偏分散及びブロック全体及び個々の値の平均誤差の平均
値に関しての各最大値がＩＤＣＴに対して規定されてい
る。更にＩＤＣＴは、もし対応する入力ブロックが全て
ゼロを含んでいれば、全てゼロ以外を出力しなければな
らず、全ての入力データの符号が変化した場合にもＩＤ
ＣＴは同一の規格を満たさねばならない。ＩＤＣＴの処
理系はこれらのテストが実行される際にそれらの最大誤
差が規定の最大値を越えない場合にのみ許容し得る精度
を持つと言われている。

【００７９】他の公知の規格は米国電気電子学会（「Ｉ
ＥＥＥ」）による「ＩＥＥＥ８×８ディスクリートコサ
イン変換の処理系のための標準仕様案」、P1180/D2, 19
90年７月１８日におけるもの； 「８×８逆ディスクリ
ートコサイン変換」の付録、ＩＳＯ委員会 CD 11172−2
草案におけるもの等がある。これらの規格は基本的には
上述のＣＣＩＴＴ規格と同一である。

【００８０】ハードウエア処理系 図１は一実施例（ハードウエア構造は以下に示して説明
した如くより簡潔かつ効率的に作られているけれども）
のＩＤＣＴ処理方法におけるデータの流れを示す単純化
したブロック図である。図１において、Ｙ［０］及びＹ
［４］等のシステムへの入力、並びにＸ［３］及びＸ
［６］などのシステムからの出力は単一の線路上で伝送
されるものとして示されている。図１におけるこの単一
に表示された線路の各々は、各入力及び出力が対応する
数ビット幅のデータワードを好ましくは並列に伝送する
データバスの形をとったいくつかの導体を表しているこ
とが理解されるべきである。

【００８１】図１において、大きな開いた円は２入力―
出力の加算器を表し、加算器の入力の接続点における小
さな円は対応する入力ワードの補数が用いられることを
示している。かかる相補的入力を伴う加算器は非相補的
入力から補数をとった入力を減算する。例えば、上側左
の加算器からの出力Ｔ０がＹ［０］＋Ｙ［４］に等しく
なるのに対し（即ちＴ０＝Ｙ０＋Ｙ４）、出力Ｔ１の加
算器は値Ｙ０＋（−）・Ｙ４−Ｙ０−Ｙ４を生成する。
従って単一の相補的入力を有する加算器は成分の差を取
ると言うことができる。

【００８２】図１においてまた、一定係数乗算器はデー
タ経路内の塗りつぶした三角形で表される。例えば、
入力Ｙ１はＢ０を生成する加算器に入力される前に √
２乗算器を通過する。その結果、中間値Ｔ３はＴ３＝Ｙ
２・Ｔ３＝Ｙ２・ｃ１ｓ＋Ｙ６・ｃ３ｓとなり中間値Ｂ
２はＢ２＝ｐ１・ｃ３ｓ−ｐ３・ｃ１ｓ＝（Ｙ１＋Ｙ
３）・ｃ３ｓ−（Ｙ５＋Ｙ７)・ｃ１ｓ となる。図に示
された加算、減算及び掛け算を行うことにより、図示さ
れた構造は g(0) から g(3) 及び h(0) から h(3)に対
して式Ｅ１１及びＥ１２を実行することが分かる。

【００８３】図１は実施例の重要な利点を示している。
図１が示す如く、この構造は４つの主要な領域に分けら
れている。即ち対となった入力 p(k) を形成し入力 Y
(1) に√２を乗算する前共通ブロックＰＲＥＣと、定数
ｄ１、ｄ３、ｄ５、ｄ７（式Ｅ１２参照）のための４つ
の乗算器を含む第１の後共通ブロックＰＯＳＴＣ１と、
低位出力のためにｇ０からｇ３項及びｈ０からｈ３項を
合計し、高位出力のためにｇ０からｇ３項及びｈ０から
ｈ３項の差を形成する（式Ｅ１６及びＥ１７参照）第２
の後共通ブロックＰＯＳＴＣ２と、共通ブロックＣＢＬ
Ｋ（以下に説明する）である。

【００８４】式Ｅ１４及びＥ１５が示す様に、実施例に
従って入力信号を操作することにより、偶数番及び奇数
番入力信号の両方を処理することはマトリクスＣで表さ
れる共通の処理を含むことになる。このことは図１から
明かであり、共通ブロックＣＢＬＫは偶数番及び奇数番
データ経路の両方に含まれている。この実施例による処
理回路において、奇数番及び偶数番入力に対して行われ
る共通操作は図１に示された重複した構造よりはむしろ
単一の構造により実行される。

【００８５】操作の方法及びこの実施例で用いられた幾
つかのディジタル構造の利点を理解するためには、“桁
上げワード”はどのようなものであるか、またそれがど
のようにして生成されるかについて理解することが有効
である。最も一般的な二つの算術演算即ち足し算及び掛
け算を行う際に、ディジタル装置は“桁上げビット”の
問題を処理する必要がある。単純な例として、二つの二
進数の足し算は“１”の桁上げを伴う１＋１＝０であ
り、正しい結果“１０”（十進数“２”の二進表現）を
得るためにかかる桁上げビットは次の高位ビットに加算
されねばならない。換言すれば、０１＋０１＝００（桁
上げ無しの“合計”）＋１０（桁上げワード）であり、
“合計”を”桁上げワード”に加算することにより正し
い答００＋１０＝１０が得られる。

【００８６】十進数の例として、数 “４３６”と “８
２５”を加算する必要があると仮定する。二つの数を手
で足し算する場合の一般的な過程は通常以下の如くであ
る。 １）１の位：“６”足す“５”は“１”、及び “十
の” 位置への“１”の桁上げ。 合計：１、桁上げ入力：０、桁上げ出力：１ ２）十の位：“３”足す“２”は“５”、これに前のス
テップから桁上げされた“１”を足すと“６”となり、
桁上げは無し。 合計：５、桁上げ入力：１、桁上げ出力：０ ３）百の位：“４”足す“８”は“２”、及び千の位へ
の１の桁上げ、ただし前のステップから加算する桁上げ
は無し。 合計：２、桁上げ入力：０、桁上げ出力：１ ４）千の位：“０”足す“０”は“０”、これに百の位
から桁上げされた“１”を足すと“１”となる。 合計：０、桁上げ入力：１、桁上げ出力：０ 答 “１２６１”はこのように各桁への桁上げ入力が隣
接する下位位置の桁上げ出力であるときに、各桁への桁
上げ入力の合計を同一の桁のための合計に加算すること
により形成される。（このことは最下位の桁への桁上げ
入力が常に“０”であることを意味していることが注目
される。）問題は、勿論、百の位の桁の“４”及び
“８”を加算するのを１０の位の桁からの桁上げ入力が
あるかどうかが分かるまで待たねばならないことであ
る。以上は基本的にこの方法で動作する“リプル（波
及）加算器”を示している。リプル加算器はこのように
して余分の記憶素子を用いる必要無しに“最終的な”答
を得るものであるが、他の方法に比べて低速である。

【００８７】そのような他の方法の一つとしては各桁へ
の二つの数の合計が部分合計または結果のワード（この
例において、０２５１）及び異なるワードの桁上げ値
（ここでは１０１０）を記憶することにより形成され
る、“桁上げ保留”加算として知られたものが有る。全
体の答は次に合計と桁上げワードを以降の加算ステップ
で“分解”することにより得られる。こうして０２５１
＋１０１０＝１２６１が得られる。桁上げが加算される
べきかどうか決まるまで待つ必要無しに各桁のための加
算を同時に行うことができ、桁上げワードはそれが保持
されている間はいつでも部分的結果に加算することがで
きるのである。

【００８８】分解操作は通常計算の各段階で必要とされ
る時間の最大の部分を必要とするため、これらの操作を
高速化することは、変換の大きさの比較的小さな増加を
必要とするだけであり全体の演算速度に対して顕著な効
果がある。このように桁上げ保留乗算器は通常、各行に
リプル加算器を用いる構成より高速であるけれども、乗
算器内の各加算のための桁上げワードを記憶するか次の
加算のために渡さねばならないため、その時間的な利益
は複雑さが増すという犠牲があってはじめて得られるの
である。

【００８９】更に、最終的な掛け算の結果を得るために
は、最終的な部分和及び最終的な桁上げワードが通常リ
プル加算器内の加算により分解されねばならない。しか
しながら、一つのリプル加算器のみが必要とされ、時間
の節約は実行しなければならない掛け算の大きさに比例
することが注目される。更に、桁上げワードは他の加算
すべき数と同じように扱われ、最終的な掛け算の答が必
要になる前のある時点で加算される限り、実際の加算は
遅らすことができることに注目すべきである。

【００９０】この実施例において、分解を遅らせるこの
ような可能性は設計を単純化しＩＤＣＴ回路の処理能力
を増加させるために用いられている。また、予め選択さ
れた桁上げワードの一定のビットは、随意、標準のテス
トデータセットに対する発明の試験的動作の統計的分析
に基づいてＩＤＣＴの結果の期待された精度を高めるた
めに、分解の前に意図的に所定の値にされる。

【００９１】図２は好ましい構造を示すブロック図であ
る。この発明の好ましい実施例において、偶数番及び奇
数番入力は時間的に多重化され、共通ブロックＣＢＬＫ
において別々に処理される。この入力はどちらを先に処
理しても良い。図２において、奇数番入力Ｙ１、Ｙ３、
Ｙ５、Ｙ７が計算回路を最初に通過し、次に偶数番入力
Ｙ０、Ｙ２、Ｙ４、Ｙ６が続くことを示すために表記Ｙ
［１，０］，Ｙ［５，４］，Ｙ［３，２］及びＹ［７，
６］が用いられる。実施例においてこの順序は必須では
ないが、以下に説明した如く、一定の下流側の算術操作
が奇数番入力に対してのみ実行され、奇数番入力値を最
初に入力することにより、すべての入力に共通の算術演
算が上流側で偶数番入力に対して行われている間にこれ
らの下流側操作を同時に進行させることができる。これ
により、他の方法の場合にはいくつかの演算素子が何も
動作しないでいたであろう時間を減少させることができ
る。

【００９２】同様に、表記Ｘ［０，７］，Ｘ［１，
６］，Ｘ［３，４］，Ｘ［２，５］は下位出力Ｘ０、Ｘ
１、Ｘ２、Ｘ３が最初に出力され、次に高位出力Ｘ４、
Ｘ５、Ｘ６、Ｘ７が続くことを示している。図１及び２
が示す如く、これらの入力は本発明によればこれは必要
でないけれども、好ましくは最初に昇順でグループ化さ
れない。このため、上から下に読むと、偶数番入力はＹ
０、Ｙ４、Ｙ２及びＹ６となり、奇数番入力はＹ１、Ｙ
５、Ｙ３及びＹ７となる。入力信号をこの順で並べるこ
とにより図１及び２に示された単純な“バタフライ”デ
ータ経路構造が可能になり、シリコン半導体装置におけ
る本発明の処理系の相互接続効率を大きく高めることが
できるのである。

【００９３】図２において、加算器及び減算器は“＋”
（加算器）、“−”（減算器即ち、一つの補数入力を有
する加算器）または“±”（加算及び引き算の切り替え
が可能な分解加減算器）を含む円で示される。共通ブロ
ックＣＢＬＫ内の最も左側の加算器及び減算器は好まし
くは桁上げ保留加算器及び減算器であり、二つのｍビッ
ト入力ワードの加算／減算の際のそれらの出力は加算／
減算の桁上げビットを含むｍビットまたは（ｍ−１）ビ
ットワードに並列したｍビットの部分結果である。

【００９４】換言すれば、共通ブロックＣＢＬＫの最初
の足し算及び引き算は好ましくは分解されず、桁上げビ
ットの加算は以降の処理段階まで遅延される。この方法
の利点はかかる桁上げ保留加算／減算器は桁上げビット
ワードの結果に対する最終的な加算を実行する必要がな
いため従来の分解型の加算／減算器より高速なことであ
る。しかしながら、分解加算器は加算器の出力における
バス幅を減少させるために使用しても良い。

【００９５】図２はまた発明の好ましい実施例における
１及び２入力ラッチの使用を図示している。図２におい
て、ラッチは矩形で示されており、前共通ブロックＰＲ
ＥＣ及び後共通ブロックＰＯＳＴＣの両方において使用
されている。単一入力ラッチは乗算器Ｄ１、Ｄ３、Ｄ５
及びＤ７の入力において、並びに出力信号Ｘ０からＸ７
を発生する分解加算／減算器への入力をラッチするため
に使用される。図２が示す如く、これらの分解加算／減
算器への入力はラッチ g[0,7], g[1,6], g[3,4] 及び g
[2,5] 並びに h[0,7], h[1,6], h[3,4] 及び h[2,5]か
らの各出力に対応する計算された g(k) 及び h(k) 値で
ある。この様にして分解加算／減算器は前述の式Ｅ１６
及びＥ１７によって示された加算または減算を行う。

【００９６】上に説明した如く、偶数番号入力Ｙ０、Ｙ
２、Ｙ４及びＹ６は共通ブロックＣＢＬＫにおいて処理
される前に対にされる必要は無い。奇数番号入力もその
ような対にする必要は無いけれども正しい入力値が共通
ブロックＣＢＬＫに供給されることを確実にするために
入力Ｙ１は√２倍されねばならない。前共通ブロックＰ
ＲＥＣは、従って各入力値のための２入力多重化（“Ｍ
ＵＸ”）ラッチＣ１０, Ｃ５４, Ｃ３２及びＣ７６を含
む。その結果２入力ＭＵＸラッチへの一つの入力は処理
されない入力値に直接結び付けられるけれども、他の入
力分解加算器に入力され、入力Ｙ１については分解√２
乗算器に入力される。従って正しい対にされた入力また
は対にされない入力はそれらの二つの入力の間の多重化
ラッチの単純な切り替えによって容易に共通ブロックＣ
ＢＬＫに供給される。

【００９７】図２が示す如く、√２乗算器及び乗算器Ｄ
１、Ｄ３、Ｄ５、Ｄ７は好ましくはそれらの出力を分解
する。即ち、それらは桁上げビットが加算され完全な合
計を得る結果を生成する。これにより乗算器からの出力
が確実に対応するパラレルデータ経路における乗算され
ない出力と同一のバス幅を有することになる。共通ブロ
ックの好ましい実施例はまた Y[1,0] 及び Y[5,4] の前
進データ経路内に“疑似”加算器及び“疑似”減算器を
含む。これらの装置は二つの入力を（疑似減算器の場
合、１つの入力の２の補数をとった後）それらが並列出
力として伝送されるように組み合わせる。これらの場
合、その一つの入力は後の処理段階で加算される桁上げ
ビットを含むかの如く操作される。このようにして対応
する加算及び減算引き算が、遅延されているけれども、
実行される。

【００９８】このような技術により、全ての桁の加減算
器がこれらの装置において用いられなくとも良いため、
上位側の二つのデータ経路において必要とされる資源を
減少させる。こうして“結合器”は加算器及び減算器と
して動作し、次の装置への単純な導体（加算のため）、
あるいは追加の回路を殆ど必要としない一連の反転器
（引き算のため）として実現される。

【００９９】かかる結合器の使用はまた、共通ブロック
ＣＢＬＫ内の最初の加算器及び減算器からの出力が同一
の幅を有し、それによって共通ブロックＣＢＬＫ内の以
降の分解加算器及び減算器への入力が形成される、下部
の二つのデータ経路内の桁上げ保留加算／減算器の出力
と整合性をもつことになる。上述の如く、偶数番入力は
発明のこの好ましい実施例において奇数番入力とは別々
に処理される。奇数番入力が最初に処理されるものとす
る。次に、監視制御回路（図２において図示せず）が奇
数番入力ワードを前共通ブロックＰＲＥＣに供給し、後
に対の値ｐ０からｐ３（図１及び上のｐ（ｎ）の定義を
参照）を記憶する多重化ラッチＣ１０，Ｃ５４，Ｃ３
２，Ｃ７６の下位入力（図２における如く見て）を選択
する。その後、ラッチＬｈ０、Ｌｈ１、Ｌｈ３及びＬｈ
２がそれぞれラッチ値Ｈ０、Ｈ１、Ｈ３及びＨ２に能動
化される。

【０１００】次に、監視制御回路はラッチし、次に前共
通ブロックＰＲＥＣ内の２入力多重化ラッチＣ１０、Ｃ
５４、Ｃ３２及びＣ７６の上位側入力を選択し、偶数番
入力ワードをこれらのラッチに供給する。偶数番入力が
ｇ０からｇ３の値を形成するのに用いられるため、監視
制御回路は次にｇ（ｋ）値を記憶する後共通ブロックＰ
ＯＳＴＣ内のラッチＬｇ０からＬｇ３も開放する。

【０１０１】g(k) 及び h(k) 値がいったんラッチされ
ると、後共通ブロックＰＯＳＴＣは分解加算／減算器を
引き算モードに切り替えて高位出力信号Ｘ７、Ｘ６、Ｘ
５及びＸ４を出力する。低位出力信号Ｘ３、Ｘ２、Ｘ１
及びＸ０は次に分解加算／減算器を加算モードに切り替
えることにより生成される。出力データは自然な順序を
含めて任意の順序で供給され得ることが注目される。

【０１０２】図２において、非常に単純化され図式的に
示された好適な多重化処理系は図１に示された非多重化
構造と同一の計算を行う。しかしながら共通ブロックＣ
ＢＬＫにおける加算器、減算器及び乗算器の数は半分に
削減され、疑似加算／減算器の使用により更に贅沢な算
術回路の複雑さが減少されている。図３は実施例による
ＩＤＣＴ回路の実際の処理系の主要な構成要素とデータ
ラインを示している。主要構成要素には前共通ブロック
回路ＰＲＥＣ、共通ブロック回路ＣＢＬＫ、及び後共通
ブロックＰＯＳＴＣが含まれる。システムはまた、前共
通ブロックＰＲＥＣ及び後共通ブロックＰＯＳＴＣに入
力、タイミング及び制御信号を直接的または間接的に供
給する制御回路ＣＮＴＬを含んでいる。

【０１０３】発明の好ましい実施例において、入力信号
及び出力信号（それぞれＹ０からＹ７及びＸ０からＸ
７）は２２ビット幅である。テストの結果、これは現行
の工業基準によって計測される許容可能な精度が依然と
して生成される最小の幅である。以下に詳述した如く、
この最小の幅は意図的に選択された演算素子における一
定の桁上げワードを強制的に“１”または“０”にする
ことによって達成される。あるデータワードの調整に対
応するこのビット操作は公知の入力テストデータのＩＤ
ＣＴ変換に実施例を用いた後に実施例のＩＤＣＴシステ
ムの結果を統計的に分析した結果として実行される。あ
るビットを所定の値にすることによって、丸めの効果及
び切り捨ての誤差が減少され、出力データＩＤＣＴシス
テムからの空間出力データは公知の“正しい”空間デー
タからあまりはずれることがないようにできる。

【０１０４】本発明は、しかしながら、実施例による回
路において用いられた構成要素は全て公知の方法を使用
して異なるバス幅に適応させることが可能であり、他の
データワード長についても同様に適用可能である。８８
個の平列導体（４×２２）によって一緒に処理される４
つの入力は同時に前共通ブロックＰＲＥＣに入力させる
ことが可能であるけれども、ピクセルワードは通常直列
伝送データから一回に一つずつ変換される。実施例によ
れば、従って入力データワードは好ましくは全て単一
の、２２ビット入力バスを介して伝送され、各入力ワー
ドは逐次データ経路内の正しい入力点においてラッチさ
れる。図３において、２２ビット入力データバスはＴ＿
ＩＮ［２１：０］として示されている。

【０１０５】以降の図及び説明において、複数ビット信
号の幅は高位ビットをコロン“：”の左に、最下位のビ
ット（ＬＳＢ）をコロンの右に記して括弧で示されてい
る。例えば、入力信号 T_IN[21:0] は２２ビット幅であ
り、そのビットは０から２１の番号が付けられる。単一
のビットは四角い括弧内の単一の数として識別される。
この様にして、T_IN[1]は信号Ｔ＿ＩＮの最下位の隣の
ビットを示す。

【０１０６】発明の好ましい実施例において以下の制御
信号が前共通ブロックＰＲＥＣの動作を制御するために
用いられている。 ＩＮ＿ＣＬＫ，ＯＵＴ＿ＣＬＫ：実施例のシステムは好
ましくは重なり合わない２相のクロックを用いる。従っ
て信号ＩＮ＿ＣＬＫ及びＯＵＴ＿ＣＬＫはそれぞれ入力
及び出力クロック信号のための信号である。これらのク
ロック信号は入力、中間、及び出力信号の値を保持する
ラッチの列を交替に可能化するために用いられる。

【０１０７】ＬＡＴＣＨ１０、ＬＡＴＣＨ５４、ＬＡＴ
ＣＨ３２、ＬＡＴＣＨ７６：好ましくは一つの２２ビッ
トワードが一回にシステムに入力される。一方、４つの
入力信号が一度に処理される。従って各入力信号は他の
三つの入力ワードと処理される前にアーキテクチャ内の
それぞれの適切な場所にラッチされねばならない。これ
らのラッチ信号は各入力ラッチを可能化するために用い
られる。例えば、信号ＬＡＴＣＨ５４は始めに入力信号
Ｙ５をラッチし、後に入力信号Ｙ４をラッチし、後者は
入力信号Ｙ５と同一の時点であるけれども以降の処理段
階で前共通ブロックＰＲＥＣに入力される（図２参
照）。

【０１０８】ＬＡＴＣＨ：いったん偶数番または奇数番
入力信号が前共通ブロックＰＲＥＣにラッチされると、
それらは好ましくは同時に以後のラッチの列にシフトさ
れる。信号ＬＡＴＣＨが前共通ブロックＰＲＥＣにおけ
る演算素子によって操作されるべき４つの入力値を保持
する入力ラッチの第２の列を可能化するために用いられ
る。

【０１０９】ＳＥＬ＿ＢＹＰ，ＳＥＬ＿Ｐ：図２が示す
ように、ラッチＣ１０、Ｃ５４、Ｃ３２及びＣ７６にラ
ッチされる偶数番入力信号は加算器及び√２分解乗算器
をバイパスする信号でなければならない。しかしながら
奇数番入力信号は対の入力ｐ（ｎ）を形成するために最
初に対にされねばならず、信号Ｙ１は√２倍されねばな
らない。制御信号ＳＥＬ＿ＢＹＰがグループ化されない
バイパス入力信号（偶数番入力）を選択するために用い
られるいっぽう、信号ＳＥＬ＿Ｐが対にされた入力信号
を選択するために能動化される。この様にして、これら
の信号は正しい信号を前共通ブロックＰＲＥＣの出力ラ
ッチに渡すためにマルチプレクサとして動作するゲート
を制御するために用いられている。

【０１１０】上に説明した如く、入力を厳密に昇順に配
置しないことは高い相互接続効率を有する簡略化“バタ
フライ”バス構造につながっている。上に鋭明した如
く、奇数番入力は好ましくは前共通ブロックにグループ
として最初に供給され、次に偶数番入力が続くけれども
各奇数番または偶数番のグループ内ではどのような順序
が用いられでも良い。また、どのような入力の順序が用
いられても良いが、奇数番及び偶数番入力を処理する適
当なラッチ装置が別々に設けられ、または少なくとも回
路の別々の部分に設けられている。

【０１１１】監視制御回路はまた後共通ブロックＰＯＳ
ＴＣのためのタイミング及び制御信号を発生する。これ
らの制御信号は以下の通りである。 ＥＮ＿ＢＨ，ＥＮ＿ＧＨ：少しの間図１を考慮すると、
共通ブロックＣＢＬＫからの出力は奇数番号入力を処理
した後は、Ｈ０、Ｈ１、Ｈ３及びＨ２として示されてい
る。これらの信号は次に第１のブロックＰＯＳＴＣ１内
の係数乗算器ｄ１、ｄ３、ｄ７、ｄ５にそれぞれ供給さ
れる。信号ＥＮ＿ＢＨはＨ０からＨ３に対応する信号を
保持するラッチを可能化するのに用いられる。信号ＥＮ
＿ＧＨはｇ０からｇ３の値を保持するラッチ、及び係数
乗算器においてそれらが乗算された後にＨ０からＨ３の
値を保持するラッチを可能化するのに用いられる。

【０１１２】ＡＤＤ，ＳＵＢ：図２が示す如く、実施例
は下位及び高位出力をそれぞれ形成するために g(k) 及
び h(k) の値を合計し、またその差を求める分解加算／
減算器の組を含んでいる。信号ＡＤＤ、ＳＵＢは分解加
算／減算器をそれぞれ加算及び引き算モードに設定する
ために用いられる。 ＥＮ＿０：この信号は分解加算／減算器からの結果をラ
ッチする出力ラッチを可能化するために用いられる。

【０１１３】ＭＵＸ＿ＯＵＴ７０、ＭＵＸ＿ＯＵＴ６
１、ＭＵＸ＿ＯＵＴ４３、ＭＵＸ＿ＯＵＴ５２：システ
ムからの出力データは好ましくは単一の２２ビット出力
バスを介して伝送され、ただ一つの出力値（Ｘ０からＸ
７）が一度に伝送される。４つのラッチされた出力値の
内のどれが最終的な出力ラッチへラッチされるを選択す
るために、これらの信号逐次能動化される。この様にし
て、これらの信号は４から１マルチプレクサの制御信号
として動作する。

【０１１４】Ｔ＿ＯＵＴ［２１：０］：このラベルは後
共通ブロックＰＯＳＴＣからの２２ビット出力信号を示
す。前共通ブロックＰＲＥＣからの出力信号はラッチさ
れて共通ブロックＣＢＬＫへの入力信号を形成する。図
３において、前共通ブロックＰＲＥＣからの出力信号
は、それぞれ共通ブロックＣＢＬＫへの入力信号ＩＮ
［０］、ＩＮ［１］、ＩＮ［３］、ＩＮ［２］となる４
つの２２ビットデータワードＣＩ１０［２１：０］、Ｃ
Ｉ５４［２１：０］、ＣＩ３２［２１：０］、ＣＩ７６
［２１：０］として表される。

【０１１５】図３が示すように、共通ブロックＣＢＬＫ
からの４つの２２ビットの結果は出力信号 OUT0[21:
0]、OUT1[21:0]、OUT3[21:0]、OUT2[21:0] として並列
して伝送され、それらは、次に後共通ブロックＰＯＳＴ
Ｃの入力信号 CO70[21:0]、CO61[21:0]、CO43[21:0]、C
O52[21:0] としてラッチされる。共通ブロックＣＢＬＫ
のために制御信号が全く必要とされないことに特に注目
すべきである。この例におけるＩＤＣＴシステムの独特
の構造により、操作の共通ブロック純粋な論理操作とし
て実行することができ、クロック、タイミング、制御信
号等を必要としない。このことは装置の複雑さを更に減
少させている。ある種の応用例（特に、必要な全ての算
術演算を実行するのに多くの時間のあるもの）では前共
通、及び後共通ブロックＰＲＥＣ、ＰＯＳＴＣをクロッ
ク、タイミング、制御信号無しに動作するようにするこ
ともできることに注目すべきである。

【０１１６】図４及び図５は前共通ブロックＰＲＥＣの
ブロック図である。この図及び以降の図において、表記
“Ｓ１［ａ］，Ｓ２［ｂ］，．．．，ＳＭ［ｚ］、”だ
だしＳは任意の信号ラベルであり、ａ，ｂ，．．．ｚは
信号のバス幅の範囲内の整数である、は信号Ｓ１，Ｓ
２，．．．ＳＭからの選択されたビットａ，ｂ，．．．
ｚは同一のバス上を並列に伝送され、最上位ビット（Ｍ
ＳＢ）は信号Ｓ１の選択されたビット“ａ”であり、最
下位ビット（ＬＳＢ）は信号ＳＭの選択されたビット
“ｚ”であることを示している。選択されたビットは個
々のビットである必要は無く、完全または部分の複数ビ
ットワードが他の単一ビットまたは完全または部分の複
数ビットワードと共に伝送されても良い。図において、
記号Ｓは対応する信号ラベルによって置き換えられる。

【０１１７】例えば、図４及び図５において、√２乗算
器はＲ２ＭＵＬとして示されている。この非分解乗算器
からの“保留”または“非分解合計”出力は２１ビット
ワードＭ５Ｓ［２０：０］として示されている。乗算器
Ｒ２ＭＵＬからの“桁上げ”出力は２２ビットワードＭ
５Ｃ［２１：０］として示され、それはバスを介して桁
上げ保留分解加算器Ｍ５Ａの“ｂ”入力に伝送される。
（“０”が保留出力の最下位の２１ビットにＭＳＢとし
て、分解加算器Ｍ５Ａの“ａ”入力に供給される前に挿
入されることが思い出されるが、このことは図４及び図
５において表記ＧＮＤ，Ｍ５Ｓ［２０：０］によって示
される。）換言すれば、加算器Ｍ５ＡへのＭＳＢ入力に
対応する導体が接地に接続されることにより強制的に
“０”に等しくされる。

【０１１８】何故このように“０”が“合計”出力の２
２番目のビットとして挿入されるかを理解するために
は、もし掛け算の部分的合計がｎ桁幅であるとすると、
桁上げワードも通常ｎ桁有することに注意すべきであ
る。しかしながら、部分的合計に桁上げワードを加算す
る際には、桁上げワードは部分的合計に対して左方に一
桁だけ桁移動される。従って、桁上げワードはｎ＋１桁
まで拡張され、ｎ＋１番目の位に有効なデータビット及
び最下位の位に“０”を有することになる（この位より
前には桁上げビットを単位の位に対して生成するものが
何もないため）。もしこれらの２ワードが分解二進加算
器への入力として用いられると、桁上げワードのビット
（数）が部分的合計の対応するビットに対して正しく位
置合わせされることが確実なように注意しなければなら
ない。このことはまた、両方のワードにおいて小数点
（整数の演算における如く、それが使用される場合のみ
であるけれども）が位置合わせされることを確実にす
る。加算器への入力がｎ＋１ビット幅であるとすると、
“０”を全てのｎビットの正の部分的合計ワードの最高
位ビットに挿入し、他の入力における桁上げワードと位
置合わせされたｎ＋１ビットの入力を提供することがで
きる。

【０１１９】上記の如く、前共通ブロックＰＲＥＣにお
いて一時に処理される４つの入力は入力バス T_IN[21:
0] を介して伝送される。この入力バスは４つの入力ラ
ッチＩＮ１０Ｌ、ＩＮ５４Ｌ、ＩＮ３２Ｌ及びＩＮ７６
Ｌの入力に接続される。各ラッチのそれぞれは入力クロ
ック信号ＩＮ＿ＣＬＫ及び対応するラッチ選択信号ＬＡ
ＴＣＨ１０、ＬＡＴＣＨ５４、ＬＡＴＣＨ３２、ＬＡＴ
ＣＨ７６が高であるときにのみ可能化される。従って、
４つの入力はラッチ可能化信号ＬＡＴＣＨ１０、ＬＡＴ
ＣＨ５４、ＬＡＴＣＨ３２、ＬＡＴＣＨ７６が逐次能動
化されることによってＩＮ＿ＣＬＫ信号の４つの期間に
それらの各々の入力ラッチにラッチされ得る。この期間
の間、入力ラッチＩＮ１０Ｌ、ＩＮ５４Ｌ、ＩＮ３２
Ｌ、ＩＮ７６Ｌが４つの入力値を安定化し、ラッチする
ことを可能にするためにＬＡＴＣＨ信号は低（または異
なる位相上）でなければならない。

【０１２０】ラッチのタイミングの例が図１２に示され
ている。いったん４つの入力信号が選ばれた順序でラッ
チされると、それらは第２のラッチの組Ｌ１０Ｌ、Ｌ５
４Ｌ、Ｌ３２Ｌ、Ｌ７６Ｌに伝送される。これらの第２
のラッチは信号ＯＵＴ＿ＣＬＫ及びＬＡＴＣＨが高であ
るときに可能化される。この信号タイミングもまた図１
２に示されている。

【０１２１】システムは全ての８つの入力ワードの受け
入れを遅らせる必要が無いことが注目される。全ての偶
数番または奇数番入力ワードはＩＮ１０Ｌ、ＩＮ５４
Ｌ、ＩＮ３２Ｌ及びＩＮ７６Ｌに入力されてラッチさ
れ、それらは次にＯＵＴ＿ＣＬＫが高になった期間にラ
ッチＬ１０Ｌ、Ｌ５４Ｌ、Ｌ３２Ｌ及びＬ７６Ｌに伝送
され得る。これによりＩＮラッチは解放され、それらは
ＩＮ＿ＣＬＫの次の立ち上がりの時点で遅れなく他方の
４つの入力信号の入力を開始することが可能になる。

【０１２２】図に示された種々の要素のための２桁のサ
フィックス表記［１０，５４，３２，７６］は奇数番信
号が最初に、続いて偶数番信号が以後この構造を通過し
て処理されることを示している。上述の如く、この順序
は必須なものではない。いったん４つの入力信号が正し
い順序で第２のラッチＬ１０Ｌ、Ｌ５４Ｌ、Ｌ３２Ｌ、
Ｌ７６Ｌにラッチされると、対応する値が、選択された
バイパス信号ＳＥＬ＿ＢＹＰが能動化された時点で入力
として出力ラッチＣ１０Ｌ、Ｃ５４Ｌ、Ｃ３２Ｌ及びＣ
７６Ｌに伝送されるか、或いはそれらは“ｐ選択”信号
ＳＥＬ＿Ｐが能動化した時点で、対にされ乗算された入
力として同一の出力ラッチに伝送される。換言すれば、
全ての信号が、演算素子を通して、前共通ブロックＰＲ
ＥＣの出力ラッチＣ１０Ｌ、Ｃ５４Ｌ、Ｃ３２Ｌ、Ｃ７
６Ｌに直接的及び間接的に伝送される。しかしながら
“バイパス選択”信号ＳＥＬ＿ＢＹＰ（偶数番入力Ｙ
０、Ｙ２、Ｙ４、Ｙ６のための）または“ｐ選択”信号
ＳＥＬ＿Ｐ（奇数番入力Ｙ１、Ｙ３、Ｙ５及びＹ７のた
めの）の能動化によって正しい値がこれらのラッチにロ
ードされる。これらの制御信号及び他の制御信号の所望
のタイミング及び順序はコントローラＣＮＴＬの適切な
構成及び／または（マイクロ）プログラミングによって
公知の方法で容易に得ることができる。

【０１２３】上述の如く、ラッチＬ１０Ｌの出力におけ
る最上入力値は最初に√２乗算器Ｒ２ＭＵＬに伝送さ
れ、次に分解加算器Ｍ５Ａに伝送される。分解加算器Ｍ
５Ａからの出力は M5[21:0] として示され、それは図１
における２２ビット値ｐ０に対応する。この２２ビット
信号 M5[21:0] はラッチＬ１０Ｌからの出力の√２によ
る分解された掛け算と等価になる。また他の３つのラッ
チＬ５４Ｌ、Ｌ３２Ｌ、Ｌ７６Ｌからの出力が２２ビッ
トラッチバス LCH54[21:0]、LCH32[21:0]、LCH76[21:
0] を介して直接的に、また分解加算器Ｐ２Ａ、Ｐ１Ａ
及びＰ３Ａを介して間接的に対応する出力ラッチＣ５４
Ｌ、Ｃ３２Ｌ及びＣ７６Ｌにそれぞれ伝送される。

【０１２４】各分解加算器Ｐ２Ａ、Ｐ１Ａ、Ｐ３Ａは二
つの入力“ａ”及び“ｂ”を有する。加算器Ｐ２Ａにつ
いては一つの入力はラッチＬ３２Ｌから入力され、他の
入力はラッチＬ５４Ｌから入力される。従って、入力値
Ｙ５（Ｌ５４Ｌにラッチされた）及びＹ３（Ｌ３２Ｌに
ラッチされた）に対しては、加算器Ｐ２Ａからの出力は
Ｙ５＋Ｙ３に等しくなり、それは上述した如く、ｐ
（２）と等しい。この様に、加算器は奇数番入力を
“対”にし、対にされた入力値ｐ（１）、ｐ（２）及び
ｐ（３）を形成する。勿論、Ｌ５４Ｌ、Ｌ３２Ｌ、Ｌ７
６Ｌにラッチされた偶数番入力信号もまた、分解加算器
Ｐ２Ａ、Ｐ１Ａ及びＰ３Ａをそれぞれ通過するけれど
も、その結果のｐの“値”は“ｐ選択”信号ＳＥＬ＿Ｐ
偶数番入力に対しては能動化されないため、出力ラッチ
Ｃ５４Ｌ、Ｃ３２Ｌ及びＣ７６Ｌには伝送されない。

【０１２５】従って入力クロック信号ＩＮ＿ＣＬＫが能
動化された時点で出力ラッチＣ１０Ｌ、Ｃ５４Ｌ、Ｃ３
２Ｌ及びＣ７６Ｌにラッチされた値は偶数番入力Ｙ０、
Ｙ２、Ｙ４、Ｙ６または奇数番入力に対する対にされた
入力値Ｐ０、Ｐ１、Ｐ２、Ｐ３のどちらかに等しくな
る。入力Ｙ（１）はゼロであると仮定された値Ｙ（−
１）と“対”にされることを思い出すべきである。図４
及び図５において、この仮定は値Ｙ１に何も足さないこ
とで実現される。むしろ、図１及び２に示された如くＹ
１には√２が掛け算されるのみである。

【０１２６】図６及び図７は実施例に従った共通ブロッ
クＣＢＬＫの所望のアーキテクチャを図示している。種
々の掛け算及び足し算が異なるシステムブロックに存在
するため、種々の計算を行う前に入力値を下位方向に桁
移動して共通ブロックに供給することが必要であり、ま
た有用である。これによりシステム内の種々の演算素子
への対応する入力に対して小数点（整数の演算のために
必要とされる）の位置が一定になることが確実化され
る。

【０１２７】従って、入力値ＩＮ０［２１：０］及びＩ
Ｎ１［２１：０］は４だけ下位方向に桁移動されるが、
これはディジタル演算においては２ビット右にシフトす
ることに対応する。二進表現において数の符号を保存す
るために（正の値を正に、負の値を負に保持する）、最
上位ビット（ＭＳＢ）は、その結果得られる右シフトさ
れたワードの二つの最上位ビットにおいて再現されねば
ならない。この処理は“符号の拡張”として知られる。
従って、入力値ＩＮ０は符号拡張とともに２ビットだけ
下位方向にシフトされＩＮ０［２１］、ＩＮ０［２
１］、ＩＮ０［２１：２］として示されるシフトされた
入力値を形成する。入力値ＩＮ１［２１：０］は同様に
２桁符号拡張される。入力値ＩＮ３及びＩＮ２（入力Ｙ
［３，２］及びＹ［７，６］にそれぞれ対応する）は符
号拡張とともに右に一桁シフトされる。従って三番目の
入力はシフトされ、拡張されてＩＮ３［２１］、ＩＮ３
［２１：１］となる。入力ＩＮ２は同様にシフトされ、
拡張されＩＮ２［２１］、ＩＮ２［２１：１］となる。
これらの一桁のシフトは２による切り捨ての分割に対応
する。

【０１２８】図２が示すように、入力ＩＮ３、ＩＮ２は
桁移動された係数ｃ１ｓ及びｃ３ｓが掛け算されねばな
らない入力である。入力ＩＮ３及びＩＮ２の各々は桁移
動された係数の各々が掛け算されなければならない。図
６及び図７が示すように、これは４つの一定係数桁上げ
保留乗算器ＭＵＬＣ１Ｓ、ＭＵＬＮＣ１Ｓ、ＭＵＬＣ３
Ｓ３及びＭＵＬＣ３Ｓ２によって実行される。ＩＮ２の
ための一番下の乗算器は反転乗算器ＭＵＬＮＣ１Ｓであ
ることに注意すべきである。即ち、その出力は定数Ｃ１
Ｓが掛け算された入力の負の値に対応する。こうしてＣ
７６にラッチされた値がＣ３２にラッチされた値（Ｃ３
Ｓによる掛け算の後）から引き算される。反転乗算器Ｍ
ＵＬＮＣ１Ｓを設けることによって、この引き算は対応
する値の負の値を加算することにより実行され、それは
差を形成することと同等である。これにより以降の加算
器として同一の回路を用いることが可能になるけれど
も、非反転乗算器をそれに続く減算器とともに用いても
良い。

【０１２９】図示された実施例においては、４つのコサ
イン係数乗算器ＭＵＬＣ１Ｓ、ＭＵＬＮＣ１Ｓ、ＭＵＬ
Ｃ３Ｓ３及びＭＵＬＣ３Ｓ２が含まれている。しかしな
がら、もし信号が別々に乗算器を通過するように成され
ていれば、必要な掛け算は一つがｃ１ｓ係数のため、ま
た一つがｃ３ｓ係数のための二つの乗算器のみを用いる
ことによって実行され得る。

【０１３０】乗算器ＭＵＬＣ１Ｓ、ＭＵＬＮＣ１Ｓ、Ｍ
ＵＬＣ３Ｓ３及びＭＵＬＣ３Ｓ２は好ましくは桁上げ保
留型であり、そのことはそれらの乗算器は一つがハード
ウエア乗算器内で実行される種々の足し算の列の結果に
対応し、他方が生成された桁上げビットに対応すろ二つ
の出力ワードを生成することを意味している。次に、乗
算器からの出力は二つの４入力分解加算器ＢＴ２、ＢＴ
３の何れか一方の入力に接続される。

【０１３１】説明を容易にするためのみの目的で、乗算
器からの出力バスの５つは加算器の対応する入力バスに
接続されているようには図示されていない。これらの接
続は容易に理解されると考えられ、それらはそれぞれの
同一のラベルを有する出力及び入力として各々図示され
ている。こうして、乗算器ＭＵＬＣ１Ｓの保留出力Ｍ１
Ｓ[20:0]は加算器ＢＴ３の“ａ保留”入力“ｓａ”の下
位側２１ビットに接続される。

【０１３２】図６及び図７において、加算器ＢＴ２及び
ＢＴ３への入力の５つは“分割”されているとして図示
されている。例えば、加算器ＢＴ２の“ｃａ”入力はＭ
３Ｃ［２０：０］の上にＩＮ３［２１］を有するとして
示されている。これは、２２ビット入力ワードの内、Ｉ
Ｎ３［２１］がＭＳＢとして入力され、Ｍ３Ｃ［２０：
０］の２１ビットが最下位の２１ビットとして入力され
ることを意味するものと解釈されるべきである。同様
に、同じ加算器の“ｓａ”（“ａ保留”入力）はＭ３Ｓ
［１９：０］上のＧＮＤ、ＧＮＤとして示されている。
これは二つのゼロがこの入力ワードの二つの最上位ビッ
トとして付加されることを意味している。かかる付加ビ
ットは正しい２２ビット幅の入力ワードが正しい符号で
形成されることを確実にする。

【０１３３】桁上げ保留加算器ＢＴ２及びＢＴ３は二つ
の異なる２２ビット入力の桁上げ及び保留ワードを加算
し、２２ビット出力保留ワードＴ３Ｓ［２１：０］及び
２１ビット出力桁上げワードＴ３Ｃ［２１：１］を形成
する。こうして、各加算器への入力は８８ビット幅であ
り、各加算器からの出力は４３ビット幅である。図２が
示すように、ラッチＣ１０からの出力は最上部のデータ
経路において桁上げ保留加算器ＢＴ３からの出力と加算
される前にラッチＣ５４からの出力と組み合わされる。
しかしながら、この“組み合わせ”は上部のデータ経路
内の以下の加算器に意至る迄は必要ではない。 その結
果、図６及び図７が示すように、シフトされ、符号拡張
された入力値ＩＮ０が上部の桁上げ入力に接続される。

【０１３４】加算器ＣＳ０の上部桁上げ入力はシフトさ
れ符号拡張された入力値ＩＮ０に接続され、シフトされ
符号拡張された入力ＩＮ１は同一の加算器の上部保留入
力として接続される。換言すれば、ＩＮ０及びＩＮ１加
算器ＣＳ０において後に加算される。従って図２におい
て用いられた宛先“疑似”加減算器は、必ずしも図２に
示された点で実行されねばならないわけではないけれど
も、どの操作が実行されねばならないかを表示する。同
様に、図２に示された下部疑似減算器はラッチＣ５４か
らの出力がラッチＣ１０からの出力から減算されること
を必要とする。これはＣ１０からの出力をＣ５４の出力
の補数に加算することと同一である。

【０１３５】再び図６及び図７を参照すると、入力ＩＮ
１（図２におけるラッチＣ５４の出力に対応する）の補
数は２２ビット入力反転器 IN1I[21:0]（その入力の各
ビットの反転論理をビット対ビットで生成する）により
生成される。ＩＮ１の補数の値− NIN1[21:0] −はシフ
トされ符号拡張された対応する上部“桁上げ”入力ＩＮ
０とともに加算器ＣＳ１の上部 “保留”入力に伝送さ
れる。従って加算器ＣＳ１の上側部分はＩＮ０引くＩＮ
１に対応する引き算を実行する。

【０１３６】図２に示された下部の二つのデータ経路に
おいて、上部の二つのデータ経路の共通ブロックＣＢＬ
Ｋの出力の位置に示された分解加算器の代わりに分解減
算器が使用されている。各分解加算器または減算器は、
分解加算器がその後に設けられた桁上げ保留加算器また
は減算器と等価である。これは図６及び図７に示されて
いる。減算器ＣＳ２及びＣＳ３はそれらの入力としてＩ
Ｎ０からＩＮ３を図２に示された接続構造に従って処理
した値を有する。

【０１３７】加算／減算器ＣＳ０からＣＳ３の各々から
の２２ビット桁上げ及び保留出力は分解加算器ＲＥＳ０
からＲＥＳ３において分解される。桁上げ及び保留出力
の分解はディジタル設計の技術においてよく理解されて
おり、従ってここでは詳述しない。図６及び図７が示す
ように、桁上げ保留加算／減算器ＣＳ０からＣＳ３から
の保留出力は直接２２ビット入力として対応する分解加
算器ＲＥＳ０からＲＥＳ３の“ａ”入力に供給される。

【０１３８】良く知られているように、二進数の２の補
数はそのビット（全ての“１”を“０”に、またはその
逆に変更する）の各々を反転し、次に“１”を足すこと
である。“１”がビット反転の直後に加算されても良
く、また後で加算されてもよいことに注目すべきであ
る。桁上げワードのＬＳＢは常に“０”であり、これは
図示された実施例において、桁上げワードＯ０Ｃ及びＯ
１Ｃが分解加算器ＲＥＳ０及びＲＥＳ１にそれぞれ入力
される時にそのＬＳＢを接地ＧＮＤに接続することによ
って具体化される。しかしながら、減算器ＣＳ２及びＣ
Ｓ３の桁上げ出力に“１”を加算して２の補数をとった
値を生成することはこれらのデータワードＯ２Ｃ及びＯ
３ＣのＬＳＢを供給電圧ＶＤＤに接続し、桁上げワード
の“０”ＬＳＢを“１”によって置き換えることによっ
て具体化され、これは“１”を加算することと等価であ
る。

【０１３９】上に述べた理由により、“０”がＬＳＢと
して桁上げ保留加算器ＣＳ０及びＣＳ１からの２１ビッ
ト桁上げワードに付加され（ＬＳＢを接地ＧＮＤに接続
することにより）桁上げ保留減算器ＣＳ２及びＣＳ３か
らの桁上げワードのＬＳＢが対応するデータラインを供
給電圧ＶＤＤに接続することによって“１”にセットさ
れる。従って分解加算器ＲＥＳ０からＲＥＳ３が加算／
減算器ＣＳ０からＣＳ３からの出力を分解し、２２ビッ
ト出力信号ＯＵＴ０［２１：０］からＯＵＴ３［２１：
０］を生成する。

【０１４０】この実施例によるＩＤＣＴ回路の二つの利
点を図６及び図７に見ることができる。第１には、共通
ブロックＣＢＬＫのために制御またはタイミング信号が
全く必要とされず、共通ブロックへの入力信号は共通ブ
ロック内の純粋論理演算素子に直接入力し得るような方
法で既に処理されていることである。第２にデータワー
ドの適切な桁移動により、整数演算が全体的に使用可能
なことである（または少なくとも、小数点が全ての値に
ついて固定されていること）。これにより、浮動小数点
素子の複雑さ及び低速度を許容不可能な精度の犠牲なし
に回避することができるのである。

【０１４１】実施例のさらに他の利点は、図示された順
序で入力を配置し、実施例による平衡がとられデシメー
トされた方法を使用することにより、類似の設計構造が
シリコン処理系のいくつかの場所で使用できることであ
る。例えば、図６及び図７において、一定係数乗算器Ｍ
ＵＬＣ１Ｓ、ＭＵＬＣ３Ｓ３、ＭＵＬＣ３Ｓ２及びＭＵ
ＬＮＣ１Ｓの全ては類似の構造を有しており、データ経
路内の同一の点でデータを受け取るため、４つの乗算器
は同時に動作可能である。これにより、“ネック”が除
去され、半導体処理系は同一に作られた、並列構造の利
点を全て享受することができる。同様に桁上げ保留加算
器ＢＴ２及びＢＴ３は同時に動作可能であり、以下の桁
上げ保留加算器及び減算器も同様である。この設計上の
対称性及びいくつかの素子の効率的な同時使用は実施例
による構造において共通である。

【０１４２】図８ないし図１１は後共通ブロックＰＯＳ
ＴＣの好ましい配置を示している。図２が示す如く、後
共通ブロックのＰＯＳＴＣの第１の機能は共通ブロック
の出力に係数ｄ１、ｄ３、ｄ５及びｄ７を乗算すること
によりｈ０からｈ３の値を生成すること； g(k) 及び h
(k) の値を加算して下位出力を生成すること； h(k)の
値を対応する g(k) の値から引き算して高位出力を生成
することである。図２及び図８ないし図１１の両方を参
照すると、後共通ブロックＰＯＳＴＣはＢＨラッチが可
能化され、制御回路がＥＮ＿ＢＨ信号を高にセットし、
出力クロック信号ＯＵＴ＿ＣＬＫ信号が高になったとき
共通ブロックＣＢＬＫからの対応する出力をラッチＢＨ
０Ｌ、ＢＨ１Ｌ、ＢＨ３Ｌ及びＢＨ２Ｌにラッチする。
g(k)、g0からｇ３の値は制御回路が信号ＥＮ＿ＧＨによ
りこれらのラッチを可能化し、入力クロック信号ＩＮ＿
ＣＬＫが高になったときに対応するラッチＧ０Ｌ、Ｇ１
Ｌ、Ｇ３Ｌ及びＧ２Ｌにラッチされる。

【０１４３】処理された奇数番号入力、即ち、値ｈ０か
らｈ３はＥＮ＿ＧＨ及びＩＮ＿ＣＬＫ信号が高であると
きに一定係数乗算器Ｄ１ＭＵＬ、Ｄ３ＭＵＬ、Ｄ５ＭＵ
Ｌ及びＤ７ＭＵＬを介してラッチＨ０Ｌ、Ｈ１Ｌ、Ｈ３
Ｌ及びＨ２Ｌにラッチされる。これらの乗算器はそれぞ
れｄ１、ｄ３、ｄ５及びｄ７によって乗算する。好まし
い実施例において、デザインを簡略化し、演算速度を増
加させるために、これらの一定係数乗算器は好ましくは
桁上げ保留乗算器である。図８ないし図１１が示すよう
に、一定係数乗算算器からの“桁上げ”（“ｃ”）出力
は以下に記述したいくらかの変更を伴って、分解加算器
Ｈ０Ａ、Ｈ１Ａ、Ｈ３Ａ及びＨ２Ａの入力に接続され
る。係数乗算器からの“保留”（“ｓ”）出力は同様
に、以下に記述した強制的な変更を伴って、対応する分
解加算器の入力に接続される。

【０１４４】図８ないし図１１が示すように、Ｈ０信号
のＬＳＢは好ましくは対応するラインを供給電圧ＶＤＤ
に接続することにより強制的に“１”にされる。Ｈ０に
ついての対応する“保留”出力のＭＳＢは０にされ（接
地ＧＮＤに接続され）、第２のビット（Ｈ０Ｓ［１］に
対応する）は“１”にセットされる。一定係数乗算器Ｄ
３ＭＵＬの桁上げ及び保留出力からのデータワードは同
様に操作され、分解加算器Ｈ１Ａへ入力される。これら
の操作の利点は以下に説明する。

【０１４５】係数乗算器Ｄ７ＭＵＬ及びＤ５ＭＵＬから
の桁上げ出力の２２ビット全ては対応する分解加算器Ｈ
３Ａ及びＨ２Ａの“ａ”入力に直接接続される。しかし
ながら各乗算器の“保留”出力のＭＳＢは対応するデー
タラインを接地に接続することにより強制的に“０”に
される。以上に記述したＩＤＣＴシステムは上記のＣＣ
ＩＴＴ規格に対してテストされた。桁移動及び他の良く
知られたディジタル加算器及び乗算器の特性により、精
度のいくつかは、装置の種々の処理段階において失われ
ている。発明者等は、１０，０００サンプルのテスト処
理の統計的分析の結果、上述の種々のビットを強制的に
“０”または“１”にすることによってディジタル変換
の予測される誤差が減少することを発見した。データワ
ードのビット操作の結果、実施例は同様の精度を達成す
るのに通常は２４ビットが必要とされるところを、２２
ビット幅のデータワードのみを用いてＣＣＩＴＴ規格に
おける許容可能な精度を達成した。

【０１４６】精度上の限界及び切り捨て並びに丸め誤差
のために、一般的にＩＤＣＴシステムの全てのデータワ
ードにはある程度の不正確さがある。勿論、データワー
ドの選択されたビットを強制的に対応する計算の自然の
解としてのそれとは異なる値にすることは意図的に“誤
差”を導入することになる。しかしながら、発明等はハ
ードウエア内の特定の点における特定のデータワードに
計画的に導入された誤差は、統計的により良い全体的な
結果を生成することを発見した。ビットフォーシングは
また、例えば、一つ以上の桁上げビットを強制的に所定
の値にすることによって掛け算“内”において行うこと
ができる。

【０１４７】このビットフォーシング機構は特定のビッ
トが常に所定の値となるような静的なものでなくて良
く、動的な機構を用いることもできる。例えば、データ
ワードの選択されたビットはデータワード（もしくは更
に他のデータ）が偶数番か奇数番か、正か負か、所定の
しきい値以上か以下か、等に依存して強制的に“１”ま
たは“０”にされるようにしても良い。

【０１４８】通常、全体の統計的処理能力を改善するた
めには小さな規則的な変化のみが必要である。その結
果、この実施例によれば、選択されたデータワード（こ
れは必須ではないけれども好ましくは一回に１ビット及
び１データワード）のＬＳＢが強制的に“１”または
“０”にされる。ＣＣＩＴＴテストが実行され、その実
行に対するＣＣＩＴＴ統計値が収集される。

【０１４９】次にそのビットは強制的に“１”または
“０”の他方にされ、再びテストが実行される。その
後、他のデータワードのＬＳＢ（またはＬＳＢ）が強制
的に“１”及び“０”にされ、同様の統計値が収集され
る。種々の強制ワードにおける強制ビット種々の組み合
わせについての統計値を調べることにより、最良の統計
的な処理能力を決定することができる。

【０１５０】しかしながら、もしこの統計に基づいた改
善が必要とされなければ、一定係数乗算器Ｄ１ＭＵＬ、
Ｄ３ＭＵＬ、Ｄ５ＭＵＬ及びＤ７ＭＵＬからの出力は分
解加算器Ｈ０Ａ−Ｈ３Ａにおいて従来の方法で分解され
る。分解加算器Ｈ０Ａ−Ｈ３Ａからの出力の下位２１ビ
ットが対応するラッチＨ０Ｌ−Ｈ３Ｌの入力において、
これらの入力のＬＳＢを接地した状態で、上位２１ビッ
トとして供給される。

【０１５１】Ｈ−ラッチ（Ｈ０Ｌ−Ｈ３Ｌ）及びＧ−ラ
ッチ（Ｇ０Ｌ−Ｇ３Ｌ）からの出力は対となって分解加
算器−減算器Ｓ７０Ａ、Ｓ６１Ａ、Ｓ４３Ａ及びＳ５２
Ａの各ａ−及びｂ−入力を形成する。上に示された如
く、これらの装置はＡＤＤ信号が高レベルであるときに
それらの入力を加算し、引き算可能化信号ＳＵＢが高レ
ベルのときに“ａ”入力から“ｂ”入力を引き算する。
上位二つのラッチ対Ｈ０Ｌ、Ｇ０Ｌ及びＨ１Ｌ、Ｇ１Ｌ
の第２のビットは以下に記述した方法で多重化装置によ
って操作される。

【０１５２】分解加算器−減算器Ｓ７０Ａ、Ｓ６１Ａ、
Ｓ４３Ａ及びＳ５２Ａからの出力は結果ラッチＲ７０
Ｌ、Ｒ６１Ｌ、Ｒ４３Ｌ及びＲ５２Ｌにおいてラッチさ
れる。図９において、加算／減算器Ｓ７０Ａ及びＳ６１
Ａへの入力ワードは各入力ワードの第２のビットが操作
されている。例えば、加減算器Ｓ７０Ａの“ａ”入力の
入力ワードの第２ビットはＧ０［２１：２］、Ｇ０［１
Ｍ］、Ｇ０［０］である。換言すれば、この信号の第２
ビットは値Ｇ０１Ｍにセットされる。加算／減算器Ｓ７
０Ａ及びＳ６１Ａへの他の入力の第２のビットは同様に
操作される。このビット操作は４つの２：１ビットマル
チプレクサＨ０１ＭＵＸ、Ｇ０１ＭＵＸ、Ｈ１１ＭＵＸ
及びＧ１１ＭＵＸ（図９の右側に示されている）によっ
て実行される。これらのマルチプレクサは、第２ビット
（Ｈ０１Ｍ、Ｇ０１Ｍ、Ｈ１１Ｍ及びＧ１１Ｍ）はもし
各加減算器Ｓ７０Ａ、Ｓ６１ＡがＡＤＤ（ＡＤＤは高）
にセットされたならば０にセットされ、またその第２の
ビットはＳＵＢ信号が高にセットされたならばその実際
のラッチ出力値にセットされるように制御されるように
ＡＤＤ及びＳＵＢ信号により制御される。このようにし
て、個々のビットの設定は、容易に実行される高速の操
作となる。上述した如く、多数のテストピクセルワード
の統計的分析により、より正確な結果がそれによって得
られることを示しているため、好ましい実施例はこのビ
ット強制装置を含んでいる。しかしながら、より小さな
ワード幅が得られるという利点が有るものの、第２のビ
ットをこのように操作することは必ず必要ではない。４
つの高位または下位結果は出力ラッチＲ７０Ｌ、Ｒ６１
Ｌ、Ｒ４３Ｌ及びＲ５２Ｌにおいてラッチされる。この
結果は多重化信号ＭＵＸ＿ＯＵＴ７０、ＭＵＸ＿ＯＵＴ
６１、ＭＵＸ＿ＯＵＴ４３、ＭＵＸ＿ＯＵＴ５２の制御
により、最終的な出力ラッチＯＵＴＦに逐次ラッチされ
る。従って、結果の信号が出力される順序は、単にそれ
らがラッチＯＵＴＦにラッチされる順序を変えることに
よって制御することが可能である。ラッチＯＵＴＦから
の出力は最終的な２２ビットの結果出力信号Ｔ＿ＯＵＴ
［２１：０］となる。

【０１５３】後共通ブロックＰＯＳＴＣにおけるクロッ
ク信号及び制御信号の関係は図１３及び図１４に示され
ている。

【０１５４】

【発明の効果】上に述べた如く、２つの１次元ＩＤＣＴ
操作は二次元ＩＤＣＴを行うために、中間的なデータの
転置に対して直列的に行っても良い。従って後共通ブロ
ックＰＯＳＴＣからの出力信号は、この実施例によれ
ば、最初に公知の方法で列方向に（または行方向に）従
来の素子ユニット、例えばＲＡＭメモリ回路（図示せ
ず）に記憶され、その後、その素子ユニットから行方向
（列方向）に読み出されて、その後の前共通ブロックに
入力として供給され、このブロック、共通ブロックＣＢ
ＬＫ及び後共通ブロックＰＯＳＴＣにおいて上述の如く
処理される。

【０１５５】行（列）毎に記憶し、列（行）毎に読み出
すことで第２の一次元ＩＤＣＴの前に必要とされるデー
タの転置が実行される。第２のＰＯＳＴＣからの出力は
所望の二次元ＩＤＣＴ結果となり、種々の処理ブロック
において実行される桁移動シフトを相殺するためにシフ
トすることによって従来の方法で桁移動することができ
る。特に、一桁だけ右シフトする事は一次元ＩＤＣＴ操
作において実行される二つの√２の掛け算を相殺するの
に必要な２による割り算を行うことになる。

【０１５６】応用の方法に応じて、この第２のＩＤＣＴ
構造（好ましくは図３に示されたものと同じ）は好まし
くは独立した半導体処理系として設けられる。これによ
って、もしピクセル−クロック速度が、単一の回路の処
理系が実時間で二つの経路を処理することが可能となる
くらい低速であれば別々の一次元変換処理系は必要でな
いけれども、もし両方の変換のために同一の回路が用い
られていたとすると発生する速度の低下を回避すること
ができる。上述のＩＤＣＴ処理装置の原形において行わ
れた領域テストにおいて、全ての中間及び最終的な値は
ＣＣＩＴＴ規格を依然として満足しつつ各点において、
公知の範囲内に保たれていることが分かった。これによ
って、（例えば、選択されたデータワードのあるビット
を強制的に所望の値にすることにより）算術計算におけ
るオーバーフローもしくはアンダーフローの虞れ無しに
上述の選択された値を少しの値だけ“調整”することが
できる。

【０１５７】本発明による方法及びシステムは多くの方
法で変更することができる。例えば、足し算または掛け
算を分解するために用いた構造は、公知の技術のどれを
用いても変更することができる。この様に、好ましい実
施例において別個の分解加算器を有する桁上げ保留装置
を用いている部分に分解加算器または減算器を用いるこ
とが可能である。また、発明の好ましい実施例は全ての
値がそれらの許容範囲内に留まることを確実にするため
に種々の点で下方桁移動を用いている。しかしながら、
オーバーフローまたはアンダーフローを避けるために他
の予防措置を取っても良いため、下方桁移動は必ずしも
必要ではないのである。

【０１５８】発明の原形において、種々のデータワード
のあるビットはシステムのテスト結果の統計的分析に基
づいて操作されている。これらの操作はシステム内の必
要とされるワード幅を減少させたけれども、勿論種々の
中間値はビット操作無しに伝送されても良い。更に、発
明の図示された例においてはデータワードのみがビット
操作されていたけれども、同様に一定係数のビットを操
作し、ＣＣＩＴＴ規格により結果を評価するすることも
できる。もし、結果を比較した後、特定のビットを強制
的に所定の値にすることが有用であることが示された場
合には、ある場合には、対応する乗算器を形成するのに
必要とされるシリコン領域を更に減少させるためにこれ
らの係数の二進表現における“ゼロ”の数を増加させる
ことが可能である。再び、ビット操作は必須ではないの
である。

【図面の簡単な説明】

【図１】 本発明による入力データのＩＤＣＴを行うた
めの方法における基本的なステップを簡潔に示す図であ
る。

【図２】 本発明によるＩＤＣＴシステムの統合化され
簡略化された２段階のアーキテクチャを示すブロック図
である。

【図３】 ＩＤＣＴシステムの主要な要素を構成する集
積回路の簡略化したブロック図である。

【図４】 図５と合わせたときに主システムの構成要素
の一つに対応する前処理回路を示すブロック図である。

【図５】 図４と合わせたときに主システムの構成要素
の一つに対応する前処理回路を示すブロック図である。

【図６】 図７と合わせたときにＩＤＣＴシステムにお
ける共通処理回路を示すブロック図である。

【図７】 図６と合わせたときにＩＤＣＴシステムにお
ける共通処理回路を示すブロック図である。

【図８】 図９ないし図１１と合わせたときにシステム
の他の主要な構成要素に対応する後処理回路を示すブロ
ック図である。

【図９】 図８及び図１０ないし図１１と合わせたとき
にシステムの他の主要な構成要素に対応する後処理回路
を示すブロック図である。

【図１０】 図８、図９及び図１１と合わせたときにシ
ステムの他の主要な構成要素に対応する後処理回路を示
すブロック図である。

【図１１】 図８ないし図１０と合わせたときにシステ
ムの他の主要な構成要素に対応する後処理回路を示すブ
ロック図である。

【図１２】 好ましい実施例のＩＤＣＴシステムにおけ
るタイミングと制御信号との関係を示すタイミング図で
ある。

【図１３】 好ましい実施例のＩＤＣＴシステムにおけ
るタイミングと制御信号との関係を示すタイミング図で
ある。

【図１４】 好ましい実施例のＩＤＣＴシステムにおけ
るタイミングと制御信号との関係を示すタイミング図で
ある。

【主要部分の符号の説明】

ＣＢＬＫ 共通ブロック ＰＲＥＣ 前共通ブロック ＰＯＳＴＣ１，ＰＯＳＴＣ２ 後共通ブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーティン ウィリアム サズラン イギリス国 グロウセスターシャー Ｇ Ｌ11 ６ＢＤ ダーズリー スティンチ コーム ウィックレーン ザリディング ズ （番地なし) (56)参考文献 ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＡＣＯＵＳＴＩＣＳ，ＳＰＥＥ ＣＨ，ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣ ＥＳＳＩＮＧ，ＶＯＬ．ＡＳＳＰ−35, ＮＯ．10（1987−10）ｐｐ．1455−1461 ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳ ＩＮＧ，ＶＯＬ．39，ＮＯ．２（1991− ２）ｐｐ．544−546 ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＡＣＯＵＳＴＩＣＳ，ＳＰＥＥ ＣＨ，ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣ ＥＳＳＩＮＧ，ＶＯＬ．38，ＮＯ．３ （1990−３）ｐｐ．553−557 Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳ ＣＡＳ 85 ｖｏｌ．２（1985）ＩＥＥ Ｅ ＰＲＥＳＳ，Ｎｅｗ Ｙｏｒｋ Ｕ ＳＡ，ｐｐ．941−944 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/14 G06T 1/00 H04N 1/41 H04N 7/30 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (53)

(57)【特許請求の範囲】
1. 【請求項１】 Ｎデータ入力ワードのグループとして配
   置されたディジタル信号を周波数から時間表現に変換す
   るために用いるシステムであって、前記入力ワードの奇数番入力ワードに所定の対にする操
   作を行い、前記入力ワードの偶数番入力ワードを前共通
   出力に伝送するように配置され、対にされた前記奇数番
   ワードの一方に２の平方根を乗算する前共通処理手段
   （ＰＲＥＣ）と、 奇数番及び偶数番入力データワードの
   両方を別々の経路を通過させて奇数番及び偶数番共通処
   理手段出力値をそれぞれ生成するように配置された複数
   の共通演算素子（ＢＴ２、ＢＴ３、ｃ１ｓ、ｃ３ｓ）を
   有する共通処理手段（ＣＢＬＫ）と、 奇数番共通処理手段出力値に所定の出力桁移動操作を行
   って後処理された奇数番値を形成し、後処理された奇数
   番値を偶数番共通処理手段出力値に算術的に結合し、高
   位及び下位出力ワードを生成するように配置された後共
   通処理手段（ＰＯＳＴＣ）とを含み、出力ワードが入力
   データワードに対応する逆ディスクリートコサイン変換
   値を含むように成されている ことを特徴とするシステ
   ム。
2. 【請求項２】 Ｎデータ入力ワードのグループとして配
   置されたディジタル信号を周波数から時間表現に変換す
   るために用いるシステムであって、 前記入力ワードの奇数番入力ワードに所定の対にする操
   作を行い、前記入力ワードの偶数番入力ワードを前共通
   出力に伝送するように配置された前共通処理手段（ＰＲ
   ＥＣ）であって、 前記入力ワードの前記奇数番入力ワー
   ドに所定の桁移動操作を行い前記入力ワードの偶数番入
   力ワードを直接前記前共通出力に伝送するように配置さ
   れた手段を有する前記前共通処理手段（ＰＲＥＣ）と、 奇数番及び偶数番入力データワードの両方を別々の経路
   を通過させて奇数番及び偶数番共通処理手段出力値をそ
   れぞれ生成するように配置された複数の共通演算素子
   （ＢＴ２、ＢＴ３、ｃ１ｓ、ｃ３ｓ）を有する共通処理
   手段（ＣＢＬＫ）と、 奇数番共通処理手段出力値に所定の出力桁移動操作を行
   って後処理された奇数番値を形成し、後処理された奇数
   番値を偶数番共通処理手段出力値に算術的に結合し、高
   位及び下位出力ワードを生成するように配置された後共
   通処理手段（Ｐ ＯＳＴＣ）とを有し、出力ワードが入力
   データワードに対応する逆ディスクリートコサイン変換
   値を含むように成されていることを特徴とする システ
   ム。
3. 【請求項３】 前記後共通処理手段（ＰＯＳＴＣ）は前
   記奇数番共通処理手段出力値にのみ所定の出力桁移動操
   作を行うように配置された手段を有することを特徴とす
   る請求項１又は２に記載のシステム。
4. 【請求項４】 前記前共通処理手段に接続され、Ｎ入力
   データワードの各グループをソートして前記奇数番及び
   偶数番入力ワードにするための手段を有する制御装置
   （ＣＮＴＬ）を有することを特徴とする請求項１、２、
   又は３に記載のシステム。
5. 【請求項５】 前記前共通処理手段（ＰＲＥＣ）はＮ／
   ２前共通入力及びＮ／２前共通出力を有し、前記共通処
   理手段（ＣＢＬＫ）は前記Ｎ／２前共通出力に接続さ、
   れたＮ／２共通入力及びＮ／２共通出力を有し、前記後
   共通処理手段（ＰＯＳＴＣ）は前記Ｎ／２共通出力に接
   続されたＮ／２後共通入力及びシステム出力を形成する
   Ｎ／２後共通出力を有することを特徴とする請求項１か
   ら４の何れか一つに記載のシステム。
6. 【請求項６】 選択された内部データワードの所定のビ
   ットを強制的に、所定のテスト入力データセットに対し
   てシステムの統計的精度が改善されるように選ばれた所
   定の二進値にするように配置された手段を含むことを特
   徴とする請求項１から５の何れか一つに記載のシステ
   ム。
7. 【請求項７】 前記選択された内部データワードは前記
   後処理された奇数番値及び偶数番共通出力であることを
   特徴とする請求項６に記載のシステム。
8. 【請求項８】 前記前共通手段（ＰＲＥＣ）は最下位入
   力データラインに接続され前記最下位奇数番入力データ
   ワードを所定の桁移動係数で乗算する単一の桁移動乗算
   器（Ｒ２ＭＵＬ）を含むことを特徴とする請求項１から
   ７の何れか一つに記載のシステム。
9. 【請求項９】 前記所定の桁移勅係数は２の平方根であ
   ることを特徴とする請求項８に記載のシステム。
10. 【請求項１０】 前記前共通処理手段（ＰＲＥＣ）は前
    記奇数番入力データワードの所定のデータワードを対に
    して加算し対にされた入力データワードを生成する複数
    の加算器（Ｐ１Ａ、Ｐ２Ａ、Ｐ３Ａ）を含むことを特徴
    とする請求項１から９の何れか一つに記載のシステム。
11. 【請求項１１】 前記前共通処理手段は更に、前記対に
    された入力データワード及び前記偶数番入力データワー
    ドを交互にロードし、ラッチするように配置された複数
    の前共通出力記憶素子（Ｃ１０Ｌ、Ｃ５４Ｌ、Ｃ３２
    Ｌ、Ｃ７６Ｌ）を含むことを特徴とする請求項１から１
    ０の何れか一つに記載のシステム。
12. 【請求項１２】 前記共通処理手段（ＣＢＬＫ）は選択
    された共通処理手段入力値を所定の三角関係の定数で乗
    算する共通係数乗算器（ＭＵＬＣ１Ｓ、ＭＵＬＣ３Ｓ
    ３、ＭＵＬＣ３Ｓ２、ＭＵＬＮＣ１Ｓ）を含むことを特
    徴とする上記の請求項の何れか一つに記載のシステム。
13. 【請求項１３】 前記共通係数乗算器（ＭＵＬＣ１Ｓ、
    ＭＵＬＣ３Ｓ３、ＭＵＬＣ３Ｓ２、ＭＵＬＮＣ１Ｓ）は
    ４つ有り、前記共通処理手段入力値の選択された対の各
    々が４つの係数乗算器の対応する対に接続されるように
    配置されていることを特徴とする請求項１２に記載のシ
    ステム。
14. 【請求項１４】 ａ）前記後共通処理手段（ＰＯＳＴ
    Ｃ）は各々が加算モード及び減算モードを有する切り替
    え可能な演算素子（Ｓ７０Ａ、Ｓ６１Ａ、Ｓ４３Ａ、Ｓ
    ５２Ａ）有し、 ｂ）前記後処理された奇数番値及び前記偶数番共通出力
    は入力として前記切り替え可能な演算素子（Ｓ７０Ａ、
    Ｓ６１Ａ、Ｓ４３Ａ、Ｓ５２Ａ）に接続され、 ｃ）前記加算モードにおいて、前記切り替え可能な演算
    素子は前記後処理された奇数番値及び前記偶数番共通出
    力の合計として前記下位出力ワードを形成し、 ｄ）前記減算モードにおいて、前記切り替え可能な演算
    素子は前記後処理された奇数番値及び前記偶数番共通出
    力の差として前記高位出力ワードを形成することを特徴
    とする請求項１から１３の何れか一つに記載のシステ
    ム。
15. 【請求項１５】 ａ）前記後共通処理手段（ＰＯＳＴ
    Ｃ）は前記偶数番共通出力を記憶するように配置された
    出力データラッチの第１の組（Ｌｇ０、Ｌｇ１、Ｌｇ
    ２、Ｌｇ３）と前記後処理された奇数番値を記憶するよ
    うに配置された出力データラッチの第２の組（Ｌｈ０、
    Ｌｈ１、Ｌｈ２、Ｌｈ３）を含み、 ｂ）前記第１及び第２の出力データラッチの各々は前記
    切り替え可能な演算素子のそれぞれの入力に接続されて
    いることを特徴とする請求項１４に記載のシステム。
16. 【請求項１６】 前記切り替え可能な演算素子（Ｓ７０
    Ａ、Ｓ６１Ａ、Ｓ４３Ａ、Ｓ５２Ａ）に接続され前記加
    算及び減算モードの間で前記演算素子を切り替えるモー
    ド信号を発生する制御手段（ＣＮＴＬ）を有することを
    特徴とする請求項１４又は１５に記載のシステム。
17. 【請求項１７】 前記後共通処理手段（ＰＯＳＴＣ）は
    前記奇数番共通処理手段出力値をそれぞれ所定の後共
    通、一定、桁移動値により乗算し、前記後処理された奇
    数番値を形成する複数の後共通係数乗算器（ｄ１、ｄ
    ３、ｄ５、ｄ７）を含むことを特徴とする請求項１から
    １６の何れか一つに記載のシステム。
18. 【請求項１８】 前記共通処理手段（ＣＢＬＫ）はクロ
    ック制御されない、純粋論理回路であることを特徴とす
    る上記請求項の何れか一つに記載のシステム。
19. 【請求項１９】 加算器（Ｐ１Ａ、Ｐ２Ａ、Ｐ３Ａ）は
    すべて固定小数点素子であることを特徴とする請求項１
    ０、または請求項１０に従属した場合の請求項１１から
    １８の何れか一つに記載のシステム。
20. 【請求項２０】 前記共通係数乗算器（ＭＵＬＣ１Ｓ、
    ＭＵＬＣ３Ｓ３、ＭＵＬＣ３Ｓ２、ＭＵＬＮＣ１Ｓ）は
    すべて固定小数点素子であることを特徴とする請求項１
    ２又は１３または請求項１２に従属した場合の請求項１
    ４から１９の何れか一つに記載の記載のシステム。
21. 【請求項２１】 前記切り替え可能な演算素子（Ｓ７０
    Ａ、Ｓ６１Ａ、Ｓ４３Ａ、Ｓ５２Ａ）はすべて固定小数
    点素子であることを特徴とする請求項１４、１５又は１
    ６、または請求項１４に従属した場合の請求項１７から
    ２０の何れか一つに記載のシステム。
22. 【請求項２２】 前記共通演算素子（ＢＴ２、ＢＴ３、
    ｃ１ｓ、ｃ３ｓ）はすべて固定小数点素子であることを
    特徴とする上記請求項の何れか一つに記載のシステム。
23. 【請求項２３】 すべて固定小数点素子である複数の加
    算器（Ｍ５Ａ、Ｐ１Ａ、Ｐ２Ａ、Ｐ３Ａ、ＢＴ２、ＢＴ
    ３、ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３、ＲＥＳ０、ＲＥ
    Ｓ１、ＲＥＳ２、ＲＥＳ３、Ｈ０Ａ、Ｈ１Ａ、Ｈ２Ａ、
    Ｈ３Ａ）及び加算／減算器（Ｓ７０Ａ、Ｓ６１Ａ、Ｓ４
    ３Ａ、Ｓ５２Ａ）を含むことを特徴とする上記請求項の
    何れか一つに記載のシステム。
24. 【請求項２４】 Ｎデータ入力ワードのグループとして
    配置されディジタル信号を周波数から時間表現に変換す
    るシステムであって、 選択された内部データワードの所定のビットを強制的
    に、所定のテスト入力データセットに対して前記システ
    ムの統計的精度が改善されるように選ばれた所定の二進
    値にする手段が設けられたことを特徴とするシステム。
25. 【請求項２５】 前記ディジタル信号を伝送するように
    配置された伝送装置と、前記システムのシステム出力に
    接続された受信装置を含むをことを特徴とする上記請求
    項の何れか一つに記載のシステム。
26. 【請求項２６】 Ｎ（Ｎは２の整数乗）データ入力ワー
    ドのブロックを表すディジタル信号に逆ディスクリート
    コサイン変換を行う方法であり、該ブロックの交互のワ
    ードは奇数番ワード及び偶数番ワードとしてそれぞれ定
    義される前記変換方法であって、 前共通処理手段（ＰＲＥＣ）において所定の前記入力ワ
    ードの所定の奇数番入力ワードに対にして加算する操作
    を行い、前記入力ワードの偶数番入力ワードを前共通出
    力に伝送し、前記奇数番ワードの一方に２の平方根を乗
    算して奇数番及び偶数番前共通出力データワードの順序
    化されたブロックを形成し、共通処理手段（ＣＢＬＫ）において 奇数番前共通出力デ
    ータワードを受け入れ、別個に偶数番前共通出力データ
    ワードを受け入れ、受け入れられたワードが入力データ
    ワードを画定するとともに、対にされた入力データワー
    ドの選択されたものに第１及び第２の定数の係数を乗算
    するステップと、入力データワードに対にした加算と対
    にした減算を実行して中間共通データワードを形成する
    ステップと、撰択された中間共通データワードに係数を
    乗算するステップと、中間共通データワードに対にした
    加算と対にした減算を実行して順序化された奇数番及び
    偶数番共通処理手段出力値のブロックをそれぞれ生成す
    るステップとによって入力データワードを処理し、 後共通処理手段（ＰＯＳＴＣ）において、共通手段の奇
    数番出力値に所定の係数（ｄ１、ｄ３、ｄ５、ｄ７）を
    乗算して後処理された奇数番値を形成し、所定 の後処理
    された奇数番値を後共通処理手段（ＰＯＳＴＣ）におい
    て所定の偶数番出力に加算して高位及び下位出力ワード
    を形成する各ステップを有し、前記 出力ワードが前記入力データワードに対応する逆デ
    ィスクリートコサイン変換値を含むようにしたことを特
    徴とする前記変換方法。
27. 【請求項２７】 ａ）各グループにおける前記入力デー
    タワードを奇数番及び偶数番入力データワードに分離
    し、前記奇数番及び偶数番入力データワードを前共通処
    理回路（ＰＲＥＣ）に供給し、 ｂ）選択された偶数番データ入力ワードを少なくとも一
    つの共通係数により直接乗算し、 ｃ）前共通処理回路（ＰＲＥＣ）において、最下位奇数
    番データ入力ワードを桁移動係数により予め乗算し、 ｄ）選択された奇数番入力データワードを対にして加算
    して対にされた入力データワードを形成し、 ｅ）選択された対にされた入力データワードを前記共通
    係数（ｓ）で乗算し、 ｆ）中間の共通データワードを対にしてグループ化して
    偶数番及び奇数番共通出力データワードを形成し、 ｇ）後共通処理回路（ＰＯＳＴＣ）において、奇数番入
    力データワードに対応する各中間共通データワードに各
    出力桁移動係数を後から乗算し、 ｈ）奇数番及び偶数番入力データワードを別々に処理
    し、 ｉ）偶数番及び奇数番出力データワードを対にして加算
    及び減算して低位及び高位出力データワードを形成する
    ことを含むことを特徴とする請求項２６に記載の方法。
28. 【請求項２８】 前記データ入力ワードはＮ×Ｎブロッ
    クのディジタルピクセル値の周波数表現で伝送されたＮ
    ２要素に対応し、 ａ）複数のテキストピクセルブロックの各々について、
    出力データワードを既知の目標出力値と比較し、 ｂ）実際の出力データワード及び出力値の間のを統計的
    に分析し、 ｃ）選択された内部データワードの選択されたビットを
    強制的に所定の二進値にして任意の出力データワードに
    おける期待された丸め誤差を最小にすることを特徴とす
    る請求項２６又は２７に記載の方法。
29. 【請求項２９】 すべてのデータ入力ワードを前記２の
    平方根により乗算することにより該入力ワード桁移動す
    ることを特徴とする請求項２６から２８の何れか一つに
    記載の方法。
30. 【請求項３０】 ディスクリートコサイン変換を表すデ
    ータを操作して逆ディスクリートコサイン変換を表すデ
    ータを得るシステムにおいて、 ブロック状の一連の入力ワードの列に対して前記ディス
    クリートコサイン変換の前記データを提供する第１の手
    段であって、前記入力ワードは偶数番ワード及び奇数番
    ワードを構成している第１の手段と、 前記奇数番ワードを逐次処理し前記偶数番ワードを逐次
    処理し、かかる処理に応じてデータを得る共通回路を提
    供する第２の手段と、 前記共通回路に先行する回路を提供する第３の手段であ
    って、かかる先行回路は前記ディスクリートコサイン変
    換を表す前記データに応じて動作して前記偶数番ワード
    とは異なる前記奇数番ワードの処理を行う回路であっ
    て、かかる先行回路からの前記共通回路へ導入するデー
    タを得る前記第３の手段と、 前記共通回路の後に事後回路を提供する第４の手段であ
    って、かかる事後回路は共通回路からの前記データに応
    じて動作し、前記偶数番及び出力ワードからのかかるデ
    ータの特定の組に算術演算を行って前記逆ディスクリー
    トコサイン変換に関わるデータを提供する第４の手段と
    からなることを特徴とする前記システム。
31. 【請求項３１】 前記第２の手段は前記第３の手段から
    の前記データに前記奇数番ワード及び前記偶数番ワード
    に共通なパターンにおいて逐次幾何的演算及び算術演算
    を行うことを特徴とする請求項３０に記載のシステム。
32. 【請求項３２】 前記第２の手段は前記幾何的操作にお
    いて定数値による乗算を行うことを特徴とする請求項３
    ０又は３１に記載のシステム。
33. 【請求項３３】 前記第３の手段は前記奇数番ワード及
    び前記偶数番ワードに共通でない回路を提供し、 前記第４の手段は前記奇数番ワード及び前記偶数番ワー
    ドに共通でない回路を提供することを特徴とする請求項
    ３０、３１又は３２に記載のシステム。
34. 【請求項３４】 前記第３の手段は前記ディスクリート
    コサイン変換での前記偶数番ワードのデータを前記第２
    の手段に直接導入するための第５の手段を含み、前記デ
    ィスクリートコサイン変換での前記奇数番ワードのデー
    タに幾何的及び算術演算を行って前記第２の手段へ導入
    する前記データを得るための第６の手段を含むことを特
    徴とする請求項３０から３３のいずれか一つに記載のシ
    ステム。
35. 【請求項３５】 ディスクリートコサイン変換を表すデ
    ータを操作して逆ディスクリートコサイン変換を表すデ
    ータを得るシステムにおいて、 ブロック内の一連の入力ワードの列に対して前記ディス
    クリートコサイン変換の前記データを提供する第１の手
    段、前記入力ワードは偶数番ワード及び奇数番ワードを
    構成している前記第１の手段と、 前記偶数番ワードにおける前記データを前記奇数番ワー
    ドにおける前記データとは異なる方法で処理して第２の
    手段から第４のデータを得る前記第２の手段と、 前記第２の手段からの前記第１のデータに応じて動作
    し、前記第２の手段における前記偶数番ワードからの出
    力データ及び前記第２の手段からの前記奇数番ワードの
    ための出力データに対して同一の処理を行って第２のデ
    ータを提供する第３の手段と、 前記第３の手段からの第２のデータに応じて動作し奇数
    番及び偶数番ワードの関係する対に対して算術及び幾何
    的操作をかかる第２のデータに行い、前記逆ディスクリ
    ートコサイン変換に関する出力データ出力を得る第４の
    手段とから成ることを特徴とするシステム。
36. 【請求項３６】 前記第４の手段における前記対のワー
    ドに対する前記算術演算はワードの各関係する対におけ
    るデータの合計を求めてかかる対における前記ワードの
    一つに対する第１の出力データを与え、かかる関係する
    対での前記ワードにおける前記データの差を求めてかか
    る対における他のワードに対する第２の出力データを与
    えることを特徴とする請求項３５に記載のシステム。
37. 【請求項３７】 前記第３の手段は特定の定数による掛
    け算を含む幾何的演算を提供し、ワードの対における前
    記データの合計の計算及びワードの対における前記デー
    タの間の差の計算を含む算術演算を提供することを特徴
    とする請求項３５又は３６に記載のシステム。
38. 【請求項３８】 前記第２の手段はワードの対における
    データの合計を含む算術演算を提供し、他のワードにお
    けるデータに定数を乗算する掛け算を含む幾何的演算を
    提供することを特徴とする請求項３５、３６又は３７に
    記載のシステム。
39. 【請求項３９】 前記第３の手段は特定の三角関数の定
    数による前記奇数番及び偶数番ワードの特定のワードの
    掛け算を含む幾何的演算を提供し、前記奇数番ワードの
    対及び前記偶数番ワードの対応する対における前記デー
    タの合計及び前記奇数番ワードの前記対における前記デ
    ータ及び前記偶数番ワードの前記対応する対における前
    記データの差を含む算術演算を提供し、 前記第２の手段は前記奇数番ワードの対におけるデータ
    の合計を含む算術演算を提供し、また前記奇数番ワード
    の他の一つにおける前記データの定数による掛け算を含
    む幾何的演算を提供し、 前記第４の手段における前記ワードの対に対する前記算
    術演算はワードの各関係する対における前記データの合
    計を求めてかかる対における前記ワードの一つに対する
    第１の出力データを提供し、関係する対における前記ワ
    ードにおける前記データの差を求めてかかる対における
    他方のワードに対する第２の出力データを提供すること
    を特徴とする請求項３５から３８の何れか一つに記載の
    システム。
40. 【請求項４０】 前記第４の手段における各対における
    前記ワードの一つが奇数番ワードを構成し、かかる対に
    おける前記ワードの前記他方のワードが偶数番ワードを
    構成することを特徴とする請求項３５から３９の何れか
    一つに記載のシステム。
41. 【請求項４１】 ディスクリートコサイン変換を表すデ
    ータを操作して逆ディスクリートコサイン変換を表すデ
    ータを得るシステムにおいて、 ブロック内の一連の入力ワードの列に前記ディスクリー
    トコサイン変換の前記データを提供する第１の手段であ
    って、前記ワードは偶数番ワード及び奇数番ワードを構
    成する前記第１の手段と、 前記偶数番ワード及び前記奇数番ワードにおける前記デ
    ィスクリートコサイン変換の前記データを処理して第１
    のデータを得る第２の手段であって、前記第２の手段か
    らの前記第１のデータを保持する第１のラッチ手段を含
    む前記第２の手段と、 前記第２の手段のために、前記第２の手段からの前記第
    １のデータの前記第１のラッチ手段へ及び前記第１のラ
    ッチ手段からの通過を制御するクロック信号を提供する
    手段と、 前記第２の手段における前記偶数番ワードからの前記第
    １のデータ及び前記第２の手段における前記奇数番ワー
    ドからの前記第１のデータに対して同一の処理を行って
    第３の手段からの第２のデータを生成する第３の手段で
    あって、全てのラッチ手段とは独立に動作する前記第３
    の手段と、 第２のデータを処理し、前記逆ディスクリートコサイン
    変換に関係する第３のデータを生成する第４の手段であ
    って、前記クロック信号に応じて動作し前記クロック信
    号の発生に応じて前記第４の手段の動作の時間を制御す
    る第２のラッチ手段を含む前記第４の手段とから成るこ
    とを特徴とするシステム。
42. 【請求項４２】 前記第２の手段は前記ディスクリート
    コサイン変換における前記偶数番ワードの前記データを
    前記ディスクリートコサイン変換における前記奇数番ワ
    ードの前記データの処理とは異なる方法で処理すること
    を特徴とする請求項４１に記載のシステム。
43. 【請求項４３】 前記第３の手段は前記奇数番ワードに
    対する前記第１のデータを前記偶数番ワードに対する前
    記第１のデータとは異なる方法で処理することを特徴と
    する請求項４１又は４２に記載のシステム。
44. 【請求項４４】 前記第３の手段は前記奇数番ワードの
    特定のワード及び前記偶数番ワードの対応するワードに
    対する前記第１のデータに幾何的計算を行い、前記奇数
    番ワードの特定の対及び前記偶数番ワードの対応する対
    に対する前記第１のデータに算術的計算を行うことを特
    徴とする請求項４１、４２又は４３に記載のシステム。
45. 【請求項４５】 前記第２の手段は前記偶数番ワードに
    おける前記ディスクリートコサイン変換の前記データを
    かかる偶数番ワードに対する第１のデータとして前記第
    ３の手段に伝達し、偶数番ワードの対における前記ディ
    スクリートコサイン変換の前記データに算術計算を行っ
    てかかる偶数番ワードのための第１のデー タを提供する
    ことを特徴とする請求項４２に記載のシステム。
46. 【請求項４６】 前記第２の手段はまた前記奇数番ワー
    ドの個々のワードにおける前記ディスクリートコサイン
    変換の前記データに幾何的計算を行い、その後前記奇数
    番ワードの対における前記ディスクリートコサイン変換
    の前記データに前記算術計算を行い、 前記第３の手段は前記第１の出力データの幾何的計算を
    前記奇数番ワードの特定のワード及び前記偶数番ワード
    の対応するワードに対する特定の定数を用いて行い、次
    に前記奇数番ワードの特定の対及び前記偶数番ワードの
    対応する対に対して前記第１の出力データの算術的計算
    を行うことを特徴とする請求項４５に記載のシステム。
47. 【請求項４７】 前記特定の定数は三角関数の値及び２
    の平方根（√２）を構成することを特徴とする請求項４
    ６に記載のシステム。
48. 【請求項４８】 前記第４の手段は一方が偶数番ワード
    を構成し他方が奇数番ワードを構成する特定のワードの
    対について第２のデータの加算を行い、前記特定のワー
    ドの対における前記データの間の減算を行うことを特徴
    とする請求項４３に記載のシステム。
49. 【請求項４９】 ディスクリートコサイン変換を表す二
    進データを操作して逆ディスクリートコサイン変換を表
    す二進データを得る、前記ディスクリートコサイン変換
    を表す前記二進データは２の平方根（√２）を構成する
    一定値を表す二進係数を含んでいるシステムであって、 ブロック内の一連の入力ワードの列に前記ディスクリー
    トコサイン変換の前記二進データを提供する第１の手段
    であって、前記入力ワードは偶数番ワード及び奇数番ワ
    ードを構成する前期第１の手段と、 前記ディスクリートコサイン変換の前記二進データを操
    作して前記逆ディスクリートコサイン変換に関し、２の
    平方根（√２）を構成する前記二進係数を含む二進出力
    データを得る第２の手段と、 前記二進出力データを二進位置だけシフトさせて前記二
    進出力データの係数二（２）による分割を得て前記逆デ
    ィスクリートコサイン変換に関係する二進データを得る
    手段とからなることを特徴とする前記システム。
50. 【請求項５０】 前記第２の手段は前記奇数番ワードま
    たは前記偶数番ワードのどちらかを構成するワードのグ
    ループにおける前記データを処理し、前記奇数番ワード
    及び前記偶数番ワードの他方を構成するワードのグルー
    プにおける前記データを処理する手段を含むことを特徴
    とする請求項４９に記載のシステム。
51. 【請求項５１】 前記第２の手段は、前記偶数番及び奇
    数番ワードにおいて前記ディスクリートコサイン変換を
    表す前記二進データを個々に処理し、第１の二進データ
    を得る前共通処理手段を含み、前記前共通処理手段は前
    記ワードの一つにおける前記ディスクリートコサイン変
    換の前記二進データを２の平方根（√２）を構成する二
    進係数で乗算する手段を含み、 前記第２の手段はまた始めに前記奇数番ワードまたは前
    記偶数番ワードを構成するグループ内の前記第１の二進
    データを特定の関連で処理し、次に前記偶数番ワード及
    び前記奇数番ワードの他方を構成するグループ内の前記
    第１の二進データを前記特定の関連で処理する共通処理
    手段を含み、前記共通処理手段は前記奇数番ワードの特
    定のワード及び前記偶数番ワードの対応するワードにお
    ける前記第１の二進データを２の平方根を構成する前記
    二進係数で乗算する手段を含むことを特徴とする請求項
    ４９又は５０に記載のシステム。
52. 【請求項５２】 前記第２の手段における前記共通処理
    手段はまた前記奇数番ワードの特定のワード及び前記偶
    数番ワードの対応するワードにおける前記第１の二進デ
    ータを一定の三角関数の値を構成する二進係数で乗算す
    る手段を含むことを特徴とする請求項５１に記載のシス
    テム。
53. 【請求項５３】 前記共通処理手段からの異なるワード
    における前記データは個々の二進有意性を有し、 前記第２の手段は前記共通処理手段からの前記二進デー
    タを処理する後共通処理手段を含み、前記後共通処理手
    段は前記共通処理手段からの高い二進有意性を有するワ
    ードからの前記データを前記共通処理手段からの低い有
    意性を有するワードとは異なる方法で処理する手段を有
    することを特徴とする請求項５１又は５２に記載のシス
    テム。